KR20200008668A - 반도체 디바이스의 임피던스를 교정하기 위한 타이밍 기반 중재 방법 및 장치 - Google Patents

반도체 디바이스의 임피던스를 교정하기 위한 타이밍 기반 중재 방법 및 장치 Download PDF

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Abstract

타이밍 기반 ZQ 교정을 위한 중재자 회로를 위한 시스템 및 장치가 제공된다. 예시적인 시스템은 저항기 및 복수의 칩을 포함한다. 복수의 칩의 각각은 저항기 및 교정 회로에 연결된 단자를 더 포함한다. 교정 회로는 복수의 칩의 대응하는 칩에 고유한 타이밍 정보에 적어도 부분적으로 기초하여 저항기가 이용 가능한지의 여부를 결정한다. 복수의 칩의 각각의 칩의 타이밍 정보는 복수의 칩에 공통인 고정된 지속 시간을 갖는다.

Description

반도체 디바이스의 임피던스를 교정하기 위한 타이밍 기반 중재 방법 및 장치
높은 데이터 신뢰성, 고속 메모리 액세스, 및 감소된 칩 크기는 반도체 메모리에게 요구되는 특징이다. 최근에, 메모리 액세스의 속도를 더욱 높이려는 노력이 있었다.
반도체 메모리 디바이스를 위한 종래의 주변 회로에서, 예를 들어, 패드 및 데이터 입출력 회로는 층 전체에 걸쳐서 대응하는 방식으로 배열된다. 예를 들어, 반도체 메모리 디바이스는 데이터 입출력 회로를 포함할 수 있다. 고속 전송을 달성하도록, 데이터 입출력 회로의 임피던스는 제어되어야 한다. 임피던스를 제어하기 위해, ZQ 저항기와 같은 외부 저항이 연결될 수 있다. 복수의 칩을 포함하는 반도체 메모리 디바이스에는 일반적으로 하나의 외부 ZQ 저항기가 제공된다. 2개 이상의 칩이 동시에 ZQ 저항기를 사용하도록 요청할 때, ZQ 저항기에 액세스하여야 할 칩을 결정하도록 전형적으로 중재자 회로(arbiter circuit)가 사용된다. 따라서, 하나의 칩이 ZQ 저항기에 액세스할 수 있고, 후속 칩은 하나의 칩에 대한 ZQ 교정이 완료된 후에 ZQ 저항기에 액세스할 수 있다.
예를 들어, 중재자 회로는 마스터 칩 또는 슬레이브 칩 중 어느 칩이 ZQ 교정 요청을 발행했는지를 결정하기 위해 전압 기반 중재 체계에 의존할 수 있다. 전압 기반 중재 체계에서, 마스터 칩에 의해 발행된 ZQ 교정 요청은 강한 풀다운(pulldown)을 가질 수 있는 반면에, 슬레이브 칩에 의해 발행된 ZQ 교정 요청은 약한 풀다운을 가질 수 있다. 그러므로, ZQ 저항기의 다양한 사용 상태는 ZQ 패드 전압을 통해 결정될 수 있다. 그러나, 다중 칩을 갖고/갖거나 저전력 소비 유형의 칩 패키지는 전압 기반 중재 체계에 의해 ZQ 패드 전압을 통해 다중 상태 사이를 효과적으로 구별하지 못할 수 있다.
예를 들어, 저전력 더블 데이터 레이트 4(LPDDR4)와 같은 일부 최신 반도체 디바이스(예를 들어, 저전력 더블 데이터 레이트 동기 DRAM)는 시간 기반 중재 체계를 채택했다. 시간 기반 중재 체계 하에서, ZQ 저항기를 공유하는 각각의 칩은 마스터-슬레이브 계층 구조를 생성하도록 고유 시간 지연이 프로그래밍된다. 이러한 시간 기반 중재 체계는 요구된 시간이 칩의 수에 따라서 기하 급수적으로 증가할지라도 패키지당 반도체 메모리 디바이스에 있는 임의의 수의 칩이 ZQ 저항기를 사용하는 것을 가능하게 한다. 예를 들어, 단일 ZQ 저항기를 공유하는 16개의 칩을 포함하는 반도체 메모리 디바이스는 16개의 칩에 대해 16개의 상이한 지연 변동을 필요로 할 수 있다.
그러므로, ZQ 교정 요청 중재를 위하여 시간을 연장함이 없이 ZQ 교정을 완료하기 위해 더욱 많은 수의 칩을 갖는 반도체 메모리 디바이스를 위한 중재 체계를 구현하는 중재 회로가 필요하다.
본 개시내용의 실시형태에 따른 예시적인 시스템은 저항기; 및 복수의 칩을 포함할 수 있다. 복수의 칩의 각각의 칩은 저항기에 연결된 단자; 및 상기 복수의 칩 중 대응하는 칩에 고유한 타이밍 정보에 적어도 부분적으로 기초하여 상기 저항기가 이용 가능한지의 여부를 결정하도록 구성된 교정 회로를 포함한다. 복수의 칩의 각각의 칩의 타이밍 정보는 복수의 칩에 공통인 고정된 지속 시간을 가질 수 있다.
본 개시내용의 실시형태에 따른 예시적인 장치는 전원 전압과 단자 사이에 연결된 저항기; 및 칩을 포함할 수 있다. 칩은 저항기에 연결된 단자; 및 타이밍 정보에 적어도 부분적으로 기초하여 상기 저항기가 이용 가능한지의 여부를 결정하도록 구성된 교정 회로를 포함할 수 있다. 칩의 타이밍 정보는 대응하는 칩에 고유한 이진 코드를 포함할 수 있다.
본 개시내용의 실시형태에 따른 예시적인 방법은 복수의 칩 중의 칩에 있는 단자에서의 전압을 검출하는 단계를 포함할 수 있다. 단자는 저항기에 연결될 수 있다. 복수의 칩의 각각의 칩은 저항기에 연결될 수 있다. 실시형태에 따른 방법은 타이밍 정보에 기초하여 일정 지속 시간 동안 칩에 포함된 구동 회로를 인에이블링하는 단계를 더 포함할 수 있다. 타이밍 정보는 복수의 칩의 다른 칩 중의 칩에 고유하고, 복수의 칩에 공통인 고정된 지속 시간을 가질 수 있다. 실시형태에 따른 방법은 타이밍 정보에 기초하여 상기 지속 시간 동안 전압을 풀업 또는 풀다운하는 단계; 및 상기 전압을 풀업한 후의 전압에 기초하여 상기 저항기가 이용 가능한지의 여부를 결정하는 단계를 더 포함할 수 있다.
본 개시내용의 실시형태에 따른 다른 예시적인 방법은 복수의 칩 중의 칩에 있는 단자에서의 전압을 검출하는 단계를 포함할 수 있다. 단자는 저항기에 연결될 수 있다. 복수의 칩의 각각의 칩은 저항기에 연결될 수 있다. 실시형태에 따른 방법은 타이밍 정보에 기초하여 일정 지속 시간 동안 칩에 포함된 구동 회로를 인에이블링 및 디스에이블링하는 단계를 더 포함할 수 있다. 타이밍 정보는 복수의 칩의 다른 칩 중의 칩에 고유할 수 있다. 실시형태에 따른 방법은 구동 회로의 인에이블링 및 디스에이블링에 각각 응답하여 상기 지속 시간 동안 전압을 풀업 및 풀다운하는 단계; 및 상기 전압을 풀업한 후의 전압에 기초하여 상기 저항기가 이용 가능한지의 여부를 결정하는 단계를 더 포함할 수 있다. 타이밍 정보는 복수의 칩의 다른 칩 중의 칩에 고유한 타이밍 정보에서의 인에이블링 및 디스에이블링을 시그널링하는 이진 코드를 포함할 수 있다.
도 1은 본 개시내용의 실시형태에 따른, 복수의 칩을 포함하는 반도체 메모리 디바이스의 개략적인 블록도.
도 2는 본 개시내용의 실시형태에 따른, 반도체 메모리 디바이스의 칩의 개략적인 블록도.
도 3은 본 개시내용의 실시형태에 따른 ZQ 교정 회로의 회로도.
도 4A는 본 개시내용의 실시형태에 따른 ZQ 교정 중재의 흐름도.
도 4B는 본 개시내용의 실시형태에 따른 ZQ 교정 중재에서의 중재 클록 및 ZQ 패드 전압의 타이밍도.
도 5는 본 개시내용의 실시형태에 따른 ZQ 교정 회로에서의 중재자 회로의 개략도.
도 6A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 6B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 6C는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 7A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 7B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 7C는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 7D는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 7E는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 8A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 8B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 9A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 9B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 10A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
도 10B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도.
본 개시내용의 다양한 실시형태가 첨부된 도면을 참조하여 아래에 상세하게 설명될 것이다. 다음의 상세한 설명은 본 발명이 실시될 수 있는 특정 양태 및 실시형태를 예로서 도시하는 첨부 도면을 참조한다. 이들 실시형태는 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시형태가 이용될 수 있으며, 본 발명의 범위를 벗어남이 없이 구조적, 논리적 및 전기적 변경이 만들어질 수 있다. 본 명세서에 개시된 다양한 실시형태는 일부 개시된 실시형태가 하나 이상의 다른 개시된 실시형태와 조합되어 새로운 실시형태를 형성할 수 있음에 따라서 상호 배타적일 필요는 없다.
도 1은 본 개시내용의 실시형태에 따른, 복수의 칩(135, 140, 145 및 150)을 포함하는 반도체 메모리 디바이스(100)의 개략적인 블록도이다. 반도체 메모리 디바이스(100)는 제어기(105), 명령/어드레스 버스(110), 각각의 I/O 버스 IO_A(115), IO_B(120), IO_C(125) 및 IO_D(130), 칩 A(135), 칩 B(140), 칩 C(145), 칩 D(150), ZQ 저항기(155)를 포함할 수 있다. 예를 들어, 반도체 메모리 디바이스(100)는 멀티 칩 패키지(MCP) 또는 패키지 온 패키지(POP)로 패키징될 수 있다. 다음의 실시형태에서, 용어 칩과 다이는 상호 교환적으로 사용될 수 있다. 일부 실시형태에서, 제어기(105)는 메모리 제어기일 수 있다. 제어기(105)는 동일한 칩, 별개의 칩의 일부로서 구현되거나, 또는 마이크로 프로세서와 같은 다른 칩에 통합될 수 있다. 제어기(105)는 명령/어드레스 버스(110)를 통해 각각의 칩(135, 140, 145 및 150)에 연결될 수 있다. 제어기(105)는 각각의 I/O 버스(115, 120, 125 및 130)를 통해 각각의 칩(135, 140, 145 및 150)에 각각 연결될 수 있다. 각각의 칩(135, 140, 145 및 150)은 그런 다음 ZQ 저항기(155)에 연결된 교정 단자를 가질 수 있다. 따라서, ZQ 저항기(155)는 칩(135, 140, 145 및 150)들 사이에서 공유될 수 있다. 예를 들어, 각각의 칩(135, 140, 145 및 150)은 개별적으로, 제한없이 NAND 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM), 및 동기식 DRAM(SDRAM)을 포함하는 메모리 디바이스일 수 있다. 대안적으로, 각각의 칩은 제어기(예를 들어, 제어기(105))와 같은 반도체 디바이스일 수 있다.
이들 실시형태에서, ZQ 저항기(155)가 칩(135, 140, 145 및 150) 사이에서 공유되고 제어기(105)에 연결된 명령/어드레스 버스(110)가 또한 칩(135, 140, 145 및 150) 사이에서 공유될 수 있기 때문에, 각각의 칩(135, 140, 145 및 150)은 ZQ 교정 명령을 포함하는 명령을 동시에 수신하도록 구성될 수 있다. 전술한 바와 같이, ZQ 교정 동작은 전형적으로 칩(135, 140, 145 및 150) 사이에서 동시에 수행되지 않을 수 있어서, ZQ 교정을 요청하는 칩(135, 140, 145 및 150)이 ZQ 교정 동작을 수행할 수 있는 순서를 결정하도록 중재가 요구된다. 따라서, ZQ 교정 동작을 제어하도록 중재자 회로가 제공될 수 있다. 비록, 도 1에서 명령/어드레스 버스(110)가 공유될지라도, 이러한 것은 제한적인 예로서 간주되지 않아야 한다. 그러므로, 다른 실시형태에서, 명령/어드레스 버스(110)는 제어기(105)로부터 칩(135, 140, 145 및 150)으로의 각각의 라인을 포함할 수 있다.
도 2는 본 개시내용의 실시형태에 따른, 반도체 메모리 디바이스(200)의 칩(235)의 개략적인 블록도이다. 예를 들어, 반도체 메모리 디바이스(200)는 ZQ 저항기(RZQ)(255), 및 칩(235)을 포함하는 복수의 칩을 포함할 수 있다. 예를 들어, 칩(235) 및 ZQ 저항기(RZQ)(255)를 포함하는 반도체 메모리 디바이스(200)는 도 1과 관련하여 전술한 칩(135) 및 ZQ 저항기(155)를 포함하는 반도체 메모리 디바이스(100)로서 사용될 수 있다.
예를 들어, 칩(235)은 클록 입력 회로(205), 내부 클록 발생기(207), 타이밍 발생기(209), 어드레스 명령 입력 회로(215), 어드레스 디코더(220), 명령 디코더(225), 복수의 행 디코더(row decoder)(230), 감지 증폭기(250) 및 트랜스퍼 게이트(295)를 포함하는 메모리 셀 어레이(245), 복수의 컬럼 디코더(240), 복수의 판독/기록 증폭기(265), 입출력(I/O) 회로(270), ZQ 저항기(RZQ)(255), ZQ 교정 회로(275), 및 전압 발생기(290)를 포함할 수 있다. 반도체 메모리 디바이스(200)는 명령/어드레스 버스(210)에 연결된 어드레스 및 명령 단자, 클록 단자(CK 및 /CK), 데이터 단자(DQ, DQS 및 DM), 전원 단자(VDD, VSS, VDDQ, 및 VSSQ), 및 교정 단자(ZQ)를 포함하는 복수의 외부 단자를 포함할 수 있다. 칩(235)은 기판(260), 예를 들어 메모리 모듈 기판, 마더 보드 등에 실장될 수 있다.
메모리 셀 어레이(245)는 복수의 뱅크를 포함하고, 각각의 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL), 및 복수의 워드 라인(WL)과 복수의 비트 라인들(BL)의 교차점에 배열된 복수의 메모리 셀(MC)을 포함한다. 각각의 뱅크에 대한 워드 라인(WL)의 선택은 대응하는 행 디코더(230)에 의해 수행되고, 비트 라인(BL)의 선택은 대응하는 컬럼 디코더(240)에 의해 수행된다. 복수의 감지 증폭기(250)는 감지 증폭기의 대응하는 비트 라인(BL)에 대해 위치되고, 스위치로서 기능하는 트랜스퍼 게이트(TG)(295)를 통해 적어도 2개의 메인 I/O 라인 쌍 중 각각의 쌍에 추가로 연결된 적어도 하나의 각각의 로컬 I/O 라인에 연결된다.
어드레스/명령 입력 회로(215)는 명령/어드레스 버스(210)를 통해 명령/어드레스 단자에서 외부로부터의 어드레스 신호 및 뱅크 어드레스 신호를 수신하고, 어드레스 신호 및 뱅크 어드레스 신호를 어드레스 디코더(220)에 송신할 수 있다. 어드레스 디코더(220)는 어드레스/명령 입력 회로(215)로부터 수신된 어드레스 신호를 디코딩하고, 행 어드레스 신호(XADD)를 행 디코더(230)에, 열 어드레스 신호(YADD)를 컬럼 디코더(240)에 제공할 수 있다. 어드레스 디코더(220)는 또한 뱅크 어드레스 신호를 수신하고, 뱅크 어드레스 신호(BADD)를 행 디코더(230) 및 컬럼 디코더(240)에 제공할 수 있다.
어드레스/명령 입력 회로(215)는 명령/어드레스 버스(210)를 통해 명령/어드레스 단자에서 예를 들어 메모리 제어기(105)와 같은 외부로부터 명령 신호를 수신하고, 명령 디코더(225)에 명령 신호를 제공할 수 있다. 명령 디코더(225)는 명령 신호를 디코딩하고, 다양한 내부 명령 신호를 제공 및/또는 발생할 수 있다. 예를 들어, 내부 명령 신호는 워드 라인을 선택하기 위한 로우 명령 신호, 비트 명령을 선택하기 위한 판독 명령 또는 기록 명령과 같은 열 명령 신호, 및 ZQ 교정 회로(275)를 활성화할 수 있는 ZQ 교정 명령을 포함할 수 있다.
따라서, 판독 명령이 발행되어 행 어드레스 및 열 어드레스에 판독 명령이 적시에 공급될 때, 판독 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀 어레이(245)에 있는 메모리 셀로부터 판독된다. 판독/기록 증폭기(265)는 판독 데이터(DQ)를 수신하고, IO 회로(270)에 판독 데이터(DQ)를 제공할 수 있다. IO 회로(270)는 DQS에서의 데이터 스트로브 신호(data strobe signal) 및 DM에서의 데이터 마스크 신호와 함께 데이터 단자(DQ, DQS, DM)를 통해 외부에 판독 데이터(DQ)를 제공할 수 있다. 유사하게, 기록 명령이 발행되고 행 어드레스 및 열 어드레스에 기록 명령이 적시에 공급될 때, 입출력 회로(270)는 DQS에서의 데이터 스트로브 신호 및 DM에서의 데이터 마스크 신호와 함께 데이터 단자(DQ, DQS, DM)에서 기록 데이터를 수신하고, 판독/기록 증폭기(265)를 통해 메모리 셀 어레이(245)에 기록 데이터를 제공할 수 있다. 그러므로, 기록 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀에 기록될 수 있다.
반도체 디바이스(200)에 포함된 외부 단자의 설명으로 되돌아가서, 클록 단자(CK 및 /CK)는 외부 클록 신호 및 상보적인 외부 클록 신호를 각각 수신할 수 있다. 외부 클록 신호(상보적인 외부 클록 신호를 포함하는)는 클록 입력 회로(205)에 공급될 수 있다. 클록 입력 회로(205)는 외부 클록 신호를 수신하고, 내부 클록 신호(ICLK)를 발생시킬 수 있다. 클록 입력 회로(205)는 내부 클록 신호(ICLK)를 내부 클록 발생기(207)에 제공할 수 있다. 내부 클록 발생기(207)는 수신된 내부 클록 신호(ICLK) 및 어드레스/명령 입력 회로(215)로부터의 클록 인에이블 신호(CKE)에 기초하여 위상 제어된 내부 클록 신호(LCLK)를 발생시킬 수 있다. 이러한 것에 제한되지 않을지라도, DLL 회로가 내부 클록 발생기(207)로서 사용될 수 있다. 내부 클록 발생기(207)는 위상 제어된 내부 클록 신호(LCLK)를 IO 회로(270) 및 타이밍 발생기(209)에 제공할 수 있다. IO 회로(270)는 위상 제어기 내부 클록 신호(LCLK)를 판독 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용할 수 있다. 타이밍 발생기(209)는 내부 클록 신호(ICLK)를 수신하고, 다양한 내부 클록 신호를 발생시킬 수 있다.
전원 단자는 전원 전압(VDD, VSS)을 수신할 수 있다. 이들 전원 전압(VDD, VSS)은 전압 발생기 회로(290)에 공급될 수 있다. 전압 발생기 회로(290)는 전원 전압(VDD, VSS)에 기초하여 다양한 내부 전압(VPP, VOD, VARY, VPERI) 등을 발생시킬 수 있다. 내부 전압(VPP)은 주로 행 디코더(230)에서 사용되고, 내부 전압(VOD, VARY)은 주로 메모리 셀 어레이(245)에 포함된 감지 증폭기(250)에서 사용되며, 내부 전압(VPERI)은 많은 다른 회로 블록에서 사용된다. 전원 단자는 전원 전압(VDDQ 및 VSSQ)을 또한 수신할 수 있다. IO 회로(270)는 전원 전압(VDDQ, VSSQ)을 수신할 수 있다. 예를 들어, 전원 전압(VDDQ) 및 (VSSQ)은 각각 전원 전압(VDD) 및 (VSS)과 동일한 전압일 수 있다. 그러나, 전용 전원 전압(VDDQ, VSSQ)은 IO 회로(270) 및 ZQ 교정 회로(275)에서 사용될 수 있다.
반도체 메모리 디바이스(200)의 교정 단자(ZQ)는 ZQ 교정 회로(275)에 연결될 수 있다. ZQ 교정 회로(275)는 ZQ 저항기(RZQ)(255)의 임피던스를 참조하여 교정 동작을 수행할 수 있다. 예를 들어, ZQ 저항기(RZQ)(255)는 교정 단자(ZQ)에 연결된 기판(260) 상에 실장될 수 있다. 예를 들어, ZQ 저항기(RZQ)(255)는 전원 전압(VDDQ)에 연결될 수 있다. 교정 동작에 의해 획득된 임피던스 코드(ZQCODE)는 IO 회로(270)에 제공될 수 있고, 그러므로 IO 회로(270)에 포함된 출력 버퍼(도시되지 않음)의 임피던스가 특정된다.
도 3은 본 개시내용의 실시형태에 따른 ZQ 교정 회로(375)의 회로도이다. 예를 들어, 복수의 칩(335, 340, 345, 및 350)의 각각의 칩은 ZQ 교정 회로(375) 및 교정 단자(ZQ)(예를 들어, ZQ 패드)(336)를 포함할 수 있다. 예를 들어, ZQ 교정 회로(375)는 중재자 회로(380)를 포함할 수 있다. 중재자 회로(380)는 칩의 활성화(예를 들어, 파워 온 등)에 응답하여 활성화될 수 있다. 예를 들어, 중재자 회로(380)는 풀다운(PDN) 코드 신호를 제공할 수 있다. ZQ 교정 회로(375)는 데이터 단자(DQ) 풀업(PUP) 구동 회로(382) 및 데이터 단자(DQ) 풀다운(PDN) 구동 회로(383)의 조합, 및 중재뿐만 아니라 교정을 위한 데이터 단자(DQ) 풀다운(PDN) 구동 회로(384)를 포함할 수 있으며, 이러한 것들은 실제 데이터 단자(DQ)에 부착된 데이터 단자(DQ) 풀업(PUP) 구동 회로, 데이터 단자(DQ) 풀다운(PDN) 구동 회로, 및 데이터 단자(DQ) 풀다운(PDN) 구동 회로의 복제 회로이다. DQ PDN 구동 회로(384)는 중재자 회로(380)로부터 PDN 코드 신호를 수신할 수 있고, PDN 코드 신호에 응답하여 교정 단자(ZQ)(336)에서 ZQ 패드 전압(VZQ)을 풀다운할 수 있다. ZQ 패드 전압(VZQ)은 스위치(385)(예를 들어, 멀티플렉서(Mux))에 제공될 수 있다. DQ PUP 구동 회로(382)와 DQ PDN 구동 회로(383)의 조합은 DQ PUP 구동 회로(382)와 DQ PDN 구동 회로(383)의 조합 사이의 중간 노드(388)에서 중간 ZQ 전압(iVZQ)의 조정을 실행할 수 있다. 예를 들어, DQ PUP 구동 회로(382)는 전원 단자(VDDQ)와 중간 노드(388) 사이에 병렬로 연결된 복수의 트랜지스터를 포함할 수 있다. DQ PDN 구동 회로(383)는 전원 단자(VSSQ)와 중간 노드(388) 사이에 병렬로 연결된 복수의 트랜지스터를 포함할 수 있다. 중간 ZQ 전압(iVZQ)은 스위치(385)에 제공될 수 있다. 스위치(385)는 ZQ 교정 회로(375)가 중재 또는 ZQ 교정을 실행하고 있는지의 여부에 의존하여 ZQ 패드 전압(VZQ) 또는 중간 ZQ 전압(iVZQ)을 제공할 수 있다. 예를 들어, ZQ 교정 회로(375)는 비교기(386)를 포함할 수 있다. 비교기(386)는 스위치(385)에 의해 제공된 ZQ 패드 전압(VZQ) 또는 중간 ZQ 전압(iVZQ)을 기준 전압 발생기(390)에 의해 제공된 ZQ 기준 전압(ZQVREF) 또는 ZQ 중재 기준 전압과 비교할 수 있다. 예를 들어, 기준 전압 발생기(390)는 ZQ 교정 회로(375)에 포함될 수 있거나, 또는 도 2에서의 전압 발생기(290)는 대신에 ZQ 기준 전압(ZQVREF) 및 ZQ 중재 기준 전압을 제공할 수 있다. 예를 들어, 비교기(386)는 ZQ 패드 전압(VZQ)이 다른 요청 칩에 의해 제어되었는지 또는 ZQ 저항기(RZQ)(255)가 현재 사용 중인지의 여부를 결정할 수 있다.
비교기(386)는 비교기 결과 신호를 중재자 회로(380) 및 ZQ 교정 코드 제어 회로(381)에 제공할 수 있다. 예를 들어, 중재자 회로(380)는 복수의 칩에 공통인 고정된 지속 시간을 갖는 칩에 고유 ZQ 타이밍 패턴에 따라서 DQ PDN 구동 회로(384)를 통해 ZQ 패드 전압 제어를 제공할 수 있다. 중재자 회로(380)는 ZQ 기준 전압(ZQVREF)과 다를 수 있는 ZQ 중재 기준 전압을 사용하여 교정 단자(ZQ)(336)에 있는 ZQ 패드 전압(VZQ)까지 PDN 코드를 제공할 수 있다. ZQ 타이밍 패턴은 요청 칩이 ZQ 저항기(RZQ)(355)에 대한 액세스를 입수하여야 하는지의 여부를 결정하기 위해 각각의 칩에 고유하다. ZQ 타이밍 패턴은 프로그래밍될 수 있거나, 그렇지 않으면 각각의 칩을 위해 저장될 수 있다. 예를 들어, 칩(335)을 위한 중재자 회로(380)는 칩에 공통인 지속 시간 동안 칩(335)에 특정한 ZQ 타이밍 패턴 정보가 프로그래밍될 수 있는 칩(335)을 위한 레지스터(도시되지 않음)를 포함할 수 있다. 그러므로, 각각의 칩을 위한 각각의 중재자 회로(380)는 다른 칩의 레지스터에 저장된, 동일한 지속 시간을 갖는 ZQ 타이밍 패턴 정보와 다른 지속 시간의 ZQ 타이밍 패턴 정보를 저장하도록 구성될 수 있다. 예를 들어, 타이밍 패턴 정보는 반도체 메모리 디바이스(200)의 복수의 칩 중에서의 개별 칩에 고유할 수 있다. 레지스터는 제한없이 프로그램 가능한 퓨즈, 안티 퓨즈, 모드 레지스터, 또는 다른 적절한 컴포넌트를 포함할 수 있다. 그러므로, 칩의 우선 순위는 레지스터를 통해 설정되거나 프로그래밍될 수 있다. ZQ 교정 코드 제어 회로(381)는 ZQ 교정 회로(375)에 포함될 수 있다. ZQ 교정 코드 제어 회로(381)는 중간 노드(388)에서의 중간 ZQ 전압(iVZQ)이 ZQ 기준 전압(ZQVREF)과 일치할 때까지 비교기 결과 신호에 각각 응답하여 PUP 코드 및 PDN 코드를 DQ PUP 구동 회로(382) 및 DQ PDN 구동 회로(383)에 제공할 수 있다.
도 4A는 본 개시내용의 실시형태에 따른 ZQ 교정 중재의 흐름도이다. 도 4B는 본 개시내용의 실시형태에 따른 ZQ 교정 중재에서의 중재 클록 및 ZQ 패드 전압(VZQ)의 타이밍도이다. 예를 들어, ZQ 교정은 고정 길이 시간 기반 중재로 시작될 수 있다(S400). 각각의 칩은 ZQ 저항기(예를 들어, ZQ 저항기(255, 355))를 사용하여 ZQ 교정에 대한 요청을 제공할 수 있다. 고정 길이 시간 기반 중재의 제1 단계(단계 1, S401)는 헤더 검출이다. 예를 들어, 고정 길이 시간 기반 중재의 초기 상태는 헤더를 제공하도록 ZQ 패드 전압이 플로트 하이 상태(float high state)(예를 들어, DQ PDN 구동 회로(384)를 디스에이블링하는)로 설정되는 것일 수 있다. 예를 들어, 헤더는 3 클록 사이클 동안 로직 하이 레벨로 유지되는 ZQ 패드 전압(VZQ)에 의해 시그널링될 수 있다. ZQ 패드 전압(VZQ)은 3 클록 사이클의 각각의 클록 사이클의 종료 시에 ZQ 중재 기준 전압과 비교될 수 있다(예를 들어, 비교기(386)에 의해). 예를 들어, ZQ 중재 기준 전압은 로직 로우 상태를 시그널링하는 풀다운 전압 범위(예를 들어, 실질적으로 0 V)와 로직 하이 상태를 시그널링하는 전원 전압(VDDQ) 사이에 있을 수 있다. ZQ 저항기가 전원 전압(VDDQ)(또는 VSS)에 연결될 수 있고 헤더가 로직 하이 상태(또는 로직 로우 상태)에 있기 때문에, ZQ 패드 전압(VZQ)이 ZQ 중재 기준 전압보다 낮은 풀다운 전압 범위에 있으면, 다른 칩은 ZQ 교정 중재 프로세스 또는 ZQ 교정 프로세스를 실행하고 있을 수 있다. 그러므로, 현재 요청은 실패하고, ZQ 교정을 다시 요청하도록 ZQ 중재의 단계 1을 반복한다. ZQ 패드 전압(VZQ)이 단계 1 동안 ZQ 중재 기준 전압보다 높으면, 요청은 제2 단계로 진행할 수 있다. 제2 단계는 ZQ 교정이 다른 칩에 요청되고 있다는 것을 시그널링하기 위해 특정 기간 동안 ZQ 패드 전압을 풀다운하는 단계(단계 2, S402)를 포함할 수 있다. 예를 들어, 이러한 풀다운의 지속 시간은 제한없이 2 클록 사이클 또는 다른 클록 사이클일 수 있다.
고정 길이 시간 기반 중재의 제3 단계(단계 3, S403)는 이진 코딩 및 검출을 포함할 수 있다. 각각의 칩에 대해, 각각의 칩에 고유한 이진 코드일 수 있는 다이 숫자(die number)는 고유 ZQ 타이밍 패턴으로서 할당되고 시그널링될 수 있다. 다이 숫자는 칩 우선 순위를 결정하는데 사용될 수 있다. ZQ 패드 전압(VZQ)은 칩에 공통인 ZQ 타이밍 패턴의 고정된 지속 시간의 각각의 클록 사이클의 종료 시에 ZQ 중재 기준 전압과 비교될 수 있다(예를 들어, 비교기(386)에 의해). 각각의 칩에 대해, 현재 칩에 대한 다이 숫자에서의 비트가 높으면, ZQ 패드 전압(VZQ)를 풀다운하는 것은 1 클록 사이클 동안 디스에이블링될 수 있다. ZQ 저항기가 전원 전압(VDDQ)(또는 VSS)에 연결될 수 있고 현재 칩에 대한 다이 숫자가 로직 하이 상태(또는 로직 로우 상태)에 대응하기 때문에, ZQ 패드 전압(VZQ)이 풀다운 전압 범위(또는 풀업 전압 범위)에 있으면, 다른 칩은 우선 순위를 갖는 ZQ 교정 중재 프로세스 또는 ZQ 교정 프로세스를 실행하고 있을 수 있다. 그러므로, 현재 요청은 실패하고, ZQ 교정을 다시 요청하도록 ZQ 조정의 단계 1을 반복한다. 예를 들어, 2개의 로직 하이 상태 사이에서 로직 로우 상태의 최소 클록 사이클을 증가시키는 것은 비교기의 비교기 결과의 검출을 개선할 수 있다. 단계 3(S403) 후에, 요청은 ZQ 교정이 다른 칩에 요청되고 있다는 것을 시그널링하기 위해 특정 기간 동안 ZQ 패드 전압을 풀다운하는 제4 단계(단계 4, S405)를 포함할 수 있다. 예를 들어, 이러한 풀다운의 지속 시간은 제한없이 2 클록 사이클 또는 다른 클록 사이클일 수 있다.
고정 길이 시간 기반 중재의 제5 단계(단계 5, S405)는 정지 비트 검출을 포함할 수 있다. 각각의 칩에 대해, 칩에 공통인 ZQ 타이밍 패턴의 고정된 지속 시간(예를 들어, 1 클록 사이클)의 공통 정지 비트는 정지 비트에 대응하는 고정된 지속 시간 동안(예를 들어, 1 클록 사이클 동안) ZQ 패드 전압(VZQ)을 풀다운하는 것을 디스에이블링하는 것에 의해 시그널링될 수 있다. ZQ 패드 전압(VZQ)은 정지 비트를 시그널링하는 고정된 지속 시간(예를 들어, 1 클록 사이클)의 종료 시에 ZQ 중재 기준 전압과 비교될 수 있다(예를 들어, 비교기(386)에 의해). ZQ 저항기는 전원 전압(VDDQ)에 연결될 수 있고, 정지 비트에 대응하는 ZQ 패드 전압(VZQ)은 로직 하이 상태에 있는 것으로 가정된다. 그러므로, ZQ 패드 전압(VZQ)이 로직 하이 상태(예를 들어, 풀업 전압 범위에서)이면, 중재는 패스되고, 현재 칩에 대한 ZQ 교정 프로세스가 개시될 수 있다. ZQ 패드 전압(VZQ)가 풀다운 전압 범위에 있으면, 다른 칩은 ZQ 교정 중재 프로세스 또는 ZQ 교정 프로세스를 실행하고 있을 수 있으며, 현재 요청은 실패하고, ZQ 교정을 다시 요청하도록 다음 ZQ 중재의 단계 1을 반복한다.
도 5는 본 개시내용의 실시형태에 따른 ZQ 교정 회로에서의 중재자 회로(50)의 개략도이다. 예를 들어, 중재자 회로(50)는 도 3에서의 중재자 회로(380)일 수 있다. 중재자 회로(50)는 반도체 메모리 디바이스에 있는 복수의 칩 중의 현재 칩(다이)의 다이 숫자(예를 들어, 도 4A 및 도 4B의 단계 3(S403)에서 다이 숫자) <3:0> 신호의 세트를 나타내는 퓨즈의 세트를 포함할 수 있다. 예를 들어, 중재자 회로(50)는 단계 3(S403)에서 각각 다이 숫자 <0>, 다이 숫자 <1>, 다이 숫자 <2>, 및 다이 숫자 <3>을 수신하여 제공할 수 있는 버퍼(500, 501, 502 및 503)를 포함할 수 있다. 중재자 회로(50)는 출력 단자(510, 511, 512 및 513)를 포함할 수 있다. 출력 단자(510)는 단계 3에서의 ZQ 타이밍 패턴의 제1 비트(비트 0)로서 다이 숫자 <0> 신호를 제공할 수 있다. 출력 단자(511)는 단계 3에서 ZQ 타이밍 패턴의 제2 비트(비트 1)로서 다이 숫자 <1> 신호를 제공할 수 있다. 출력 단자(512)는 단계 3에서의 ZQ 타이밍 패턴의 제3 비트(비트 2)로서 다이 숫자 <2> 신호를 제공할 수 있다. 출력 단자(513)는 단계 3에서의 ZQ 타이밍 패턴의 제4 비트(비트 3)로서 다이 숫자 <3> 신호를 제공할 수 있다.
중재자 회로(50)는 또한 로직 회로(504)(예를 들어, NOR 회로) 및 출력 단자(514)를 포함할 수 있다. 로직 회로(504)는 다이 숫자 <0> - <3> 신호를 수신하고, 비활성화(예를 들어, 로직 로우 레벨)된 모든 다이 숫자 <0> 내지 <3> 신호를 갖는 칩이 단계 3(S403)에서 ZQ 교정을 요청할 때 활성 상태 신호(예를 들어, 로직 하이 레벨에 있는)를 제공할 수 있다. 출력 단자(514)는 모든 다이 숫자 <0> - <3> 신호를 갖는 칩이 ZQ 교정을 요청하는지를 나타내도록 단계 3에서 ZQ 타이밍 패턴의 제5 비트(비트 4)로서 활성 상태 신호를 제공할 수 있다.
도 6A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 예를 들어, 복수의 칩은 Die0, Die1, Die2 및 Die3을 포함할 수 있다. 고정 길이 시간 기반 중재에서, 각각의 칩(Die0, Die1, Die2 및 Die3)은 ZQ 저항기(예를 들어, ZQ 저항기(255, 355))를 사용하여 ZQ 교정에 대한 요청을 제공할 수 있다. 고정 길이 시간 기반 중재의 제1 단계는 헤더를 제공하도록 ZQ 패드 전압을 플로트 하이 상태(예를 들어, DQ PDN 구동 회로(384)를 디스에이블하는 것에 의해)로 설정하는 것에 의한 ZQ 패드 전압 제어에 의해 실행될 수 있는 헤더 검출(예를 들어, 도 4A의 단계 1, S401)이다. 예를 들어, 헤더는 복수의 칩(Die0, Die1, Die2 및 Die3) 중 임의의 칩에 공통인 T0으로부터 3 클록 사이클 동안 시그널링될 수 있다. ZQ 교정을 요청하는 각각의 칩은 단계 1(S401) 동안 T1, T2 및 T3에서 각각의 클록 사이클의 종료 시에 풀다운 전압 범위와 전원 전압(VDDQ) 사이의 ZQ 중재 기준 전압과 ZQ 패드 전압(VZQ)을 비교한다(예를 들어, 비교기(386)에 의해). ZQ 저항기가 전원 전압(VDDQ)에 연결될 수 있고 ZQ 교정을 요청하는 임의의 칩을 제어하는 ZQ 패드 전압이 ZQ 패드 전압을 로직 하이 상태로 풀업하기 때문에, ZQ 패드 전압(VZQ)가 ZQ 중재 기준 전압보다 낮은 풀다운 전압 범위에 있으면, 다른 칩은 ZQ 교정 중재 프로세스 또는 ZQ 교정 프로세스를 실행하고 있을 수 있다. 그러므로, 현재 요청은 실패하고, ZQ 교정을 다시 요청하도록 ZQ 조정을 반복한다. ZQ 패드 전압(VZQ)이 단계 1(S401)의 각각의 클록 사이클 동안 ZQ 중재 기준 전압보다 높으면, 고정 길이 시간 기반 중재는 제2 단계(단계 2, S402)로 진행될 수 있다. 단계 1 후의 특정 기간 동안 ZQ 패드 전압을 풀다운하는 제2 단계(단계 2, S402)는 ZQ 교정이 다른 칩에 요청되고 있다는 것을 시그널링하도록 실행될 수 있다. 예를 들어, 이러한 풀다운의 지속 시간은 도 6A에 도시된 바와 같이 T3 내지 T5의 2 클록 사이클일 수 있다. 대안적으로, 다른 클록 사이클이 제한없이 단계 2 동안 사용될 수 있다.
고정 길이 시간 기반 중재의 제3 단계(단계 3, S403)는 도 6A에 도시된 바와 같이 T5에서 T12까지 이진 코딩 및 검출을 포함할 수 있다. 각각의 칩에 대해, 각각의 칩에 고유한 이진 코드일 수 있는 다이 숫자가 고유 ZQ 타이밍 패턴으로서 할당되고 시그널링될 수 있다. 다이 숫자는 칩 우선 순위를 결정하는데 사용될 수 있다. 각각의 칩에 대해, 현재 칩에 대한 다이 숫자에서의 비트가 높으면, ZQ 패드 전압(VZQ)를 풀다운하는 것은 1 클록 사이클 동안 디스에에블링될 수 있다. 예를 들어, Die0은 다이 숫자 "001"을 가질 수 있고, ZQ 패드 전압(VZQ)를 풀다운하는 것은 "001"에서의 제3 비트 "1"에 대응하는 T11에서 T12까지의 클록 사이클 동안 디스에이블링될 수 있다. Die1은 다이 숫자 "010"을 가질 수 있고, ZQ 패드 전압(VZQ)를 풀다운하는 것은 "010"에서의 제2 비트 "1"에 대응하는 T8에서 T9까지의 클록 사이클 동안 디스에이블링될 수 있다. Die2는 다이 숫자 "011"을 가질 수 있고, ZQ 패드 전압(VZQ)를 풀다운하는 것은 "011"에서의 제2 비트 "1"에 대응하는 T8에서 T9까지의 클록 사이클 및 "011"에서의 제3 비트 "1"에 대응하는 T11에서 T12까지의 클록 사이클 동안 디스에이블링될 수 있다. Die3은 다이 숫자 "100"을 가질 수 있고, ZQ 패드 전압(VZQ)를 풀다운하는 것은 "100"에서의 제1 비트 "1"에 대응하는 T5에서 T6까지의 클록 사이클 동안 디스에이블링될 수 있다. ZQ 패드 전압(VZQ)은 칩에 공통인 ZQ 타이밍 패턴의 고정된 지속 시간의 각각의 클록 사이클의 종료 시에 ZQ 중재 기준 전압과 비교될 수 있다(예를 들어, 비교기(386)에 의해). ZQ 패드 전압(VZQ)이 풀다운 전압 범위에 있으면, 다른 칩은 우선 순위를 가진 ZQ 교정 중재 프로세스 또는 ZQ 교정 프로세스를 실행하고 있을 수 있으며, 현재 요청은 실패하고, ZQ 교정을 다시 요청하도록 ZQ 중재의 단계 1을 반복한다. 단계 3(S403)이 완료된 후에, 요청은 ZQ 교정이 다른 칩에 요청되고 있다는 것을 시그널링하기 위해 특정 기간 동안 ZQ 패드 전압을 풀다운하는 제4 단계(단계 4, S405)로 진행할 수 있다. 예를 들어, 이러한 풀다운의 지속 시간은 제한없이 2 클록 사이클(예를 들어, 도 6A에서의 T12 내지 T14) 또는 다른 클록 사이클일 수 있다.
고정 길이 시간 기반 중재의 제5 단계(단계 5, S405)는 정지 비트 검출을 포함할 수 있다. 각각의 칩에 대해, 칩에 공통인 ZQ 타이밍 패턴의 고정된 지속 시간(예를 들어, 도 6A의 T14 내지 T15)의 공통 정지 비트는 단계 5 동안 ZQ 패드 전압(VZQ)의 풀 다운을 디스에이블링하는 것에 의해 시그널링될 수 있다. ZQ 패드 전압(VZQ)은 정지 비트를 시그널링하는 고정된 지속 시간(예를 들어, 도 6A의 T15)의 종료 시에 ZQ 중재 기준 전압과 비교될 수 있다(예를 들어, 비교기(386)에 의해). 그러므로, ZQ 패드 전압(VZQ)이 로직 하이 상태(예를 들어, 풀업 전압 범위)에 있으면, 중재는 패스되고, 현재 칩에 대한 ZQ 교정 프로세스가 개시될 수 있다. ZQ 패드 전압(VZQ)이 풀다운 전압 범위에 있으면, 다른 칩은 ZQ 교정 중재 프로세스 또는 ZQ 교정 프로세스를 실행하고 있을 수 있으며, 현재 요청은 실패하고, ZQ 교정을 다시 요청하도록 ZQ 중재의 단계 1을 반복한다.
도 6B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계(단계 1, 2, 4 및 5)에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 고정 길이 시간 기반 중재의 제3 단계(단계 3, S403)는 도 6B에 도시된 바와 같이 T5에서 T12까지 다른 이진 코딩 및 검출을 포함할 수 있다. 예를 들어, Die0은 다이 숫자 "100"을 가질 수 있고, 다른 칩(Die1 내지 Die3)은 다이 식별자 "1" 내지 "3"으로부터 직접 이진 코딩될 수 있는 다이 숫자 "001" 내지 "011"을 가질 수 있다.
도 6C는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계(단계 1, 2, 4 및 5)에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 고정 길이 시간 기반 중재의 제3 단계(단계 3, S403)는 도 6C에 도시된 바와 같이 T5에서 T21까지 다른 이진 코딩 및 검출을 포함할 수 있다. 각각의 칩에 대해 이진 코딩된 다이 숫자는 단계 3 동안 ZQ 타이밍 패턴의 중심(예를 들어, 시간 도메인에 있는)에 대해 대칭인 도 6C의 타이밍도에서 미러링될 수 있다. 예를 들어, Die0은 다이 숫자 "001100"을 가질 수 있고, Die1은 다이 숫자 이진 코드 "010010"을 가질 수 있다. Die2는 다이 숫자 "011110"을 가질 수 있다. Die3은 다이 숫자 "100001"을 가질 수 있다. 미러링된 ZQ 타이밍 패턴은 큰 발진기 변동으로 에일리어싱(aliasing)에 더욱 저항할 수 있다.
도 7A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 복수의 칩에 있는 하나의 칩(예를 들어, 다이 B)의 클록 사이클이 복수의 칩에 있는 다른 칩(예를 들어, 다이 A)의 클록 사이클보다 길면, 하나의 칩(단계 B)의 단계 5에서 정지 비트를 시그널링하는 로직 하이 상태에서의 펄스 폭은 다른 칩(다이 A)의 단계 1에서 제1 및 제3 스트로브 사이의 기간보다 길 수 있다. 그러므로, 다른 칩(다이 A)은 하나의 칩(다이 B)이 ZQ 교정으로 진행하고 있다는 것을 검출하는데 실패할 수 있다. 이러한 실패를 방지하기 위해, 하나의 칩(다이 B)의 플로트 상태에서의 펄스 폭은 다음의 부등식으로 표현된 바와 같이 다른 칩(다이 A)의 2 클록 사이클보다 짧게 구성될 수 있다.
FPWDieB < 2TDieA…(부등식 1)
도 7B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 하나의 칩(예를 들어, 다이 B)의 로직 하이 상태에 있는 단계 3에서의 마지막 비트의 펄스 폭이 다른 칩(예를 들어, 다이 A)의 클록 사이클보다 길고, 마지막 비트에 정지 비트가 뒤따르면, 하나의 칩(다이 B)의 단계 3에서의 마지막 비트의 펄스 폭은 다른 칩(다이 A)의 단계 1에서의 제1 및 제2 스트로브를 여전히 중첩할 수 있으며, 하나의 칩(다이 B)의 단계 5에서의 정지 비트는 다른 칩(다이 A)에서의 단계 1의 제3 스트로브와 일치할 수 있다. 그러므로, 다른 칩(다이 A)은 하나의 칩(다이 B)이 ZQ 교정으로 진행되고 있다는 것을 검출하는데 실패할 수 있다. 이러한 실패를 방지하기 위해, 단계 2 및 단계 4에서 ZQ 패드 전압을 풀다운하는 지속 기간은 2 클록 사이클보다 길게 구성될 수 있고, 단계 3 및 단계 5에서 플로트 하이 상태에서의 펄스 폭은 1 클록 사이클보다 짧게 구성될 수 있다.
도 7C는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 복수의 칩에 있는 하나의 칩(예를 들어, 다이 B)의 클록 사이클이 다른 칩(예를 들어, 다이 A)의 3 클록 사이클이거나 또는 복수의 칩에서 더 길면, 로직 하이 상태에 있는 단계 3에서의 다른 칩(다이 A)에 대한 다이 숫자 "00100"의 제3 비트에 대응하는 펄스 폭은 단계 3에서 하나의 칩(다이 B)의 다이 숫자 "11xxx(x: 상관없음)"의 제1 비트와 일치할 수 있으며, 단계 5에서의 다른 칩(다이 A)에 대한 정지 비트는 하나의 칩(다이 B)의 다이 숫자의 제2 비트와 일치할 수 있다. 그러므로, 하나의 칩(다이 B)은 다른 칩(다이 A)이 ZQ 교정으로 진행되고 있다는 것을 검출하는데 실패할 수 있다. 이러한 실패를 방지하기 위해, 칩 사이의 클록 사이클 차이는 ±33% 이내로 제한되도록 구성될 수 있다.
도 7D는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 복수의 칩에 있는 하나의 칩(예를 들어, 다이 B)의 클록 사이클이 다른 칩(예를 들어, 다이 A)의 대략 1.5 클록 사이클이거나 또는 복수의 칩에서 더 길다고 가정하면, 로직 하이 상태에서 단계 3에서의 다른 칩(Die A)에 대한 다이 숫자 "00100"의 제3 비트에 대응하는 펄스 폭은 단계 3에서의 하나의 칩(다이 B)의 다이 숫자 "0101x(x: 상관없음)"의 제2 비트와 일치할 수 있으며, 단계 5에서의 다른 칩(다이 A)에 대한 정지 비트는 하나의 칩(다이 B)의 다이 숫자의 제4 비트와 일치할 수 있다. 그러므로, 하나의 칩(다이 B)은 다른 칩(다이 A)이 ZQ 교정으로 진행되고 있다는 것을 검출하는데 실패할 수 있다. 이러한 실패를 방지하기 위해, 다이 숫자 "00100"은 불법으로 분류되어, 사용이 금지될 수 있다(예를 들어, 대신 다이 숫자 "10100"을 사용한다). 전술한 실시형태에서 사용 및/또는 금지된 신호의 로직 레벨, 특히 이진 코딩된 다이 숫자는 단지 예일 뿐이며, 구체적으로 전술된 것으로 제한되지 않는다.
도 7E는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 복수의 칩에 있는 하나의 칩(예를 들어, 다이 B)의 클록 사이클이 다른 칩(예를 들어, 다이 A)의 2 클록 사이클이거나 복수의 칩에서 더 길면, 로직 하이 상태에 있는 단계 3에서의 다른 칩(다이 A)에 대한 다이 숫자 "01010"의 제2 비트, 제4 비트 및 단계 5에서의 정지 비트에 대응하는 펄스 폭은 단계 3에서의 하나의 칩(다이 B)의 다이 숫자 "111xx(x: 상관없음)의 제1 내지 제3 비트와 각각 일치할 수 있다. 그러므로, 하나의 칩(다이 B)은 다른 칩(다이 A)이 ZQ 교정으로 진행되고 있다는 것을 검출하는데 실패할 수 있다. 칩 사이의 클록 사이클 차이가 도 7C를 참조하여 전술된 바와 같이 ±33% 내로 제한되도록 구성될 수 있으면, 이러한 시나리오는 방지될 수 있다.
도 8A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 시간 기반 중재의 제1 단계는 헤더 검출(예를 들어, 도 8A의 플로트 및 Hi-검출)이다. 예를 들어, 헤더는 3 클록 사이클 동안 로직 하이 레벨에서 ZQ 패드 전압(VZQ)에 의해 시그널링될 수 있다. ZQ 패드 전압(VZQ)이 헤더 검출 동안 ZQ 중재 기준 전압보다 높으면, 요청은 ZQ 교정이 다른 칩에 요청되고 있다는 것을 시그널링하도록 특정 기간(예를 들어, 도 8A의 발진기 정렬 풀다운) 동안 ZQ 패드 전압을 풀다운하는 제2 단계로 진행할 수 있다. 예를 들어, 이러한 풀다운의 지속 시간은 제한없이 9 클록 사이클 또는 다른 클록 사이클일 수 있다. 시간 기반 중재의 제3 단계(예를 들어, 도 8A에서의 동기 검출)는 동기 비트 검출을 포함할 수 있다. 각각의 칩에 대해, 칩들에 공통인 ZQ 타이밍 패턴의 고정된 지속 시간(예를 들어, 1 클록 사이클)의 공통 동기 비트는 동기 비트에 대응하는 고정된 지속 시간(예를 들어, 1 클록 사이클) 동안 ZQ 패드 전압(VZQ)를 풀다운하는 것을 디스에이블링하는 것에 의해 시그널링될 수 있다. 동기 비트가 검출되면, 시간 기반 중재의 제4 단계는 ZQ 교정 요청 검출(예를 들어, 도 8A에서의 스태거드 요청(Staggered Request))을 포함할 수 있다. 각각의 칩에 대해, 동일한 폭 및 칩에 고유한 지연을 갖는 펄스는 고유 ZQ 타이밍 패턴으로서 할당되고 시그널링될 수 있다. 예를 들어, 칩에 대한 ZQ 교정의 우선 순위가 높으면, 지연은 더 길어질 수 있다. ZQ 패드 전압(VZQ)이 펄스 동안 ZQ 중재 기준 전압보다 높으면, 요청은 ZQ 교정으로 진행될 수 있다.
도 8B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C 및 도 8A에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 예를 들어, 3 클록 사이클을 포함하는 제1 단계의 타이밍(예를 들어, 위상)은 복수의 칩에 대해 다를 수 있다. 예를 들어, Die1의 제1 단계는 Die2 및 Die3의 제1 단계로부터의 절반 클록 사이클의 지연을 가질 수 있는 Die0의 제1 단계로부터 절반 클록 사이클의 지연을 가질 수 있다. 예를 들어, 3 클록 사이클을 포함하는 제2 단계의 지속 시간은 복수의 칩에 대한 제2 단계의 상이한 타이밍에 더하여, 복수의 칩에 대한 발진기(예를 들어, 도 3의 발진기(307))의 상이한 클록 사이클로 인해 복수의 칩에 대해 다를 수 있다. 예를 들어, Die2 및 Die3은 동시에 제2 단계로 진입할 수 있지만, Die2는 Die3이 진행하는 것보다 빨리 제3 단계로 진행될 수 있다(예를 들어, 도 8B에 도시된 바와 같이 클록 신호(CLK)에 기초하기 전의 3 클록 사이클).
도 9A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 예를 들어, ZQ 교정은 고정 길이 시간 기반 중재로 시작할 수 있다. 고정 길이 시간 기반 중재의 제1 단계는 헤더 검출(예를 들어, 도 9A에서의 플로트 및 하이 검출)이다. 예를 들어, 헤더는 3 클록 사이클 동안 로직 하이 레벨에서 ZQ 패드 전압(VZQ)에 의해 시그널링될 수 있다. ZQ 패드 전압(VZQ)이 헤더 검출 동안 ZQ 중재 기준 전압보다 높으면, 요청은 ZQ 교정 요청 검출(예를 들어, 도 9A에서 제1 검출)을 포함할 수 있는 고정 길이 시간 기반 중재의 제2 단계로 진행될 수 있다. 각각의 칩에 대해, 동일한 폭 및 칩에 고유한 지연을 갖는 펄스는 고유 ZQ 타이밍 패턴으로서 제2 단계의 동일한 지속 시간에 할당되고 시그널링될 수 있다. 예를 들어, 칩에 대한 ZQ 교정의 우선 순위가 높으면, 지연 시간이 더 길어질 수 있다. ZQ 패드 전압(VZQ)이 펄스 동안 ZQ 중재 기준 전압보다 낮으면, 요청은 실패하고, ZQ 교정을 다시 요청하도록 ZQ 조정의 단계 1을 반복한다. 제2 단계 후에, 고정 길이 시간 기반 중재의 제3 단계(예를 들어, 도 9A에서의 동기 및 요청 검출)가 실행될 수 있다. 각각의 칩에 대해, 고정된 지속 시간(예를 들어, 1 클록 사이클) 동안 ZQ 패드 전압(VZQ)의 풀다운을 디스에이블링하는 것에 의해 곧통 동기 비트가 뒤따르는 ZQ 패드 전압(VZQ)을 풀다운하는 것에 의해 복수의 클록 사이클(예를 들어, 도 9A에서의 로직 로우 상태에서 6 클록 사이클) 동안의 공통 요청 기간이 시그널링될 수 있다. 로직 하이 상태에서(예를 들어, 풀업 전압 범위에서) ZQ 패드 전압(VZQ)을 검출하는 것에 의해 동기 비트가 검출되면, 중재는 패스되고, 현재 칩에 대한 ZQ 교정 프로세스가 개시될 수 있다. ZQ 패드 전압(VZQ)가 풀다운 전압 범위에 있으면, 다른 칩이 ZQ 교정 중재 프로세스 또는 ZQ 교정 프로세스를 실행하고 있을 수 있으며, 현재 요청은 실패하고, ZQ 교정을 다시 요청하도록 ZQ 중재의 단계 1을 반복한다.
도 9B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C 및 도 8A 및 도 9A에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 예를 들어, 3 클록 사이클을 포함하는 제1 단계의 타이밍(예를 들어, 위상)은 복수의 칩에 대해 다를 수 있다. 예를 들어, Die1의 제1 단계는 Die2 및 Die3의 제1 단계로부터의 절반 클록 사이클의 지연을 가질 수 있는 Die0의 제1 단계로부터의 절반 클록 사이클의 지연을 가질 수 있다. 각각의 칩에 대해, 동일한 수의 클록 사이클(1 클록 사이클) 및 지연(예를 들어, 고유한 수의 클록 사이클)을 갖는 펄스는 고유 ZQ 타이밍 패턴으로서 제2 단계의 각각의 칩에 대해 동일한 수의 클록 사이클에서 할당되고 시그널링될 수 있다. 예를 들어, 펄스를 포함하는 제2 단계의 지속 시간은 복수의 칩에 대한 제2 단계의 상이한 타이밍에 더하여, 제2 단계의 동일한 수의 클록 사이클에서 복수의 칩에 대한 상이한 클록 사이클로 인해 복수의 칩에 대해 다를 수 있다. 제2 단계 후에, 고정 길이 시간 기반 중재의 제3 단계(예를 들어, 도 9A에서의 동기 및 요청 검출)가 실행될 수 있다. 예를 들어, Die2 및 Die3은 동시에 제2 단계로 진입할 수 있지만, Die2는 복수의 칩에 대한 발진기(예를 들어, 도 3에서의 발진기(307))의 상이한 클록 사이클로 인하여 Die3가 진행되는 것보다 빨리 제3 단계의 동기 비트로 진행할 수 있다(예를 들어, 도 8B에 도시된 바와 같이 6 클록 사이클 전에).
도 10A는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C 및 도 9A에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 제2 단계에서, 도 9A에서 하나의 펄스를 포함하는 것과 달리, ZQ 타이밍 패턴은 2개의 펄스를 포함한다. 도 6C와 유사하게, 각각의 칩에 대해 선형 코딩된 다이 숫자는 ZQ 타이밍 패턴의 제2 단계의 중심에 대하여 대칭이도록 도 10A의 타이밍도에서 미러링될 수 있다. 그러므로, 제1 펄스는 제1 기간(예를 들어, 도 10A에서 제1 검출)에 포함되고, 제2 펄스는 제2 단계에서 제2 기간(예를 들어, 도 10A에서 최종 요청 검출)에 포함된다. 도 10A에서 미러된 ZQ 타이밍 패턴은 큰 발진기 변동으로 에일리어싱에 더욱 저항할 수 있다.
도 10B는 본 개시내용의 실시형태에 따른 복수의 칩에 대한 복수의 중재 신호 패턴의 타이밍도이다. 도 6A 내지 도 6C 및 도 8B 및 도 10A에 포함되고 이를 참조하여 전술된 컴포넌트 및 단계에 대응하는 컴포넌트 및 단계의 설명은 반복되지 않을 것이다. 예를 들어, 3 클록 사이클을 포함하는 제1 단계의 타이밍(예를 들어, 위상)은 복수의 칩에 대해 다를 수 있다. 각각의 칩에 대해, ZQ 타이밍 패턴의 제2 단계의 중심에 대해 대칭이도록 도 10B의 타이밍도에서 미러링된 동일한 수의 클록 사이클(1 클록 사이클) 및 지연(예를 들어, 고유한 수의 클록 사이클)을 갖는 2개의 펄스는 고유 ZQ 타이밍 패턴으로서 제2 단계의 각각의 칩에 대해 동일한 수의 클록 사이클에서 할당되고 시그널링될 수 있다. 예를 들어, 펄스를 포함하는 제2 단계의 지속 시간은 복수의 칩에 대한 제2 단계의 상이한 타이밍에 더하여, 제2 단계의 동일한 수의 클록 사이클에서 복수의 칩에 대한 상이한 클록 사이클로 인해 복수의 칩에 대해 다를 수 있다. 예를 들어, Die2 및 Die3은 동시에 제2 단계로 진입할 수 있지만, Die2는 복수의 칩에 대한 발진기(예를 들어, 도 3에서 발진기(307))의 상이한 클록 사이클로 인해 Die3이 진행되는 것보다 빨리 ZQ 교정으로 진행될 수 있다. 미러링된 ZQ 타이밍 패턴은 큰 발진기 변동으로 에일리어싱에 더욱 저항할 수 있다.
전술한 실시형태에서 사용된 신호의 로직 레벨은 단지 예일 뿐이다. 그러나, 다른 실시형태에서, 본 개시내용에서 구체적으로 설명된 것과 다른 신호의 로직 레벨의 조합이 본 개시내용의 범위를 벗어남이 없이 사용될 수 있다.
비록 본 발명이 특정 바람직한 실시형태 및 실시예와 관련하여 개시되었을지라도, 당업자는 본 발명이 구체적으로 개시된 실시형태를 넘어서 다른 대안적인 실시형태 및/또는 본 발명의 용도 및 명백한 수정 및 그 등가물로 확장된다는 것을 이해할 것이다. 아울러, 본 발명의 범위 내에 있는 다른 변형은 본 개시내용에 기초하여 당업자에게 명백할 것이다. 실시형태의 특정 특징 및 양태의 다양한 조합 또는 하위 조합이 만들어질 수 있고, 여전히 본 발명의 범위 내에 속한다는 것이 또한 고려된다. 개시된 실시형태의 다양한 특징 및 양태는 개시된 발명의 다양한 모드를 형성하기 위해 서로 조합되거나 대체될 수 있다는 것을 이해해야 한다. 그러므로, 본 명세서에 개시된 본 발명의 적어도 일부의 범위는 전술한 특정 개시된 실시형태에 의해 제한되지 않도록 의도된다.

Claims (28)

  1. 시스템으로서,
    저항기; 및
    복수의 칩을 포함하되,
    상기 복수의 칩의 각각의 칩은,
    상기 저항기에 연결된 단자; 및
    상기 복수의 칩의 대응하는 칩에 고유한 타이밍 정보에 적어도 부분적으로 기초하여 상기 저항기가 이용 가능한지의 여부를 결정하도록 구성된 교정 회로를 포함하며;
    상기 복수의 칩의 각각의 칩의 타이밍 정보는 상기 복수의 칩에 공통인 고정된 지속 시간을 갖는, 시스템.
  2. 제1항에 있어서, 상기 타이밍 정보는 교정을 실행하는 우선 순위에 기초하는, 시스템.
  3. 제1항에 있어서, 상기 복수의 칩의 각각의 칩의 교정 회로는,
    상기 단자에 연결되는 구동 회로; 및
    상기 저항기가 이용 가능한지의 여부를 결정하기 전에 상기 구동 회로가 상기 단자의 전압을 변경하는 것을 인에이블링하도록 구성되는 중재자 회로를 포함하는, 시스템.
  4. 제3항에 있어서, 상기 복수의 칩의 각각의 칩의 교정 회로는 상기 구동 회로에 연결된 교정 제어 회로를 더 포함하며, 상기 교정 제어 회로는 상기 저항기가 이용 가능하다고 상기 교정 회로가 결정한 후에 상기 구동 회로의 임피던스를 조정하도록 구성되는, 시스템.
  5. 제3항에 있어서, 상기 중재자 회로는 상기 복수의 칩 중의 각각의 칩에 고유한 타이밍 정보에 기초하여 상기 고정된 지속 시간 동안 상기 구동 회로를 인에이블링 및 디스에이블링하도록 또한 구성되는, 시스템.
  6. 제5항에 있어서, 상기 교정 회로는 상기 단자에서의 전압에 기초하여 상기 저항기의 이용성을 결정하도록 구성되는 반면에, 상기 중재자 회로는 상기 고정된 지속 시간에 상기 단자의 전압을 변경하기 위해 상기 구동 회로를 디스에이블링하도록 구성되는, 시스템.
  7. 제6항에 있어서, 상기 구동 회로는 풀다운 회로(pull down circuit)이며,
    상기 저항기는 전원 전압에 또한 연결되고,
    상기 저항기는 상기 단자에서의 전압이 로직 하이 상태의 범위에 있을 때 이용 가능한 것으로 결정되는, 시스템.
  8. 제6항에 있어서, 상기 구동 회로는 풀업 회로(pull up circuit)이며,
    상기 저항기는 접지 공급 전압에 또한 연결되고,
    상기 저항기는 상기 단자에서의 전압이 로직 로우 상태의 범위에 있을 때 이용 가능한 것으로 결정되는, 시스템.
  9. 제6항에 있어서, 상기 중재자 회로는 상기 고정된 지속 시간의 시작시에 사전 결정된 시간 동안 상기 단자의 전압을 변경하기 위해 상기 구동 회로를 디스에이블링하도록 구성되고, 상기 사전 결정된 시간 후에 상기 구동 회로를 인에이블링하도록 또한 구성되는, 시스템.
  10. 제6항에 있어서, 상기 중재자 회로는 상기 고정된 지속 시간의 종료 시에 사전 결정된 시간 동안 상기 단자의 전압을 변경하기 위해 상기 구동 회로를 디스에이블링하도록 구성되고, 상기 사전 결정된 시간 전에 상기 구동 회로를 인에이블링하도록 또한 구성되는, 시스템.
  11. 제1항에 있어서, 상기 복수의 칩 중의 각각의 칩에 고유한 타이밍 정보는 상기 복수의 칩 중의 각각의 칩에 고유한, 제1 로직 상태에서의 적어도 하나의 제1 기간과 제2 로직 상태에서의 적어도 하나의 제2 기간의 조합을 포함하는 이진 코드를 포함하는, 시스템.
  12. 제11항에 있어서, 상기 이진 코드는 시간 도메인에서 미러링된 이진 코드의 중심에 대해 대칭이도록 구성된 미러링된 이진 코드를 포함하는, 시스템.
  13. 제11항에 있어서, 상기 복수의 칩 중의 각각의 칩에 대한 이진 코드는 사전 결정된 수의 비트를 갖는 이진 코드의 세트로부터 선택되며,
    상기 사전 결정된 수의 비트를 갖는 사전 결정된 금지 코드(predetermined prohibited code)와 동등하지 않은 사전 결정된 수의 비트를 갖는, 상기 이진 코드의 세트의 임의의 것이 선택되는, 시스템.
  14. 제1항에 있어서, 상기 복수의 칩의 제1 칩의 제1 클록 속도와 상기 복수의 칩의 제2 칩의 제2 클록 속도 사이의 차이는 ±33% 내에 있는, 시스템.
  15. 장치로서,
    전원 전압과 단자 사이에 연결된 저항기; 및
    칩을 포함하되, 상기 칩은,
    상기 저항기에 연결된 단자; 및
    타이밍 정보에 적어도 부분적으로 기초하여 상기 저항기가 이용 가능한지의 여부를 결정하도록 구성된 교정 회로를 포함하며,
    상기 칩의 타이밍 정보는 대응하는 칩에 고유한 이진 코드를 포함하는, 장치.
  16. 제15항에 있어서, 상기 이진 코드는 시간 도메인에서 미러링된 이진 코드의 중심에 대해 대칭이도록 구성된 미러링된 이진 코드를 포함하는, 장치.
  17. 제15항에 있어서, 상기 칩에 대한 이진 코드는 사전 결정된 수의 비트의 코드 길이를 갖는 이진 코드의 세트로부터 선택되며,
    상기 코드 길이를 갖는 사전 결정된 금지 코드와 동등하지 않은 코드 길이를 갖는, 상기 이진 코드의 세트의 임의의 것이 선택되는, 장치.
  18. 제15항에 있어서, 상기 이진 코드는 상기 칩에 고유한, 제1 로직 상태에서의 적어도 하나의 제1 기간과 제2 로직 상태에서의 적어도 하나의 제2 기간의 조합을 포함하며,
    상기 교정 회로는,
    상기 단자에 연결된 구동 회로; 및
    상기 이진코드에 기초하여, 상기 단자의 전압을 상기 적어도 하나의 제2 기간에서의 상기 제2 로직 상태로 변경하기 위해 상기 구동 회로를 인에이블링하도록 구성되고, 상기 칩 기간 동안 상기 저항기가 이용 가능한지의 여부를 결정하기 전에, 상기 단자의 전압을 상기 적어도 하나의 제1 기간에서의 제1 로직 상태로 변경하기 위해 상기 구동 회로를 디스에이블링하도록 또한 구성되는 중재자 회로를 포함하는, 장치.
  19. 제18항에 있어서, 상기 중재자 회로는 상기 이진 코드에 기초하여, 제1 사전 결정된 시간 동안 상기 단자의 전압을 변경하도록 상기 구동 회로를 디스에이블링하도록 구성되고, 상기 구동 회로를 인에이블링 및 디스에이블링하기 전에 제2 사전 결정된 시간 동안 상기 구동 회로를 인에이블링하도록 또한 구성되는, 장치.
  20. 제19항에 있어서, 상기 중재자 회로는 상기 이진 코드에 기초하여, 제3 사전 결정된 시간 동안 상기 단자의 전압을 변경하도록 상기 구동 회로를 인에이블링하도록 구성되고, 상기 구동 회로를 인에이블링 및 디스에이블링한 후에 제4 사전 결정된 시간 동안 상기 구동 회로를 디스에이블링하도록 또한 구성되는, 장치.
  21. 제18항에 있어서, 상기 교정 회로는, 상기 단자의 전압과 기준 전압을 비교하도록 구성되고, 상기 적어도 하나의 제1 기간에 상기 중재자 회로에 비교기 결과를 제공하도록 또한 구성되는 비교기를 더 포함하는, 장치.
  22. 제18항에 있어서, 상기 구동 회로는 풀다운 회로인, 장치.
  23. 방법으로서,
    복수의 칩 중의 칩에 있는 단자에서의 전압을 검출하는 단계로서, 상기 단자는 저항기에 연결되고, 상기 복수의 칩의 각각의 칩은 상기 저항기에 연결되는, 상기 전압을 검출하는 단계;
    타이밍 정보에 기초하여 일정 지속 시간 동안 상기 칩에 포함된 구동 회로를 인에이블링하는 단계로서, 상기 타이밍 정보는 상기 복수의 칩의 다른 칩 중의 칩에 고유하고 상기 복수의 칩에 공통인 고정된 지속 시간을 갖는, 상기 구동 회로를 인에이블링하는 단계;
    상기 타이밍 정보에 기초하여 상기 지속 시간 동안 전압을 풀업 또는 풀다운하는 단계; 및
    상기 전압을 풀업한 후의 전압에 기초하여 상기 저항기가 이용 가능한지의 여부를 결정하는 단계를 포함하는, 방법.
  24. 제23항에 있어서,
    상기 지속 시간 후에 제1 사전 결정된 시간 동안 상기 구동 회로에 인에이블 신호를 송신하는 단계; 및
    상기 제1 사전 결정된 시간 후에 제2 사전 결정된 시간 동안 상기 구동 회로에 디스에이블 신호를 송신하는 단계를 더 포함하는, 방법.
  25. 제23항에 있어서, 상기 구동 회로를 디스에이블링하는 단계를 더 포함하되,
    상기 구동 회로를 인에이블링하는 단계 및 디스에이블링하는 단계는 상기 타이밍 정보에서의 이진 코드에 기초하며,
    상기 이진 코드는 상기 구동 회로를 인에이블링하는 제1 로직 레벨 및 상기 구동 회로를 디스에이블링하는 제2 로직 레벨을 포함하는, 방법.
  26. 방법으로서,
    복수의 칩 중의 칩에 있는 단자에서의 전압을 검출하는 단계로서, 상기 단자는 저항기에 연결되고, 상기 복수의 칩의 각각의 칩은 상기 저항기에 연결되는, 상기 전압을 검출하는 단계;
    타이밍 정보에 기초하여 지속 시간 동안 상기 칩에 포함된 구동 회로를 인에이블링 및 디스에이블링하는 단계로서, 상기 타이밍 정보는 상기 복수의 칩의 다른 칩 중의 칩에 고유한, 상기 구동 회로를 인에이블링 및 디스에이블링하는 단계;
    상기 구동 회로를 인에이블링 및 디스에이블링하는 것에 응답하여 일정 지속 시간 동안 전압을 풀업 또는 풀다운하는 단계; 및
    상기 전압을 풀업한 후의 전압에 기초하여 상기 저항기가 이용 가능한지의 여부를 결정하는 단계를 포함하되,
    상기 타이밍 정보는 상기 복수의 칩의 다른 칩 중의 칩에 고유한 상기 타이밍 정보에서의 인에이블링 및 디스에이블링을 시그널링하는 이진 코드를 포함하는, 방법.
  27. 제26항에 있어서, 상기 이진 코드는 시간 도멘인에서 미러링된 이진 코드의 중심에 대해 대칭이도록 구성된 미러링된 이진 코드를 포함하는, 방법.
  28. 제26항에 있어서, 상기 이진 코드는 사전 결정된 수의 비트를 갖는 이진 코드의 세트로부터 선택되며,
    상기 사전 결정된 수의 비트를 갖는 사전 결정된 금지 코드와 동등하지 않은 사전 결정된 수의 비트를 갖는, 상기 이진 코드의 세트의 임의의 것이 선택되는, 방법.
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