JP4939327B2 - キャリブレーション回路及びこれを備える半導体装置、並びに、メモリモジュール - Google Patents

Description

本発明はキャリブレーション回路及びこれを備える半導体装置に関し、特に、出力バッファのインピーダンスを調整するためのキャリブレーション回路及びこれを備える半導体装置に関する。また、本発明は、このような半導体装置を有するメモリモジュールに関する。

近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファに対するインピーダンスの要求精度は非常に厳しくなる。

出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される（特許文献１〜５参照）。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。

特許文献３〜５に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に調整する。
特開２００２−１５２０３２号公報 特開２００４−３２０７０号公報 特開２００６−２０３４０５号公報 特開２００５−１５９７０２号公報 特開２００７−１１０６１５号公報

このように、キャリブレーション端子には外部抵抗を接続する必要があるが、半導体装置を回路基板に高密度実装しようとすると、場合によっては複数個の半導体装置に対して外部抵抗を共有する必要が生じる。このような場合、キャリブレーション端子に接続される容量成分が増大することから時定数が大きくなり、キャリブレーション端子に現れる出力波形が鈍ってしまう。その結果、キャリブレーション動作に時間がかかるという問題が起きる。

しかも、一連のキャリブレーション動作を行う期間（キャリブレーション期間）は、通常、クロック数（例えば６４クロック）によって規定されるため、クロックの周波数が高くなればなるほどキャリブレーション期間は短くなる。このため、出力波形の鈍りによる影響は、クロックの周波数が高くなるほど顕著となる。

本発明は、このような問題を解決すべくなされたものであって、本発明の目的は、改良されたキャリブレーション回路及びこれを備える半導体装置を提供することである。

また、本発明の他の目的は、キャリブレーション端子に現れる電圧をより高速に安定させることが可能なキャリブレーション回路及びこれを備える半導体装置を提供することである。

また、本発明のさらに他の目的は、このような半導体装置が搭載されたメモリモジュールを提供することである。

本発明によるキャリブレーション回路は、キャリブレーション端子を駆動する第１のレプリカバッファと、第１のレプリカバッファに並列接続された第１のプリエンファシス回路と、少なくともキャリブレーション端子に現れる電圧に基づいて第１のレプリカバッファのインピーダンスを変化させる制御部とを備え、制御部は、第１のレプリカバッファの導通期間の初期において第１のプリエンファシス回路を導通させることを特徴とする。

また、本発明による半導体装置は、データ出力端子と、データ出力端子を駆動する出力バッファと、上記のキャリブレーション回路とを備え、出力バッファの一部がレプリカバッファと同じ回路構成を有していることを特徴とする。

さらに、本発明によるメモリモジュールは、上記の半導体装置と、上記の半導体装置が搭載された回路基板と、回路基板に搭載され、キャリブレーション端子に接続された抵抗素子とを備えることを特徴とする。

本発明によれば、第１のレプリカバッファの導通期間の初期において第１のプリエンファシス回路が導通することから、例えば複数個の半導体装置に対して外部抵抗を共有している場合であっても、キャリブレーション端子に現れる電圧をより高速に安定させることができる。このため、クロックの周波数が高いためにキャリブレーション期間が短い場合であっても、正常なキャリブレーション動作を行うことが可能となる。

第１のプリエンファシス回路はインピーダンスが可変であることが好ましい。この場合、制御部は、第１のレプリカバッファのインピーダンスに応じて、第１のプリエンファシス回路のインピーダンスを変化させることが好ましい。これによれば、第１のプリエンファシス回路が第１のレプリカバッファに与える影響をほぼ一定とすることが可能となる。

本発明によるキャリブレーション回路は、第１のレプリカバッファと実質的に同じ回路構成を有する第２のレプリカバッファと、第２のレプリカバッファに直列接続された第３のレプリカバッファと、第３のレプリカバッファに並列接続された第２のプリエンファシス回路とをさらに備え、制御部は、第２のレプリカバッファと第３のレプリカバッファの接続点に現れる電圧に基づいて第３のレプリカバッファのインピーダンスを変化させることが好ましい。これによれば、第１のレプリカバッファと第３のレプリカバッファの整合性が高まることから、より正確なキャリブレーション動作を行うことが可能となる。

この場合、第２のプリエンファシス回路は、少なくとも第３のレプリカバッファの導通期間において非導通状態に保持されることが好ましい。第１のレプリカバッファとは異なり、第２及び第３のレプリカバッファはキャリブレーション端子に接続されていないケースが一般的であるため、第２のプリエンファシス回路を動作させると、キャリブレーション波形がオーバーシュートするからである。

或いは、第２のレプリカバッファと第３のレプリカバッファの接続点に設けられたダミー容量をさらに備え、制御部は、第３のレプリカバッファの導通期間の初期において第２のプリエンファシス回路を導通させることもまた好ましい。ダミー容量は、キャリブレーション端子に接続される容量成分とほぼ同等の容量値を有していることが好ましい。これらによれば、第１のレプリカバッファと第３のレプリカバッファの整合性がよりいっそう高まることから、よりいっそう正確なキャリブレーション動作を行うことが可能となる。

この場合、第２のプリエンファシス回路はインピーダンスが可変であり、制御部は、第３のレプリカバッファのインピーダンスに応じて、第２のプリエンファシス回路のインピーダンスを変化させることが好ましい。これによれば、第２のプリエンファシス回路が第３のレプリカバッファに与える影響をほぼ一定とすることが可能となる。

このように、本発明によれば、レプリカバッファの導通期間の初期においてプリエンファシス回路が導通することから、複数個の半導体装置に対して外部抵抗を共有している場合であっても、キャリブレーション端子に現れる電圧をより高速に安定させることができる。このため、クロックの周波数が高いためにキャリブレーション期間が短い場合であっても、正常なキャリブレーション動作を行うことが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態によるキャリブレーション回路１００の回路図である。

図１に示すように、本実施形態によるキャリブレーション回路１００は、レプリカバッファ１１０，１２０，１３０と、レプリカバッファ１１０，１２０，１３０のインピーダンスを制御する制御部とを備えている。制御部には、インピーダンスコードを生成するアップダウンカウンタ１４０と、アップダウンカウンタ１４０が生成するインピーダンスコードをラッチするラッチ回路１４１，１４２が含まれている。

レプリカバッファ１１０，１２０，１３０は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ１１０，１２０，１３０を用いてインピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。これがキャリブレーション回路１００の役割である。

また、本実施形態によるキャリブレーション回路１００は、レプリカバッファ１１０に並列接続されたプリエンファシス回路１７１が設けられている。後述するように、プリエンファシス回路１７１は、レプリカバッファ１１０の導通期間の初期において活性化する。

図２は、レプリカバッファ１１０及びプリエンファシス回路１７１の回路図である。

図２に示すように、レプリカバッファ１１０とプリエンファシス回路１７１は、電源電位ＶＤＤとキャリブレーション端子ＺＱとの間に並列接続されている。

レプリカバッファ１１０は、電源電位ＶＤＤに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成されている。同様に、プリエンファシス回路１７１は、電源電位ＶＤＤに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１ａ〜１１５ａと、一端がこれらトランジスタのドレインに接続された抵抗１１９ａによって構成されている。抵抗１１９，１１９ａの他端は、キャリブレーション端子ＺＱに接続されている。レプリカバッファ１１０及びプリエンファシス回路１７１は、プルアップ機能のみを有し、プルダウン機能は有していない。

トランジスタ１１１〜１１５のゲートには、レプリカバッファ１１０の前段に設けられたレプリカ制御回路１１０ａを介して、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。これにより、レプリカバッファ１１０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。同様に、トランジスタ１１１ａ〜１１５ａのゲートには、プリエンファシス回路１７１の前段に設けられたプリエンファシス制御回路１７１ａを介して、インピーダンスコードＤＲＺＱＰ１ａ〜ＤＲＺＱＰ５ａがそれぞれ供給されている。これにより、プリエンファシス回路１７１に含まれる５個のトランジスタについても、個別にオン／オフ制御を行うことができる。

尚、図１及び図２においては、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５を纏めてＤＲＺＱＰと表記し、インピーダンスコードＤＲＺＱＰ１ａ〜ＤＲＺＱＰ５ａを纏めてＤＲＺＱＰａと表記している。インピーダンスコードＤＲＺＱＰとインピーダンスコードＤＲＺＱＰａは常に同じ値を取るが、後述するように、活性化期間が互いに異なっている。

レプリカ制御回路１１０ａは、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５のスルーレートなどを調整する回路である。後述するレプリカ制御回路１２０ａ，１３０ａも同様である。一方、プリエンファシス制御回路１７１ａは、インピーダンスコードＤＲＺＱＰが活性化期間の初期において、インピーダンスコードＤＲＺＱＰａを活性化させる回路である。

レプリカバッファ１１０に含まれるトランジスタ１１１〜１１５の並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。

インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を「１」とした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。以下同様）。

これにより、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。

また、抵抗１１９の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１５からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは２４０Ωとなる。抵抗１１９としては、例えばタングステン（Ｗ）抵抗を用いることができる。

一方、特に限定されるものではないが、プリエンファシス回路１７１に含まれるトランジスタ１１１ａ〜１１５ａからなる並列回路は、導通時にレプリカバッファ１１０のインピーダンスの０．１倍〜２倍程度となるように設計されている。その他の点については、レプリカバッファ１１０と同様である。これは、０．１倍未満であるとプリエンファシス回路１７１の効果が十分に得られないおそれがあるからであり、２倍超であるとチップ面積が不必要に増大するおそれがあるからである。

図３は、インピーダンスコードＤＲＺＱＰ，ＤＲＺＱＰａと得られるインピーダンスとの関係を示す模式的なグラフである。

図３に示すインピーダンスＩｍｐ１は、レプリカバッファ１１０の導通時に得られる特性である。図３に示すように、レプリカバッファ１１０のインピーダンスＩｍｐ１は、インピーダンスコードＤＲＺＱＰのコードに応じて連続的に変化する。また、インピーダンスＩｍｐ２は、プリエンファシス回路１７１の導通時に得られる特性である。図３に示すように、プリエンファシス回路１７１のインピーダンスＩｍｐ２は、レプリカバッファ１１０のインピーダンスＩｍｐ１と連動して変化する。

図１に示すレプリカバッファ１２０についても、抵抗１１９の他端が接点Ａに接続されている他は、図２に示したレプリカバッファ１１０と同一の回路構成を有している。したがって、レプリカバッファ１２０に含まれる５つのトランジスタのゲートには、レプリカ制御回路１２０ａを介してインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。

図４は、レプリカバッファ１３０の回路図である。

図４に示すように、レプリカバッファ１３０は、接地電位に対して並列接続された５つのＮチャンネルＭＯＳトランジスタ１３１〜１３５と、一端がこれらトランジスタのドレインに接続された抵抗１３９によって構成されている。抵抗１３９の他端は、接点Ａに接続されている。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。

トランジスタ１３１〜１３５のゲートには、レプリカバッファ１３０の前段に設けられたレプリカ制御回路１３０ａを介して、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図４においては、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５を纏めてＤＲＺＱＮと表記している。

トランジスタ１３１〜１３５からなる並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接点Ａからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０，１２０と同様、２４０Ωとなる。

トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比を「１」とした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定すればよい。

図１に戻って、アップダウンカウンタ１４０は、インピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮを個別にカウントアップ及びカウントダウン可能なカウンタ回路である。つまり、アップダウンカウンタ１４０は、インピーダンスコードＤＲＺＱＰをカウントする第１の動作モードと、インピーダンスコードＤＲＺＱＮをカウントする第２の動作モードを有しており、その切り替えは終了判定回路１６１の出力である切り替え信号Ｐ／Ｎによって制御される。

インピーダンスコードＤＲＺＱＰは、比較信号ＣＯＭＰ１に基づいてカウントアップ及びカウントダウンされ、インピーダンスコードＤＲＺＱＮは、比較信号ＣＯＭＰ２に基づいてカウントアップ及びカウントダウンされる。

比較信号ＣＯＭＰ１は、コンパレータ回路１５１によって生成される。コンパレータ回路１５１は、キャリブレーション端子ＺＱの電位と基準電位（ＶＤＤ／２）とを比較する回路であり、その大小関係に基づいてアップダウンカウンタ１４０を制御する。具体的には、キャリブレーション端子ＺＱの電位が基準電位よりも高い場合には、インピーダンスコードＤＲＺＱＰをカウントダウンさせ、これによりレプリカバッファ１１０のインピーダンスを上昇させる。逆に、キャリブレーション端子ＺＱの電位が基準電位よりも低い場合には、インピーダンスコードＤＲＺＱＰをカウントアップさせ、これによりレプリカバッファ１１０のインピーダンスを低下させる。コンパレータ回路１５１に供給される基準電位は、基準電位生成回路１９１によって生成される。

比較信号ＣＯＭＰ２は、コンパレータ回路１５２によって生成される。コンパレータ回路１５２は、レプリカバッファ１２０とレプリカバッファ１３０との接点Ａの電位と、基準電位（ＶＤＤ／２）とを比較する回路であり、その大小関係に基づいてアップダウンカウンタ１４０を制御する。具体的には、接点Ａの電位が基準電位よりも高い場合には、インピーダンスコードＤＲＺＱＮをカウントアップさせ、これによりレプリカバッファ１３０のインピーダンスを低下させる。逆に、接点Ａの電位が基準電位よりも低い場合には、インピーダンスコードＤＲＺＱＮをカウントダウンさせ、これによりレプリカバッファ１３０のインピーダンスを上昇させる。コンパレータ回路１５２に供給される基準電位は、基準電位生成回路１９２によって生成される。

図１に示すように、比較信号ＣＯＭＰ１，ＣＯＭＰ２は、終了判定回路１６１にも供給される。終了判定回路１６１は、レプリカバッファ１１０のインピーダンスが所定のレベルに達したことに応答して終了信号ＥＮＤ１を生成し、レプリカバッファ１３０のインピーダンスが所定のレベルに達したことに応答して終了信号ＥＮＤ２を生成する回路である。レプリカバッファ１１０，１３０のインピーダンスが所定のレベルに達したか否かの判断は、それぞれ比較信号ＣＯＭＰ１，ＣＯＭＰ２を参照することによって行われる。一例として、比較信号ＣＯＭＰ１，ＣＯＭＰ２が変化した場合に、レプリカバッファ１１０，１３０のインピーダンスが所定のレベルに達したと判断することができる。或いは、比較信号ＣＯＭＰ１，ＣＯＭＰ２が複数回連続して変化した場合に、レプリカバッファ１１０，１３０のインピーダンスが所定のレベルに達したと判断することもできる。本発明において、インピーダンスが所定のレベルに達したか否かの判断条件については、特に限定されない。

終了信号ＥＮＤ１，ＥＮＤ２は、それぞれラッチ回路１４１，１４２に供給される。このため、終了信号ＥＮＤ１が活性化すると、アップダウンカウンタ１４０にてカウントしているインピーダンスコードＤＲＺＱＰがラッチ回路１４１にラッチされる。同様に、終了信号ＥＮＤ２が活性化すると、アップダウンカウンタ１４０にてカウントしているインピーダンスコードＤＲＺＱＮがラッチ回路１４２にラッチされる。

また、本実施形態によるキャリブレーション回路１００は、スタートコード発生回路１８０を有している。スタートコード発生回路１８０は、キャリブレーションコマンドＺＱＣＳの発行に応答して、アップダウンカウンタ１４０にスタートコードを供給する回路である。アップダウンカウンタ１４０に供給するスタートコードは、ラッチ回路１４１，１４２に保持されているインピーダンスコードである。

以上が本実施形態によるキャリブレーション回路１００の構成である。そして、実際にキャリブレーション回路１００を動作させる場合には、図１に示すように、キャリブレーション端子ＺＱに外部抵抗Ｒを接続する。キャリブレーション端子ＺＱには所定の寄生容量が存在し、複数の半導体装置にて一つの外部抵抗Ｒを共有する場合には、特に寄生容量が大きくなる。

次に、本実施形態によるキャリブレーション回路１００の動作について説明する。

図５は、１回の調整ステップにおける、インピーダンスコードＤＲＺＱＰ，ＤＲＺＱＰａの活性化期間、並びに、キャリブレーション端子ＺＱの電位変化を説明するためのタイミング図である。

図５に示すように、本実施形態では、外部クロックＣＫの８周期分（＝８ｔＣＫ）の期間において１回の調整ステップが実行される。これは、１回の調整ステップにはコード更新期間、コンパレータ応答時間、判定時間などが必要であり、外部クロックＣＫの周波数が高い場合には、外部クロックＣＫが活性化するたびに毎回調整ステップを実行することが不可能だからである。

１回の調整ステップにおいては、時刻ｔ１〜ｔ３の間の期間Ｔ１だけインピーダンスコードＤＲＺＱＰが活性化し、時刻ｔ１〜ｔ２の間の期間Ｔ２だけインピーダンスコードＤＲＺＱＰａが活性化する。したがって、期間Ｔ１においてレプリカバッファ１１０が導通状態となり、期間Ｔ２においてプリエンファシス回路１７１が導通状態となる。

このように、時刻ｔ１〜ｔ２の間の期間Ｔ２においては、プリエンファシス回路１７１も同時に導通することから、レプリカバッファ１１０が単独でオンする場合よりも高い駆動能力でキャリブレーション端子ＺＱがプルアップされる。このため、キャリブレーション端子ＺＱの電位は速やかに上昇する。

その後、時刻ｔ２〜ｔ３の間の期間Ｔ３になると、プリエンファシス回路１７１はオフ状態となり、キャリブレーション端子ＺＱはレプリカバッファ１１０だけで駆動される。このため、キャリブレーション端子ＺＱの電位は、レプリカバッファ１１０のインピーダンスによって決まる所定の値となる。

図５には、プリエンファシス回路１７１を用いない場合におけるキャリブレーション端子ＺＱの電位変化が破線Ｘで示されている。破線Ｘに示すように、プリエンファシス回路１７１を用いない場合には、キャリブレーション端子ＺＱの電位が所定の値となるまでにかなりの時間を要してしまう。特に、複数の半導体装置にて一つの外部抵抗Ｒを共有する場合には、キャリブレーション端子ＺＱに付加される寄生容量が大きいことから、より長い時間がかかってしまう。

これに対し、本実施形態では、レプリカバッファ１１０の導通期間の初期においてプリエンファシス回路１７１を導通させていることから、キャリブレーション端子ＺＱの電位を所定の値まで速やかに引き上げることが可能となる。

図６は、キャリブレーション動作時におけるレプリカバッファの出力変化の一例を示す模式的な波形図である。

図６に示す例では、レプリカバッファ１１０，１２０，１３０のインピーダンスが目標値よりも高いため、キャリブレーション端子ＺＱの電位が目標値である基準電位（＝ＶＤＤ／２）よりも低くなっており、接点Ａの電位が基準電位よりも高くなっているケースを示している。

そして、キャリブレーションコマンドが発行されると、スタートコード発生回路１８０は、ラッチ回路１４１に保持されているインピーダンスコードＤＲＺＱＰをアップダウンカウンタ１４０に供給する。キャリブレーションコマンドの発行時においては、アップダウンカウンタ１４０はインピーダンスコードＤＲＺＱＰをカウントアップ又はカウントダウンする第１の動作モードが選択されており、このため、ラッチ回路１４１の内容がインピーダンスコードＤＲＺＱＰとして取り込まれる。

そして、コンパレータ回路１５１を用いてキャリブレーション端子ＺＱの電位と基準電位との比較を行い、その結果に応じて、アップダウンカウンタ１４０によりインピーダンスコードＤＲＺＱＰをカウントアップ又はカウントダウンする。図６に示す例では、レプリカバッファ１１０のインピーダンスが高いことから、キャリブレーション端子ＺＱの電位は基準電位よりも低くなっており、このため、インピーダンスコードＤＲＺＱＰがカウントアップされる。その結果、レプリカバッファ１１０のインピーダンスは１ステップ低下し、キャリブレーション端子ＺＱの電位も１ステップ上昇する。

このような動作を複数サイクル（図６に示す例では４サイクル）実行し、キャリブレーション端子ＺＱの電位が基準電位ＶＤＤ／２に到達すると、終了判定回路１６１は終了信号ＥＮＤ１を発生し、これに応答してラッチ回路１４１は現在のインピーダンスコードＤＲＺＱＰをラッチする。さらに、終了判定回路１６１は切り替え信号Ｐ／Ｎを活性化させる。これに応答して、アップダウンカウンタ１４０の動作モードが切り替わり、インピーダンスコードＤＲＺＱＮをカウントアップ又はカウントダウンする第２の動作モードとなる。また、スタートコード発生回路１８０は、ラッチ回路１４２に保持されているインピーダンスコードＤＲＺＱＮをアップダウンカウンタ１４０に供給する。このため、ラッチ回路１４２の内容がインピーダンスコードＤＲＺＱＮとしてアップダウンカウンタ１４０に取り込まれる。

そして、コンパレータ回路１５２を用いて接点Ａの電位と基準電位との比較を行い、その結果に応じて、アップダウンカウンタ１４０によりインピーダンスコードＤＲＺＱＮをカウントアップ又はカウントダウンする。図６に示す例では、レプリカバッファ１３０のインピーダンスが高いことから、接点Ａの電位は基準電位よりも高くなっており、このため、インピーダンスコードＤＲＺＱＮがカウントアップされる。その結果、レプリカバッファ１３０のインピーダンスは１ステップ低下し、接点Ａの電位も１ステップ低下する。

このような動作を複数サイクル（図６に示す例では４サイクル）実行し、接点Ａの電位が基準電位ＶＤＤ／２に到達すると、終了判定回路１６１は終了信号ＥＮＤ２を発生し、これに応答してラッチ回路１４２は現在のインピーダンスコードＤＲＺＱＮをラッチする。

このような動作により、レプリカバッファ１１０，１２０，１３０のインピーダンスが所望の値（例えば１２０Ω）に調整される。そして、ラッチ回路１４１，１４２にラッチされたインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮは、後述する出力バッファのインピーダンス調整に用いられる。

以上説明したように、本実施形態によるキャリブレーション回路１００は、プリエンファシス回路１７１を備えていることから、キャリブレーション端子ＺＱの電位を速やかにプルアップすることが可能となる。このため、複数の半導体装置にて一つの外部抵抗Ｒを共有する場合であっても、高速にキャリブレーション動作を行うことが可能となる。

図７は、キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。

図７に示す半導体装置２００は、キャリブレーション回路１００の他、データ入出力端子ＤＱに接続された出力バッファ２１０及び入力バッファ２２０を備えている。入力バッファ２２０の構成については、本発明の要旨と直接関係がないため、本明細書での説明は省略する。

出力バッファ２１０の動作は、前段回路２３０より供給される動作信号２３０Ｐ，２３０Ｎによって制御される。図７に示すように、前段回路２３０には、キャリブレーション回路１００より供給されるインピーダンスコードＤＲＺＱＰ，ＤＲＺＱＮが供給されている。

図８は、出力バッファ２１０の回路図である。

図８に示すように、出力バッファ２１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐと、並列接続された５つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎとを備えている。これらトランジスタ２１１ｐ〜２１５ｐとトランジスタ２１１ｎ〜２１５ｎとの間には、抵抗２１８，２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点がデータ入出力端子ＤＱに接続されている。

トランジスタ２１１ｐ〜２１５ｐのゲートには、動作信号２３０Ｐを構成する５つの動作信号２３１Ｐ〜２３５Ｐが供給されている。また、トランジスタ２１１ｎ〜２１５ｎのゲートには、動作信号２３０Ｎを構成する５つの動作信号２３１Ｎ〜２３５Ｎが供給されている。これにより、出力バッファ２１０に含まれる１０個のトランジスタは、１０本の動作信号２３１Ｐ〜２３５Ｐ，２３１Ｎ〜２３５Ｎによって、個別にオン／オフ制御がされる。動作信号２３１Ｐ〜２３５Ｐは動作信号２３０Ｐを構成する信号群であり、動作信号２３１Ｎ〜２３５Ｎは動作信号２３０Ｎを構成する信号群である。

出力バッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐ及び抵抗２１８からなるプルアップ回路ＰＵは、図２に示したレプリカバッファ１１０（１２０）と同じ回路構成を有している。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎ及び抵抗２１９からなるプルダウン回路ＰＤは、図４に示したレプリカバッファ１３０と同じ回路構成を有している。

したがって、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗２１８，２１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路の一方がオン状態となれば、データ入出力端子ＤＱからみた出力バッファのインピーダンスは２４０Ωとなる。

実際の半導体装置においては、このような出力バッファ２１０が並列に複数個設けられ、使用する出力バッファの数によって出力インピーダンスを選択可能に構成される。つまり、一つの出力バッファのインピーダンスをＸとすると、Ｙ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／Ｙとすることが可能となる。

図９は、前段回路２３０の回路図である。

図９に示すように、前段回路２３０は、５つのＯＲ回路３０１〜３０５と、５つのＡＮＤ回路３１１〜３１５によって構成されている。ＯＲ回路３０１〜３０５には、出力制御回路２４０からの選択信号２４０Ｐが共通に供給されているとともに、キャリブレーション回路１００からのインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路３１１〜３１５には、出力制御回路２４０からの選択信号２４０Ｎが共通に供給されているとともに、キャリブレーション回路１００からのインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。

出力制御回路２４０の出力である選択信号２４０Ｐ，２４０Ｎは、データ入出力端子ＤＱから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子ＤＱからハイレベルの信号を出力する場合には、選択信号２４０Ｐ，２４０Ｎがローレベルに設定され、データ入出力端子ＤＱからローレベルの信号を出力する場合には、選択信号２４０Ｐ，２４０Ｎがハイレベルに設定される。また、出力バッファ２１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、選択信号２４０Ｐをローレベルとし、選択信号２４０Ｎをハイレベルとする。

ＯＲ回路３０１〜３０５の出力である動作信号２３１Ｐ〜２３５Ｐ（＝２３０Ｐ）と、ＡＮＤ回路３１１〜３１５の出力である動作信号２３１Ｎ〜２３５Ｎ（＝２３０Ｎ）は、図７に示すように、出力バッファ２１０に供給される。

以上が半導体装置２００の構成である。このような構成により、出力バッファ２１０は、キャリブレーション回路１００にて調整されたインピーダンスと同じインピーダンスにて動作することが可能となる。

図１０は、本実施形態による半導体装置２００を備えるメモリモジュール２９０の構成を示す模式図である。

図１０に示すメモリモジュール２９０は、複数の半導体装置２００が搭載された回路基板２９１と、回路基板に搭載された抵抗素子Ｒとを備えている。本例では、１個の抵抗素子Ｒが２個の半導体装置２００に対して共有されている例を示している。このような場合、キャリブレーション端子ＺＱに付加される寄生容量がかなり大きくなるが、上述の通り、半導体装置２００に含まれるキャリブレーション回路１００には第１のプリエンファシス回路１７１が設けられていることから、キャリブレーション端子ＺＱに現れる電圧を高速に安定させることが可能となる。

図１１は、本発明の好ましい実施形態によるメモリモジュール２９０を用いたデータ処理システム３００の構成を示すブロック図である。

図１１に示すデータ処理システム３００は、データプロセッサ３２０と、本実施形態による半導体装置を含むメモリモジュール２９０が、システムバス３１０を介して相互に接続された構成を有している。データプロセッサ３２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１１においては簡単のため、システムバス３１０を介してデータプロセッサ３２０とメモリモジュール２９０とが接続されているが、システムバス３１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図１１には、簡単のためシステムバス３１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１１に示すデータ処理システムでは、ストレージデバイス３４０、Ｉ／Ｏデバイス３５０、ＲＯＭ３６０がシステムバス３１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス３４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス３５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス３５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１１に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

次に、本発明の好ましい第２の実施形態について説明する。

図１２は、本発明の好ましい第２の実施形態によるキャリブレーション回路４００の回路図である。

図１２に示すように、本実施形態によるキャリブレーション回路４００は、プリエンファシス回路１７２が追加されている点において、図１に示したキャリブレーション回路１００と相違している。その他の点は、キャリブレーション回路１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

プリエンファシス回路１７２は、レプリカバッファ１３０に並列接続された回路であり、上述したプリエンファシス回路１７１に対応する回路である。このように、本実施形態では、プルアップ側であるレプリカバッファ１１０にプリエンファシス回路１７１が接続され、プルダウン側であるレプリカバッファ１３０にプリエンファシス回路１７２が接続されていることから、上述したキャリブレーション回路１００よりも、レプリカバッファ１１０，１３０の整合性が高くなる。このため、より正確なキャリブレーション動作を行うことが可能となる。

但し、プリエンファシス回路１７１とは異なり、プリエンファシス回路１７２には対応するプリエンファシス制御回路が設けられていない。つまり、プリエンファシス回路１７２はダミー回路であり、導通することはない。これは、レプリカバッファ１１０については外部に接続されたキャリブレーション端子ＺＱを駆動する必要があるのに対し、レプリカバッファ１３０は負荷容量の小さい接点Ａを駆動すれば足りることから、プリエンファシス回路１７２を活性化させる必要がないからである。むしろ、プリエンファシス回路１７２を活性化させてしまうと、キャリブレーション動作時における接点Ａの電位がオーバーシュートし、かえってキャリブレーション動作に時間がかかるおそれがある。

このように、本実施形態によるキャリブレーション回路４００は、プルダウン側のレプリカバッファ１３０にダミーのプリエンファシス回路１７２が接続されていることから、より正確なキャリブレーション動作を行うことが可能となる。

次に、本発明の好ましい第３の実施形態について説明する。

図１３は、本発明の好ましい第３の実施形態によるキャリブレーション回路５００の回路図である。

図１３に示すように、本実施形態によるキャリブレーション回路５００は、プリエンファシス制御回路１７２ａと、ダミー容量１７３が追加されている点において、図１２に示したキャリブレーション回路４００と相違している。その他の点は、キャリブレーション回路４００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

プリエンファシス制御回路１７２ａは、インピーダンスコードＤＲＺＱＮが活性化期間の初期において、インピーダンスコードＤＲＺＱＮａを活性化させる回路であり、プリエンファシス制御回路１７１ａに対応する回路である。本実施形態では、プリエンファシス制御回路１７２ａが設けられていることにより、レプリカバッファ１３０の導通期間の初期においてプリエンファシス回路１７２が導通状態となる。

プリエンファシス回路１７２は、プリエンファシス回路１７１と同様、インピーダンスが可変であり、レプリカバッファ１３０のインピーダンスに応じて、プリエンファシス回路１７２のインピーダンスも変化する。このため、プリエンファシス回路１７２がレプリカバッファ１３０に与える影響をほぼ一定とすることが可能となる。

一方、ダミー容量１７３は接点Ａに接続されている。ダミー容量１７３は、キャリブレーション端子ＺＱに接続される容量成分とほぼ同等の容量値を有している。

つまり、第２の実施形態において説明したように、負荷容量の少ない接点Ａを駆動する際に、プリエンファシス回路１７２を活性化させるとオーバーシュートが生じる。しかしながら、本実施形態では、接点Ａにダミー容量１７３が接続されているため、接点Ａはキャリブレーション端子ＺＱと同じ条件を有している。このため、プルダウン側の調整においてプリエンファシス回路１７２を活性化させることが可能となり、プルアップ側の調整とプルダウン側の調整をほぼ同じ条件で行うことが可能となる。

但し、キャリブレーション端子ＺＱの負荷は、搭載される回路基板などによって異なるため、製造時において一義的に決まるものではない。例えば、１個の半導体装置に対して１個の外部抵抗Ｒを割り当てる場合と、２個の半導体装置に対して１個の外部抵抗Ｒを割り当てる場合とでは、キャリブレーション端子ＺＱの負荷は大きく異なる。この点を考慮して、本実施形態では、ダミー容量１７３の容量値が可変であり、選択信号ＳＥＬによって切り替えることが可能とされている。これにより、キャリブレーション端子ＺＱの実際の負荷とダミー容量１７３の容量値を事後的に一致させることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、レプリカバッファ１１０，１２０，１３０を構成するトランジスタのサイズとしては、出力バッファ２１０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。

また、上記実施形態では、出力バッファやレプリカバッファを構成する並列回路として、５つのトランジスタからなる並列回路を用いているが、並列接続するトランジスタ数としてはこれに限定されるものではない。

さらに、上記実施形態では、まずプルアップ側のレプリカバッファ１１０のインピーダンス調整を行い、さらに、レプリカバッファ１２０のインピーダンスを基準としてプルダウン側のレプリカバッファ１３０のインピーダンス調整を行っている。しかしながら、本発明においてこの順序は特に限定されず、プルダウン側からインピーダンス調整を行っても構わない。

さらに、上記実施形態では、プルアップ側のレプリカバッファ１１０については、外部抵抗を基準としてインピーダンス調整を行い、プルダウン側のレプリカバッファ１３０については、レプリカバッファ１２０を基準としてインピーダンス調整を行っている。しかしながら、本発明がこれに限定されるものではなく、例えば、プルアップ側及びプルダウン側とも、外部抵抗を基準としてインピーダンス調整を行う方式であっても構わない。

本発明の好ましい第１の実施形態によるキャリブレーション回路１００の回路図である。 レプリカバッファ１１０及びプリエンファシス回路１７１の回路図である。 インピーダンスコードＤＲＺＱＰ，ＤＲＺＱＰａと得られるインピーダンスとの関係を示す模式的なグラフである。 レプリカバッファ１３０の回路図である。 インピーダンスコードＤＲＺＱＰ，ＤＲＺＱＰａの活性化期間、並びに、キャリブレーション端子ＺＱの電位変化を説明するためのタイミング図である。 キャリブレーション動作時におけるレプリカバッファの出力変化の一例を示す模式的な波形図である。 キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。 出力バッファ２１０の回路図である。 前段回路２３０の回路図である。 半導体装置２００を備えるメモリモジュール２９０の構成を示す模式図である。 メモリモジュール２９０を用いたデータ処理システム３００の構成を示すブロック図である。 本発明の好ましい第２の実施形態によるキャリブレーション回路４００の回路図である。 本発明の好ましい第３の実施形態によるキャリブレーション回路５００の回路図である。

符号の説明

１００，４００，５００ キャリブレーション回路
１１０，１２０，１３０ レプリカバッファ
１１０ａ，１２０ａ，１３０ａ レプリカ制御回路
１１１〜１１５，１１１ａ〜１１５ａ トランジスタ
１１９，１１９ａ，１３９ 抵抗
１３１〜１３５ トランジスタ
１４０ アップダウンカウンタ
１４１，１４２ ラッチ回路
１５１，１５２ コンパレータ回路
１６１ 終了判定回路
１７１，１７２ プリエンファシス回路
１７１ａ，１７２ａ プリエンファシス制御回路
１７３ ダミー容量
１８０ スタートコード発生回路
１９１，１９２ 基準電位生成回路
２００ 半導体装置
２１０ 出力バッファ
２１１ｎ〜２１５ｎ，２１１ｐ〜２１５ｐ トランジスタ
２１８，２１９ 抵抗
２２０ 入力バッファ
２３０ 前段回路
２４０ 出力制御回路
２９０ メモリモジュール
２９１ 回路基板
３０１〜３０５ ＯＲ回路
３１１〜３１５ ＡＮＤ回路
３００ データ処理システム
３１０ システムバス
３２０ データプロセッサ
３４０ ストレージデバイス
３５０ Ｉ／Ｏデバイス

Claims (13)

1. キャリブレーション端子を駆動する第１のレプリカバッファと、前記第１のレプリカバッファに並列接続された第１のプリエンファシス回路と、少なくとも前記キャリブレーション端子に現れる電圧に基づいて前記第１のレプリカバッファのインピーダンスを変化させる制御部とを備え、
   前記制御部は、前記第１のレプリカバッファの導通期間の初期において前記第１のプリエンファシス回路を導通させることを特徴とするキャリブレーション回路。
2. 前記第１のプリエンファシス回路は、インピーダンスが可変であることを特徴とする請求項１に記載のキャリブレーション回路。
3. 前記制御部は、前記第１のレプリカバッファのインピーダンスに応じて、前記第１のプリエンファシス回路のインピーダンスを変化させることを特徴とする請求項２に記載のキャリブレーション回路。
4. 前記第１のレプリカバッファと実質的に同じ回路構成を有する第２のレプリカバッファと、前記第２のレプリカバッファに直列接続された第３のレプリカバッファと、前記第３のレプリカバッファに並列接続された第２のプリエンファシス回路とをさらに備え、
   前記制御部は、前記第２のレプリカバッファと前記第３のレプリカバッファの接続点に現れる電圧に基づいて前記第３のレプリカバッファのインピーダンスを変化させることを特徴とする請求項１乃至３のいずれか一項に記載のキャリブレーション回路。
5. 前記第２のプリエンファシス回路は、少なくとも前記第３のレプリカバッファの導通期間において非導通状態に保持されることを特徴とする請求項４に記載のキャリブレーション回路。
6. 前記第２のレプリカバッファと前記第３のレプリカバッファの接続点に設けられたダミー容量をさらに備え、
   前記制御部は、前記第３のレプリカバッファの導通期間の初期において前記第２のプリエンファシス回路を導通させることを特徴とする請求項４に記載のキャリブレーション回路。
7. 前記第２のプリエンファシス回路はインピーダンスが可変であり、前記制御部は、前記第３のレプリカバッファのインピーダンスに応じて、前記第２のプリエンファシス回路のインピーダンスを変化させることを特徴とする請求項６に記載のキャリブレーション回路。
8. 前記ダミー容量は、前記キャリブレーション端子に接続される容量成分とほぼ同等の容量値を有していることを特徴とする請求項６又は７に記載のキャリブレーション回路。
9. 前記ダミー容量の容量値が可変であることを特徴とする請求項６乃至８のいずれか一項に記載のキャリブレーション回路。
10. データ出力端子と、前記データ出力端子を駆動する出力バッファと、請求項１乃至９のいずれか一項に記載のキャリブレーション回路とを備え、前記出力バッファの一部が前記レプリカバッファと同じ回路構成を有していることを特徴とする半導体装置。
11. 前記出力バッファのインピーダンスは、前記制御部によって調整されることを特徴とする請求項１０に記載の半導体装置。
12. 請求項１０又は１１に記載の半導体装置と、前記半導体装置が搭載された回路基板と、前記回路基板に搭載され、前記キャリブレーション端子に接続された抵抗素子とを備えることを特徴とするメモリモジュール。
13. 前記回路基板に前記半導体装置が複数個搭載されており、複数個の半導体装置に対して前記抵抗素子が共有されていることを特徴とする請求項１２に記載のメモリモジュール。

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