JP3807351B2 - 半導体集積回路のインピーダンス制御方法およびインピーダンス制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路のインピーダンス制御方法とインピーダンス制御回路に関し、特に微調整用バッファによるオンまたはオフ状態を保持するインピーダンス制御方法とインピーダンス制御回路に関する。
【０００２】
【従来の技術】
集積回路の高速化に伴い、集積回路の特性インピーダンスを考慮することが重要である。すなわち、出力回路の出力インピーダンスと駆動される伝送線路の特性インピーダンスとが整合していないと、伝送波形は鈍り、回路は誤動作を生ずる恐れがある。
【０００３】
また、半導体集積回路の出力回路の自動インピーダンス設定回路において、電源電圧や製造プロセスのばらつきによる出力回路のインピーダンス特性の変動をカバーするため、自動インピーダンス設定回路の設定範囲を広くする必要があった。そのためにインピーダンス制御としての分解能が低下するという問題があった。
【０００４】
【発明が解決しようとする課題】
それらの課題を解決するため、伝送線路の特性インピーダンスの規格値と出力回路の出力インピーダンスとを整合させるために制御信号を発生させるインピーダンス制御回路が特開平７−１４２９８５号公報に開示されている。
【０００５】
この発明は、出力インピーダンスを作り出すトランジスタ群において、オンとなるトランジスタの数をできるだけ少なくすることを目的とした出力回路を提供する。しかし、特開平７−１４２９８５号の図３に示されているような非同期型カウンタは、回路数は少なくて済むが、ビット数が増えると高い周波数での動作が難しくなる難点を持っている。本発明とは類似性が無く、インピーダンス値の分解能を上げることに関しては記載されていない。
【０００６】
また、アップまたはダウンカウントするカウンタを設け、そのカウント値で出力バッファの出力インピーダンス調整用素子を選択状態にするインピーダンスマッチング回路が特開平１１−０２７１３２号公報に開示されている。
【０００７】
しかし、この発明は、出力回路のインピーダンス制御にレプリカバッファを用いない方式に関するもので、レプリカバッファに関する本発明とは類似性が無く、インピーダンス値の分解能を上げることに関しても、記載されていない。
【０００８】
本発明の目的は半導体集積回路の出力回路におけるインピーダンスの設定回路を複雑にすることなくインピーダンス設定分解能を高め、インピーダンスの設定を行う半導体集積回路のインピーダンス制御方法とインピーダンス制御回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路のインピーダンス制御方法は、複数のトランジスタを並列に接続したレプリカバッファと抵抗素子とで直列回路を形成し、前記レプリカバッファと抵抗素子の接続点の電位と所定電圧とを比較し、その比較結果に応じて制御ビット信号をカウンタより出力し、その出力結果に応じて前記レプリカバッファを選択的にオンオフしてインピーダンスを変化させる半導体集積回路のインピーダンス制御方法において、
前記レプリカバッファに微調整用バッファを並列接続し、前記接続点の電位と所定電圧とを比較し、その比較の結果に応じて前記カウンタに停止信号を出力すると共に、前記微調整用バッファのオンまたはオフの制御信号を出力して出力インピーダンスの自動調整を完了することを特徴とする。
【００１０】
また、出力インピーダンスの自動調整は、自動調整開始と共に微調整用バッファをオンに、カウンタ停止信号をオフにして前記出力インピーダンスの調整を開始し、比較の結果に応じて、カウンタに停止信号を出力し、同時に、微調整用バッファをオンまたはオフの状態に切替え、微調整用バッファの状態を保持し、出力インピーダンスの自動調整を完了することを特徴とする。
【００１１】
本発明の半導体集積回路のインピーダンス制御回路は、複数のトランジスタを並列に接続したレプリカバッファと抵抗素子とで形成する直列回路と、前記レプリカバッファと抵抗素子の接続点の電位と所定電圧とを比較するコンパレータと、前記コンパレータの出力に応じて制御ビット信号を出力するカウンタとを有し、前記制御ビット信号に応じて前記レプリカバッファを選択的にオンオフしてインピーダンスを変化させる半導体集積回路のインピーダンス制御回路において、
前記レプリカバッファに並列接続された微調整用バッファと、
前記接続点の電位と所定電圧とを比較し、その比較の結果に応じて前記カウンタに停止信号を出力すると共に、前記微調整用バッファのオンまたはオフの制御信号を出力して出力インピーダンスの自動調整を完了する微調整信号出力回路と、を有することを特徴とする。
【００１２】
また、微調整信号出力回路は、自動調整開始信号と比較結果の信号を入力とし、カウンタ制御信号を出力する第１のフリップフロップと、比較結果の信号を入力とし微調整用バッファのオンまたはオフの制御信号を出力する第２のフリップフロップとを有し、自動調整開始と共に微調整用バッファをオンに、カウンタ停止信号をオフにして出力インピーダンスの調整を開始し、比較の結果に応じて、前記カウンタに停止信号を出力し、同時に、微調整用バッファをオンまたはオフの状態に切替え、微調整用バッファの状態を保持し、出力インピーダンスの自動調整を完了することを特徴とする。
【００１３】
さらに、トランジスタバッファのインピーダンス値の比率はカウンタ出力の制御信号順に１からｎの昇順に対応し、前記微調整用バッファのインピーダンス値の比率はｎより大きいかまたはｎ＋１に等しいことを特徴とする。
【００１４】
さらにまた、所定電圧は、内部電源電圧の１／２を基準電圧Ｖｒとする電圧であることを特徴とする。
【００１５】
上記のように構成される本発明によれば、微調整バッファをバッファトランジスタと個別に設けられている。バッファトランジスタを１つ増やしたものを駆動するための同期型バイナリカウンタは、微調整バッファをバッファトランジスタと個別に設けたものを駆動するものと比較するとその回路構成が格段に複雑となるため、本発明の構成とすることにより簡単な回路で分解能を高くすることが可能となる。
【００１６】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施例の構成を示したブロック図である。図では、制御ビットが３ビットの場合について説明する。
【００１７】
図１によれば、本実施例は目標設定値を決める外部抵抗Ｒと、制御ビットの信号を出力する同期型のカウンタ６と、制御ビットによって複数のトランジスタを選択的にオンとすることによりインピーダンスが変化するバッファ１と、内部電源電圧の１／２となる基準電圧Ｖｒを出力する基準電圧生成回路２と、インピーダンス微調整用のバッファ３と、外部抵抗Ｒとバッファ１とバッファ３で構成される回路により分圧された電圧Ｖａと基準電圧Ｖｒを比較するコンパレータ４と、コンパレータの出力に応じてカウンタに停止信号を出力すると共に微調整用のバッファ３のオンまたはオフの制御信号を出力し、オンまたはオフ状態を保持する微調整信号出力回路５と、から構成されている。
【００１８】
次に、本実施例の動作について、制御ビットの設定値と出力インピーダンスの関係をグラフに示す図２を用い、図１を参照しながら説明する。
【００１９】
まずインピーダンスの自動調整開始信号が微調整信号出力回路５に入力されると、インピーダンスの自動調整が始まる。カウンタ６は制御ビットに対応する設定値のカウントアップを始める。
【００２０】
この制御ビットによってバッファ１の出力インピーダンスは徐々に小さくなり、外部抵抗Ｒによって分圧される電圧Ｖａは基準電圧Ｖｒに近づく。これは、図２の▲１▼で示された部分に相当する。
【００２１】
コンパレータ４はＶａがＶｒより低い間はロウレベルを出力するが、Ｖｒより高くなるとハイレベルを出力し、カウンタ６のカウントアップを停止させる。これは、図２の▲２▼で示された部分に相当する。
【００２２】
このコンパレータ４の出力の変化を受け、微調整信号出力回路５は、これまでオンにしていた微調整用のバッファ３をオフにする。これによってＶａがＶｒより高くなる、つまりインピーダンス設定値が外部抵抗Ｒより高くなるならば、再度バッファ３をオンにし、以降の微調整信号出力回路５の動作は新たに自動調整を始めるまで停止する。バッファ３をオフにして微調整できた場合を図２の▲３▼に示す。
【００２３】
微調整信号出力回路５は、図３に示すように、コンパレータ４の出力と自動調整開始信号とを入力とし、カウンタ６を制御する信号を出力するＲＳ−ＦＦ７と、コンパレータ４のオン信号とＲＳ−ＦＦ７の出力を入力とするＲＳ−ＦＦ８などから構成され、外部抵抗Ｒによって分圧される電圧Ｖａと基準電圧Ｖｒとの比較結果により、カウンタ６の停止信号と、微調整用のバッファ３に制御信号を出力する。
【００２４】
次に、微調整信号出力回路５の回路動作を、図３を参照して説明する。図３（ａ）は微調整信号出力回路の論理構成図、図３（ｂ）、（ｃ）は自動調整開始後のバッファの抵抗値の変化と各部の出力波形を示す図である。
【００２５】
先ず、図３（ｂ）によれば、自動調整開始信号がＲＳ−ＦＦ７に入ると（０→１）、微調整用のバッファ３をオンにし、カウンタ停止信号をオフにする。カウンタ６は停止信号がオフ状態で、カウンタ６が動作中の間は、バッファ３をオンにする。自動調整開始信号がＲＳ−ＦＦ７に入った後、コンパレータ４出力の最初の０→１の変化時に、カウンタ６の停止信号をオンにし、バッファ３をオフにする。バッファ３をオフ（カウンタ６の停止信号をオン）にした後、コンパレータ４出力が１→０に変化した場合、バッファ３はオンになって、その状態は保持される。コンパレータ４出力の２回目以降の０→１変化では、バッファ３の状態は保持されたままとなる。
【００２６】
次に、図３（ｃ）によれば、自動調整開始信号がＲＳ−ＦＦ７に入ると（０→１）、微調整用のバッファ３をオンにし、カウンタ停止信号をオフにする。カウンタ６は停止信号がオフ状態で、カウンタ６が動作中の間は、バッファ３をオンにする。自動調整開始信号がＲＳ−ＦＦ７に入った後、コンパレータ４出力の最初の０→１の変化時に、カウンタ６の停止信号をオンにし、バッファ３をオフにする。バッファ３をオフ（カウンタ６の停止信号をオン）にした後、コンパレータ４出力の変化がない場合、バッファ３はオフのままで、その状態は保持されたままとなる。
【００２７】
バッファ３の状態は、カウンタ６の停止信号がオン、且つコンパレータ４の出力が０（バッファ１の抵抗が高（Ｖａ＞∨ｒ）の場合はオンになる。また、バッファ３の状態は、カウンタ６の停止信号がオン、且つコンパレータ４の出力が１（バッファ１の抵抗が低（Ｖａ＜Ｖｒ）の場合はオフになる。
【００２８】
また実施例で、バッファ１のゲート数を減らすため、カウンタ６の制御ビットに対応するオン状態のバッファ１内トランジスタのインピーダンス値に重みを付けても良い。例えば、並列に構成されたバッファ１において、インピーダンスの大きさを最も大きく（オンまたはオフによる変動幅を最も小さく）、図１に示すように、バッファ１は左から１、２、４とする。バッファ３はインピーダンス値を微調整するので、別にバッファ３は８とする。ゲート幅で言い換えれば、抵抗値の逆数の比であるので８、４、２、１としても良い。
【００２９】
【発明の効果】
本発明によれば、半導体集積回路の出力インピーダンスを自動設定する回路において、微調整用バッファの制御ビットを増やすことにより、回路を複雑にすることなくインピーダンス設定回路としての分解能を高め、目標抵抗値に近いインピーダンスに設定できると言う効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図である。
【図２】制御ビットの設定値と出力インピーダンスの関係を示すグラフである。
【図３】微調整信号出力回路の実施例を示すブロック図で、図３（ａ）は微調整信号出力回路の論理構成図、図３（ｂ）、（ｃ）は自動調整開始後のバッファの抵抗値の変化と各部の出力波形を示す図である。
【符号の説明】
１ バッファ
２ 基準電圧生成回路
３ 微調整用バッファ
４ コンパレータ
５ 微調整信号出力回路
６ カウンタ
７ ＲＳ−ＦＦ
８ ＲＳ−ＦＦ
【発明の属する技術分野】
本発明は半導体集積回路のインピーダンス制御方法とインピーダンス制御回路に関し、特に微調整用バッファによるオンまたはオフ状態を保持するインピーダンス制御方法とインピーダンス制御回路に関する。
【０００２】
【従来の技術】
集積回路の高速化に伴い、集積回路の特性インピーダンスを考慮することが重要である。すなわち、出力回路の出力インピーダンスと駆動される伝送線路の特性インピーダンスとが整合していないと、伝送波形は鈍り、回路は誤動作を生ずる恐れがある。
【０００３】
また、半導体集積回路の出力回路の自動インピーダンス設定回路において、電源電圧や製造プロセスのばらつきによる出力回路のインピーダンス特性の変動をカバーするため、自動インピーダンス設定回路の設定範囲を広くする必要があった。そのためにインピーダンス制御としての分解能が低下するという問題があった。
【０００４】
【発明が解決しようとする課題】
それらの課題を解決するため、伝送線路の特性インピーダンスの規格値と出力回路の出力インピーダンスとを整合させるために制御信号を発生させるインピーダンス制御回路が特開平７−１４２９８５号公報に開示されている。
【０００５】
この発明は、出力インピーダンスを作り出すトランジスタ群において、オンとなるトランジスタの数をできるだけ少なくすることを目的とした出力回路を提供する。しかし、特開平７−１４２９８５号の図３に示されているような非同期型カウンタは、回路数は少なくて済むが、ビット数が増えると高い周波数での動作が難しくなる難点を持っている。本発明とは類似性が無く、インピーダンス値の分解能を上げることに関しては記載されていない。
【０００６】
また、アップまたはダウンカウントするカウンタを設け、そのカウント値で出力バッファの出力インピーダンス調整用素子を選択状態にするインピーダンスマッチング回路が特開平１１−０２７１３２号公報に開示されている。
【０００７】
しかし、この発明は、出力回路のインピーダンス制御にレプリカバッファを用いない方式に関するもので、レプリカバッファに関する本発明とは類似性が無く、インピーダンス値の分解能を上げることに関しても、記載されていない。
【０００８】
本発明の目的は半導体集積回路の出力回路におけるインピーダンスの設定回路を複雑にすることなくインピーダンス設定分解能を高め、インピーダンスの設定を行う半導体集積回路のインピーダンス制御方法とインピーダンス制御回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路のインピーダンス制御方法は、複数のトランジスタを並列に接続したレプリカバッファと抵抗素子とで直列回路を形成し、前記レプリカバッファと抵抗素子の接続点の電位と所定電圧とを比較し、その比較結果に応じて制御ビット信号をカウンタより出力し、その出力結果に応じて前記レプリカバッファを選択的にオンオフしてインピーダンスを変化させる半導体集積回路のインピーダンス制御方法において、
前記レプリカバッファに微調整用バッファを並列接続し、前記接続点の電位と所定電圧とを比較し、その比較の結果に応じて前記カウンタに停止信号を出力すると共に、前記微調整用バッファのオンまたはオフの制御信号を出力して出力インピーダンスの自動調整を完了することを特徴とする。
【００１０】
また、出力インピーダンスの自動調整は、自動調整開始と共に微調整用バッファをオンに、カウンタ停止信号をオフにして前記出力インピーダンスの調整を開始し、比較の結果に応じて、カウンタに停止信号を出力し、同時に、微調整用バッファをオンまたはオフの状態に切替え、微調整用バッファの状態を保持し、出力インピーダンスの自動調整を完了することを特徴とする。
【００１１】
本発明の半導体集積回路のインピーダンス制御回路は、複数のトランジスタを並列に接続したレプリカバッファと抵抗素子とで形成する直列回路と、前記レプリカバッファと抵抗素子の接続点の電位と所定電圧とを比較するコンパレータと、前記コンパレータの出力に応じて制御ビット信号を出力するカウンタとを有し、前記制御ビット信号に応じて前記レプリカバッファを選択的にオンオフしてインピーダンスを変化させる半導体集積回路のインピーダンス制御回路において、
前記レプリカバッファに並列接続された微調整用バッファと、
前記接続点の電位と所定電圧とを比較し、その比較の結果に応じて前記カウンタに停止信号を出力すると共に、前記微調整用バッファのオンまたはオフの制御信号を出力して出力インピーダンスの自動調整を完了する微調整信号出力回路と、を有することを特徴とする。
【００１２】
また、微調整信号出力回路は、自動調整開始信号と比較結果の信号を入力とし、カウンタ制御信号を出力する第１のフリップフロップと、比較結果の信号を入力とし微調整用バッファのオンまたはオフの制御信号を出力する第２のフリップフロップとを有し、自動調整開始と共に微調整用バッファをオンに、カウンタ停止信号をオフにして出力インピーダンスの調整を開始し、比較の結果に応じて、前記カウンタに停止信号を出力し、同時に、微調整用バッファをオンまたはオフの状態に切替え、微調整用バッファの状態を保持し、出力インピーダンスの自動調整を完了することを特徴とする。
【００１３】
さらに、トランジスタバッファのインピーダンス値の比率はカウンタ出力の制御信号順に１からｎの昇順に対応し、前記微調整用バッファのインピーダンス値の比率はｎより大きいかまたはｎ＋１に等しいことを特徴とする。
【００１４】
さらにまた、所定電圧は、内部電源電圧の１／２を基準電圧Ｖｒとする電圧であることを特徴とする。
【００１５】
上記のように構成される本発明によれば、微調整バッファをバッファトランジスタと個別に設けられている。バッファトランジスタを１つ増やしたものを駆動するための同期型バイナリカウンタは、微調整バッファをバッファトランジスタと個別に設けたものを駆動するものと比較するとその回路構成が格段に複雑となるため、本発明の構成とすることにより簡単な回路で分解能を高くすることが可能となる。
【００１６】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施例の構成を示したブロック図である。図では、制御ビットが３ビットの場合について説明する。
【００１７】
図１によれば、本実施例は目標設定値を決める外部抵抗Ｒと、制御ビットの信号を出力する同期型のカウンタ６と、制御ビットによって複数のトランジスタを選択的にオンとすることによりインピーダンスが変化するバッファ１と、内部電源電圧の１／２となる基準電圧Ｖｒを出力する基準電圧生成回路２と、インピーダンス微調整用のバッファ３と、外部抵抗Ｒとバッファ１とバッファ３で構成される回路により分圧された電圧Ｖａと基準電圧Ｖｒを比較するコンパレータ４と、コンパレータの出力に応じてカウンタに停止信号を出力すると共に微調整用のバッファ３のオンまたはオフの制御信号を出力し、オンまたはオフ状態を保持する微調整信号出力回路５と、から構成されている。
【００１８】
次に、本実施例の動作について、制御ビットの設定値と出力インピーダンスの関係をグラフに示す図２を用い、図１を参照しながら説明する。
【００１９】
まずインピーダンスの自動調整開始信号が微調整信号出力回路５に入力されると、インピーダンスの自動調整が始まる。カウンタ６は制御ビットに対応する設定値のカウントアップを始める。
【００２０】
この制御ビットによってバッファ１の出力インピーダンスは徐々に小さくなり、外部抵抗Ｒによって分圧される電圧Ｖａは基準電圧Ｖｒに近づく。これは、図２の▲１▼で示された部分に相当する。
【００２１】
コンパレータ４はＶａがＶｒより低い間はロウレベルを出力するが、Ｖｒより高くなるとハイレベルを出力し、カウンタ６のカウントアップを停止させる。これは、図２の▲２▼で示された部分に相当する。
【００２２】
このコンパレータ４の出力の変化を受け、微調整信号出力回路５は、これまでオンにしていた微調整用のバッファ３をオフにする。これによってＶａがＶｒより高くなる、つまりインピーダンス設定値が外部抵抗Ｒより高くなるならば、再度バッファ３をオンにし、以降の微調整信号出力回路５の動作は新たに自動調整を始めるまで停止する。バッファ３をオフにして微調整できた場合を図２の▲３▼に示す。
【００２３】
微調整信号出力回路５は、図３に示すように、コンパレータ４の出力と自動調整開始信号とを入力とし、カウンタ６を制御する信号を出力するＲＳ−ＦＦ７と、コンパレータ４のオン信号とＲＳ−ＦＦ７の出力を入力とするＲＳ−ＦＦ８などから構成され、外部抵抗Ｒによって分圧される電圧Ｖａと基準電圧Ｖｒとの比較結果により、カウンタ６の停止信号と、微調整用のバッファ３に制御信号を出力する。
【００２４】
次に、微調整信号出力回路５の回路動作を、図３を参照して説明する。図３（ａ）は微調整信号出力回路の論理構成図、図３（ｂ）、（ｃ）は自動調整開始後のバッファの抵抗値の変化と各部の出力波形を示す図である。
【００２５】
先ず、図３（ｂ）によれば、自動調整開始信号がＲＳ−ＦＦ７に入ると（０→１）、微調整用のバッファ３をオンにし、カウンタ停止信号をオフにする。カウンタ６は停止信号がオフ状態で、カウンタ６が動作中の間は、バッファ３をオンにする。自動調整開始信号がＲＳ−ＦＦ７に入った後、コンパレータ４出力の最初の０→１の変化時に、カウンタ６の停止信号をオンにし、バッファ３をオフにする。バッファ３をオフ（カウンタ６の停止信号をオン）にした後、コンパレータ４出力が１→０に変化した場合、バッファ３はオンになって、その状態は保持される。コンパレータ４出力の２回目以降の０→１変化では、バッファ３の状態は保持されたままとなる。
【００２６】
次に、図３（ｃ）によれば、自動調整開始信号がＲＳ−ＦＦ７に入ると（０→１）、微調整用のバッファ３をオンにし、カウンタ停止信号をオフにする。カウンタ６は停止信号がオフ状態で、カウンタ６が動作中の間は、バッファ３をオンにする。自動調整開始信号がＲＳ−ＦＦ７に入った後、コンパレータ４出力の最初の０→１の変化時に、カウンタ６の停止信号をオンにし、バッファ３をオフにする。バッファ３をオフ（カウンタ６の停止信号をオン）にした後、コンパレータ４出力の変化がない場合、バッファ３はオフのままで、その状態は保持されたままとなる。
【００２７】
バッファ３の状態は、カウンタ６の停止信号がオン、且つコンパレータ４の出力が０（バッファ１の抵抗が高（Ｖａ＞∨ｒ）の場合はオンになる。また、バッファ３の状態は、カウンタ６の停止信号がオン、且つコンパレータ４の出力が１（バッファ１の抵抗が低（Ｖａ＜Ｖｒ）の場合はオフになる。
【００２８】
また実施例で、バッファ１のゲート数を減らすため、カウンタ６の制御ビットに対応するオン状態のバッファ１内トランジスタのインピーダンス値に重みを付けても良い。例えば、並列に構成されたバッファ１において、インピーダンスの大きさを最も大きく（オンまたはオフによる変動幅を最も小さく）、図１に示すように、バッファ１は左から１、２、４とする。バッファ３はインピーダンス値を微調整するので、別にバッファ３は８とする。ゲート幅で言い換えれば、抵抗値の逆数の比であるので８、４、２、１としても良い。
【００２９】
【発明の効果】
本発明によれば、半導体集積回路の出力インピーダンスを自動設定する回路において、微調整用バッファの制御ビットを増やすことにより、回路を複雑にすることなくインピーダンス設定回路としての分解能を高め、目標抵抗値に近いインピーダンスに設定できると言う効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図である。
【図２】制御ビットの設定値と出力インピーダンスの関係を示すグラフである。
【図３】微調整信号出力回路の実施例を示すブロック図で、図３（ａ）は微調整信号出力回路の論理構成図、図３（ｂ）、（ｃ）は自動調整開始後のバッファの抵抗値の変化と各部の出力波形を示す図である。
【符号の説明】
１ バッファ
２ 基準電圧生成回路
３ 微調整用バッファ
４ コンパレータ
５ 微調整信号出力回路
６ カウンタ
７ ＲＳ−ＦＦ
８ ＲＳ−ＦＦ
Claims (8)
- 複数のトランジスタを並列に接続したレプリカバッファと抵抗素子とで直列回路を形成し、前記レプリカバッファと抵抗素子の接続点の電位と所定電圧とを比較し、その比較結果に応じて制御ビット信号をカウンタより出力し、その出力結果に応じて前記レプリカバッファを選択的にオンオフしてインピーダンスを変化させる半導体集積回路のインピーダンス制御方法において、
前記レプリカバッファに微調整用バッファを並列接続し、前記接続点の電位と所定電圧とを比較し、その比較の結果に応じて前記カウンタに停止信号を出力すると共に、前記微調整用バッファのオンまたはオフの制御信号を出力して出力インピーダンスの自動調整を完了することを特徴とする半導体集積回路のインピーダンス制御方法。 - 請求項１に記載の半導体集積回路のインピーダンス制御方法において、
前記出力インピーダンスの自動調整は、
自動調整開始と共に微調整用バッファをオンに、カウンタ停止信号をオフにして前記出力インピーダンスの調整を開始し、
前記比較の結果に応じて、前記カウンタに停止信号を出力し、
同時に、前記微調整用バッファをオンまたはオフの状態に切替え、
前記微調整用バッファの状態を保持し、
前記出力インピーダンスの自動調整を完了することを特徴とする半導体集積回路のインピーダンス制御方法。 - 請求項１に記載の半導体集積回路のインピーダンス制御方法において、
前記レプリカバッファのインピーダンス値の比率はカウンタ出力の制御信号順に１からｎの昇順に対応し、前記微調整用バッファのインピーダンス値の比率はｎより大きいかまたはｎ＋１に等しいことを特徴とする半導体集積回路のインピーダンス制御方法。 - 請求項１に記載の半導体集積回路のインピーダンス制御方法において、
前記所定電圧は、内部電源電圧の１／２を基準電圧Ｖｒとする電圧であることを特徴とする半導体集積回路のインピーダンス制御方法。 - 複数のトランジスタを並列に接続したレプリカバッファと抵抗素子とで形成する直列回路と、前記レプリカバッファと抵抗素子の接続点の電位と所定電圧とを比較するコンパレータと、前記コンパレータの出力に応じて制御ビット信号を出力するカウンタとを有し、前記制御ビット信号に応じて前記レプリカバッファを選択的にオンオフしてインピーダンスを変化させる半導体集積回路のインピーダンス制御回路において、
前記レプリカバッファに並列接続された微調整用バッファと、
前記接続点の電位と所定電圧とを比較し、その比較の結果に応じて前記カウンタに停止信号を出力すると共に、前記微調整用バッファのオンまたはオフの制御信号を出力して出力インピーダンスの自動調整を完了する微調整信号出力回路と、を有することを特徴とする半導体集積回路のインピーダンス制御回路。 - 請求項５に記載の半導体集積回路のインピーダンス制御回路において、
前記微調整信号出力回路は、
自動調整開始信号と前記比較結果の信号を入力とし、カウンタ制御信号を出力する第１のフリップフロップと、
前記比較結果の信号を入力とし微調整用バッファのオンまたはオフの制御信号を出力する第２のフリップフロップとを有し、
自動調整開始と共に微調整用バッファをオンに、カウンタ停止信号をオフにして前記出力インピーダンスの調整を開始し、前記比較の結果に応じて、前記カウンタに停止信号を出力し、同時に、前記微調整用バッファをオンまたはオフの状態に切替え、前記微調整用バッファの状態を保持し、前記出力インピーダンスの自動調整を完了することを特徴とする半導体集積回路のインピーダンス制御回路。 - 請求項５に記載の半導体集積回路のインピーダンス制御回路において、
前記レプリカバッファのインピーダンス値の比率はカウンタ出力の制御信号順に１からｎの昇順に対応し、前記微調整用バッファのインピーダンス値の比率はｎより大きいかまたはｎ＋１に等しいことを特徴とする半導体集積回路のインピーダンス制御回路。 - 請求項５に記載の半導体集積回路のインピーダンス制御回路において、
前記所定電圧は、内部電源電圧の１／２を基準電圧Ｖｒとする電圧であることを特徴とする半導体集積回路のインピーダンス制御回路。
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