JP4290537B2 - 半導体装置 - Google Patents
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Description
2 SRAMチップ
3 パッケージ
7A,7E 入力バッファ
17B データラッチ
18(18a〜18c) 出力バッファ
24B(24Bn,24Bp) データラッチ
25 データフィードバック回路
25n、25p RSフリップフロップ
26 出力回路
31 出力部
Q1 第1出力MOSトランジスタ
Q2 第2出力MOSトランジスタ
35 インピーダンス調整回路
CDAT(CDATp,CDATn)
40 レプリカ回路
41 2分探索比較回路
42 順次比較回路
43 制御回路
44 切り換え信号
Nvd 分圧ノード
51 レプリカPMOS回路
52 レプリカPMOS回路
53 レプリカNMOS回路
55 電圧比較器
58 電圧比較器
RES RSフリップフロップのリセットクロック(リセット信号)
RD リードデータ
80 入力バッファ
82,83 パッケージ内レプリカ配線用のレプリカバッファ
Claims (18)
- インピーダンス調整データによって内部インピーダンスが調整されるインタフェースバッファと、前記インピーダンス調整データを生成するインピーダンス調整回路と有し、
前記インピーダンス調整回路は所定のインピーダンス調整刻みによる2分探索比較動作によってインピーダンス調整データを生成してインタフェースバッファにセットする第1のインピーダンス調整モードと、インタフェースバッファにセットされたインピーダンス調整データを所定のインピーダンス調整刻みによる順次比較動作によって更新する第2のインピーダンス調整モードとを有することを特徴とする半導体装置。 - 前記第1のインピーダンス調整モードにおいて2分探索比較動作に用いるインピーダンス調整刻みは2のべき乗で重み付けされることを特徴とする請求項1記載の半導体装置。
- 前記第2のインピーダンス調整モードにおいて順次比較動作に用いるインピーダンス調整刻みは重み付けされていないことを特徴とする請求項2記載の半導体装置。
- インピーダンス調整データによって内部インピーダンスが調整されるインタフェースバッファと、前記インピーダンス調整データを生成するインピーダンス調整回路と有し、
前記インピーダンス調整回路は所定のインピーダンス調整刻みによる順次比較動作によってインピーダンス調整データを生成してインタフェースバッファにセットする第1のインピーダンス調整モードと、インタフェースバッファにセットされたインピーダンス調整データを所定のインピーダンス調整刻みによる順次比較動作によって更新する第2のインピーダンス調整モードとを有し、
前記第1のインピーダンス調整モードにおけるインピーダンス調整刻みと前記第2のインピーダンス調整モードにおけるインピーダンス調整刻みとは相違されることを特徴とする半導体装置。 - 前記第2のインピーダンス調整モードにおけるインピーダンス調整刻みは前記第1のインピーダンス調整モードにおけるインピーダンス調整刻よりも小さな刻みであることを特徴とする請求項4記載の半導体装置。
- 前記第1のインピーダンス調整モードにおけるインピーダンス調整刻みは複数段階の異なる刻みとされることを特徴とする請求項4記載の半導体装置。
- 前記複数段階の異なる刻みのうち相対的に大きな刻みは先の順次比較動作で用いられ、相対的に小さな刻みは後の順次比較動作で用いられることを特徴とする請求項6記載の半導体装置。
- 前記インタフェースバッファは、その出力端子が半導体チップのパッド電極からパッケージの外部接続電極に至る出力バッファであることを特徴とする請求項1又は4記載の半導体装置。
- 前記インタフェースバッファは、その入力端子が半導体チップのパッド電極からパッケージの外部接続電極に至る入力バッファであることを特徴とする請求項1又は4記載の半導体装置。
- 前記インタフェースバッファは半導体チップのパッド電極に接続され、パッケージの外部接続電極に非接続とされる出力バッファ又は入力バッファであることを特徴とする請求項1又は4記載の半導体装置。
- 前記インタフェースバッファはセットされたインピーダンス調整データに応じて相互コンダクタンスが可変に制御されるプッシュ・プル回路を有することを特徴とする請求項1又は4記載の半導体装置。
- 第1のインピーダンス調整モードは、電源電圧印加によって開始され、所定時間経過によって終了されることを特徴とする請求項1又は4記載の半導体装置。
- 第2のインピーダンス調整モードは、第1のインピーダンス調整モードが終了した後、同期クロックの所定複数サイクル毎に、更新すべきインピーダンス調整データを生成し、生成したインピーダンス調整データをインタフェースバッファにセットすることを特徴とする請求項12記載の半導体装置。
- 出力動作が第1のクロックに同期されインピーダンス調整データによって内部インピーダンスが調整される出力バッファと、第2のクロックに同期して前記インピーダンス調整データを生成するインピーダンス調整回路と有し、
前記出力バッファはセットされたインピーダンス調整データによって出力動作時の相互コンダクタンスが可変に制御されるプッシュ・プル回路を有し、
前記インピーダンス調整回路は前記プッシュ・プル回路におけるオフ状態の出力トランジスタを相互コンダクタンスの調整対象とし、調整対象に対するインピーダンス調整データのセットタイミングを前記第1のクロックに同期させることを特徴とする半導体装置。 - 前記プッシュ・プル回路は、出力端子に並列接続されオン状態でハイレベルを出力する複数の第1出力トランジスタと、前記出力端子に並列されてオン状態でローレベルを出力する複数の第2出力トランジスタとから成り、第1出力トランジスタと第2出力トランジスタは夫々インピーダンス調整データに応じて出力動作時にオン状態にされる数が制御されることを特徴とする請求項14記載の半導体装置。
- 前記インピーダンス調整回路は、出力バッファのインピーダンス調整データを初期的にセットした後、前記第2クロックの所定の複数サイクル毎に、更新すべきインピーダンス調整データを生成し、生成したインピーダンス調整データを第1クロックに同期して出力バッファにセットすることを特徴とする請求項15記載の半導体装置。
- 前記生成したインピーダンス調整データを第1クロックに同期して出力バッファにセットするタイミングは前記第1クロックが規定する出力動作サイクル期間内とされることを特徴とする請求項16記載の半導体装置。
- 前記インピーダンス調整回路は、外付け抵抗素子に接続されて所定の分圧ノードが形成される抵抗分圧回路を有し、前記所定の分圧ノードの分圧レベルに基づいてインピーダンス調整データを生成することを特徴とする請求項15記載の半導体装置。
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