JP2010183243A - 半導体装置 - Google Patents

Abstract

【課題】出力バッファのインピーダンス調整を行う半導体装置を提供する。
【解決手段】制御回路１は、外部からの読み出しまたは書き込みコマンドに応じてＤＱイネーブル信号を発生する。コマンドラッチ回路２Ａは、外部からのコマンド信号（ＺＱコマンド）に応じて、ＺＱＥｎａｂｌｅ信号を発生する。ＺＱ調整回路３は、ＺＱＥｎａｂｌｅ信号が入力されると、内部に設けられたレプリカ回路のインピーダンス調整を始める。ＺＱ調整回路３は、ＤＱイネーブル信号が入力される期間中は、インピーダンス調整結果であるドライバコードのＤＱ回路４への出力を禁止する。
【選択図】図１

Description

本発明は、出力回路に含まれる出力バッファのインピーダンスを調整するキャリブレーション回路を備えた、例えばＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置に関する。

ＤＲＡＭに代表される半導体装置においては、高速なデータ転送を実行するために、伝送系のインピーダンス調整をとり、反射によるデータ転送波形の歪みを抑える必要がある。
このようなインピーダンス調整は、いわゆるキャリブレーション回路により出力バッファ回路のインピーダンスを調整することで行われている。
例えば、特許文献１には、外部クロックの周期の６４倍のキャリブレーション期間において、出力バッファのインピーダンスを調整する技術が示されている。

特開２００８−４８３６１号公報

一般に、キャリブレーション回路は、複数のトランジスタが並列接続されたレプリカバッファ回路に接続されたキャリブレーション端子（ＺＱ端子）と、ＺＱ端子に現れる電圧と基準電圧を比較するコンパレータから構成される。
そして、ＺＱ端子に外部抵抗を接続して、外部抵抗に釣り合うトランジスタの組み合わせを求め、組み合わせ結果（ＤＱドライバコード）を、入出力回路（ＤＱ回路）を構成する出力バッファへ反映させることで、出力バッファのインピーダンスを所定の値に設定する。

ここで、レプリカバッファ回路を構成するトランジスタの組み合わせを求めるには、コンパレータによる電圧比較や構成トランジスタの変更等に費やすキャリブレーション期間を要する。
このキャリブレーション期間は、外部クロックの周期に依存するため、外部クロックの周波数が高くなると、キャリブレーション期間が短くなり、精度よくインピーダンス調整を行うことが難しくなる。

この点に鑑み、キャリブレーションを外部クロックではなく、外部クロックから発生する内部クロックによりオシレータ回路を動作させ、この出力によりキャリブレーション回路を動作させる方式が開発されている。
一方、オシレータ回路の出力により、キャリブレーションを行う方式では、プロセスばらつきや動作状況などにより所定時間内にキャリブレーションが終了しない場合がある。
従って、キャリブレーション期間中において、外部の半導体装置、例えばメモリコントローラから、リードコマンド（ＲＥＡＤコマンド）やライトコマンド（ＷＲＩＴコマンド）が入力されると、入出力回路が活性化している期間においてＤＱドライバコードの変更が起こり、入出力回路の入出力信号にノイズが発生するという問題があった。

本発明は、入出力回路を構成する出力バッファのインピーダンス調整を行うドライバコードを生成し、入出力回路に対して出力するインピーダンス調整回路を備える半導体装置であって、外部からの読み出しまたは書き込みコマンド入力に応じて入出力回路が活性化する期間中は、出力バッファのインピーダンス調整は禁止されることを特徴とする半導体装置である。

この発明によれば、外部からの読み出しまたは書き込みコマンド入力に応じて入出力回路が活性化している期間においては、出力バッファのドライバサイズ変更は禁止されるので、入出力回路の入出力信号にノイズが発生するという問題を解決できる。

本発明の第１の実施形態による半導体装置のブロック図である。 図１の半導体装置におけるコマンドラッチ回路のブロック図である。 図１の半導体装置におけるＺＱ調整回路のブロック図である。 図１の半導体装置におけるドライバコード生成回路のブロック図である。 図１の半導体装置における主要信号の動作を示すタイミングチャートである。 本発明の第２の実施形態によるコマンドラッチ回路のブロック図である。

図１は、本発明の実施形態である半導体装置１００のブロック図である。
図１において、半導体装置１００は、制御回路１、コマンドラッチ回路２Ａ、ＺＱ調整回路３、ＤＱ回路４から構成される。
本実施形態において、半導体装置１００は、キャリブレーションコマンドが入力されると、ＺＱ端子に接続された外付け抵抗素子ＥＲと内蔵するレプリカバッファの間で、インピーダンス調整（ＺＱ調整）を行う。そして、ＤＱ回路４は、この調整結果（ＤＱドライバコード）を反映させて、出力バッファのドライバサイズ変更を行う。また、制御回路１は、リードコマンド（ＲＥＡＤコマンド）またはライトコマンド（ＷＲＩＴコマンド）が入力されると、入出力回路（ＤＱ回路４）が活性化されたことを示す信号（ＤＱイネーブル信号）を発生する。ＺＱ調整回路３は、入出力回路（ＤＱ回路４）の活性化期間中においては、ＤＱドライバコードをラッチ回路に保持し、活性化期間経過後に入出力回路に対して出力する。以下、この構成について詳細に説明する。

制御回路１は、半導体装置１００の外部からコマンド信号が入力され、入力されたコマンドに応じて、半導体装置１００に所望の動作を行わせる回路である。
コマンド入力は、図１において図示していないが、例えばＤＲＡＭの場合は、半導体装置１００の端子に入力されるＣＳＢ（Chip Select Bar）、ＲＡＳＢ（Row Address Strobe Bar）、ＣＡＳＢ（Column Address Strobe Bar）、ＷＥＢ（Write Enable Bar）といった信号の論理レベルの組み合わせにより決まる命令入力である。

コマンド入力には、図１においては図示していないメモリセルとＤＱ回路４の間で、メモリセルに記憶されたデータの読み出し書き込み動作を指示するリードコマンド（ＲＥＡＤコマンド）やライトコマンド（ＷＲＩＴコマンド）などがある。
制御回路１は、リードコマンド（ＲＥＡＤコマンド）またはライトコマンド（ＷＲＩＴコマンド）が入力されると、ＤＱイネーブル信号をＺＱ調整回路３に対して出力する。
また、キャリブレーションコマンドも、コマンド入力により半導体装置１００へ入力される。制御回路１は、キャリブレーションコマンドが入力されると、ＺＱコマンドをコマンドラッチ回路２Ａに対して出力する。

コマンドラッチ回路２Ａは、制御回路１から入力されるＺＱコマンドの論理レベルに応じて、ＺＱＥｎａｂｌｅ信号とＺＱＣＬＫを発生させ、ＺＱ調整回路３に対して出力する回路である。

ＺＱ調整回路３は、ＺＱＥｎａｂｌｅ信号が入力されると、入力されるＺＱＣＬＫに同期して、ＺＱ端子に接続された外部抵抗素子と内蔵するレプリカバッファの間でインピーダンス調整（ＺＱ調整）を行い、この調整結果をＤＱＰＵドライバコード、ＤＱＰＤドライバコードとしてＤＱ回路４に対して出力し、ＤＱ回路４の出力インピーダンス調整を行う回路である。
なお、ＺＱ調整回路３は、詳細は後述するが、ＤＱイネーブル信号が入力されている間は、ＤＱドライバコード（ＤＱＰＵドライバコード、ＤＱＰＤドライバコード）を、ＤＱ回路４に対して出力しない。
また、ＺＱ調整回路３は、内蔵するカウンタ回路３８がＺＱＣＬＫのクロック数を所定数カウントするとＺＱエンド信号を、ＺＱ調整終了を受けてＣＡＬストップ信号を、それぞれコマンドラッチ回路２Ａに対して出力する。

ＤＱ回路４は、図１においては図示していないメモリセルと入出力ピンの間でデータを入出力する回路である。
ＤＱ回路４は、ＺＱ調整回路３から入力されるＤＱＰＵドライバコード、ＤＱＰＤドライバコードにより、後述するように出力バッファのドライバサイズを変更し、出力インピーダンスを調整する。そして、ＤＱ回路４は、リードコマンド（ＲＥＡＤコマンド）に応答した動作において、出力インピーダンスが調整された状態で、メモリセルのデータを入出力ピンへ出力する。また、ＤＱ回路４は、ライトコマンド（ＷＲＩＴコマンド）の応じた動作において、図示しない入力回路を介して、半導体装置外部からのデータをメモリセルに対して出力する。

図２は、図１の半導体装置１００におけるコマンドラッチ回路２Ａのブロック図である。図２において、コマンドラッチ回路２Ａは、インバータ回路２１、インバータ回路２２、ＮＡＮＤ回路２３、ＮＡＮＤ回路２４及びＯＳＣ回路２５回路から構成される。
インバータ回路２１は、ＺＱコマンドが入力され、その論理反転信号／Ｓ（Set Bar）を出力する回路である。
また、インバータ回路２２は、ＺＱエンド信号またはＣＡＬストップ信号が入力され、その論理反転信号／Ｒ（Reset Bar）を出力する回路である。

なお、インバータ回路２２に、ＺＱエンド信号またはＣＡＬエンド信号のいずれが入力されるかは、図２においては図示していない、例えばモードセレクト回路で生成されるテストモード信号により決定される。モードセレクト回路とは、半導体装置１００の外部からモードセレクト信号が入力され、テストモード信号を発生する回路である。ノードセレクト回路は、例えば、ＤＲＡＭであれば、上述のコマンド入力の論理レベルと、図１においては図示していない外部アドレス端子から入力されるアドレス入力の論理レベルの組み合わせにより、テストモード信号を発生する回路である。

ＮＡＮＤ回路２３は、／Ｓ及びＮＡＮＤ回路２４の出力が入力され、ＺＱＥｎａｂｌｅ信号を出力する否定論理積回路である。
また、ＮＡＮＤ回路２４は、ＺＱＥｎａｂｌｅ信号及び／Ｒが入力される否定論理積回路であり、出力端子はＮＡＮＤ回路２３の入力へと接続される。

ＮＡＮＤ回路２３及びＮＡＮＤ回路２４により、ＲＳフリップフロップ（Reset Set Flip Flop）を構成する。
すなわち、図２における／Ｓ入力の論理レベルを１から０へと遷移させると、出力であるＺＱＥｎａｂｌｅ信号の論理レベルが０から１へと遷移する。
一方、ＺＱＥｎａｂｌｅ信号の論理レベルが１の状態で，／Ｒ入力の論理レベルを１から０へと遷移させると、出力であるＺＱＥｎａｂｌｅ信号の論理レベルが１から０へと遷移する。

ＯＳＣ回路２５（Oscillator回路）としては、例えば、リングオシレータ回路が適用される。
リングオシレータ回路は、奇数個のインバータ回路から構成され、各インバータの出力端子が鎖状に別のインバータへの入力端子へ入力され、最終段のインバータの出力端子が初段のインバータの入力端子と接続され、全体としてリング構造になっている回路である。
ここで、各インバータ回路は有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。リングオシレータ回路は、このプロセスが繰り返されることで発振する回路である。

以上より、図２に示すコマンドラッチ回路２Ａは、ＺＱコマンドが入力されるとＺＱＥｎａｂｌｅ信号を出力し、ＺＱエンド信号またはＣＡＬストップ信号が入力されるとＺＱＥｎａｂｌｅ信号の出力を停止する。
オシレータ回路は、ＺＱＥｎａｂｌｅ信号が入力されると発振し、ＺＱＣＬＫを周期的に生成しＺＱ調整回路３に対して出力する。

図３は、図１の半導体装置１００におけるＺＱ調整回路３のブロック図である。
図３において、ＺＱ調整回路はＺＱ制御回路３１、ドライバコード生成回路３２、Ｖｒｅｆジェネレータ３３、ＺＱレベルコンパレータ３４、ＰＵレプリカ３５，３６、ＰＤレプリカ３７から構成され、ＺＱ端子に接続された外付け抵抗素子ＥＲと内蔵するレプリカバッファの間でインピーダンス調整（ＺＱ調整）を行い、この調整結果を、入出力回路（ＤＱ回路）活性化経過後、ＤＱドライバコード（ＤＱＰＵドライバコード、ＤＱＰＤドライバコード）として、ＤＱ回路４に対して出力する。ＤＱ回路４は、ＤＱドライバコードにより出力バッファのインピーダンス調整を行う。

ＺＱ制御回路３１は、ＺＱＥｎａｂｌｅ信号が入力されると、Ｖｒｅｆジェネレータ３３に対してＶｒｅｆイネーブルを、ＺＱレベルコンパレータ３４に対してコンパレータイネーブルを、ＰＵレプリカ３５，３６に対してＰＵドライバイネーブルを、ＰＤレプリカ３７に対してＰＤドライバイネーブルを、それぞれ出力する回路である。そして、ＺＱパッドに接続された外付け抵抗素子ＥＲの抵抗値と、各レプリカのオン抵抗値を近づける調整（ＺＱ調整）を開始するよう制御する。
また、ＺＱ制御回路３１は、カウンタ回路３８を備えており、ＺＱＣＬＫのクロック数を計数し、カウンタにセットされた所定のカウント数に達すると、ＺＱエンド信号をコマンドラッチ回路２Ａに対して出力する。ここで、セットされたカウンタ数は、後述のドライバコード生成回路３２がレプリカ回路に対して出力するＺＱドライバコードの変更回数により定められる数である。例えば、レプリカバッファが、インピーダンス調整において５つのトランジスタでオン／オフ制御される場合は、カウント数は２の５乗である３２が設定され、カウンタ回路は、ＺＱＣＬＫのクロック数が３２に達すると、ＺＱエンド信号をコマンドラッチ回路２Ａに対して出力する。

ドライバコード生成回路３２は、ＺＱＣＬＫの入力に応じて、例えば時系列に入力されるＺＱＣＬＫの立上りエッジに同期して、ＰＵレプリカ３５，３６及びＰＤレプリカ３７に対して、ＺＱＰＵドライバコード、ＺＱＰＤドライバコードを出力し、レプリカ回路の出力インピーダンスを変更させる回路である。
また、ドライバコード生成回路３２は、ＰＵレプリカ３６及びＰＤレプリカ３７のインピーダンス調整が終了すると、すなわち、ＺＱレベルコンパレータ３４からＰＵヒット及びＰＤヒットの両信号が入力されると、コマンドラッチ回路２Ａに対してＺＱ調整終了信号であるＣＡＬストップ信号を出力する。また、入力されるＤＱイネーブル信号の論理レベルに応じて、ＤＱ回路４に対してＤＱＰＵドライバコード及びＤＱＰＤドライバコードを出力する。

Ｖｒｅｆジェネレータ３３は、ＺＱ制御回路３１からＶｒｅｆイネーブルが入力されると、基準電圧ＶｒｅｆをＺＱレベルコンパレータ３４に対して出力する回路である。
ここで、基準電圧Ｖｒｅｆの電位は，例えばＰＵレプリカ３５，３６が接続される電源ＶＤＤＱ端子の電位と、ＰＤレプリカ３７が接続される接地電位との中間の電圧である。

ＺＱレベルコンパレータ３４は、上述の基準電圧Ｖｒｅｆが入力され、この電位とＺＱパッドの電位またはＰＤ調整接点の電位を比較する回路である。
また、基準電圧Ｖｒｅｆの電位とＰＤ調整接点の電位が近くなると、ドライバコード生成回路３２に対してＰＵヒット及びＰＤヒットの両信号を順番に出力する。

ＰＵレプリカ３５は、電源電圧ＶＤＤＱに対して並列接続された６つのＰチャネル型ＭＯＳトランジスタ１１１〜１１６と、一端がこれらトランジスタのドレインに接続された抵抗素子１１９から構成されている。
これらは、ＤＱ回路４における出力バッファを構成するプルアップ回路と同一の構成をしている。
なお、抵抗素子１１９の他端は、キャリブレーション端子であるＺＱパッドに接続されている。
なお、ＰＵレプリカ３５を構成するＰチャネル型ＭＯＳトランジスタの数を６としたが、この数に限定されるものではなく、いくつであってもよい。

Ｐチャネル型ＭＯＳトランジスタ１１１〜１１５のゲート端子には、ドライバコード生成回路３２よりＺＱＰＵドライバコードが、Ｐチャネル型ＭＯＳトランジスタ１１６のゲート端子には、ＺＱ制御回路３１よりＰＵドライバイネーブルが入力される。なお、ＺＱＰＵドライバコードは５つの信号を纏めて表記しており、Ｐチャネル型ＭＯＳトランジスタ１１１〜１１５は、これらの信号により、個別にオン／オフ制御される。

インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、例えば、Ｐチャネル型ＭＯＳトランジスタ１１６のＷ／Ｌ比を「１」とした場合、Ｐチャネル型ＭＯＳトランジスタ１１１〜１１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」、「３２」と設定できる。

従って、ＺＱＰＵドライバコードによってオンさせるＰチャネル型ＭＯＳトランジスタ１１１〜１１５を適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗と抵抗素子１１９からなるＰＵレプリカ３５のオン抵抗値をＺＱパッドに接続された外付け抵抗素子ＥＲの抵抗値に近づけることができる。
すなわち、抵抗素子１１９の抵抗値が、例えば１２０Ωに設計されており、外付け抵抗素子ＥＲの抵抗値の抵抗値が２４０Ωであるとする。この場合、Ｐチャネル型ＭＯＳトランジスタ１１１〜１１６からなる並列回路はオン状態において、オン抵抗が１２０Ωとなるように、ＺＱＰＵドライバコードの論理レベルが決定される。

ＰＵレプリカ３６についても、抵抗素子１２９の他端がＰＤ調整接点に接続されている他は、ＰＵレプリカ３５と同一の回路構成を有している。
Ｐチャネル型ＭＯＳトランジスタ１２１〜１２６のＬおよびＷは、それぞれＰチャネル型ＭＯＳトランジスタ１１１〜１１６トランジスタのＬおよびＷと同一である。また、抵抗素子１２９の抵抗値は、抵抗素子１１９の抵抗値と同一である。

ＰＵレプリカ３６に含まれる６つのＰチャネル型ＭＯＳトランジスタ１２１〜１２６のゲート端子には、ＰＵレプリカ３５と同じく、ＺＱＰＵドライバコードとＰＵドライバイネーブルが入力される。
従って、ＰＵレプリカ３６は、ＰＵレプリカ３５のインピーダンス調整結果がそのまま反映され、ＰＤレプリカ３７のインピーダンス調整に利用される。

ＰＤレプリカ３７は、接地電圧ＧＮＤに対して並列接続された６つのＮチャネル型ＭＯＳトランジスタ１３１〜１３６と、一端がこれらトランジスタのドレインに接続された抵抗素子１３９から構成されている。なお、抵抗素子１３９の他端は、ＰＤ調整接点に接続されている。
これらは、ＤＱ回路４における出力バッファを構成するプルダウン回路と同一の構成をしている。

Ｎチャネル型ＭＯＳトランジスタ１３１〜１３５のゲート端子には、ドライバコード生成回路３２よりＺＱＰＤドライバコードが、Ｎチャネル型ＭＯＳトランジスタ１３６のゲート端子には、ＺＱ制御回路３１よりＰＤドライバイネーブルが入力される。なお、ＺＱＰＤドライバコードは５つの信号を纏めて表記しており、Ｎチャネル型ＭＯＳトランジスタ１３１〜１３５は、これらの信号により、個別にオン／オフ制御される。

従って、ＺＱＰＤドライバコードによってオンさせるＮチャネル型ＭＯＳトランジスタ１３１〜１３５を適宜選択することによって、ＰＤレプリカ３７のオン抵抗値とＰＵレプリカ３６のオン抵抗値を近づけることができる。
また、ＰＵレプリカ３６のオン抵抗は、ＰＵレプリカ３５のオン抵抗と近いことから、ＰＤレプリカ３７のオン抵抗値を外付け抵抗素子ＥＲの抵抗値と近づけることができる。

以上より、図３に示すＺＱ調整回路３においては、ＺＱ制御回路３１がＺＱＥｎａｂｌｅ信号の論理レベルが０から１へ遷移することでＺＱ調整を開始させる。
具体的には、ＺＱ制御回路３１は、ＶｒｅｆイネーブルをＶｒｅｆジェネレータ３３へ出力する。また、ＺＱ制御回路３１は、コンパレータイネーブルをＺＱレベルコンパレータ３４へ出力する。

ＺＱレベルコンパレータ３４は、基準電圧Ｖｒｅｆの電位とＺＱパッドの電位の電位比較を行い、ＰＵレプリカ３５に入力されるＺＱＰＵドライバコードの論理レベルを決定し、ＰＵヒットをドライバコード生成回路３２へ出力する。
また、ＺＱレベルコンパレータ３４は、基準電圧Ｖｒｅｆの電位とＰＤ調整接点の電位の電位比較を行い、ＰＤレプリカ３７に入力されるＺＱＰＤドライバコードの論理レベルを決定し、ＰＤヒットをドライバコード生成回路３２へ出力する。

ＺＱ制御回路３１は、カウンタ回路を備えておりＺＱＣＬＫをカウントし、所定数カウントするとＺＱエンド信号をコマンドラッチ回路２Ａに対して出力する。

ドライバコード生成回路３２は、ＰＵヒットが入力されるまでの期間において、ＺＱＣＬＫに応じてＰＵドライバコードを更新する。また、ＰＤヒットが入力されるまでの期間において、ＺＱＣＬＫに応じてＰＤドライバコードを更新する。
また、ドライバコード生成回路３２は、調整が終了すると（ＰＵヒット及びＰＤヒットの双方が入力されと）、ＣＡＬストップ信号をコマンドラッチ回路２Ａに対して出力する。また、入力されるＤＱイネーブル信号の論理レベルに応じて、ＤＱＰＵドライバコード、ＤＱＰＤドライバコードをＤＱ回路４に対して出力する。

図４（ａ）は、図３におけるドライバコード生成回路３２のブロック図である。図４（ａ）において、ドライバコード生成回路３２はコード更新回路４１、ラッチ回路４２、ラッチ回路４３、ＮＡＮＤ回路４４、インバータ回路４５から構成される。
コード更新回路４１は、上述のＺＱＰＵドライバコード、すなわちＰチャネル型ＭＯＳトランジスタ１１１〜１２５のゲート端子へ入力される５つの信号の論理レベル、すなわち５ビット分の論理レベルを変更させる回路である。

また、上述のＺＱＰＤドライバコード、すなわちＮチャネル型ＭＯＳトランジスタ１３１〜１３５のゲート端子へ入力される５つの信号の論理レベル、すなわち５ビット分の論理レベルも変更させる。図４においては、上述のＺＱＰＵドライバコードおよびＺＱＰＤドライバコードをまとめてＺＱドライバコードとして示している。
また、コード更新回路４１は、ＺＱレベルコンパレータ３４からＰＵヒット及びＰＤヒットの両信号が入力されると、ラッチ回路４２に対して、ＤＱドライバコードａ１を出力する。

ＮＡＮＤ回路４４は、ＰＵヒット、ＰＤヒットの論理レベルがいずれも１になるとインバータ回路４５へ、論理レベルが１の信号を出力する否定論理積回路である。
また、インバータ回路４５は、ＮＡＮＤ回路４４の出力の論理レベルを反転させる論理反転回路である。すなわち、ＮＡＮＤ回路４４およびインバータ回路４５は、ＺＱレベルコンパレータ３４からＰＵヒット及びＰＤヒットの両信号が入力されると、論理レベルが１となるＣＡＬストップ信号を、コマンドラッチ回路２Ａおよびラッチ回路４２に対して出力する。

ラッチ回路４２は、ＤＱドライバコードａ１をラッチし、ＣＡＬストップ信号の論理レベルが１となると、ラッチ回路４３に対して、ＤＱドライバコードａ２を出力する回路である。

ラッチ回路４３は、ＤＱドライバコードａ２をラッチする回路である。また、ＤＱイネーブル信号の論理レベルが１の間は、ＤＱドライバコードａ１をラッチしており、ＤＱイネーブル信号の論理レベルが０になると、ＤＱドライバコードをＤＱ回路４に対して出力する。
なお、ＤＱドライバコード、ＤＱドライバコードａ２、ＤＱドライバコードａ１は、ＺＱドライバコードの論理レベルと同一であり、ＺＱ調整回路３のレプリカ回路のインピーダンス調整結果を反映した１０ビット分のデータである。

図１に戻って、半導体装置１００の動作について図５（ｂ）を用いて説明する。図５（ｂ）は、図１の半導体装置１００における主要信号の動作を示すタイミングチャートであり、主要信号の論理レベルが時間の経過により０と１の間で遷移する様子を示している。なお、図５（ｂ）において、ＺＱドライバコードは、ＺＱ調整回路３において、上述のコード更新回路４１または４６がレプリカ回路に対して出力する１０ビット分のデータであり、図中「ＩＮＶＡＬＩＤ ＣＯＤＥ」は、レプリカ回路のインピーダンス調整中のデータであり、「ＶＡＬＩＤ ＣＯＤＥ」が生成後、すなわちＰＵヒット、ＰＤヒット出力後のデータを示している。

制御回路１が外部からのコマンド信号に応じて、ＺＱコマンドの論理レベルを０から１へと遷移させ、コマンドラッチ回路２Ａは、インバータ回路２１によりＮＡＮＤ回路２３の／Ｓ入力の論理レベルが１から０へと遷移することで、ＺＱＥｎａｂｌｅ信号の論理レベルを０から１へと遷移させる。
これにより、ＯＳＣ回路２５は発振を開始し、図５（ｂ）に示すように、ＺＱＣＬＫを周期的に発生させる。
なお、図５において、ＺＱコマンド、ＺＱＥｎａｂｌｅ信号の遷移については省略している。

ＺＱ調整回路３においては、ＺＱ制御回路３１が、内蔵するカウンタ回路３８によりＺＱＣＬＫのカウント数をカウントし始める。また、ＺＱ制御回路３１は、ＺＱＥｎａｂｌｅ信号の論理レベルの遷移を受けて、Ｖｒｅｆジェネレータ３３およびＺＱレベルコンパレータ３４を活性化させる。併せて、ＰＵドライバイネーブルの論理レベルを０とし、ＰＵレプリカ３５のＰチャネル型ＭＯＳトランジスタ１１６をオンさせる。

ドライバコード生成回路３２は、ＺＱＣＬＫが入力されるたびに、ＺＱＰＵドライバコード、すなわちＰチャネル型ＭＯＳトランジスタ１１１〜１１５のゲート端子へ入力される５つの信号の論理レベル、すなわち５ビット分の論理レベルを変更させる。

ＺＱレベルコンパレータ３４は、ＺＱパッドの電位と基準電圧Ｖｒｅｆの電位（０．５×ＶＤＤＱ）の電位比較に基づいてＰＵヒット信号の論理レベルを定める。このヒットしたときの５ビット分のデータがＤＱＰＵドライバコードのデータとなる。

次に、ＺＱレベルコンパレータは、ＺＱＣＬＫが入力されるたびに、ＺＱＰＤドライバコード、すなわちＮチャネル型ＭＯＳトランジスタ１３１〜１３５のゲート端子へ入力される５つの信号の論理レベル、すなわち５ビット分の論理レベルを変更させる。

ＺＱレベルコンパレータ３４は、ＰＤ調整接点の電位と基準電圧Ｖｒｅｆの電位（０．５×ＶＤＤＱ）の電位比較に基づいてＰＤヒット信号の論理レベルを定める。このヒットしたときの５ビット分のデータがＤＱＰＤドライバコードのデータとなる。なお、ＰＵレプリカ３５のオン抵抗値とＰＵレプリカ３６のオン抵抗値は、ほぼ近いので、ヒットしたときのＰＤレプリカ３７のオン抵抗値は、外付け抵抗素子ＥＲの抵抗値にほぼ近くなる。

上述のインピーダンス調整中に、すなわち、ＺＱドライバコードが図中「ＩＮＶＡＬＩＤ ＣＯＤＥ」の期間において、制御回路１は、例えばリードコマンド（ＲＥＡＤコマンド）の入力に応じて、ＤＱイネーブル信号の論理レベルを０から１へと遷移させる。また、ＤＱ回路４は、メモリセルに記憶されたデータを、ＤＱ信号として半導体装置１００の外部へ出力する。

一方、ドライバコード生成回路３２を図４（ａ）の構成とする場合、コード更新回路４１は、ＰＵヒット、ＰＤヒットの両信号が入力されると、ラッチ回路４２に対して、レプリカ回路のインピーダンス調整結果であるＺＱドライバコードをＤＱドライバコードａ１として出力する。また、ラッチ回路４２は、ＤＱドライバコードａ１をラッチし、ＣＡＬストップ信号の論理レベルが１となると、ラッチ回路４３に対してＤＱドライバコードａ２を出力する。ラッチ回路４３は、ＤＱドライバコードａ２をラッチする。

なお、図５（ｂ）において、ドライバコード生成回路３２は、ＺＱＣＬＫの８カウント目に応じて、ＣＡＬストップ信号を出力しているが、この数字に限られるものではなく、ＣＡＬストップ信号は上述の通り、レプリカ回路のインピーダンス調整が終了しＰＵヒット、ＰＤヒットの両信号の論理レベルが１になることで発生する。

コマンドラッチ回路２Ａにおいては、ＣＡＬストップ信号の論理レベルが１へ遷移することで、ＮＡＮＤ回路２４の／Ｒ入力の論理レベルが１から０へ遷移し、ＮＡＮＤ回路２４はその出力信号の論理レベルを１へと遷移させる。一方、ＺＱコマンドの論理レベルは０となっているので、ＮＡＮＤ回路２３の他方の入力である／Ｓ入力の論理レベルは１である。
これによりＮＡＮＤ回路２３は、入力される２入力信号の論理レベルがいずれも１となるので、ＺＱＥｎａｂｌｅ信号の論理レベルを１から０へと遷移させる。
ＯＳＣ回路２５は、ＺＱＥｎａｂｌｅ信号の論理レベルが０へと遷移したことにより、発振を停止し、ＺＱＣＬＫの出力も停止する。

一方、ドライバコード生成回路３２においては、ＤＱイネーブル信号の論理レベルが１の間は、ラッチ回路４３はＤＱドライバコードを出力せず、ラッチしている。
ＤＱ回路４がＤＱ信号の論理レベルを所定期間維持すると、制御回路１はＤＱイネーブル信号の論理レベルを１から０へと遷移させる。これにより、ラッチ回路４３は、ラッチしていたＤＱドライバコードａ２をＤＱドライバコードとしてＤＱ回路４に対して出力し、ＤＱ回路４の出力バッファを構成するドライバサイズが更新される。なお、更新の際、出力バッファの出力はハイインピーダンス状態になっている。

このように、本実施形態による半導体装置（半導体装置１００）は、入出力回路（ＤＱ回路４）を構成する出力バッファのインピーダンス調整を行うドライバコード（ＤＱドライバコード）を生成し、入出力回路（ＤＱ回路４）に対して出力するインピーダンス調整回路（ＺＱ調整回路３）を備える半導体装置（半導体装置１００）であって、外部からの読み出しまたは書き込みコマンド入力に応じて入出力回路（ＤＱ回路４）が活性化する期間中は、出力バッファのインピーダンス調整は禁止されることを特徴とする半導体装置（半導体装置１００）である。

これにより、制御回路１は、外部からの読み出しまたは書き込みコマンド入力に応じて第１の論理レベルから第２の論理レベルへ遷移し、読み出しまたは書き込み動作終了に応じて第２の論理レベルから第１の論理レベルへ遷移する出力バッファ活性化を示す信号（ＤＱイネーブル信号）を発生する。また、出力バッファ活性化を示す信号（ＤＱイネーブル信号）の論理レベルが第２の論理レベルにある間は、ＺＱ調整回路３のドライバコード生成回路３２は、出力バッファへのドライバコード（ＤＱドライバコード）をラッチし、ＤＱイネーブル信号の論理レベルが第２の論理レベルになった後、ドライバコードをＤＱ回路４へ出力し、出力バッファのバッファサイズを変更させる。

ここで、ドライバコードをラッチしない場合においては、ドライバコード生成回路３２は、図５（ａ）に示すように、ＣＡＬストップ信号の論理レベルが第２の電位に遷移することに同期して、ドライバコードをＤＱ回路４に対して出力し、出力バッファのバッファサイズが更新されるので、ＤＱ信号にノイズが発生する。
従って、ドライバコード生成回路３２が、出力バッファへのドライバコードをラッチし、ＤＱイネーブル信号の論理レベルが第２の論理レベルになってからドライバコードをＤＱ回路４へ出力することで、インピーダンス調整期間中に、リードコマンド（ＲＥＡＤコマンド）やライトコマンド（ＷＲＩＴコマンド）が入力されても、ＤＱ回路４の入出力であるＤＱ信号にノイズが発生するという問題を解決できる。
また、ＺＱ端子を用いたインピーダンス調整期間を特別に設けなくても、例えばリフレッシュ動作等の動作のバックグラウンドで、インピーダンス調整を行うこともできる。例えば、半導体装置がリフレッシュ動作から読み出し動作に移行し、出力バッファが活性化しても、活性化期間中は出力バッファのドライバコード更新は禁止され、ＤＱ信号にノイズが発生することを防止できる。

なお、上述の説明においては、コマンドラッチ回路２Ａに、ＣＡＬストップ信号が入力される場合を説明したが、ＺＱエンド信号が入力される場合においても同様の効果を奏する。ＺＱエンド信号が入力される場合においては、カウンタ回路３８がＺＱＣＬＫを所定数カウントした後において、インピーダンス調整は終了する。
また、上述の第１の実施形態におけるコマンドラッチ回路２Ａを、図６に示すコマンドラッチ回路２Ｂとしてもよい。次に、コマンドラッチ回路２Ｂについて説明する。
図６において、図２における部分と同一の部分については同一の符号を付し、同一部分については説明を適宜省略する。

コマンドラッチ回路２Ｂは、インバータ回路２１、インバータ回路２２、ＮＡＮＤ回路２３、ＮＡＮＤ回路２４及びＡＮＤ回路２６から構成される。
コマンドラッチ回路２Ｂは、ＺＱコマンドが入力されるとＺＱＥｎａｂｌｅ信号を出力し、ＺＱエンド信号またはＣＡＬストップ信号が入力されるとＺＱＥｎａｂｌｅ信号の出力を停止する点は、上述の第１の実施形態と同じである。

ＡＮＤ回路２６は、ＺＱＥｎａｂｌｅ信号及び外部ＣＬＫが入力される論理積回路であり、ＺＱＣＬＫをＺＱ調整回路３に対して出力する回路である。
ＡＮＤ回路２６は、ＺＱＥｎａｂｌｅ信号の論理レベルが１の間、外部ＣＬＫの論理レベルが０と１の間で遷移するのに応じて、ＺＱＣＬＫの論理レベルを０と１の間で遷移させる。
すなわち、コマンドラッチ回路２Ｂは、外部ＣＬＫと同じ周期でＺＱＣＬＫを発生させ、ＺＱ調整回路３へ出力する。なお、外部ＣＬＫは、図７において図示していないが、半導体装置１００が備えた端子、例えばＤＲＡＭのＣＬＫ端子に入力される信号である。

ＺＱ調整回路３は、第１の実施形態において説明したように、ＺＱＥｎａｂｌｅ信号が入力されると、入力されるＺＱＣＬＫに同期して、ＺＱ端子に接続された外部抵抗素子と内蔵するレプリカバッファの間でインピーダンス調整（ＺＱ調整）を行う。
ドライバコード生成回路３２は、ＺＱＣＬＫの１周期の間に、５ビット分のＺＱＰＵドライバコードをＰＵレプリカ３５に対して出力する。そして、５ビットのデータを変化させながら、ＺＱレベルコンパレータ３４からＰＵヒット信号が入力されるまで、これを繰り返す。

続いて、５ビット分のＺＱＰＤドライバコードをＰＤレプリカ３７に対して出力する。そして、５ビットのデータを変化させながら、ＺＱレベルコンパレータ３４からＰＤヒット信号が入力されるまで、これを繰り返す。
ドライバコード生成回路３２は、ＰＵヒット、ＰＤヒットの両信号が入力されると、ＺＱ調整終了を示すＣＡＬストップ信号を出力する。また、ドライバコード生成回路３２は、ＤＱイネーブル信号の論理レベルが０に遷移すると、ＤＱ調整結果であるドライバコード、すなわちＤＱＰＵドライバコード、ＤＱＰＤドライバコードをＤＱ回路４に対して出力する。

コマンドラッチ回路２Ａにおいては、ＣＡＬストップ信号の論理レベルが１へ遷移することで、ＮＡＮＤ回路２４の／Ｒ入力の論理レベルが１から０へ遷移し、ＮＡＮＤ回路２４はその出力信号の論理レベルを１へと遷移させる。一方、ＺＱコマンドの論理レベルは０となっているので、ＮＡＮＤ回路２３の他方の入力である／Ｓ入力の論理レベルは１である。
これによりＮＡＮＤ回路２３は、入力される２入力信号の論理レベルがいずれも１となるので、ＺＱＥｎａｂｌｅ信号の論理レベルを１から０へと遷移させる。
ＡＮＤ回路２６は、ＺＱＥｎａｂｌｅ信号の論理レベルが０へと遷移したことにより、ＺＱＣＬＫの出力を停止する。

なお、上述の説明においては、コマンドラッチ回路２Ｂに、ＣＡＬストップ信号が入力される場合を説明したが、ＺＱエンド信号が入力される場合においても、キャリブレーションが終了するまで、ＺＱＥｎａｂｌｅ信号の論理レベルは１となる。
また、いずれの場合においても、１回あたり調整時間は外部ＣＬＫに同期しているので、外部ＣＬＫの周期を変化させることで、キャリブレーション期間は変化する。

次に、本発明の第２の実施形態について説明する。
本実施形態では、ドライバコード生成回路３２を、図４（ｂ）のブロック図に示す構成とした場合について説明する。
図４（ｂ）において、ドライバコード生成回路３２はコード更新回路４６、ラッチ回路４７、インバータ回路４８、ＮＡＮＤ回路４９、インバータ回路５０から構成される。
コード更新回路４１は、上述のコード更新回路４１と同一の構成でよく、ＺＱＰＵドライバコードおよびＺＱＰＤドライバコードの計１０ビット分のデータであるＺＱドライバコードをＺＱ調整回路３のレプリカ回路へ出力し、ＰＵヒット及びＰＤヒットの両信号が入力されると、ラッチ回路４７に対して、ＤＱドライバコードｂ１を出力する。

インバータ回路４８は、ＤＱイネーブル信号の論理レベルを反転させる論理反転回路である。また、ＮＡＮＤ回路４９は、３入力の否定論理積回路であり、ＰＵヒット、ＰＤヒットの論理レベルがいずれも１になり、かつ、ＤＱイネーブルの論理レベルが０になると、インバータ回路５０へ、論理レベルが０の信号を出力する。
また、インバータ回路５０は、ＮＡＮＤ回路４９の出力の論理レベルを反転させる論理反転回路である。すなわち、インバータ回路４８、ＮＡＮＤ回路４９およびインバータ回路５０は、ＺＱレベルコンパレータ３４からＰＵヒット及びＰＤヒットの両信号が入力され、かつ、ＤＱイネーブルの論理レベルが０となると、論理レベルが１となるＣＡＬストップ信号を、コマンドラッチ回路２Ａおよびラッチ回路４７に対して出力する。

ラッチ回路４７は、ＤＱドライバコードｂ１をラッチする回路である。また、ＤＱイネーブル信号の論理レベルが１の間は、ＤＱドライバコードｂ１をラッチしており、ＤＱイネーブル信号の論理レベルが０になると、ＤＱドライバコードをＤＱ回路４に対して出力する。
なお、ＤＱドライバコード、ＤＱドライバコードｂ１は、ＺＱドライバコードの論理レベルと同一であり、ＺＱ調整回路３のレプリカ回路のインピーダンス調整結果を反映した１０ビット分のデータである。

本構成の場合、ＣＡＬストップ信号が発生する時刻は、ＤＱイネーブル信号の論理レベルが０になる時刻以降となる。すなわち、図４（ａ）におけるドライバコード生成回路３２においては、ＤＱイネーブルの論理レベルが０になるのに先立って、ＣＡＬストップ信号が発生したが、図４（ｂ）におけるドライバコード生成回路３２においては、ＤＱイネーブルの論理レベルが０になるのを受けて、ラッチ回路４７はＤＱドライバコードをＤＱ回路４に対して出力する。

このように、本実施形態による半導体装置（半導体装置１００）は、入出力回路（ＤＱ回路４）を構成する出力バッファのインピーダンス調整を行うドライバコード（ＤＱドライバコード）を生成し、入出力回路（ＤＱ回路４）に対して出力するインピーダンス調整回路（ＺＱ調整回路３）を備える半導体装置（半導体装置１００）であって、外部からの読み出しまたは書き込みコマンド入力に応じて入出力回路（ＤＱ回路４）が活性化する期間中は、出力バッファのインピーダンス調整は禁止されることを特徴とする半導体装置（半導体装置１００）である。

また、インピーダンス調整回路（ＺＱ調整回路３）は、ドライバコード（ＤＱドライバコード）を入出力回路（ＤＱ回路４）へ出力する際に、入出力回路（ＤＱ回路４）が活性化状態にあるときはドライバコード（ＤＱドライバコード）を保持し、入出力回路（ＤＱ回路４）が非活性化状態になった後にドライバコード（ＤＱドライバコード）を入出力回路（ＤＱ回路４）へ出力することを特徴とする。

また、インピーダンス調整回路（ＺＱ調整回路３）は、信号発生回路（コマンドラッチ回路２Ａ）から出力されるインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）が第１の論理レベルから第２の論理レベルへと遷移したことに応じてインピーダンス調整を開始する制御回路（ＺＱ制御回路３１）と、信号発生回路（コマンドラッチ回路２Ａ）から出力されるクロック（ＺＱＣＬＫ）に応じて、出力バッファのドライバコード（ＤＱドライバコード）を生成するドライバコード生成回路（ドライバコード生成回路３２）と、出力バッファを構成する複数のトランジスタと同一のトランジスタ群から構成されるレプリカバッファ（ＰＵレプリカ３５、ＰＵレプリカ３６及びＰＤレプリカ３７）と、を有し、ドライバコード生成回路（ドライバコード生成回路３２）は、レプリカバッファ（ＰＵレプリカ３５、ＰＵレプリカ３６及びＰＤレプリカ３７）のインピーダンス値を変化させ、所定のインピーダンスに近づくと、レプリカバッファ（ＰＵレプリカ３５、ＰＵレプリカ３６及びＰＤレプリカ３７）を構成するトランジスタ群のオン／オフ情報に基づきドライバコード（ＤＱドライバコード）を生成し、入出力回路（ＤＱ回路４）が非活性化状態になった後に、ドライバコード生成終了信号（ＣＡＬストップ信号）を発生するとともに、出力バッファに対してドライバコード（ＤＱドライバコード）を出力することを特徴とする。

また、制御回路（ＺＱ制御回路３１）は、内蔵するカウンタ（カウンタ回路３８）がクロックをカウントし、カウント数が予め設定したカウント数に達すると、ドライバコード生成終了信号（ＺＱエンド信号）を発生することを特徴とする。

また、信号発生回路（コマンドラッチ回路２Ａ）は、インピーダンス調整回路（ＺＱ調整回路３）のインピーダンス調整開始及び終了を示すインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）を発生する回路であって、外部からのキャリブレーションコマンドに応じてインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）を第１の論理レベルから第２の論理レベルへと遷移させ、インピーダンス調整回路（ＺＱ調整回路３）から出力されるドライバコード生成終了信号（ＣＡＬストップ信号）に応じてインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）を第２の論理レベルから第１の論理レベルへと遷移させることを特徴とする。

また、信号発生回路（コマンドラッチ回路２Ａ）は、オシレータ回路（ＯＳＣ回路２５）を有し、オシレータ回路（ＯＳＣ回路２５）はインピーダンス調整開始終了信号（ＺＱＥｎａｂｌｅ信号）が第１の論理レベルから第２の論理レベルへと遷移することに応じて発振を開始し、クロック（ＺＱＣＬＫ）を出力することを特徴とする。

これにより、ドライバコード生成回路３２において、ＤＱイネーブル信号が入力されるラッチ回路がドライバコードの１ビットに対して一ずつ不要となり、全体でＤＱドライバコードのビット数分のラッチ回路を減らすことができる。従って、上述の第１の実施形態における効果を維持しつつ、更にチップサイズを縮小できるという効果を奏する。
なお、上述の説明においては、コマンドラッチ回路２Ａに、ＣＡＬストップ信号が入力される場合を説明したが、上述の第１の実施形態と同じく、コマンドラッチ回路２Ａに入力される信号はＺＱエンド信号であってもよい。また、コマンドラッチ回路２Ａの構成を、コマンドラッチ回路２Ｂの構成としてもよい。

１００…半導体装置、１…制御回路、２Ａ，２Ｂ…コマンドラッチ回路、
３…ＺＱ調整回路、４…ＤＱ回路、
２１，２２，４５，４８、５０…インバータ回路、
２３，２４，４４，４９…ＮＡＮＤ回路、
２５…ＯＳＣ回路、
２６…ＡＮＤ回路、３１…ＺＱ制御回路、３２…ドライバコード生成回路、
３３…Ｖｒｅｆジェネレータ、３４…ＺＱレベルコンパレータ、
３５，３６…ＰＵレプリカ、３７…ＰＤレプリカ、３８…カウンタ回路、
１１１，１１６，１２１，１２６…Ｐチャネル型ＭＯＳトランジスタ、
１３１，１３６…Ｎチャネル型ＭＯＳトランジスタ、
１１９，１２９，１３９…抵抗素子、ＥＲ…外付け抵抗素子、
４１，４６…コード更新回路、４２，４３，４７…ラッチ回路

Claims (9)

1. 入出力回路を構成する出力バッファのインピーダンス調整を行うドライバコードを生成し、前記入出力回路に対して出力するインピーダンス調整回路を備える半導体装置であって、外部からの読み出しまたは書き込みコマンド入力に応じて前記入出力回路が活性化する期間中は、前記出力バッファのインピーダンス調整は禁止されることを特徴とする半導体装置。
2. 前記インピーダンス調整回路は、前記ドライバコードを前記入出力回路へ出力する際に前記入出力回路が活性化状態にあるときは前記ドライバコードを保持し、前記入出力回路が非活性化状態になった後に前記ドライバコードを前記入出力回路へ出力することを特徴とする請求項１記載の半導体装置。
3. 前記インピーダンス調整回路は、信号発生回路から出力されるインピーダンス調整開始終了信号が第１の論理レベル又は第２の論理レベルのいずれか一方から他方の論理レベルへと遷移したことに応じてインピーダンス調整を開始する制御回路と、前記信号発生回路から出力されるクロックに応じて、前記出力バッファのドライバコードを生成するドライバコード生成回路と、前記出力バッファを構成する複数のトランジスタと同一のトランジスタ群から構成されるレプリカバッファと、を有し、前記ドライバコード生成回路は、前記レプリカバッファのインピーダンス値を変化させ、所定のインピーダンスに近づくと、前記レプリカバッファを構成するトランジスタ群のオン／オフ情報に基づき前記ドライバコードを生成するとともに、ドライバコード生成終了信号を発生し、前記入出力回路が非活性化状態になった後に、前記出力バッファに対して前記ドライバコードを出力することを特徴とする請求項２記載の半導体装置。
4. 前記インピーダンス調整回路は、信号発生回路から出力されるインピーダンス調整開始終了信号が第１の論理レベル又は第２の論理レベルのいずれか一方から他方の論理レベルへと遷移したことに応じてインピーダンス調整を開始する制御回路と、前記信号発生回路から出力されるクロックに応じて、前記出力バッファのドライバコードを生成するドライバコード生成回路と、前記出力バッファを構成する複数のトランジスタと同一のトランジスタ群から構成されるレプリカバッファと、を有し、前記ドライバコード生成回路は、前記レプリカバッファのインピーダンス値を変化させ、所定のインピーダンスに近づくと、前記レプリカバッファを構成するトランジスタ群のオン／オフ情報に基づき前記ドライバコードを生成し、前記入出力回路が非活性化状態になった後に、ドライバコード生成終了信号を発生するとともに、前記出力バッファに対して前記ドライバコードを出力することを特徴とする請求項２記載の半導体装置。
5. 前記制御回路は、内蔵するカウンタが前記クロックをカウントし、カウント数が予め設定したカウント数に達すると、前記ドライバコード生成終了信号を発生することを特徴とする請求項３または４記載の半導体装置。
6. 前記信号発生回路は、前記インピーダンス調整回路のインピーダンス調整開始及び終了を示すインピーダンス調整開始終了信号を発生する回路であって、外部からのキャリブレーションコマンドに応じて前記インピーダンス調整開始終了信号を、第１の論理レベルから第２の論理レベルへと遷移させ、前記インピーダンス調整回路から出力される前記ドライバコード生成終了信号に応じて前記インピーダンス調整開始終了信号を第２の論理レベルから第１の論理レベルへと遷移させることを特徴とする請求項３乃至５記載の半導体装置。
7. 前記信号発生回路はオシレータ回路を有し、前記オシレータ回路は前記インピーダンス調整開始終了信号が第１の論理レベルから第２の論理レベルへと遷移することに応じて発振を開始し、前記クロックを出力する請求項６記載の半導体装置。
8. 前記信号発生回路は、前記インピーダンス調整開始終了信号が第１の論理レベルから第２の論理レベルへと遷移した以降において、半導体装置外部から周期的に入力される信号に同期して前記クロックを出力する請求項６記載の半導体装置。
9. 外部から入力されるコマンド信号に応じて、ＺＱ開始信号及びＤＱイネーブル信号を出力する制御回路と、外部とデータの入出力を行うＤＱ回路と、前記ＺＱ開始信号に応じて前記ＤＱ回路のインピーダンス調整を行い、前記ＤＱイネーブル信号の活性化期間において前記インピーダンス調整結果を保持し、前記ＤＱイネーブル信号の非活性化期間に前記インピーダンス調整結果を前記ＤＱ回路に出力するＺＱ調整回路と、を備えることを特徴とする半導体装置。

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