JP2010183243A - 半導体装置 - Google Patents
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Abstract
【課題】出力バッファのインピーダンス調整を行う半導体装置を提供する。
【解決手段】制御回路1は、外部からの読み出しまたは書き込みコマンドに応じてDQイネーブル信号を発生する。コマンドラッチ回路2Aは、外部からのコマンド信号(ZQコマンド)に応じて、ZQEnable信号を発生する。ZQ調整回路3は、ZQEnable信号が入力されると、内部に設けられたレプリカ回路のインピーダンス調整を始める。ZQ調整回路3は、DQイネーブル信号が入力される期間中は、インピーダンス調整結果であるドライバコードのDQ回路4への出力を禁止する。
【選択図】図1
【解決手段】制御回路1は、外部からの読み出しまたは書き込みコマンドに応じてDQイネーブル信号を発生する。コマンドラッチ回路2Aは、外部からのコマンド信号(ZQコマンド)に応じて、ZQEnable信号を発生する。ZQ調整回路3は、ZQEnable信号が入力されると、内部に設けられたレプリカ回路のインピーダンス調整を始める。ZQ調整回路3は、DQイネーブル信号が入力される期間中は、インピーダンス調整結果であるドライバコードのDQ回路4への出力を禁止する。
【選択図】図1
Description
本発明は、出力回路に含まれる出力バッファのインピーダンスを調整するキャリブレーション回路を備えた、例えばDRAM(Dynamic Random Access Memory)等の半導体装置に関する。
DRAMに代表される半導体装置においては、高速なデータ転送を実行するために、伝送系のインピーダンス調整をとり、反射によるデータ転送波形の歪みを抑える必要がある。
このようなインピーダンス調整は、いわゆるキャリブレーション回路により出力バッファ回路のインピーダンスを調整することで行われている。
例えば、特許文献1には、外部クロックの周期の64倍のキャリブレーション期間において、出力バッファのインピーダンスを調整する技術が示されている。
このようなインピーダンス調整は、いわゆるキャリブレーション回路により出力バッファ回路のインピーダンスを調整することで行われている。
例えば、特許文献1には、外部クロックの周期の64倍のキャリブレーション期間において、出力バッファのインピーダンスを調整する技術が示されている。
一般に、キャリブレーション回路は、複数のトランジスタが並列接続されたレプリカバッファ回路に接続されたキャリブレーション端子(ZQ端子)と、ZQ端子に現れる電圧と基準電圧を比較するコンパレータから構成される。
そして、ZQ端子に外部抵抗を接続して、外部抵抗に釣り合うトランジスタの組み合わせを求め、組み合わせ結果(DQドライバコード)を、入出力回路(DQ回路)を構成する出力バッファへ反映させることで、出力バッファのインピーダンスを所定の値に設定する。
そして、ZQ端子に外部抵抗を接続して、外部抵抗に釣り合うトランジスタの組み合わせを求め、組み合わせ結果(DQドライバコード)を、入出力回路(DQ回路)を構成する出力バッファへ反映させることで、出力バッファのインピーダンスを所定の値に設定する。
ここで、レプリカバッファ回路を構成するトランジスタの組み合わせを求めるには、コンパレータによる電圧比較や構成トランジスタの変更等に費やすキャリブレーション期間を要する。
このキャリブレーション期間は、外部クロックの周期に依存するため、外部クロックの周波数が高くなると、キャリブレーション期間が短くなり、精度よくインピーダンス調整を行うことが難しくなる。
このキャリブレーション期間は、外部クロックの周期に依存するため、外部クロックの周波数が高くなると、キャリブレーション期間が短くなり、精度よくインピーダンス調整を行うことが難しくなる。
この点に鑑み、キャリブレーションを外部クロックではなく、外部クロックから発生する内部クロックによりオシレータ回路を動作させ、この出力によりキャリブレーション回路を動作させる方式が開発されている。
一方、オシレータ回路の出力により、キャリブレーションを行う方式では、プロセスばらつきや動作状況などにより所定時間内にキャリブレーションが終了しない場合がある。
従って、キャリブレーション期間中において、外部の半導体装置、例えばメモリコントローラから、リードコマンド(READコマンド)やライトコマンド(WRITコマンド)が入力されると、入出力回路が活性化している期間においてDQドライバコードの変更が起こり、入出力回路の入出力信号にノイズが発生するという問題があった。
一方、オシレータ回路の出力により、キャリブレーションを行う方式では、プロセスばらつきや動作状況などにより所定時間内にキャリブレーションが終了しない場合がある。
従って、キャリブレーション期間中において、外部の半導体装置、例えばメモリコントローラから、リードコマンド(READコマンド)やライトコマンド(WRITコマンド)が入力されると、入出力回路が活性化している期間においてDQドライバコードの変更が起こり、入出力回路の入出力信号にノイズが発生するという問題があった。
本発明は、入出力回路を構成する出力バッファのインピーダンス調整を行うドライバコードを生成し、入出力回路に対して出力するインピーダンス調整回路を備える半導体装置であって、外部からの読み出しまたは書き込みコマンド入力に応じて入出力回路が活性化する期間中は、出力バッファのインピーダンス調整は禁止されることを特徴とする半導体装置である。
この発明によれば、外部からの読み出しまたは書き込みコマンド入力に応じて入出力回路が活性化している期間においては、出力バッファのドライバサイズ変更は禁止されるので、入出力回路の入出力信号にノイズが発生するという問題を解決できる。
図1は、本発明の実施形態である半導体装置100のブロック図である。
図1において、半導体装置100は、制御回路1、コマンドラッチ回路2A、ZQ調整回路3、DQ回路4から構成される。
本実施形態において、半導体装置100は、キャリブレーションコマンドが入力されると、ZQ端子に接続された外付け抵抗素子ERと内蔵するレプリカバッファの間で、インピーダンス調整(ZQ調整)を行う。そして、DQ回路4は、この調整結果(DQドライバコード)を反映させて、出力バッファのドライバサイズ変更を行う。また、制御回路1は、リードコマンド(READコマンド)またはライトコマンド(WRITコマンド)が入力されると、入出力回路(DQ回路4)が活性化されたことを示す信号(DQイネーブル信号)を発生する。ZQ調整回路3は、入出力回路(DQ回路4)の活性化期間中においては、DQドライバコードをラッチ回路に保持し、活性化期間経過後に入出力回路に対して出力する。以下、この構成について詳細に説明する。
図1において、半導体装置100は、制御回路1、コマンドラッチ回路2A、ZQ調整回路3、DQ回路4から構成される。
本実施形態において、半導体装置100は、キャリブレーションコマンドが入力されると、ZQ端子に接続された外付け抵抗素子ERと内蔵するレプリカバッファの間で、インピーダンス調整(ZQ調整)を行う。そして、DQ回路4は、この調整結果(DQドライバコード)を反映させて、出力バッファのドライバサイズ変更を行う。また、制御回路1は、リードコマンド(READコマンド)またはライトコマンド(WRITコマンド)が入力されると、入出力回路(DQ回路4)が活性化されたことを示す信号(DQイネーブル信号)を発生する。ZQ調整回路3は、入出力回路(DQ回路4)の活性化期間中においては、DQドライバコードをラッチ回路に保持し、活性化期間経過後に入出力回路に対して出力する。以下、この構成について詳細に説明する。
制御回路1は、半導体装置100の外部からコマンド信号が入力され、入力されたコマンドに応じて、半導体装置100に所望の動作を行わせる回路である。
コマンド入力は、図1において図示していないが、例えばDRAMの場合は、半導体装置100の端子に入力されるCSB(Chip Select Bar)、RASB(Row Address Strobe Bar)、CASB(Column Address Strobe Bar)、WEB(Write Enable Bar)といった信号の論理レベルの組み合わせにより決まる命令入力である。
コマンド入力は、図1において図示していないが、例えばDRAMの場合は、半導体装置100の端子に入力されるCSB(Chip Select Bar)、RASB(Row Address Strobe Bar)、CASB(Column Address Strobe Bar)、WEB(Write Enable Bar)といった信号の論理レベルの組み合わせにより決まる命令入力である。
コマンド入力には、図1においては図示していないメモリセルとDQ回路4の間で、メモリセルに記憶されたデータの読み出し書き込み動作を指示するリードコマンド(READコマンド)やライトコマンド(WRITコマンド)などがある。
制御回路1は、リードコマンド(READコマンド)またはライトコマンド(WRITコマンド)が入力されると、DQイネーブル信号をZQ調整回路3に対して出力する。
また、キャリブレーションコマンドも、コマンド入力により半導体装置100へ入力される。制御回路1は、キャリブレーションコマンドが入力されると、ZQコマンドをコマンドラッチ回路2Aに対して出力する。
制御回路1は、リードコマンド(READコマンド)またはライトコマンド(WRITコマンド)が入力されると、DQイネーブル信号をZQ調整回路3に対して出力する。
また、キャリブレーションコマンドも、コマンド入力により半導体装置100へ入力される。制御回路1は、キャリブレーションコマンドが入力されると、ZQコマンドをコマンドラッチ回路2Aに対して出力する。
コマンドラッチ回路2Aは、制御回路1から入力されるZQコマンドの論理レベルに応じて、ZQEnable信号とZQCLKを発生させ、ZQ調整回路3に対して出力する回路である。
ZQ調整回路3は、ZQEnable信号が入力されると、入力されるZQCLKに同期して、ZQ端子に接続された外部抵抗素子と内蔵するレプリカバッファの間でインピーダンス調整(ZQ調整)を行い、この調整結果をDQPUドライバコード、DQPDドライバコードとしてDQ回路4に対して出力し、DQ回路4の出力インピーダンス調整を行う回路である。
なお、ZQ調整回路3は、詳細は後述するが、DQイネーブル信号が入力されている間は、DQドライバコード(DQPUドライバコード、DQPDドライバコード)を、DQ回路4に対して出力しない。
また、ZQ調整回路3は、内蔵するカウンタ回路38がZQCLKのクロック数を所定数カウントするとZQエンド信号を、ZQ調整終了を受けてCALストップ信号を、それぞれコマンドラッチ回路2Aに対して出力する。
なお、ZQ調整回路3は、詳細は後述するが、DQイネーブル信号が入力されている間は、DQドライバコード(DQPUドライバコード、DQPDドライバコード)を、DQ回路4に対して出力しない。
また、ZQ調整回路3は、内蔵するカウンタ回路38がZQCLKのクロック数を所定数カウントするとZQエンド信号を、ZQ調整終了を受けてCALストップ信号を、それぞれコマンドラッチ回路2Aに対して出力する。
DQ回路4は、図1においては図示していないメモリセルと入出力ピンの間でデータを入出力する回路である。
DQ回路4は、ZQ調整回路3から入力されるDQPUドライバコード、DQPDドライバコードにより、後述するように出力バッファのドライバサイズを変更し、出力インピーダンスを調整する。そして、DQ回路4は、リードコマンド(READコマンド)に応答した動作において、出力インピーダンスが調整された状態で、メモリセルのデータを入出力ピンへ出力する。また、DQ回路4は、ライトコマンド(WRITコマンド)の応じた動作において、図示しない入力回路を介して、半導体装置外部からのデータをメモリセルに対して出力する。
DQ回路4は、ZQ調整回路3から入力されるDQPUドライバコード、DQPDドライバコードにより、後述するように出力バッファのドライバサイズを変更し、出力インピーダンスを調整する。そして、DQ回路4は、リードコマンド(READコマンド)に応答した動作において、出力インピーダンスが調整された状態で、メモリセルのデータを入出力ピンへ出力する。また、DQ回路4は、ライトコマンド(WRITコマンド)の応じた動作において、図示しない入力回路を介して、半導体装置外部からのデータをメモリセルに対して出力する。
図2は、図1の半導体装置100におけるコマンドラッチ回路2Aのブロック図である。図2において、コマンドラッチ回路2Aは、インバータ回路21、インバータ回路22、NAND回路23、NAND回路24及びOSC回路25回路から構成される。
インバータ回路21は、ZQコマンドが入力され、その論理反転信号/S(Set Bar)を出力する回路である。
また、インバータ回路22は、ZQエンド信号またはCALストップ信号が入力され、その論理反転信号/R(Reset Bar)を出力する回路である。
インバータ回路21は、ZQコマンドが入力され、その論理反転信号/S(Set Bar)を出力する回路である。
また、インバータ回路22は、ZQエンド信号またはCALストップ信号が入力され、その論理反転信号/R(Reset Bar)を出力する回路である。
なお、インバータ回路22に、ZQエンド信号またはCALエンド信号のいずれが入力されるかは、図2においては図示していない、例えばモードセレクト回路で生成されるテストモード信号により決定される。モードセレクト回路とは、半導体装置100の外部からモードセレクト信号が入力され、テストモード信号を発生する回路である。ノードセレクト回路は、例えば、DRAMであれば、上述のコマンド入力の論理レベルと、図1においては図示していない外部アドレス端子から入力されるアドレス入力の論理レベルの組み合わせにより、テストモード信号を発生する回路である。
NAND回路23は、/S及びNAND回路24の出力が入力され、ZQEnable信号を出力する否定論理積回路である。
また、NAND回路24は、ZQEnable信号及び/Rが入力される否定論理積回路であり、出力端子はNAND回路23の入力へと接続される。
また、NAND回路24は、ZQEnable信号及び/Rが入力される否定論理積回路であり、出力端子はNAND回路23の入力へと接続される。
NAND回路23及びNAND回路24により、RSフリップフロップ(Reset Set Flip Flop)を構成する。
すなわち、図2における/S入力の論理レベルを1から0へと遷移させると、出力であるZQEnable信号の論理レベルが0から1へと遷移する。
一方、ZQEnable信号の論理レベルが1の状態で,/R入力の論理レベルを1から0へと遷移させると、出力であるZQEnable信号の論理レベルが1から0へと遷移する。
すなわち、図2における/S入力の論理レベルを1から0へと遷移させると、出力であるZQEnable信号の論理レベルが0から1へと遷移する。
一方、ZQEnable信号の論理レベルが1の状態で,/R入力の論理レベルを1から0へと遷移させると、出力であるZQEnable信号の論理レベルが1から0へと遷移する。
OSC回路25(Oscillator回路)としては、例えば、リングオシレータ回路が適用される。
リングオシレータ回路は、奇数個のインバータ回路から構成され、各インバータの出力端子が鎖状に別のインバータへの入力端子へ入力され、最終段のインバータの出力端子が初段のインバータの入力端子と接続され、全体としてリング構造になっている回路である。
ここで、各インバータ回路は有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。リングオシレータ回路は、このプロセスが繰り返されることで発振する回路である。
リングオシレータ回路は、奇数個のインバータ回路から構成され、各インバータの出力端子が鎖状に別のインバータへの入力端子へ入力され、最終段のインバータの出力端子が初段のインバータの入力端子と接続され、全体としてリング構造になっている回路である。
ここで、各インバータ回路は有限の遅延時間をもつため、初段インバータへの入力から有限の遅延時間後に最終段のインバータが初段入力の論理否定を出力し、これが再び初段インバータに入力される。リングオシレータ回路は、このプロセスが繰り返されることで発振する回路である。
以上より、図2に示すコマンドラッチ回路2Aは、ZQコマンドが入力されるとZQEnable信号を出力し、ZQエンド信号またはCALストップ信号が入力されるとZQEnable信号の出力を停止する。
オシレータ回路は、ZQEnable信号が入力されると発振し、ZQCLKを周期的に生成しZQ調整回路3に対して出力する。
オシレータ回路は、ZQEnable信号が入力されると発振し、ZQCLKを周期的に生成しZQ調整回路3に対して出力する。
図3は、図1の半導体装置100におけるZQ調整回路3のブロック図である。
図3において、ZQ調整回路はZQ制御回路31、ドライバコード生成回路32、Vrefジェネレータ33、ZQレベルコンパレータ34、PUレプリカ35,36、PDレプリカ37から構成され、ZQ端子に接続された外付け抵抗素子ERと内蔵するレプリカバッファの間でインピーダンス調整(ZQ調整)を行い、この調整結果を、入出力回路(DQ回路)活性化経過後、DQドライバコード(DQPUドライバコード、DQPDドライバコード)として、DQ回路4に対して出力する。DQ回路4は、DQドライバコードにより出力バッファのインピーダンス調整を行う。
図3において、ZQ調整回路はZQ制御回路31、ドライバコード生成回路32、Vrefジェネレータ33、ZQレベルコンパレータ34、PUレプリカ35,36、PDレプリカ37から構成され、ZQ端子に接続された外付け抵抗素子ERと内蔵するレプリカバッファの間でインピーダンス調整(ZQ調整)を行い、この調整結果を、入出力回路(DQ回路)活性化経過後、DQドライバコード(DQPUドライバコード、DQPDドライバコード)として、DQ回路4に対して出力する。DQ回路4は、DQドライバコードにより出力バッファのインピーダンス調整を行う。
ZQ制御回路31は、ZQEnable信号が入力されると、Vrefジェネレータ33に対してVrefイネーブルを、ZQレベルコンパレータ34に対してコンパレータイネーブルを、PUレプリカ35,36に対してPUドライバイネーブルを、PDレプリカ37に対してPDドライバイネーブルを、それぞれ出力する回路である。そして、ZQパッドに接続された外付け抵抗素子ERの抵抗値と、各レプリカのオン抵抗値を近づける調整(ZQ調整)を開始するよう制御する。
また、ZQ制御回路31は、カウンタ回路38を備えており、ZQCLKのクロック数を計数し、カウンタにセットされた所定のカウント数に達すると、ZQエンド信号をコマンドラッチ回路2Aに対して出力する。ここで、セットされたカウンタ数は、後述のドライバコード生成回路32がレプリカ回路に対して出力するZQドライバコードの変更回数により定められる数である。例えば、レプリカバッファが、インピーダンス調整において5つのトランジスタでオン/オフ制御される場合は、カウント数は2の5乗である32が設定され、カウンタ回路は、ZQCLKのクロック数が32に達すると、ZQエンド信号をコマンドラッチ回路2Aに対して出力する。
また、ZQ制御回路31は、カウンタ回路38を備えており、ZQCLKのクロック数を計数し、カウンタにセットされた所定のカウント数に達すると、ZQエンド信号をコマンドラッチ回路2Aに対して出力する。ここで、セットされたカウンタ数は、後述のドライバコード生成回路32がレプリカ回路に対して出力するZQドライバコードの変更回数により定められる数である。例えば、レプリカバッファが、インピーダンス調整において5つのトランジスタでオン/オフ制御される場合は、カウント数は2の5乗である32が設定され、カウンタ回路は、ZQCLKのクロック数が32に達すると、ZQエンド信号をコマンドラッチ回路2Aに対して出力する。
ドライバコード生成回路32は、ZQCLKの入力に応じて、例えば時系列に入力されるZQCLKの立上りエッジに同期して、PUレプリカ35,36及びPDレプリカ37に対して、ZQPUドライバコード、ZQPDドライバコードを出力し、レプリカ回路の出力インピーダンスを変更させる回路である。
また、ドライバコード生成回路32は、PUレプリカ36及びPDレプリカ37のインピーダンス調整が終了すると、すなわち、ZQレベルコンパレータ34からPUヒット及びPDヒットの両信号が入力されると、コマンドラッチ回路2Aに対してZQ調整終了信号であるCALストップ信号を出力する。また、入力されるDQイネーブル信号の論理レベルに応じて、DQ回路4に対してDQPUドライバコード及びDQPDドライバコードを出力する。
また、ドライバコード生成回路32は、PUレプリカ36及びPDレプリカ37のインピーダンス調整が終了すると、すなわち、ZQレベルコンパレータ34からPUヒット及びPDヒットの両信号が入力されると、コマンドラッチ回路2Aに対してZQ調整終了信号であるCALストップ信号を出力する。また、入力されるDQイネーブル信号の論理レベルに応じて、DQ回路4に対してDQPUドライバコード及びDQPDドライバコードを出力する。
Vrefジェネレータ33は、ZQ制御回路31からVrefイネーブルが入力されると、基準電圧VrefをZQレベルコンパレータ34に対して出力する回路である。
ここで、基準電圧Vrefの電位は,例えばPUレプリカ35,36が接続される電源VDDQ端子の電位と、PDレプリカ37が接続される接地電位との中間の電圧である。
ここで、基準電圧Vrefの電位は,例えばPUレプリカ35,36が接続される電源VDDQ端子の電位と、PDレプリカ37が接続される接地電位との中間の電圧である。
ZQレベルコンパレータ34は、上述の基準電圧Vrefが入力され、この電位とZQパッドの電位またはPD調整接点の電位を比較する回路である。
また、基準電圧Vrefの電位とPD調整接点の電位が近くなると、ドライバコード生成回路32に対してPUヒット及びPDヒットの両信号を順番に出力する。
また、基準電圧Vrefの電位とPD調整接点の電位が近くなると、ドライバコード生成回路32に対してPUヒット及びPDヒットの両信号を順番に出力する。
PUレプリカ35は、電源電圧VDDQに対して並列接続された6つのPチャネル型MOSトランジスタ111〜116と、一端がこれらトランジスタのドレインに接続された抵抗素子119から構成されている。
これらは、DQ回路4における出力バッファを構成するプルアップ回路と同一の構成をしている。
なお、抵抗素子119の他端は、キャリブレーション端子であるZQパッドに接続されている。
なお、PUレプリカ35を構成するPチャネル型MOSトランジスタの数を6としたが、この数に限定されるものではなく、いくつであってもよい。
これらは、DQ回路4における出力バッファを構成するプルアップ回路と同一の構成をしている。
なお、抵抗素子119の他端は、キャリブレーション端子であるZQパッドに接続されている。
なお、PUレプリカ35を構成するPチャネル型MOSトランジスタの数を6としたが、この数に限定されるものではなく、いくつであってもよい。
Pチャネル型MOSトランジスタ111〜115のゲート端子には、ドライバコード生成回路32よりZQPUドライバコードが、Pチャネル型MOSトランジスタ116のゲート端子には、ZQ制御回路31よりPUドライバイネーブルが入力される。なお、ZQPUドライバコードは5つの信号を纏めて表記しており、Pチャネル型MOSトランジスタ111〜115は、これらの信号により、個別にオン/オフ制御される。
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのW/L比(ゲート幅/ゲート長比)を互いに異ならせることが好ましく、例えば、Pチャネル型MOSトランジスタ116のW/L比を「1」とした場合、Pチャネル型MOSトランジスタ111〜115のW/L比をそれぞれ「2」、「4」、「8」、「16」、「32」と設定できる。
従って、ZQPUドライバコードによってオンさせるPチャネル型MOSトランジスタ111〜115を適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗と抵抗素子119からなるPUレプリカ35のオン抵抗値をZQパッドに接続された外付け抵抗素子ERの抵抗値に近づけることができる。
すなわち、抵抗素子119の抵抗値が、例えば120Ωに設計されており、外付け抵抗素子ERの抵抗値の抵抗値が240Ωであるとする。この場合、Pチャネル型MOSトランジスタ111〜116からなる並列回路はオン状態において、オン抵抗が120Ωとなるように、ZQPUドライバコードの論理レベルが決定される。
すなわち、抵抗素子119の抵抗値が、例えば120Ωに設計されており、外付け抵抗素子ERの抵抗値の抵抗値が240Ωであるとする。この場合、Pチャネル型MOSトランジスタ111〜116からなる並列回路はオン状態において、オン抵抗が120Ωとなるように、ZQPUドライバコードの論理レベルが決定される。
PUレプリカ36についても、抵抗素子129の他端がPD調整接点に接続されている他は、PUレプリカ35と同一の回路構成を有している。
Pチャネル型MOSトランジスタ121〜126のLおよびWは、それぞれPチャネル型MOSトランジスタ111〜116トランジスタのLおよびWと同一である。また、抵抗素子129の抵抗値は、抵抗素子119の抵抗値と同一である。
Pチャネル型MOSトランジスタ121〜126のLおよびWは、それぞれPチャネル型MOSトランジスタ111〜116トランジスタのLおよびWと同一である。また、抵抗素子129の抵抗値は、抵抗素子119の抵抗値と同一である。
PUレプリカ36に含まれる6つのPチャネル型MOSトランジスタ121〜126のゲート端子には、PUレプリカ35と同じく、ZQPUドライバコードとPUドライバイネーブルが入力される。
従って、PUレプリカ36は、PUレプリカ35のインピーダンス調整結果がそのまま反映され、PDレプリカ37のインピーダンス調整に利用される。
従って、PUレプリカ36は、PUレプリカ35のインピーダンス調整結果がそのまま反映され、PDレプリカ37のインピーダンス調整に利用される。
PDレプリカ37は、接地電圧GNDに対して並列接続された6つのNチャネル型MOSトランジスタ131〜136と、一端がこれらトランジスタのドレインに接続された抵抗素子139から構成されている。なお、抵抗素子139の他端は、PD調整接点に接続されている。
これらは、DQ回路4における出力バッファを構成するプルダウン回路と同一の構成をしている。
これらは、DQ回路4における出力バッファを構成するプルダウン回路と同一の構成をしている。
Nチャネル型MOSトランジスタ131〜135のゲート端子には、ドライバコード生成回路32よりZQPDドライバコードが、Nチャネル型MOSトランジスタ136のゲート端子には、ZQ制御回路31よりPDドライバイネーブルが入力される。なお、ZQPDドライバコードは5つの信号を纏めて表記しており、Nチャネル型MOSトランジスタ131〜135は、これらの信号により、個別にオン/オフ制御される。
従って、ZQPDドライバコードによってオンさせるNチャネル型MOSトランジスタ131〜135を適宜選択することによって、PDレプリカ37のオン抵抗値とPUレプリカ36のオン抵抗値を近づけることができる。
また、PUレプリカ36のオン抵抗は、PUレプリカ35のオン抵抗と近いことから、PDレプリカ37のオン抵抗値を外付け抵抗素子ERの抵抗値と近づけることができる。
また、PUレプリカ36のオン抵抗は、PUレプリカ35のオン抵抗と近いことから、PDレプリカ37のオン抵抗値を外付け抵抗素子ERの抵抗値と近づけることができる。
以上より、図3に示すZQ調整回路3においては、ZQ制御回路31がZQEnable信号の論理レベルが0から1へ遷移することでZQ調整を開始させる。
具体的には、ZQ制御回路31は、VrefイネーブルをVrefジェネレータ33へ出力する。また、ZQ制御回路31は、コンパレータイネーブルをZQレベルコンパレータ34へ出力する。
具体的には、ZQ制御回路31は、VrefイネーブルをVrefジェネレータ33へ出力する。また、ZQ制御回路31は、コンパレータイネーブルをZQレベルコンパレータ34へ出力する。
ZQレベルコンパレータ34は、基準電圧Vrefの電位とZQパッドの電位の電位比較を行い、PUレプリカ35に入力されるZQPUドライバコードの論理レベルを決定し、PUヒットをドライバコード生成回路32へ出力する。
また、ZQレベルコンパレータ34は、基準電圧Vrefの電位とPD調整接点の電位の電位比較を行い、PDレプリカ37に入力されるZQPDドライバコードの論理レベルを決定し、PDヒットをドライバコード生成回路32へ出力する。
また、ZQレベルコンパレータ34は、基準電圧Vrefの電位とPD調整接点の電位の電位比較を行い、PDレプリカ37に入力されるZQPDドライバコードの論理レベルを決定し、PDヒットをドライバコード生成回路32へ出力する。
ZQ制御回路31は、カウンタ回路を備えておりZQCLKをカウントし、所定数カウントするとZQエンド信号をコマンドラッチ回路2Aに対して出力する。
ドライバコード生成回路32は、PUヒットが入力されるまでの期間において、ZQCLKに応じてPUドライバコードを更新する。また、PDヒットが入力されるまでの期間において、ZQCLKに応じてPDドライバコードを更新する。
また、ドライバコード生成回路32は、調整が終了すると(PUヒット及びPDヒットの双方が入力されと)、CALストップ信号をコマンドラッチ回路2Aに対して出力する。また、入力されるDQイネーブル信号の論理レベルに応じて、DQPUドライバコード、DQPDドライバコードをDQ回路4に対して出力する。
また、ドライバコード生成回路32は、調整が終了すると(PUヒット及びPDヒットの双方が入力されと)、CALストップ信号をコマンドラッチ回路2Aに対して出力する。また、入力されるDQイネーブル信号の論理レベルに応じて、DQPUドライバコード、DQPDドライバコードをDQ回路4に対して出力する。
図4(a)は、図3におけるドライバコード生成回路32のブロック図である。図4(a)において、ドライバコード生成回路32はコード更新回路41、ラッチ回路42、ラッチ回路43、NAND回路44、インバータ回路45から構成される。
コード更新回路41は、上述のZQPUドライバコード、すなわちPチャネル型MOSトランジスタ111〜125のゲート端子へ入力される5つの信号の論理レベル、すなわち5ビット分の論理レベルを変更させる回路である。
コード更新回路41は、上述のZQPUドライバコード、すなわちPチャネル型MOSトランジスタ111〜125のゲート端子へ入力される5つの信号の論理レベル、すなわち5ビット分の論理レベルを変更させる回路である。
また、上述のZQPDドライバコード、すなわちNチャネル型MOSトランジスタ131〜135のゲート端子へ入力される5つの信号の論理レベル、すなわち5ビット分の論理レベルも変更させる。図4においては、上述のZQPUドライバコードおよびZQPDドライバコードをまとめてZQドライバコードとして示している。
また、コード更新回路41は、ZQレベルコンパレータ34からPUヒット及びPDヒットの両信号が入力されると、ラッチ回路42に対して、DQドライバコードa1を出力する。
また、コード更新回路41は、ZQレベルコンパレータ34からPUヒット及びPDヒットの両信号が入力されると、ラッチ回路42に対して、DQドライバコードa1を出力する。
NAND回路44は、PUヒット、PDヒットの論理レベルがいずれも1になるとインバータ回路45へ、論理レベルが1の信号を出力する否定論理積回路である。
また、インバータ回路45は、NAND回路44の出力の論理レベルを反転させる論理反転回路である。すなわち、NAND回路44およびインバータ回路45は、ZQレベルコンパレータ34からPUヒット及びPDヒットの両信号が入力されると、論理レベルが1となるCALストップ信号を、コマンドラッチ回路2Aおよびラッチ回路42に対して出力する。
また、インバータ回路45は、NAND回路44の出力の論理レベルを反転させる論理反転回路である。すなわち、NAND回路44およびインバータ回路45は、ZQレベルコンパレータ34からPUヒット及びPDヒットの両信号が入力されると、論理レベルが1となるCALストップ信号を、コマンドラッチ回路2Aおよびラッチ回路42に対して出力する。
ラッチ回路42は、DQドライバコードa1をラッチし、CALストップ信号の論理レベルが1となると、ラッチ回路43に対して、DQドライバコードa2を出力する回路である。
ラッチ回路43は、DQドライバコードa2をラッチする回路である。また、DQイネーブル信号の論理レベルが1の間は、DQドライバコードa1をラッチしており、DQイネーブル信号の論理レベルが0になると、DQドライバコードをDQ回路4に対して出力する。
なお、DQドライバコード、DQドライバコードa2、DQドライバコードa1は、ZQドライバコードの論理レベルと同一であり、ZQ調整回路3のレプリカ回路のインピーダンス調整結果を反映した10ビット分のデータである。
なお、DQドライバコード、DQドライバコードa2、DQドライバコードa1は、ZQドライバコードの論理レベルと同一であり、ZQ調整回路3のレプリカ回路のインピーダンス調整結果を反映した10ビット分のデータである。
図1に戻って、半導体装置100の動作について図5(b)を用いて説明する。図5(b)は、図1の半導体装置100における主要信号の動作を示すタイミングチャートであり、主要信号の論理レベルが時間の経過により0と1の間で遷移する様子を示している。なお、図5(b)において、ZQドライバコードは、ZQ調整回路3において、上述のコード更新回路41または46がレプリカ回路に対して出力する10ビット分のデータであり、図中「INVALID CODE」は、レプリカ回路のインピーダンス調整中のデータであり、「VALID CODE」が生成後、すなわちPUヒット、PDヒット出力後のデータを示している。
制御回路1が外部からのコマンド信号に応じて、ZQコマンドの論理レベルを0から1へと遷移させ、コマンドラッチ回路2Aは、インバータ回路21によりNAND回路23の/S入力の論理レベルが1から0へと遷移することで、ZQEnable信号の論理レベルを0から1へと遷移させる。
これにより、OSC回路25は発振を開始し、図5(b)に示すように、ZQCLKを周期的に発生させる。
なお、図5において、ZQコマンド、ZQEnable信号の遷移については省略している。
これにより、OSC回路25は発振を開始し、図5(b)に示すように、ZQCLKを周期的に発生させる。
なお、図5において、ZQコマンド、ZQEnable信号の遷移については省略している。
ZQ調整回路3においては、ZQ制御回路31が、内蔵するカウンタ回路38によりZQCLKのカウント数をカウントし始める。また、ZQ制御回路31は、ZQEnable信号の論理レベルの遷移を受けて、Vrefジェネレータ33およびZQレベルコンパレータ34を活性化させる。併せて、PUドライバイネーブルの論理レベルを0とし、PUレプリカ35のPチャネル型MOSトランジスタ116をオンさせる。
ドライバコード生成回路32は、ZQCLKが入力されるたびに、ZQPUドライバコード、すなわちPチャネル型MOSトランジスタ111〜115のゲート端子へ入力される5つの信号の論理レベル、すなわち5ビット分の論理レベルを変更させる。
ZQレベルコンパレータ34は、ZQパッドの電位と基準電圧Vrefの電位(0.5×VDDQ)の電位比較に基づいてPUヒット信号の論理レベルを定める。このヒットしたときの5ビット分のデータがDQPUドライバコードのデータとなる。
次に、ZQレベルコンパレータは、ZQCLKが入力されるたびに、ZQPDドライバコード、すなわちNチャネル型MOSトランジスタ131〜135のゲート端子へ入力される5つの信号の論理レベル、すなわち5ビット分の論理レベルを変更させる。
ZQレベルコンパレータ34は、PD調整接点の電位と基準電圧Vrefの電位(0.5×VDDQ)の電位比較に基づいてPDヒット信号の論理レベルを定める。このヒットしたときの5ビット分のデータがDQPDドライバコードのデータとなる。なお、PUレプリカ35のオン抵抗値とPUレプリカ36のオン抵抗値は、ほぼ近いので、ヒットしたときのPDレプリカ37のオン抵抗値は、外付け抵抗素子ERの抵抗値にほぼ近くなる。
上述のインピーダンス調整中に、すなわち、ZQドライバコードが図中「INVALID CODE」の期間において、制御回路1は、例えばリードコマンド(READコマンド)の入力に応じて、DQイネーブル信号の論理レベルを0から1へと遷移させる。また、DQ回路4は、メモリセルに記憶されたデータを、DQ信号として半導体装置100の外部へ出力する。
一方、ドライバコード生成回路32を図4(a)の構成とする場合、コード更新回路41は、PUヒット、PDヒットの両信号が入力されると、ラッチ回路42に対して、レプリカ回路のインピーダンス調整結果であるZQドライバコードをDQドライバコードa1として出力する。また、ラッチ回路42は、DQドライバコードa1をラッチし、CALストップ信号の論理レベルが1となると、ラッチ回路43に対してDQドライバコードa2を出力する。ラッチ回路43は、DQドライバコードa2をラッチする。
なお、図5(b)において、ドライバコード生成回路32は、ZQCLKの8カウント目に応じて、CALストップ信号を出力しているが、この数字に限られるものではなく、CALストップ信号は上述の通り、レプリカ回路のインピーダンス調整が終了しPUヒット、PDヒットの両信号の論理レベルが1になることで発生する。
コマンドラッチ回路2Aにおいては、CALストップ信号の論理レベルが1へ遷移することで、NAND回路24の/R入力の論理レベルが1から0へ遷移し、NAND回路24はその出力信号の論理レベルを1へと遷移させる。一方、ZQコマンドの論理レベルは0となっているので、NAND回路23の他方の入力である/S入力の論理レベルは1である。
これによりNAND回路23は、入力される2入力信号の論理レベルがいずれも1となるので、ZQEnable信号の論理レベルを1から0へと遷移させる。
OSC回路25は、ZQEnable信号の論理レベルが0へと遷移したことにより、発振を停止し、ZQCLKの出力も停止する。
これによりNAND回路23は、入力される2入力信号の論理レベルがいずれも1となるので、ZQEnable信号の論理レベルを1から0へと遷移させる。
OSC回路25は、ZQEnable信号の論理レベルが0へと遷移したことにより、発振を停止し、ZQCLKの出力も停止する。
一方、ドライバコード生成回路32においては、DQイネーブル信号の論理レベルが1の間は、ラッチ回路43はDQドライバコードを出力せず、ラッチしている。
DQ回路4がDQ信号の論理レベルを所定期間維持すると、制御回路1はDQイネーブル信号の論理レベルを1から0へと遷移させる。これにより、ラッチ回路43は、ラッチしていたDQドライバコードa2をDQドライバコードとしてDQ回路4に対して出力し、DQ回路4の出力バッファを構成するドライバサイズが更新される。なお、更新の際、出力バッファの出力はハイインピーダンス状態になっている。
DQ回路4がDQ信号の論理レベルを所定期間維持すると、制御回路1はDQイネーブル信号の論理レベルを1から0へと遷移させる。これにより、ラッチ回路43は、ラッチしていたDQドライバコードa2をDQドライバコードとしてDQ回路4に対して出力し、DQ回路4の出力バッファを構成するドライバサイズが更新される。なお、更新の際、出力バッファの出力はハイインピーダンス状態になっている。
このように、本実施形態による半導体装置(半導体装置100)は、入出力回路(DQ回路4)を構成する出力バッファのインピーダンス調整を行うドライバコード(DQドライバコード)を生成し、入出力回路(DQ回路4)に対して出力するインピーダンス調整回路(ZQ調整回路3)を備える半導体装置(半導体装置100)であって、外部からの読み出しまたは書き込みコマンド入力に応じて入出力回路(DQ回路4)が活性化する期間中は、出力バッファのインピーダンス調整は禁止されることを特徴とする半導体装置(半導体装置100)である。
これにより、制御回路1は、外部からの読み出しまたは書き込みコマンド入力に応じて第1の論理レベルから第2の論理レベルへ遷移し、読み出しまたは書き込み動作終了に応じて第2の論理レベルから第1の論理レベルへ遷移する出力バッファ活性化を示す信号(DQイネーブル信号)を発生する。また、出力バッファ活性化を示す信号(DQイネーブル信号)の論理レベルが第2の論理レベルにある間は、ZQ調整回路3のドライバコード生成回路32は、出力バッファへのドライバコード(DQドライバコード)をラッチし、DQイネーブル信号の論理レベルが第2の論理レベルになった後、ドライバコードをDQ回路4へ出力し、出力バッファのバッファサイズを変更させる。
ここで、ドライバコードをラッチしない場合においては、ドライバコード生成回路32は、図5(a)に示すように、CALストップ信号の論理レベルが第2の電位に遷移することに同期して、ドライバコードをDQ回路4に対して出力し、出力バッファのバッファサイズが更新されるので、DQ信号にノイズが発生する。
従って、ドライバコード生成回路32が、出力バッファへのドライバコードをラッチし、DQイネーブル信号の論理レベルが第2の論理レベルになってからドライバコードをDQ回路4へ出力することで、インピーダンス調整期間中に、リードコマンド(READコマンド)やライトコマンド(WRITコマンド)が入力されても、DQ回路4の入出力であるDQ信号にノイズが発生するという問題を解決できる。
また、ZQ端子を用いたインピーダンス調整期間を特別に設けなくても、例えばリフレッシュ動作等の動作のバックグラウンドで、インピーダンス調整を行うこともできる。例えば、半導体装置がリフレッシュ動作から読み出し動作に移行し、出力バッファが活性化しても、活性化期間中は出力バッファのドライバコード更新は禁止され、DQ信号にノイズが発生することを防止できる。
従って、ドライバコード生成回路32が、出力バッファへのドライバコードをラッチし、DQイネーブル信号の論理レベルが第2の論理レベルになってからドライバコードをDQ回路4へ出力することで、インピーダンス調整期間中に、リードコマンド(READコマンド)やライトコマンド(WRITコマンド)が入力されても、DQ回路4の入出力であるDQ信号にノイズが発生するという問題を解決できる。
また、ZQ端子を用いたインピーダンス調整期間を特別に設けなくても、例えばリフレッシュ動作等の動作のバックグラウンドで、インピーダンス調整を行うこともできる。例えば、半導体装置がリフレッシュ動作から読み出し動作に移行し、出力バッファが活性化しても、活性化期間中は出力バッファのドライバコード更新は禁止され、DQ信号にノイズが発生することを防止できる。
なお、上述の説明においては、コマンドラッチ回路2Aに、CALストップ信号が入力される場合を説明したが、ZQエンド信号が入力される場合においても同様の効果を奏する。ZQエンド信号が入力される場合においては、カウンタ回路38がZQCLKを所定数カウントした後において、インピーダンス調整は終了する。
また、上述の第1の実施形態におけるコマンドラッチ回路2Aを、図6に示すコマンドラッチ回路2Bとしてもよい。次に、コマンドラッチ回路2Bについて説明する。
図6において、図2における部分と同一の部分については同一の符号を付し、同一部分については説明を適宜省略する。
また、上述の第1の実施形態におけるコマンドラッチ回路2Aを、図6に示すコマンドラッチ回路2Bとしてもよい。次に、コマンドラッチ回路2Bについて説明する。
図6において、図2における部分と同一の部分については同一の符号を付し、同一部分については説明を適宜省略する。
コマンドラッチ回路2Bは、インバータ回路21、インバータ回路22、NAND回路23、NAND回路24及びAND回路26から構成される。
コマンドラッチ回路2Bは、ZQコマンドが入力されるとZQEnable信号を出力し、ZQエンド信号またはCALストップ信号が入力されるとZQEnable信号の出力を停止する点は、上述の第1の実施形態と同じである。
コマンドラッチ回路2Bは、ZQコマンドが入力されるとZQEnable信号を出力し、ZQエンド信号またはCALストップ信号が入力されるとZQEnable信号の出力を停止する点は、上述の第1の実施形態と同じである。
AND回路26は、ZQEnable信号及び外部CLKが入力される論理積回路であり、ZQCLKをZQ調整回路3に対して出力する回路である。
AND回路26は、ZQEnable信号の論理レベルが1の間、外部CLKの論理レベルが0と1の間で遷移するのに応じて、ZQCLKの論理レベルを0と1の間で遷移させる。
すなわち、コマンドラッチ回路2Bは、外部CLKと同じ周期でZQCLKを発生させ、ZQ調整回路3へ出力する。なお、外部CLKは、図7において図示していないが、半導体装置100が備えた端子、例えばDRAMのCLK端子に入力される信号である。
AND回路26は、ZQEnable信号の論理レベルが1の間、外部CLKの論理レベルが0と1の間で遷移するのに応じて、ZQCLKの論理レベルを0と1の間で遷移させる。
すなわち、コマンドラッチ回路2Bは、外部CLKと同じ周期でZQCLKを発生させ、ZQ調整回路3へ出力する。なお、外部CLKは、図7において図示していないが、半導体装置100が備えた端子、例えばDRAMのCLK端子に入力される信号である。
ZQ調整回路3は、第1の実施形態において説明したように、ZQEnable信号が入力されると、入力されるZQCLKに同期して、ZQ端子に接続された外部抵抗素子と内蔵するレプリカバッファの間でインピーダンス調整(ZQ調整)を行う。
ドライバコード生成回路32は、ZQCLKの1周期の間に、5ビット分のZQPUドライバコードをPUレプリカ35に対して出力する。そして、5ビットのデータを変化させながら、ZQレベルコンパレータ34からPUヒット信号が入力されるまで、これを繰り返す。
ドライバコード生成回路32は、ZQCLKの1周期の間に、5ビット分のZQPUドライバコードをPUレプリカ35に対して出力する。そして、5ビットのデータを変化させながら、ZQレベルコンパレータ34からPUヒット信号が入力されるまで、これを繰り返す。
続いて、5ビット分のZQPDドライバコードをPDレプリカ37に対して出力する。そして、5ビットのデータを変化させながら、ZQレベルコンパレータ34からPDヒット信号が入力されるまで、これを繰り返す。
ドライバコード生成回路32は、PUヒット、PDヒットの両信号が入力されると、ZQ調整終了を示すCALストップ信号を出力する。また、ドライバコード生成回路32は、DQイネーブル信号の論理レベルが0に遷移すると、DQ調整結果であるドライバコード、すなわちDQPUドライバコード、DQPDドライバコードをDQ回路4に対して出力する。
ドライバコード生成回路32は、PUヒット、PDヒットの両信号が入力されると、ZQ調整終了を示すCALストップ信号を出力する。また、ドライバコード生成回路32は、DQイネーブル信号の論理レベルが0に遷移すると、DQ調整結果であるドライバコード、すなわちDQPUドライバコード、DQPDドライバコードをDQ回路4に対して出力する。
コマンドラッチ回路2Aにおいては、CALストップ信号の論理レベルが1へ遷移することで、NAND回路24の/R入力の論理レベルが1から0へ遷移し、NAND回路24はその出力信号の論理レベルを1へと遷移させる。一方、ZQコマンドの論理レベルは0となっているので、NAND回路23の他方の入力である/S入力の論理レベルは1である。
これによりNAND回路23は、入力される2入力信号の論理レベルがいずれも1となるので、ZQEnable信号の論理レベルを1から0へと遷移させる。
AND回路26は、ZQEnable信号の論理レベルが0へと遷移したことにより、ZQCLKの出力を停止する。
これによりNAND回路23は、入力される2入力信号の論理レベルがいずれも1となるので、ZQEnable信号の論理レベルを1から0へと遷移させる。
AND回路26は、ZQEnable信号の論理レベルが0へと遷移したことにより、ZQCLKの出力を停止する。
なお、上述の説明においては、コマンドラッチ回路2Bに、CALストップ信号が入力される場合を説明したが、ZQエンド信号が入力される場合においても、キャリブレーションが終了するまで、ZQEnable信号の論理レベルは1となる。
また、いずれの場合においても、1回あたり調整時間は外部CLKに同期しているので、外部CLKの周期を変化させることで、キャリブレーション期間は変化する。
また、いずれの場合においても、1回あたり調整時間は外部CLKに同期しているので、外部CLKの周期を変化させることで、キャリブレーション期間は変化する。
次に、本発明の第2の実施形態について説明する。
本実施形態では、ドライバコード生成回路32を、図4(b)のブロック図に示す構成とした場合について説明する。
図4(b)において、ドライバコード生成回路32はコード更新回路46、ラッチ回路47、インバータ回路48、NAND回路49、インバータ回路50から構成される。
コード更新回路41は、上述のコード更新回路41と同一の構成でよく、ZQPUドライバコードおよびZQPDドライバコードの計10ビット分のデータであるZQドライバコードをZQ調整回路3のレプリカ回路へ出力し、PUヒット及びPDヒットの両信号が入力されると、ラッチ回路47に対して、DQドライバコードb1を出力する。
本実施形態では、ドライバコード生成回路32を、図4(b)のブロック図に示す構成とした場合について説明する。
図4(b)において、ドライバコード生成回路32はコード更新回路46、ラッチ回路47、インバータ回路48、NAND回路49、インバータ回路50から構成される。
コード更新回路41は、上述のコード更新回路41と同一の構成でよく、ZQPUドライバコードおよびZQPDドライバコードの計10ビット分のデータであるZQドライバコードをZQ調整回路3のレプリカ回路へ出力し、PUヒット及びPDヒットの両信号が入力されると、ラッチ回路47に対して、DQドライバコードb1を出力する。
インバータ回路48は、DQイネーブル信号の論理レベルを反転させる論理反転回路である。また、NAND回路49は、3入力の否定論理積回路であり、PUヒット、PDヒットの論理レベルがいずれも1になり、かつ、DQイネーブルの論理レベルが0になると、インバータ回路50へ、論理レベルが0の信号を出力する。
また、インバータ回路50は、NAND回路49の出力の論理レベルを反転させる論理反転回路である。すなわち、インバータ回路48、NAND回路49およびインバータ回路50は、ZQレベルコンパレータ34からPUヒット及びPDヒットの両信号が入力され、かつ、DQイネーブルの論理レベルが0となると、論理レベルが1となるCALストップ信号を、コマンドラッチ回路2Aおよびラッチ回路47に対して出力する。
また、インバータ回路50は、NAND回路49の出力の論理レベルを反転させる論理反転回路である。すなわち、インバータ回路48、NAND回路49およびインバータ回路50は、ZQレベルコンパレータ34からPUヒット及びPDヒットの両信号が入力され、かつ、DQイネーブルの論理レベルが0となると、論理レベルが1となるCALストップ信号を、コマンドラッチ回路2Aおよびラッチ回路47に対して出力する。
ラッチ回路47は、DQドライバコードb1をラッチする回路である。また、DQイネーブル信号の論理レベルが1の間は、DQドライバコードb1をラッチしており、DQイネーブル信号の論理レベルが0になると、DQドライバコードをDQ回路4に対して出力する。
なお、DQドライバコード、DQドライバコードb1は、ZQドライバコードの論理レベルと同一であり、ZQ調整回路3のレプリカ回路のインピーダンス調整結果を反映した10ビット分のデータである。
なお、DQドライバコード、DQドライバコードb1は、ZQドライバコードの論理レベルと同一であり、ZQ調整回路3のレプリカ回路のインピーダンス調整結果を反映した10ビット分のデータである。
本構成の場合、CALストップ信号が発生する時刻は、DQイネーブル信号の論理レベルが0になる時刻以降となる。すなわち、図4(a)におけるドライバコード生成回路32においては、DQイネーブルの論理レベルが0になるのに先立って、CALストップ信号が発生したが、図4(b)におけるドライバコード生成回路32においては、DQイネーブルの論理レベルが0になるのを受けて、ラッチ回路47はDQドライバコードをDQ回路4に対して出力する。
このように、本実施形態による半導体装置(半導体装置100)は、入出力回路(DQ回路4)を構成する出力バッファのインピーダンス調整を行うドライバコード(DQドライバコード)を生成し、入出力回路(DQ回路4)に対して出力するインピーダンス調整回路(ZQ調整回路3)を備える半導体装置(半導体装置100)であって、外部からの読み出しまたは書き込みコマンド入力に応じて入出力回路(DQ回路4)が活性化する期間中は、出力バッファのインピーダンス調整は禁止されることを特徴とする半導体装置(半導体装置100)である。
また、インピーダンス調整回路(ZQ調整回路3)は、ドライバコード(DQドライバコード)を入出力回路(DQ回路4)へ出力する際に、入出力回路(DQ回路4)が活性化状態にあるときはドライバコード(DQドライバコード)を保持し、入出力回路(DQ回路4)が非活性化状態になった後にドライバコード(DQドライバコード)を入出力回路(DQ回路4)へ出力することを特徴とする。
また、インピーダンス調整回路(ZQ調整回路3)は、信号発生回路(コマンドラッチ回路2A)から出力されるインピーダンス調整開始終了信号(ZQEnable信号)が第1の論理レベルから第2の論理レベルへと遷移したことに応じてインピーダンス調整を開始する制御回路(ZQ制御回路31)と、信号発生回路(コマンドラッチ回路2A)から出力されるクロック(ZQCLK)に応じて、出力バッファのドライバコード(DQドライバコード)を生成するドライバコード生成回路(ドライバコード生成回路32)と、出力バッファを構成する複数のトランジスタと同一のトランジスタ群から構成されるレプリカバッファ(PUレプリカ35、PUレプリカ36及びPDレプリカ37)と、を有し、ドライバコード生成回路(ドライバコード生成回路32)は、レプリカバッファ(PUレプリカ35、PUレプリカ36及びPDレプリカ37)のインピーダンス値を変化させ、所定のインピーダンスに近づくと、レプリカバッファ(PUレプリカ35、PUレプリカ36及びPDレプリカ37)を構成するトランジスタ群のオン/オフ情報に基づきドライバコード(DQドライバコード)を生成し、入出力回路(DQ回路4)が非活性化状態になった後に、ドライバコード生成終了信号(CALストップ信号)を発生するとともに、出力バッファに対してドライバコード(DQドライバコード)を出力することを特徴とする。
また、制御回路(ZQ制御回路31)は、内蔵するカウンタ(カウンタ回路38)がクロックをカウントし、カウント数が予め設定したカウント数に達すると、ドライバコード生成終了信号(ZQエンド信号)を発生することを特徴とする。
また、信号発生回路(コマンドラッチ回路2A)は、インピーダンス調整回路(ZQ調整回路3)のインピーダンス調整開始及び終了を示すインピーダンス調整開始終了信号(ZQEnable信号)を発生する回路であって、外部からのキャリブレーションコマンドに応じてインピーダンス調整開始終了信号(ZQEnable信号)を第1の論理レベルから第2の論理レベルへと遷移させ、インピーダンス調整回路(ZQ調整回路3)から出力されるドライバコード生成終了信号(CALストップ信号)に応じてインピーダンス調整開始終了信号(ZQEnable信号)を第2の論理レベルから第1の論理レベルへと遷移させることを特徴とする。
また、信号発生回路(コマンドラッチ回路2A)は、オシレータ回路(OSC回路25)を有し、オシレータ回路(OSC回路25)はインピーダンス調整開始終了信号(ZQEnable信号)が第1の論理レベルから第2の論理レベルへと遷移することに応じて発振を開始し、クロック(ZQCLK)を出力することを特徴とする。
これにより、ドライバコード生成回路32において、DQイネーブル信号が入力されるラッチ回路がドライバコードの1ビットに対して一ずつ不要となり、全体でDQドライバコードのビット数分のラッチ回路を減らすことができる。従って、上述の第1の実施形態における効果を維持しつつ、更にチップサイズを縮小できるという効果を奏する。
なお、上述の説明においては、コマンドラッチ回路2Aに、CALストップ信号が入力される場合を説明したが、上述の第1の実施形態と同じく、コマンドラッチ回路2Aに入力される信号はZQエンド信号であってもよい。また、コマンドラッチ回路2Aの構成を、コマンドラッチ回路2Bの構成としてもよい。
なお、上述の説明においては、コマンドラッチ回路2Aに、CALストップ信号が入力される場合を説明したが、上述の第1の実施形態と同じく、コマンドラッチ回路2Aに入力される信号はZQエンド信号であってもよい。また、コマンドラッチ回路2Aの構成を、コマンドラッチ回路2Bの構成としてもよい。
100…半導体装置、1…制御回路、2A,2B…コマンドラッチ回路、
3…ZQ調整回路、4…DQ回路、
21,22,45,48、50…インバータ回路、
23,24,44,49…NAND回路、
25…OSC回路、
26…AND回路、31…ZQ制御回路、32…ドライバコード生成回路、
33…Vrefジェネレータ、34…ZQレベルコンパレータ、
35,36…PUレプリカ、37…PDレプリカ、38…カウンタ回路、
111,116,121,126…Pチャネル型MOSトランジスタ、
131,136…Nチャネル型MOSトランジスタ、
119,129,139…抵抗素子、ER…外付け抵抗素子、
41,46…コード更新回路、42,43,47…ラッチ回路
3…ZQ調整回路、4…DQ回路、
21,22,45,48、50…インバータ回路、
23,24,44,49…NAND回路、
25…OSC回路、
26…AND回路、31…ZQ制御回路、32…ドライバコード生成回路、
33…Vrefジェネレータ、34…ZQレベルコンパレータ、
35,36…PUレプリカ、37…PDレプリカ、38…カウンタ回路、
111,116,121,126…Pチャネル型MOSトランジスタ、
131,136…Nチャネル型MOSトランジスタ、
119,129,139…抵抗素子、ER…外付け抵抗素子、
41,46…コード更新回路、42,43,47…ラッチ回路
Claims (9)
- 入出力回路を構成する出力バッファのインピーダンス調整を行うドライバコードを生成し、前記入出力回路に対して出力するインピーダンス調整回路を備える半導体装置であって、外部からの読み出しまたは書き込みコマンド入力に応じて前記入出力回路が活性化する期間中は、前記出力バッファのインピーダンス調整は禁止されることを特徴とする半導体装置。
- 前記インピーダンス調整回路は、前記ドライバコードを前記入出力回路へ出力する際に前記入出力回路が活性化状態にあるときは前記ドライバコードを保持し、前記入出力回路が非活性化状態になった後に前記ドライバコードを前記入出力回路へ出力することを特徴とする請求項1記載の半導体装置。
- 前記インピーダンス調整回路は、信号発生回路から出力されるインピーダンス調整開始終了信号が第1の論理レベル又は第2の論理レベルのいずれか一方から他方の論理レベルへと遷移したことに応じてインピーダンス調整を開始する制御回路と、前記信号発生回路から出力されるクロックに応じて、前記出力バッファのドライバコードを生成するドライバコード生成回路と、前記出力バッファを構成する複数のトランジスタと同一のトランジスタ群から構成されるレプリカバッファと、を有し、前記ドライバコード生成回路は、前記レプリカバッファのインピーダンス値を変化させ、所定のインピーダンスに近づくと、前記レプリカバッファを構成するトランジスタ群のオン/オフ情報に基づき前記ドライバコードを生成するとともに、ドライバコード生成終了信号を発生し、前記入出力回路が非活性化状態になった後に、前記出力バッファに対して前記ドライバコードを出力することを特徴とする請求項2記載の半導体装置。
- 前記インピーダンス調整回路は、信号発生回路から出力されるインピーダンス調整開始終了信号が第1の論理レベル又は第2の論理レベルのいずれか一方から他方の論理レベルへと遷移したことに応じてインピーダンス調整を開始する制御回路と、前記信号発生回路から出力されるクロックに応じて、前記出力バッファのドライバコードを生成するドライバコード生成回路と、前記出力バッファを構成する複数のトランジスタと同一のトランジスタ群から構成されるレプリカバッファと、を有し、前記ドライバコード生成回路は、前記レプリカバッファのインピーダンス値を変化させ、所定のインピーダンスに近づくと、前記レプリカバッファを構成するトランジスタ群のオン/オフ情報に基づき前記ドライバコードを生成し、前記入出力回路が非活性化状態になった後に、ドライバコード生成終了信号を発生するとともに、前記出力バッファに対して前記ドライバコードを出力することを特徴とする請求項2記載の半導体装置。
- 前記制御回路は、内蔵するカウンタが前記クロックをカウントし、カウント数が予め設定したカウント数に達すると、前記ドライバコード生成終了信号を発生することを特徴とする請求項3または4記載の半導体装置。
- 前記信号発生回路は、前記インピーダンス調整回路のインピーダンス調整開始及び終了を示すインピーダンス調整開始終了信号を発生する回路であって、外部からのキャリブレーションコマンドに応じて前記インピーダンス調整開始終了信号を、第1の論理レベルから第2の論理レベルへと遷移させ、前記インピーダンス調整回路から出力される前記ドライバコード生成終了信号に応じて前記インピーダンス調整開始終了信号を第2の論理レベルから第1の論理レベルへと遷移させることを特徴とする請求項3乃至5記載の半導体装置。
- 前記信号発生回路はオシレータ回路を有し、前記オシレータ回路は前記インピーダンス調整開始終了信号が第1の論理レベルから第2の論理レベルへと遷移することに応じて発振を開始し、前記クロックを出力する請求項6記載の半導体装置。
- 前記信号発生回路は、前記インピーダンス調整開始終了信号が第1の論理レベルから第2の論理レベルへと遷移した以降において、半導体装置外部から周期的に入力される信号に同期して前記クロックを出力する請求項6記載の半導体装置。
- 外部から入力されるコマンド信号に応じて、ZQ開始信号及びDQイネーブル信号を出力する制御回路と、外部とデータの入出力を行うDQ回路と、前記ZQ開始信号に応じて前記DQ回路のインピーダンス調整を行い、前記DQイネーブル信号の活性化期間において前記インピーダンス調整結果を保持し、前記DQイネーブル信号の非活性化期間に前記インピーダンス調整結果を前記DQ回路に出力するZQ調整回路と、を備えることを特徴とする半導体装置。
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