JP2008048361A - キャリブレーション回路 - Google Patents
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Abstract
【解決手段】出力バッファを構成するプルアップ回路と実質的に同じ回路構成を有する第1のレプリカバッファ110と、出力バッファを構成するプルダウンと実質的に同じ回路構成を有する第2のレプリカバッファ120とを備える。第1のキャリブレーションコマンドZQCSが発行されると、制御信号ACT1,ACT2の一方を活性化させることにより、第1及び第2のレプリカバッファ110,120に対するキャリブレーション動作を片方だけ行う。第2のキャリブレーションコマンドZQCLが発行されると、制御信号ACT1,ACT2の両方を活性化させることにより、第1及び第2のレプリカバッファ110,120に対するキャリブレーション動作を両方とも行う。
【選択図】図1
Description
110,120,130 レプリカバッファ
111〜115,211p〜215p PチャンネルMOSトランジスタ
119,139,171,172,218,219 抵抗
131〜135,211n〜215n NチャンネルMOSトランジスタ
141,142 カウンタ
151,152 コンパレータ
160 制御信号生成回路
161 分周回路
162 フラグ
163〜165,311〜315 AND回路
166 インバータ
200 半導体装置
210 出力バッファ
220 入力バッファ
230 前段回路
240 出力制御回路
301〜305 OR回路
Claims (8)
- 出力バッファを構成するプルアップ回路及びプルダウン回路の一方と実質的に同じ回路構成を有する第1のレプリカバッファと、前記プルアップ回路及び前記プルダウン回路の他方と実質的に同じ回路構成を有する第2のレプリカバッファとを備えるキャリブレーション回路であって、
前記第1及び第2のレプリカバッファに対するキャリブレーション動作を、第1のキャリブレーションコマンドに応答して交互に行うことを特徴とするキャリブレーション回路。 - 前記第1のレプリカバッファに対してキャリブレーション動作を行うキャリブレーション期間においては、前記第2のレプリカバッファのインピーダンスを固定し、前記第2のレプリカバッファに対してキャリブレーション動作を行うキャリブレーション期間においては、前記第1のレプリカバッファのインピーダンスを固定することを特徴とする請求項1に記載のキャリブレーション回路。
- 第2のキャリブレーションコマンドに応答して、前記第1のレプリカバッファに対するキャリブレーション動作を行った後、前記第2のレプリカバッファに対するキャリブレーション動作を行うことを特徴とする請求項1又は2に記載のキャリブレーション回路。
- 前記第1のキャリブレーションコマンドにより指定されるキャリブレーション期間は、前記第2のキャリブレーションコマンドにより指定されるキャリブレーション期間よりも短いことを特徴とする請求項3に記載のキャリブレーション回路。
- 前記第1及び第2のレプリカバッファのインピーダンスを調整するカウンタをさらに備え、前記カウンタは外部クロックよりも周波数の低い内部クロックに同期した動作を行うことを特徴とする請求項1乃至4のいずれか一項のキャリブレーション回路。
- 前記第1のレプリカバッファと実質的に同じ回路構成を有し、且つ、前記第1のレプリカバッファと実質的に同じインピーダンスに設定される第3のレプリカバッファをさらに備え、
前記第1のレプリカバッファに対するキャリブレーション動作は、前記第1のレプリカバッファと外部抵抗との間の電位に基づいて行い、前記第2のレプリカバッファに対するキャリブレーション動作は、前記第2のレプリカバッファと前記第3のレプリカバッファとの間の電位に基づいて行うことを特徴とする請求項1乃至5のいずれか一項のキャリブレーション回路。 - 出力バッファを構成するプルアップ回路及びプルダウン回路の一方と実質的に同じ回路構成を有する第1のレプリカバッファと、前記プルアップ回路及び前記プルダウン回路の他方と実質的に同じ回路構成を有する第2のレプリカバッファとを備えるキャリブレーション回路であって、
第1のキャリブレーションコマンドに応答して、前記第1及び第2のレプリカバッファのいずれか一方に対するキャリブレーション動作を行い、第2のキャリブレーションコマンドに応答して、前記第1及び第2のレプリカバッファの両方に対するキャリブレーション動作を行うことを特徴とするキャリブレーション回路。 - キャリブレーション動作を行うべきレプリカバッファを指定するフラグをさらに備え、前記フラグの内容は、前記第1のキャリブレーションコマンドが発行される度に反転することを特徴とする請求項7に記載のキャリブレーション回路。
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