CN101131867B

CN101131867B - 校准电路

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Publication number: CN101131867B
Application number: CN2007101417549A
Authority: CN
Inventors: 余公秀之; 藤泽宏树
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2006-08-21
Filing date: 2007-08-21
Publication date: 2012-07-18
Anticipated expiration: 2027-08-21
Also published as: US8364434B2; TWI343708B; US7869973B2; US20100045359A1; CN101131867A; JP4205741B2; JP2008048361A; TW200820615A; US20080046212A1

Abstract

一种校准电路，包含第一副本缓冲器和第二副本缓冲器，第一副本缓冲器具有与组成输出缓冲器的上拉电路实质相同的电路配置，而第二副本缓冲器具有与组成输出缓冲器的下拉电路实质相同的电路配置。当发出第一校准命令ZQCS时，激活控制信号ACT1或ACT2，并实行第一副本缓冲器或第二副本缓冲器的校准操作。当发出第二校准命令ZQCL时，激活控制信号ACT1、ACT2，并实行第一副本缓冲器和第二副本缓冲器的校准操作。

Description

校准电路

技术领域

本发明涉及校准电路，具体地说，涉及一种调整半导体器件中所设输出缓冲器阻抗用的校准电路。本发明还涉及一种数据处理系统，所述系统包括具有校准电路的半导体存储器件。

背景技术

近年来，半导体器件之间(如CPU和存储器之间)需要以很高的数据传输速率进行数据传输。为了实现高数据传输速率，不断减小输入/输出信号的幅度。如果输入/输出信号减小了幅度，那么输出缓冲器的期望的阻抗精确性变得困难。

输出缓冲器的阻抗随制造期间的工艺条件而变化。另外，在它的实际使用中，输出缓冲器的阻抗会受到环境温度及电源电压变化的影响。当需要传输缓冲器的高阻抗精确性时，使用能够调节其阻抗的输出缓冲器(日本专利申请待审公开No.2002-152032、2004-32070、2006-203405和2005-159702)。通过一般被称作为“校准电路”的电路来调整该输出缓冲器的阻抗。

如同日本专利申请待审公开No.2006-203405和2005-159702中所公开的那样，校准电路包括具有与输出缓冲器相同配置的副本缓冲器(reolica buffer)。当实行校准操作时，外部电阻器与校准端子相连，校准端子的电压与基准电压进行比较，并因此来调整副本缓冲器的阻抗。然后，副本缓冲器的调整结果反映到输出缓冲器中，因此把输出缓冲器的阻抗设置为期望值。

在校准操作中，多次实行调整步骤，这种步骤包括电压比较和副本缓冲器的阻抗更新。使副本缓冲器的阻抗接近期望值。

然而，校准操作中的电压比较和副本缓冲器阻抗变化要占去一定的时间。因此，如果外部时钟的频率较高，就不会在每次激活外部时钟时实行这样的调整步骤。在这种情况下，通过对外部时钟进行分频而产生具有更低频率的内部时钟，而且与内部时钟同步地实行所述调整步骤。

通常由外部时钟周期的个数(如64个时钟周期)确定校准操作的实行周期(校准周期)。当外部时钟的分频数增大时，校准周期中实行的调整步骤的次数减小。假定由m来表示用于确定校准周期的外部时钟周期的个数，而由n来表示分频数，则由m/n来表示校准周期中内部时钟激活的次数，即调整步骤的次数。如果外部时钟的频率增大，则分频数n必然会增大，因而，校准周期中实行的调整步骤的次数进一步减小。

通常，在校准操作中，对具有与包括在输出缓冲器中的上拉电路相同配置的副本缓冲器进行调整，然后对具有与包括在输出缓冲器中的下拉电路相同配置的副本缓冲器进行调整。在传统的校准电路中，校准周期被分为第一半部和第二半部。在第一半部中调整上拉副本缓冲器，而在第二半部中调整下拉副本缓冲器。

由此，上拉和下拉副本缓冲器实行的调整步骤的次数分别减半，因而不会实行足够的校准操作。

此外，由于普通的校准电路使用先前校准操作中的最终代码而实行第一调整步骤，所以，在第一调整步骤中不会更新阻抗。在第二调整步骤开始阻抗更新。阻抗更新的次数比调整步骤的次数小1。因此，当分频数增大时，实际的阻抗更新次数剧烈地减小。

譬如，假定用于确定校准周期的外部时钟周期的个数m是64个时钟周期，而分频数n是8，那么校准周期中内部时钟的激活次数是8(＝64/8)。这个数字减半后被分配给上拉端和下拉端。上拉端和下拉端的调整步骤的次数均为4。由于第一调整步骤中不会更新阻抗，则上拉端和下拉端的阻抗更新次数均为3(＝4-1)。

如果外部时钟的速度增大且分频数n为16，那么内部时钟的激活次数仅为4(＝64/16)。上拉端和下拉端的调整步骤的次数均为2。阻抗更新次数为1(＝2-1)。如果外部时钟的速度更为增大，且分频数n也更为增大，那么阻抗更新的次数是0。在这种情况下，校准操作不能实行。

发明内容

开发本发明用以解决上述问题。于是，本发明的目的是提供一种校准电路，即使在外部时钟频率较高的情况下，所述电路也能充分地实行校准操作。

按照本发明一方面的校准电路，它包括：

第一副本缓冲器，具有与输出缓冲器中包含的上拉电路和下拉电路之一实质相同的电路配置；以及

第二副本缓冲器，具有与所述上拉电路和下拉电路中的另一个实质相同的电路配置，其中

响应第一校准命令，交替实行第一副本缓冲器的校准操作和第二副本缓冲器的校准操作。

按照本发明另一方面的校准电路，它包括：

响应第一校准命令，实行第一副本缓冲器或第二副本缓冲器的校准操作，并且响应第二校准命令，实行第一副本缓冲器和第二副本缓冲器的校准操作。

按照本发明，当发出第一校准命令时，不会同时实行第一副本缓冲器的校准操作和第二副本缓冲器的校准操作，而是实行两者之一。因此，使校准周期中的阻抗更新次数增大，而且即使外部时钟频率较高，也能够实行充分的校准操作。

附图说明

通过下面结合附图对本发明进行详细描述，将使本发明的上述和其他方面、特征和优点会变得更加明显，其中：

图1是本发明优选实施例校准电路的电路图；

图2是图1所示上拉端的副本缓冲器的电路图；

图3是图1所示下拉端的副本缓冲器的电路图；

图4是图1所示控制信号发生电路的电路图；

图5是示出一个调整步骤的时序图示例；

图6是包含图1所示校准电路的半导体器件主要部分方框图；

图7是图6所示输出缓冲器的电路图；

图8是图6所示前级电路的电路图；

图9是说明短校准操作的时序图；

图10是表示校准端子处电位变化的示例曲线；

图11是表示校准端子处电位变化的另一示例曲线；

图12是说明长校准操作的时序图；以及

图13是表示使用DRAM的数据处理系统方框图，其中本发明应用于所述DRAM中。

具体实施方式

以下将结合附图详细描述本发明的优选实施例。

图1是本发明优选实施例校准电路100的电路图。

如图1所示，本实施例的校准电路100包括：副本缓冲器110、120和130；用于控制副本缓冲器110、120阻抗的计数器141；用于控制副本缓冲器130阻抗的计数器142；用于控制计数器141的比较器151；用于控制计数器142的比较器152；以及控制信号发生电路160。

作为缓冲器的一部分，副本缓冲器110、120和130具有相同的电路配置，这将在下文描述。使用副本缓冲器110、120和130来调整输出阻抗，并且，结果反映在示出缓冲器中。由此，将输出缓冲器的阻抗设置为期望值。这是校准电路100的功能。

图2是副本缓冲器110的电路图。

如图2所示，由5个P沟道MOS晶体管111至115和电阻器119形成副本缓冲器110，其中，5个晶体管与电源电位VDD并联，并且电阻器119的一端与晶体管的漏极相连。电阻器119的另一端与校准端子ZQ相连。副本缓冲器110不具有下拉功能。相反，这个缓冲器仅具有上拉功能。

从计数器141把阻抗控制信号DRZQP1至DRZQP5提供给晶体管111至115的栅极。副本缓冲器110中的5个晶体管独立地实行导通-截止控制。在图1和2中，把阻抗控制信号DRZQP1至DRZQP5总称为DRZQP。

将晶体管111至115的并联电路设计成，使其在有效状态下具有预定的阻抗(例如120Ω)。然而，由于晶体管的导通电阻随制造条件、环境温度以及操作期间的电源电压变化，所以，可能不会获得所期望的阻抗。为了实际地获得120Ω的阻抗，必须调整导通的晶体管的数目。因此，采用包含多个晶体管的并联电路。

为了在近乎整个宽范围上调整阻抗，优选使组成并联电路的多个晶体管的W/L比(栅极宽度与栅极长度之比)彼此不同。更为优选的是，关于晶体管实行两次加权。根据本实施例，在这一点上，当晶体管111的W/L比被设置为“1”时，晶体管112至115的W/L比分别是“2”、“4”、“8”和“16”(这些W/L比并不表示实际的W/L比，而是相对值，这将在下文进行描述)。

通过适当地选择拟由阻抗控制信号DRZQP1至DRZQP5导通的晶体管，并联电路的导通阻抗固定在大约120Ω，而与制造条件的变化和温度的改变无关。

例如，将电阻器119的电阻值设计为120Ω。因此，当包含晶体管111至115的并联电路导通时，当从校准端子ZQ观看时，副本缓冲器110的阻抗是240Ω。例如，对于电阻器119采用钨(W)电阻器。

副本缓冲器120具有与图2所示副本缓冲器110相同的电路配置，除了电阻器119的另一端与节点A相连之外。因此，在副本缓冲器120中，阻抗控制信号DRZQP1至DRZQP5被提供给5个晶体管的栅极。

图3是副本缓冲器130的电路图。

如图3所示，由5个N沟道MOS晶体管131至135以及电阻器139形成副本缓冲器130，其中5个晶体管与地电位并联，并且，所述电阻器的一端与晶体管的漏极相连。电阻器139的另一端与节点A相连。副本缓冲器130不具有上拉功能。代替的是，这个缓冲器仅具有下拉功能。

从计数器142把阻抗控制信号DRZQN1至DRZQN5提供给晶体管131至135的栅极。因此，副本缓冲器130中的5个晶体管独立地实行导通-截止控制。在图1和3中，阻抗控制信号DRZQN1至DRZQN5被总称为DRZQN。

把包含晶体管131至135的并联电路设计成，比如在导电时具有120Ω。电阻器139的电阻值被设计为例如120Ω。当包含晶体管131至135的并联电路导通时，从节点A看副本缓冲器130的阻抗是240Ω，与副本缓冲器110和120相同。

更为优选的是，与晶体管111至115相同，关于晶体管131至135的W/L比实行两次加权。具体地说，当把晶体管131的W/L比设置为“1”时，晶体管132至135的W/L比分别是“2”、“4”、“8”和“16”。

再参照图1，当控制信号ACT1激活时，计数器141对阻抗代码进行上计数或下计数。具体地说，如果比较信号COMP1在控制信号ACT1的激活期间为高电平，则计数器141对阻抗代码进行上计数。如果比较信号COMP1在控制信号ACT1的激活期间为低电平，则该计数器对阻抗代码进行下计数。如果比较信号COMP1的逻辑值在控制信号ACT1激活时与先前的逻辑值不同，则停止计数操作。在本实施例中，控制信号ACT1的激活表示控制信号ACT1的有效沿。

比较器151的同相输入接线端(+)与校准端子ZQ相连。反相输入接线端(-)跟电源电位(VDD)与地电位(GND)之间连接的电阻器171和172的中点相连。比较器151把校准端子ZQ的电位与中间电压(VDD/2)进行比较。如果接线端ZQ的电压更高，则使作为输出的比较信号COMP1为高电平。如果中间电压更高，则使比较信号COMP1为低电平。

当控制信号ACT2激活时，计数器142对阻抗代码进行上计数或下计数。具体地说，如果比较信号COMP2在控制信号ACT2的激活期间为高电平，则计数器142对阻抗代码进行上计数。如果比较信号COMP2在控制信号ACT2的激活期间为低电平，则该计数器对阻抗代码进行下计数。如果比较信号COMP2的逻辑值在控制信号ACT2激活时与先前的逻辑值不同，则停止计数操作。在本实施例中，控制信号ACT2的激活表示控制信号ACT2的有效沿。

比较器152的同相输入端子(+)与用作副本缓冲器120和130的输出端的节点A相连。反相输入接线端(-)与电阻器171和172的中点相连。比较器152把节点A的电压与中间电压(VDD/2)进行比较。如果节点A的电压更高，则使作为输出的比较信号COMP2为高电平。如果中间电压更高，则使比较信号COMP2为低电平。

此外，在控制信号ACT1和ACT2未激活期间，计数器141和142停止计数操作，并维持其当前的阻抗代码。如上所述，计数器141的计数值用作阻抗控制信号DRZQP。计数器142的计数值用作阻抗控制信号DRZQN。

图4是用于产生控制信号ACT1和ACT2的控制信号发生电路160的电路图。

如图4所示，控制信号发生电路160具有：分频电路161，对外部时钟CK进行分频，以产生内部时钟ICLK；以及标志162，选择待激活的控制信号ACT1或ACT2。

考虑外部时钟CK的频率与校准电路100的操作速度之间的关系，以确定分频电路161中的分频数。具体地说，在内部时钟ICLK的周期大于实行调整步骤所需时间的范围内，优选地是把分频数设置为尽可能地小。如图5所示，一个调整步骤包括代码更新时间T1、比较器响应时间T2和确定时间T3。如图5所示，如果总时间(＝T1+T2+T3)大于7个外部时钟周期，并小于8个外部时钟周期，则把分频数设置为8。

如图4所示，内部时钟ICLK输入到AND电路163的一端。在校准周期中为高电平的控制信号ZQCOM被输入给AND电路163的另一端。因此，AND电路163的输出端是，仅当控制信号ZQCOM为高电平时，内部时钟ICLK才会通过。

有两种从外部发出的校准命令。一种是“短校准”命令。另一种是“长校准”命令。在普通操作期间，根据需要发出短校准命令(ZQCS)。将它的校准周期设置得相对较短。同时，在复位或从自刷新模式返回时发出长校准命令(ZQCL)。这种校准周期被设置为相对较长。

分配给短校准命令的校准周期比如是64个时钟。在这种情况下，如果分频数为8，则在短校准中，实行8次(＝64/8)调整步骤。分配给长校准命令的校准周期是比如512个时钟。如果分频数为8，则在长校准中实行64次(＝512/8)调整步骤。

标志162选择待激活的控制信号ACT1或ACT2。把置位信号SET、复位信号RESET以及控制信号ZQCOM输入所述标志162。置位信号SET把标志162的内容设置为“1”，并在芯片复位时，或者发出长校准命令时被激活。同时，复位信号RESET把标志162的内容复位至“0”，并且在发出长校准命令并经过一半校准周期时被激活。

响应从高电平变为低电平的控制信号ZQCOM，所述标志162将其内容反转。当校准操作完成时，控制信号ZQCOM从高电平变为低电平。除非芯片复位或发出长校准命令，否则，标志162的内容在每次短校准操作时反转。

如图4所示，把标志162的输出F提供给AND电路164。反相器166所产生的反相信号被提供给AND电路165。因此，在标志162被置位为1时，控制信号发生电路160输出控制信号ACT1，而在标志162被复位至0时输出控制信号ACT2。

上面描述了本实施例校准电路100的结构。

图6是包含校准电路100的半导体器件200的主要部分方框图。

除校准电路100之外，图6所示的半导体器件200包含连接至数据输入/输出接线端DQ的输出缓冲器210和输入缓冲器220。由于输入缓冲器220的配置与本发明的范围不直接相关，所以，本说明书省略对它的描述。

由前级电路230提供的操作信号230P和230N控制输出缓冲器210的动作。如图6所示，校准电路100提供的阻抗控制信号DRZQP和DRZQN被提供给前级电路230。

图7是输出缓冲器210的电路图。

如图7所示，输出缓冲器210包含5个并联的P沟道MOS晶体管211p至215p和5个并联的N沟道MOS晶体管211n至215n。电阻器218和219串联在晶体管211p至215p与晶体管211n至215n之间。电阻器218和电阻器219的连接点与数据输入/输出接线端DQ相连。

把组成操作信号230P的5个操作信号231P至235P提供给晶体管211p至215p的栅极。把组成操作信号230N的5个操作信号231N至235N提供给晶体管211n至215n的栅极。输出缓冲器210中的10个晶体管由10个操作信号231P至235P以及231N至235N单独地控制导通-截止。操作信号231P至235P组成操作信号230P，操作信号231N至235N组成操作信号230N。

在输出缓冲器210中，由P沟道MOS晶体管211p至215p以及电阻器218形成的上拉电路PU具有与图2所示副本缓冲器110(120)相同的电路结构。由N沟道MOS晶体管211n至215n以及电阻器219形成的下拉电路PD具有与图3所示副本缓冲器130相同的电路结构。

因此，把包含晶体管211p至215p的并联电路，以及包含晶体管211n至215n的并联电路设计成为在导电时具有比如120Q。电阻器218和219的电阻值分别被设计为比如120Ω。因此，如果包含晶体管211p至215p的并联电路，以及包含晶体管211n至215n的并联电路中任意一个导通，则从数据输入/输出接线端DQ看，输出缓冲器的阻抗是240Ω。

在实际的半导体器件中，以并行的方式提供多个这样的输出缓冲器210，并根据所使用的输出缓冲器的个数来选择输出阻抗。假定输出缓冲器的阻抗由X来表示，通过使用Y个并联的输出缓冲器，输出阻抗计算为X/Y。

图8是前级电路230的电路图。

如图8所示，由5个OR电路301至305以及5个AND电路311至315而形成前级电路230。将来自输出控制电路240的选择信号240P和来自校准电路100的阻抗控制信号DRZQP1至DQZQP5提供给OR电路301至305。同时，将来自输出控制电路240的选择信号240N和来自校准电路100的阻抗控制信号DRZQN1至DQZQN5提供给AND电路311至315。

根据将要从数据输入/输出接线端DQ输出的数据的逻辑值，对作为输出控制电路240的输出的选择信号240P和240N进行控制。具体地说，当从数据输入/输出接线端DQ输出高电平信号时，选择信号240P和240N被设置为低电平。当从数据输入/输出接线端DQ输出低电平信号时，选择信号240P和240N被设置为高电平。当把输出缓冲器210用作端子电阻器的ODT(片内终端组件On Die Termination)时，选择信号240P被设置为低电平，而选择信号240N被设置为高电平。

把作为OR电路301至305的输出的操作信号231P至235P(＝230P)，以及作为AND电路311至315的输出的操作信号231N至235N(＝230N)提供给图6所示的输出缓冲器210。

上面描述了半导体器件200的结构。将按照当发出短校准命令时所实行的操作，以及当发出长校准命令时所实行的操作描述有关本实施例校准电路100的工作情况，。

图9是用于解释短校准操作的时序图。

如图9所示，当发出短校准命令ZQCS时，控制信号ZQCOM从低电平变为高电平。根据标志162的当前内容，对控制信号ACT1或ACT2提供定时。根据图9所示的例子，当发出第一短校准命令ZQCS时，标志162的输出F是高电平。因此，对控制信号ACT1以及内部时钟ICLK提供定时。控制信号ACT2固定至低电平。

然后，计数器141实行计数操作，以使副本缓冲器110的阻抗接近外部电阻器R的值。假定短校准周期是64个时钟，并且分频数为8，则计数器141最多实行8次调整步骤。

更为具体地说，当作为比较器151的输出的比较信号COMP1为低电平时，计数器141与控制信号ACT1进行下计数，而且晶体管111至115相应地导通和截止。如上所述，在本实施例中，晶体管111至115的W/L比分别是“1”、“2”、“4”、“8”和“16”。计数器141的最低有效位(LSB)被分配给阻抗控制信号DRZQP1。计数器141的最高有效位(MSB)被分配给阻抗控制信号DRZQP5。因此，副本缓冲器110的阻抗以最小间距(pitch)而改变。

当进行下计数时，副本缓冲器110的阻抗逐渐减小。如图10所示，校准端子ZQ的电位逐渐增大。当副本缓冲器110的阻抗减小为小于目标阻抗(240Ω)时，校准端子的电位超过中间电压(VDD/2)。作为比较器151的输出的比较信号COMP1被反转为高电平。由于比较信号COMP1的逻辑电平从先前的逻辑电平而改变，计数器141停止计数操作。

如图10所示，在比较信号COMP1的逻辑电平已经从先前的逻辑电平发生改变后，可以连续地实行调整步骤。

同时，当作为比较器151的输出的比较信号COMP1为高电平时，计数器141与控制信号ACT1进行上计数，而且晶体管111至115相应地导通和截止。当上计数进行时，副本缓冲器110的阻抗逐渐增大。如图11所示，校准端子ZQ的电位逐渐减小。当副本缓冲器110的阻抗减小为小于目标阻抗(240Ω)时，校准端子的电位超过中间电压(VDD/2)。作为比较器151的输出的比较信号COMP1被反转为低电平。由于比较信号COMP1的逻辑电平从先前的逻辑电平而改变，计数器141停止计数操作。

也是在这个情况下，如图11所示，在比较信号COMP1的逻辑电平已经从先前的逻辑电平发生改变后，可以连续地实行调整步骤。

当最多实行8次调整步骤时，如图9所示，控制信号ZQCOM变为低电平。标志162的内容相应地反转，并且停止对控制信号ACT1提供定时。计数器141的计数值是固定的，而且，阻抗控制信号DRZQP(DRZQP1至DRZQP5)的电平得以确定。当控制信号ACT2固定至低电平时，副本缓冲器130的阻抗是固定的。

当发出下一个短校准命令ZQCS时，控制信号ZQCOM再次被激活至高电平。由于标志162的输出F是低电平，对控制信号ACT2与内部时钟ICLK提供定时。控制信号ACT1固定至低电平。

这时，计数器142实行计数操作，并使副本缓冲器130的阻抗接近副本缓冲器120的值。当最多实行8次调整步骤时，如图9所示，控制信号ZQCOM再次变为低电平。标志162的内容相应地反转，并且停止对控制信号ACT2提供定时。计数器142的计数值是固定的，并且阻抗控制信号DRZQP(DRZQP1-DRZQP5)的电平得以确定。当控制信号ACT1固定至低电平时，副本缓冲器110和120的阻抗是固定的。

上面描述了短校准操作。由校准操作确定的阻抗控制信号DRZQP和DRZQN被提供给图6所示的前级电路230。对于由前级电路230控制的输出缓冲器210，反映出所设置的副本缓冲器的内容。

在本实施例中，每当发出短校准命令ZQCS时，交替实行上拉副本缓冲器110的校准操作和下拉副本缓冲器130的校准操作。因此，即使在校准周期中仅实行少数的调整步骤，也能够更加可靠地调整阻抗。

在校准周期中可以实行的调整步骤的次数与传统的校准电路中相同。然而，如上所述，通常所述阻抗在第一调整步骤期间不会更新。这是因为校准电路中包括的计数器通常取决于比较器的输出值是否与先前的值有所变化而对阻抗进行更新。如果像传统的校准电路中那样，把短校准周期分为第一半部和第二半部，则实际的阻抗更新次数明显减少。相反，在本实施例中，把整个短校准周期分配给上拉或下拉端。因此，与传统情况相比，阻抗更新次数增大。

由于传统校准电路中的阻抗更新次数减少，上拉副本缓冲器通常不能够在短校准操作中调整至目标值。在下拉副本缓冲器中，从原始目标值导出的阻抗被设置为目标值。因此，可以对该阻抗进行调整以便从原始目标值中导出，而且在这个情况下，不会维持精确的校准操作。在本发明中，这个问题与传统情况相比得到了抑制，因为本实施例中的阻抗更新次数有所增大。

下面将描述长校准操作情况。

图12是用于说明长校准操作的时序图。

如图12所示，当发出长校准命令ZQCL时，控制信号ZQCOM从低电平变为高电平，并使置位信号SET被激活。强制地对标志162进行置位，并实行控制信号ACT1的定时。计数器141提供技术操作，使副本缓冲器110的阻抗接近外部电阻器R的值。

当经过校准周期的一半时，复位信号RESET激活，并对标志162的内容进行复位。也就是标志162的输出F变为低电平，并且开始对控制信号ACT2进行定时。然后，计数器142提供计数操作，使副本缓冲器130的阻抗接近副本缓冲器120的值。

假定长校准周期是512个时钟，并且分频数是8，在校准周期的第一半部中，最多对上拉副本缓冲器110实行32次调整步骤。在校准周期的第二半部中，最多对下拉副本缓冲器130实行32磁调整步骤。

按照确保足够的调整步骤次数的长校准操作，与短校准操作不同，校准周期被分为第一半部和第二半部。在长校准操作期间，可以实行上拉副本缓冲器110的校准操作和下拉副本缓冲器130的校准操作。

本发明可以优选地被应用于半导体存储器件，特别是DRAM。

图13是表示使用DRAM的数据处理系统的框图，其中将本发明应用于DRAM中。

图13所示的数据处理系统300，它包括数据处理器320和应用本发明的DRAM 330，它们通过系统总线310彼此相连。数据处理器320可以从至少是微处理器(MPU)和数字信号处理器(DSP)中选择。在图13中，尽管为简化该示意图，而使数据处理器320和DRAM 330通过系统总线310相连，然而它们可以通过逻辑总线，而不是系统总线310相连。

此外，在图13中，尽管为简化该示意图，在数据处理系统300中仅采用一组系统总线310，然而，也可以提供通过连接器与系统总线310相连的串行总线或并行总线。如图13所示，存储器件340、I/O设备350以及ROM 360与系统总线310相连。然而，它们对于数据处理系统300不是基本元件。

可以从至少为硬盘驱动器、光盘驱动器和闪存器件中选择存储器件340。可以从比如液晶显示器(LCD)的显示器和比如键盘或鼠标的输入设备中选择I/O设备350。I/O设备350可以包括输入或输出设备。此外，尽管如图13所示那样，针对每一种元件仅示出一个元件，然而，也可以在数据处理系统中设置两个或更多个相同的元件。

本发明绝不限于上述实施例，而是可以在权利要求所述的本发明的范围内进行各种修改，而且，本质上这些修改都包括在本发明的范围内。

例如，组成副本缓冲器110、120和130的晶体管的大小，可以与组成输出缓冲器210的晶体管的大小不同。如果其阻抗彼此实质相同，则还可以采用“缩嵌(shrunk)”晶体管。

虽然在本实施例中使用包含5个晶体管的并联电路作为组成输出缓冲器或副本缓冲器的并联电路，然而，并联的晶体管的数目并不限于这样的数目。

按照本发明，当发出第一校准命令时，不会同时实行第一副本缓冲器的校准操作和第二副本缓冲器的校准操作，而是实行两者之一。因此，校准周期中的阻抗更新次数增大，而且即使外部时钟频率较高，也能够实行充分的校准操作。

Claims

1.一种数据处理系统，包括数据处理器和半导体存储器件，所述半导体存储器件包括具有上拉电路和下拉电路的输出缓冲器，以及校准电路，用于调整所述输出缓冲器的阻抗，所述校准电路包括：

所述输出缓冲器的上拉电路的第一副本缓冲器；

所述输出缓冲器的下拉电路的第二副本缓冲器；

控制电路，响应第一校准命令的发生而实行第一副本电路的第一校准操作并且同时延迟第二副本电路的第二校准操作，直到第一校准命令的下一次发生为止，并且响应第一校准命令的下一次发生而实行第二副本电路的第二校准操作并且同时延迟第一副本电路的第一校准操作，直到在第一校准命令的再一个下一次发生为止。

2.根据权利要求1所述的数据处理系统，其中，所述控制电路还响应第二校准命令，在第二校准命令的下一次发生之前实行第一和第二校准操作。

3.根据权利要求2所述的数据处理系统，其中，所述第一校准命令识别第一校准时间周期，第二校准命令识别第二校准时间周期，第一校准时间周期短于第二校准时间周期。

4.根据权利要求3所述的数据处理系统，其中，所述第二校准时间周期包括第一和第二时间区段，并且在第一和第二时间区段分别实行第一和第二校准操作。

5.根据权利要求1所述的数据处理系统，其中，所述控制电路响应第一校准命令的每一个偶数次发生实行第一和第二校准操作之一，响应第一校准命令的每一个奇数次发生实行第一和第二校准操作的另一个。

6.一种校准电路，所述校准电路调整具有上拉电路和下拉电路的输出缓冲器的阻抗，所述校准电路包括：

所述输出缓冲器的上拉电路的第一副本缓冲器；

所述输出缓冲器的下拉电路的第二副本缓冲器；

控制电路，响应第一校准命令的发生而实行第一副本电路的第一校准操作并且同时延迟第二副本电路的第二校准操作，直到第一校准命令的下一次发生为止，并且响应第一校准命令的下一次发生而实行第二副本电路的第二校准操作并且同时延迟第一副本电路的第一校准操作，直到第一校准命令的再一个下一次发生为止。

7.根据权利要求6所述的校准电路，其中，所述控制电路还响应第二校准命令，在第二校准命令的下一次发生之前实行第一和第二校准操作。

8.根据权利要求7所述的校准电路，其中，所述第一校准命令识别短校准命令，第二校准命令识别长校准命令，所述短校准命令短于所述长校准命令。

9.根据权利要求8所述的校准电路，其中，所述长校准命令包括第一和第二时间区段，并且在第一和第二时间区段分别实行第一和第二校准操作。

10.根据权利要求6所述的校准电路，其中，所述控制电路响应第一校准命令的每一个偶数次发生实行第一和第二校准操作之一，响应第一校准命令的每一个奇数次发生实行第一和第二校准操作的另一个。