JP2015154316A - 半導体装置 - Google Patents

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裕正 武田
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Abstract

【課題】キャリブレーション性能の低下を回避しつつ、パッド配置の自由度を向上する。【解決手段】データ用高位側電源端子２１、データ用低位側電源端子２２、データ入出力端子２０、キャリブレーション端子２５、及び高位側電源端子２６を含む複数の端子が第１の方向に沿って一列に並べて配置された端子列を構成し、端子２１，２２はそれぞれ端子列内において端子２０に隣接して配置され、端子２６は端子列内において端子２０に隣接しない位置に配置され、Ｐ側レプリカ回路１５ｒ１は、プルアップ回路における端子２１との接続端に相当する端部が端子２６に接続された構成を有し、レプリカ出力回路１５ｒは、出力回路における端子２１との接続端に相当する端部が端子２１に接続され、出力回路における端子２２との接続端に相当する端部が端子２２に接続された構成を有する。【選択図】図１

Description

本発明は半導体装置に関し、特に、出力バッファのインピーダンスを調整する機能を有する半導体装置に関する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、メモリセルに記憶されるデータの入出力を行うために、複数のデータ入出力端子が設けられる。そしてこれら複数のデータ入出力端子のそれぞれには、メモリセルから読み出されたデータ（リードデータ）に応じた電位を出力する出力バッファが付設される。
出力バッファは、リードデータに応じた制御信号を出力する前段回路と、この制御信号に応じて電源電位ＶＤＤＱ及び接地電位ＶＳＳＱのいずれか一方を対応するデータ入出力端子に出力する出力回路とによって構成される回路である。出力回路は、電源電位ＶＤＤＱの出力を担うプルアップ回路と、接地電位ＶＳＳＱの出力を担うプルダウン回路とによって構成される。プルアップ回路は、一端に電源電位ＶＤＤＱが供給され、他端が対応するデータ入出力端子に接続された複数のｐチャンネル型トランジスタを含んで構成される。一方、プルダウン回路は、一端に接地電位ＶＳＳＱが供給され、他端が対応するデータ入出力端子に接続された複数のｎチャンネル型トランジスタを含んで構成される。
プルアップ回路及びプルダウン回路はそれぞれ、トランジスタのオン抵抗に起因するインピーダンスを有している。これらのインピーダンスは、高速なリードデータ出力を実現する観点から、常に出力バッファのインピーダンスの規定値（ＤＲＡＭの場合、通常は２４０Ω）に等しくなっていることが好ましい。しかし現実のインピーダンスは、周辺温度の変化や電源電位の変動によって変動する。プルアップ回路及びプルダウン回路がそれぞれ複数のトランジスタを有しているのは、リードデータ出力時にオンにするトランジスタの数を調整することで、インピーダンスを調整可能とするためである。
特許文献１は、リードデータ出力時に実際にオンにするトランジスタの数が、キャリブレーション回路が行うキャリブレーション動作によって決定されることを例示する。以下、キャリブレーション回路及びその動作について、概要を説明する。
キャリブレーション回路は、出力回路のレプリカであるレプリカ出力回路と、これとは別に設けられた、プルアップ回路のレプリカである第１のレプリカ回路とを有して構成される。出力回路におけるデータ入出力端子との接続端に相当するレプリカ出力回路の端部（以下、「第１のノード」と称する）は、プルアップ回路のレプリカ（以下、「第２のレプリカ回路」という）とプルダウン回路のレプリカ（以下、「第３のレプリカ回路」という）とが相互に接続されるだけで、特に外部端子には接続されない。一方、プルアップ回路におけるデータ入出力端子との接続端に相当する第１のレプリカ回路の端部は、キャリブレーション端子に接続される。キャリブレーション端子は、上記規定値に等しい抵抗値を有するキャリブレーション抵抗が接続される端子である。
キャリブレーション回路には、他に、電源電位ＶＤＤの半分の電位ＶＤＤ／２を生成する電位生成回路と、電位ＶＤＤ／２とキャリブレーション端子の電位を比較する第１のコンパレータと、電位ＶＤＤ／２と第１のノードの電位を比較する第２のコンパレータと、第１及び第２のコンパレータそれぞれの出力を参照しつつ、キャリブレーション端子及び第１のノードそれぞれの電位が電位ＶＤＤ／２に等しくなるように、第１のレプリカ回路及びレプリカ出力回路それぞれに含まれる複数のトランジスタのオンオフを制御する制御回路とが設けられる。
制御回路は、外部からキャリブレーションの実行を指示するコマンドが供給されると、まず第１のコンパレータの出力を参照して、キャリブレーション端子の電位が電位ＶＤＤ／２に等しくなるように、第１のレプリカ回路に含まれる複数のトランジスタのオンオフを制御する。この際、制御回路は、第２のレプリカ回路に含まれる複数のトランジスタについても、第１のレプリカ回路内の各トランジスタと同じオンオフ制御を行う。これにより、第１及び第２のレプリカ回路それぞれのインピーダンスがともに上記規定値に等しくなる。
続いて制御回路は、第２のコンパレータの出力を参照して、第１のノードの電位が電位ＶＤＤ／２に等しくなるように、第３のレプリカ回路に含まれる複数のトランジスタのオンオフを制御する。この時点で、第２のレプリカ回路のインピーダンスは上述したように上記規定値に等しくなっているので、ここでの制御により、第３のレプリカ回路のインピーダンスも上記規定値に等しくなる。
制御回路は、以上のようにして、プルアップ回路及びプルダウン回路それぞれのインピーダンスがともに上記規定値に等しくなる各トランジスタのオンオフ状態を得る。そして、その結果を、出力回路内の各トランジスタに反映させる。これにより、プルアップ回路及びプルダウン回路それぞれのインピーダンスを上記規定値に等しくすることが実現される。
特開２００８−０４８３６１号公報
ところで、半導体装置を構成するパッケージの下面には、１列に並べて配置された複数のパッドからなるパッド列と、このパッド列の両側に複数列に並べて配置された複数の半田ボールとが設けられる。各パッドはそれぞれ半導体装置の外部端子を構成するもので、パッケージの表面に形成されたプリント配線によって、対応する半田ボールと接続される。
パッドの例として具体的には、データ入出力端子を構成するＤＱパッド、キャリブレーション端子を構成するＺＱパッド、電源電位ＶＤＤＱの供給を受けるためのＶＤＤＱパッド、電源電位ＶＤＤＱと同電位である電源電位ＶＤＤの供給を電源電位ＶＤＤＱとは別系統で受けるためのＶＤＤパッド、接地電位ＶＳＳＱの供給を受けるためのＶＳＳＱパッド、接地電位ＶＳＳＱと同電位である接地電位ＶＳＳの供給を接地電位ＶＳＳＱとは別系統で受けるためのＶＳＳパッドなどがある。
ＤＱパッドは、特にレイアウト上の問題などがない限り、対応するプルアップ回路に電源電位ＶＤＤＱを供給するためのＶＤＤＱパッドと、対応するプルダウン回路に接地電位ＶＳＳＱを供給するためのＶＳＳＱパッドとによって挟まれた位置に配置される。このような配置を採用するのは、出力バッファの電源抵抗（電源端子に接続される寄生抵抗）を均一化かつ低抵抗化することにより、リードデータ出力時のデータ入出力端子の電位を安定させるためである。
ここで、ＺＱパッドは、ＤＱパッドと同様に、第１及び第２のレプリカ回路に電源電位ＶＤＤを供給するためのＶＤＤパッドと、第３のレプリカ回路に接地電位ＶＳＳを供給するためのＶＤＤパッドとによって挟まれた位置に配置される。こうすることにより、第１のレプリカ回路及びレプリカ出力回路の構成を、電源抵抗まで含めてそれぞれプルアップ回路及び出力回路の構成に近づけ、もってキャリブレーション性能を向上させることが可能になる。
しかしながら、このようにＶＤＤパッド及びＶＳＳパッドに挟まれる位置にＺＱパッドを配置するということは、ＺＱパッドの隣に他の種類のパッドを配置できないことを意味し、これはパッド配置の自由度の低下につながる。したがって、キャリブレーション性能の低下を回避しつつ、パッド配置の自由度を向上できる技術が必要とされている。
本発明の一側面による半導体装置は、第１の電位の供給を受ける第１の端子、前記第１の電位より低い第２の電位の供給を受ける第２の端子、第３の端子、及びキャリブレーション端子を含む複数の端子と、前記第１の端子を介して前記第１の電位の供給を受けるとともに、前記第２の端子を介して前記第２の電位の供給を受け、かつ、前記第３の端子にアクセスするよう構成されたアクセス回路と、第１乃至第３のレプリカ回路を有するキャリブレーション回路とを備え、前記第１のレプリカ回路は、それぞれ第１の導電型であり、かつ前記キャリブレーション端子に接続される複数の第１のトランジスタを含んで構成され、前記第２のレプリカ回路は、それぞれ前記第１の導電型であり、かつ前記キャリブレーション端子に接続されない複数の第２のトランジスタを含んで構成され、前記第３のレプリカ回路は、それぞれ前記第１の導電型とは異なる第２の導電型であり、かつ前記キャリブレーション端子に接続されない複数の第３のトランジスタを含んで構成され、前記複数の端子は、第１の方向に並べて配置され、前記第１及び第２の端子はともに、前記キャリブレーション端子に隣接しない位置に配置され、前記第２のレプリカ回路は、前記第１の端子を介して前記第１の電位の供給を受けるよう構成され、前記第３のレプリカ回路は、前記第２の端子を介して前記第２の電位の供給を受けるよう構成されることを特徴とする。
本発明の他の一側面による半導体装置は、それぞれ第１の電位の供給を受ける第１及び第４の端子、前記第１の電位より低い第２の電位の供給を受ける第２の端子、第３の端子、及びキャリブレーション端子を含む複数の端子と、前記第１の端子を介して前記第１の電位の供給を受ける第１の回路、及び、前記第２の端子を介して前記第２の電位の供給を受ける第２の回路を含み、該第１及び第２の回路によって前記第３の端子にアクセスするよう構成されたアクセス回路と、前記第１の回路のレプリカであり、前記第１の回路における前記第３の端子との接続端に相当する端部が前記キャリブレーション端子に接続される第１のレプリカ回路と、前記アクセス回路のレプリカであり、前記アクセス回路における前記第３の端子との接続端に相当する端部が前記キャリブレーション端子に接続されないレプリカアクセス回路とを有するキャリブレーション回路とを備え、前記複数の端子は、一列に並べて配置された端子列を構成し、前記第１及び第２の端子はそれぞれ、前記端子列内において前記第３の端子に隣接して配置され、前記第４の端子は、前記端子列内において前記キャリブレーション端子に隣接して配置され、前記第１のレプリカ回路は、前記第１の回路における前記第１の端子との接続端に相当する端部が前記第４の端子に接続された構成を有し、前記レプリカアクセス回路は、前記アクセス回路における前記第１の端子との接続端に相当する端部が前記第１の端子に接続され、前記アクセス回路における前記第２の端子との接続端に相当する端部が前記第２の端子に接続された構成を有することを特徴とする。
本発明のさらに他の一側面による半導体装置は、第１の端子を介して第１の電位の供給を受ける第１の回路、及び、第２の端子を介して第２の電位の供給を受ける第２の回路を含み、該第１及び第２の回路によって前記第３の端子にアクセスするよう構成されたアクセス回路と、第１の導電型の第１及び第２のレプリカ回路と、前記第１の導電型と異なる第２の導電型の第３のレプリカ回路と、を有するキャリブレーション回路とを備え、前記第１の回路、並びに前記第１及び前記第２のレプリカ回路は、共通に供給される第１の制御信号に基づいて、インピーダンスが調整される構成であり、前記第２の回路及び前記第３のレプリカ回路は、共通に供給され、前記第１の制御信号と異なる第２の制御信号に基づいて、インピーダンスが調整される構成であることを特徴とする。
本発明によれば、キャリブレーション端子に接続されず、したがって特にキャリブレーション端子の近傍に配置する必要のないレプリカアクセス回路（第２及び第３のレプリカ回路）に対して、アクセス回路と同じ第１及び第２の端子から、第１及び第２の電位を供給するようにしている。したがって、第２の電位の供給を受ける端子をキャリブレーション端子に隣接する位置に配置しなくともよい。パッド配置の自由度を向上できる。また、第２の電位の供給を受ける端子をキャリブレーション端子に隣接する位置に配置しなくてもよいため、レプリカアクセス回路の構成を電源抵抗まで含めてアクセス回路の構成に近づけることが可能になる。また、キャリブレーション性能の低下を招かないようにすることができる。しかるに、キャリブレーション性能の低下を回避しつつ、パッド配置の自由度を向上することが可能になる。
本発明の好ましい第１の実施の形態による半導体装置１０ａの構成を示すブロック図である。 図１に示したＰ側出力バッファ１１ｐ及びＮ側出力バッファ１１ｎそれぞれの内部構成を示す図である。 図１に示したＰ側レプリカ回路１５ｒ１の内部構成を示す図である。 図１に示したＰ側レプリカ回路１５ｒ２及びＮ側レプリカ回路１５ｒ３それぞれの内部構成を示す図である。 図１に示した制御回路１５ｃの内部構成を示す図である。 図１に示した半導体装置１０ａに関係する各信号のタイミング図である。 本発明の好ましい第２の実施の形態による半導体装置１０ｂの構成を示すブロック図である。 図７に示した半導体装置１０ｂのパッケージ表面の状態を示す模式図である。 本発明の好ましい第２の実施の形態の変形例による半導体装置１０ｂ'の構成を示すブロック図である。 本発明の好ましい第３の実施の形態による半導体装置１０ｃの構成を示すブロック図である。 図１０に示した制御回路１５ｃの内部構成を示す図である。 図１０に示した半導体装置１０ｃに関係する各信号のタイミング図である。 本発明の好ましい第３の実施の形態の変形例による半導体装置１０ｃ'の構成を示すブロック図である。 本発明の好ましい第４の実施の形態による半導体装置１０ｄの構成を示すブロック図である。 本発明の好ましい第５の実施の形態による半導体装置１０ｅの構成を示すブロック図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
＜第１の実施の形態＞
図１は、本発明の好ましい第１の実施の形態による半導体装置１０ａの構成を示す。
本発明の第１の実施の形態による半導体装置１０ａは、図１に示すように、それぞれＰ側バッファ１１ｐ及びＮ側バッファ１１ｎを有する複数の出力バッファ１１と、キャリブレーション回路１５と、複数のデータ入出力端子２０と、複数のデータ用高位側電源端子２１と、複数のデータ用低位側電源端子２２と、少なくとも１つのキャリブレーション端子２５と、少なくとも１つの高位側電源端子２６と、少なくとも１つのその他の外部端子２９とを備えて構成される。
半導体装置１０ａは、ＤＤＲ３ ＳＤＲＡＭ(Double-Data-Rate 3 Synchronous Dynamic Random Access Memory)又はＤＤＲ４ ＳＤＲＡＭ(Double-Data-Rate 4 Synchronous Dynamic Random Access Memory)であり、図示していないが、ＤＤＲ３ ＳＤＲＡＭ又はＤＤＲ４ ＳＤＲＡＭとしての各種回路、すなわち、メモリセルアレイ、カラム系制御回路、ロウ系制御回路、コマンドデコーダ、アドレス入力回路、クロック生成回路などを備えている。
データ入出力端子２０、データ用高位側電源端子２１、データ用低位側電源端子２２、キャリブレーション端子２５、高位側電源端子２６、及び外部端子２９は、それぞれパッドの形状で、後に図８に例示するように、半導体装置１０ａを構成するパッケージの下面に１列に並べて配置される。これにより、パッケージの下面には、１列に並ぶ複数のパッドからなるパッド列（端子列）が形成される（後述する図８参照）。
データ入出力端子２０（第３の端子）は、メモリセルアレイに記憶されるデータの入出力を行うための端子（ＤＱパッド）である。各データ入出力端子２０には、データ（リードデータ）の出力に関して、１つの出力バッファ１１が接続される。出力バッファ１１は、Ｐ側バッファ１１ｐ及びＮ側バッファ１１ｎによって対応するデータ入出力端子２０にアクセスする回路であり、対応するデータ入出力端子２０に対してリードデータを反映した電位レベルを供給する役割を果たす。なお、図１には、リードデータは図示していない。また、図１には、データ（ライトデータ）の入力に関する回路も図示していない。
データ用高位側電源端子２１（第１の端子）は、外部から電源電位ＶＤＤＱ（第１の電位）の供給を受けるための端子（ＶＤＤＱパッド）である。また、データ用低位側電源端子２２（第２の端子）は、外部から接地電位ＶＳＳＱ（第２の電位）の供給を受けるための端子（ＶＳＳＱパッド）である。図１に示すように、データ入出力端子２０は、端子列内においてデータ用高位側電源端子２１及びデータ用低位側電源端子２２の両方と隣接するように配置される。あるデータ入出力端子２０に対応するＰ側バッファ１１ｐには、そのデータ入出力端子２０に隣接するデータ用高位側電源端子２１を介して電源電位ＶＤＤＱが供給される。同様に、あるデータ入出力端子２０に対応するＮ側バッファ１１ｎには、そのデータ入出力端子２０に隣接するデータ用低位側電源端子２２を介して接地電位ＶＳＳＱが供給される。
図２は、図１に示される出力バッファ１１の内部構成を示す。
出力バッファ１１は、図２に示すように、リードデータに応じた制御信号を出力する前段回路１２と、この制御信号に応じて電源電位ＶＤＤＱ及び接地電位ＶＳＳＱのいずれか一方を対応するデータ入出力端子２０に出力する出力回路１３（アクセス回路）とによって構成される。
出力回路１３は、データ用高位側電源端子２１とデータ入出力端子２０の間に接続されるプルアップ回路１３ｐ（第１の回路）と、データ用低位側電源端子２２とデータ入出力端子２０の間に接続されるプルダウン回路１３ｎ（第２の回路）とによって構成される。また、前段回路１２は、プルアップ回路１３ｐに対応するＰ側前段回路１２ｐと、プルダウン回路１３ｎに対応するＮ側前段回路１２ｎとによって構成される。上述したＰ側バッファ１１ｐは、図２に示すように、Ｐ側前段回路１２ｐ及びプルアップ回路１３ｐによって構成される。同様に、Ｎ側バッファ１１ｎは、Ｎ側前段回路１２ｎ及びプルダウン回路１３ｎによって構成される。
プルアップ回路１３ｐは、図２に示すように、データ用高位側電源端子２１とデータ入出力端子２０の間に並列に接続された複数のｐチャンネル型（第１の導電型）トランジスタＴ４＜６：０＞（第４のトランジスタ）と、これら複数のトランジスタＴ４＜６：０＞とデータ入出力端子２０の間に接続された抵抗素子Ｒ４とを含んで構成される。なお、本明細書において符号末尾に＜ｍ：ｎ＞という記号を付す場合、その構成が＜ｎ＞番目から＜ｍ＞番目までのｍ−ｎ＋１個あることを示す。
複数のトランジスタＴ４＜６：０＞それぞれのＷ／Ｌ比（ゲート幅／ゲート長比）は、互いに異なるように設定することが好適である。具体的には、トランジスタＴ４＜ｋ＞（ｋは０〜６の整数）のＷ／Ｌ比が相対値で「２ｋ」となるように、トランジスタＴ４＜６：０＞を形成することが好適である。こうすることで、プルアップ回路１３ｐのインピーダンスを微細かつ広範囲に調整することが可能になる。なお、ここではトランジスタＴ４の個数を７個としているが、インピーダンスを調整可能とする観点からは、少なくとも複数個であればよい。この点は、後述するトランジスタＴ５＜６：０＞についても同様である。
抵抗素子Ｒ４の抵抗値は、出力バッファのインピーダンスの規定値（通常は２４０Ω）の半分の値、すなわち１２０Ωとすることが好適である。この点も、後述する抵抗素子Ｒ５の抵抗値について同様である。
Ｐ側前段回路１２ｐは、トランジスタＴ４＜６：０＞と同数のオア回路Ｏ＜６：０＞を含んで構成される。トランジスタＴ４＜ｋ＞のゲート電極は、オア回路Ｏ＜ｋ＞の出力端に接続される。
Ｐ側前段回路１２ｐには、制御信号ＣＯＤＥ＿Ｐ＜６：０＞と、選択信号ＤＡＴＡ＿Ｐとが供給される。制御信号ＣＯＤＥ＿Ｐ＜６：０＞は、図１に示したキャリブレーション回路１５から供給されるもので、詳しくは後述するが、トランジスタＴ４＜６：０＞のうちの一部又は全部を選択するための信号である。制御信号ＣＯＤＥ＿Ｐ＜６：０＞それぞれの電位は、後述する制御回路１５ｃによって、ハイレベル又はローレベルに制御される。一方、選択信号ＤＡＴＡ＿Ｐは、図示しない出力制御回路が、リードデータの内容に基づいて出力する信号である。選択信号ＤＡＴＡ＿Ｐの電位は、リードデータがハイレベルである場合にローレベルとされ、リードデータがローレベルである場合にハイレベルとされる。
オア回路Ｏ＜ｋ＞には、制御信号ＣＯＤＥ＿Ｐ＜ｋ＞と選択信号ＤＡＴＡ＿Ｐとが供給される。したがって、トランジスタＴ４＜ｋ＞のゲート電極には、制御信号ＣＯＤＥ＿Ｐ＜ｋ＞と選択信号ＤＡＴＡ＿Ｐの論理和信号が供給されることになる。これを受けたトランジスタＴ４＜ｋ＞は、制御信号ＣＯＤＥ＿Ｐ＜ｋ＞と選択信号ＤＡＴＡ＿Ｐがともにローレベルである場合に接続状態となり、それ以外の場合に切断状態となる。トランジスタＴ４＜６：０＞のうちのいずれか１つでも接続状態となれば、データ入出力端子２０がプルアップ回路１３ｐを介してデータ用高位側電源端子２１に接続され、したがって、データ入出力端子２０からハイレベルが出力されることになる。
この場合の出力バッファ１１のインピーダンスは、プルアップ回路１３ｐのインピーダンスによって表される。そして、プルアップ回路１３ｐのインピーダンスは、トランジスタＴ４＜６：０＞のうち接続状態であるもののオン抵抗と、抵抗素子Ｒ４の抵抗値の合成抵抗によって表される。したがって、半導体装置１０ａでは、制御信号ＣＯＤＥ＿Ｐ＜６：０＞の電位レベルを制御することによって、ハイレベル出力時の出力バッファ１１のインピーダンスを制御することが可能となっている。詳しくは後述するが、図１に示した制御回路１５ｃは、後述するキャリブレーション動作の結果、プルアップ回路１３ｐのインピーダンスが上記規定値（例えば２４０Ω）となるような制御信号ＣＯＤＥ＿Ｐ＜６：０＞を出力するように設定される。これにより半導体装置１０ａでは、ハイレベル出力時の出力バッファ１１のインピーダンスが上記規定値に維持されている。
プルダウン回路１３ｎは、図２に示すように、データ用低位側電源端子２２とデータ入出力端子２０の間に並列に接続された複数のｎチャンネル型（第２の導電型）トランジスタＴ５＜６：０＞（第５のトランジスタ）と、これら複数のトランジスタＴ５＜６：０＞とデータ入出力端子２０の間に接続された抵抗素子Ｒ５とを含んで構成される。
複数のトランジスタＴ５＜６：０＞それぞれのＷ／Ｌ比は、互いに異なるように設定することが好適である。具体的には、トランジスタＴ５＜ｋ＞のＷ／Ｌ比が相対値で「２ｋ」となるように、トランジスタＴ５＜６：０＞を形成することが好適である。こうすることで、プルダウン回路１３ｎのインピーダンスについても、プルアップ回路１３ｐと同様、を微細かつ広範囲に調整することが可能になる。
Ｎ側前段回路１２ｎは、トランジスタＴ５＜６：０＞と同数のアンド回路Ａ＜６：０＞を含んで構成される。トランジスタＴ５＜ｋ＞のゲート電極は、アンド回路Ａ＜ｋ＞の出力端に接続される。
Ｎ側前段回路１２ｎには、制御信号ＣＯＤＥ＿Ｎ＜６：０＞と、選択信号ＤＡＴＡ＿Ｎとが供給される。制御信号ＣＯＤＥ＿Ｎ＜６：０＞は、図１に示したキャリブレーション回路１５から供給されるもので、詳しくは後述するが、トランジスタＴ５＜６：０＞のうちの一部又は全部を選択するための信号である。制御信号ＣＯＤＥ＿Ｎ＜６：０＞それぞれの電位は、後述する制御回路１５ｃによって、ハイレベル又はローレベルに制御される。一方、選択信号ＤＡＴＡ＿Ｎは、図示しない出力制御回路が、リードデータの内容に基づいて出力する信号である。選択信号ＤＡＴＡ＿Ｎの電位は、選択信号ＤＡＴＡ＿Ｐと同様、リードデータがハイレベルである場合にローレベルとされ、リードデータがローレベルである場合にハイレベルとされる。
アンド回路Ａ＜ｋ＞には、制御信号ＣＯＤＥ＿Ｎ＜ｋ＞と選択信号ＤＡＴＡ＿Ｎとが供給される。したがって、トランジスタＴ５＜ｋ＞のゲート電極には、制御信号ＣＯＤＥ＿Ｎ＜ｋ＞と選択信号ＤＡＴＡ＿Ｎの論理積信号が供給されることになる。これを受けたトランジスタＴ５＜ｋ＞は、制御信号ＣＯＤＥ＿Ｎ＜ｋ＞と選択信号ＤＡＴＡ＿Ｎがともにハイレベルである場合に接続状態となり、それ以外の場合に切断状態となる。トランジスタＴ５＜６：０＞のうちのいずれか１つでも接続状態となれば、データ入出力端子２０がプルダウン回路１３ｎを介してデータ用低位側電源端子２２に接続され、したがって、データ入出力端子２０からローレベルが出力されることになる。
この場合の出力バッファ１１のインピーダンスは、プルダウン回路１３ｎのインピーダンスによって表される。そして、プルダウン回路１３ｎのインピーダンスは、トランジスタＴ５＜６：０＞のうち接続状態であるもののオン抵抗と、抵抗素子Ｒ５の抵抗値の合成抵抗によって表される。したがって、半導体装置１０ａでは、制御信号ＣＯＤＥ＿Ｎ＜６：０＞の電位レベルを制御することによって、ローレベル出力時の出力バッファ１１のインピーダンスを制御することが可能となっている。詳しくは後述するが、図１に示した制御回路１５ｃは、後述するキャリブレーション動作の結果、プルダウン回路１３ｎのインピーダンスが上記規定値（例えば２４０Ω）となるような制御信号ＣＯＤＥ＿Ｎ＜６：０＞を出力するように設定される。これにより半導体装置１０ａでは、ローレベル出力時の出力バッファ１１のインピーダンスが上記規定値に維持されている。
図１に戻る。キャリブレーション端子２５は、キャリブレーション抵抗ＺＱＲ（図３参照）が接続される端子（ＺＱパッド）である。キャリブレーション抵抗ＺＱＲは、出力バッファ１１のインピーダンスの規定値（例えば２４０Ω）に等しい抵抗値の抵抗であり、キャリブレーション回路１５が後述するキャリブレーション動作を行う際に接続される。
高位側電源端子２６（第４の端子）は、外部から電源電位ＶＤＤの供給を受けるための端子（ＶＤＤパッド）である。電源電位ＶＤＤは、データ用高位側電源端子２１に供給される電源電位ＶＤＤＱと同レベルの電位（第１の電位）である。同じレベルの電位を別々に供給しているのは、互いの間で干渉が発生しないようにするため、及び、将来的に電源電位ＶＤＤと電源電位ＶＤＤＱを異なる電位とすることを可能にしておくためである。高位側電源端子２６は、図１に示すように、端子列内においてキャリブレーション端子２５と隣接するように配置される。
なお、図１には示していないが、半導体装置１０ａには、外部から接地電位ＶＳＳの供給を受けるための低位側電源端子（後述する図１４に示す低位側電源端子２７。ＶＳＳパッド）も設けられる。接地電位ＶＳＳは、データ用低位側電源端子２２に供給される接地電位ＶＳＳＱと同レベルの電位（第２の電位）である。これらについても、電源電位ＶＤＤ及び電源電位ＶＤＤＱと同様の理由により、別々に供給されている。
従来の半導体装置では、キャリブレーション端子２５は端子列内において、高位側電源端子２６だけでなく、低位側電源端子２７とも隣接するように配置されていた。これに対して半導体装置１０ａでは、図１に示すように、低位側電源端子２７に代えてその他の外部端子２９がキャリブレーション端子２５と隣接するように配置されている。本発明の主たる目的は、このような外部端子（パッド）の配置を、キャリブレーション性能の低下を回避しつつ実現することにある。
キャリブレーション端子２５及び高位側電源端子２６には、キャリブレーション回路１５が接続される。以下、キャリブレーション回路１５の構成及び動作について、図３〜図６も参照しながら詳しく説明する。
キャリブレーション回路１５は、図１に示すように、Ｐ側レプリカ回路１５ｒ１（第１のレプリカ回路）、レプリカ出力回路１５ｒ（レプリカアクセス回路）、コンパレータ１５ａ１，１５ａ２、電位生成回路１５ｂ１，１５ｂ２、及び制御回路１５ｃを有して構成される。
図３は、図１に示されるＰ側レプリカ回路１５ｒ１の内部構成を示す。
Ｐ側レプリカ回路１５ｒ１は、図２に示したプルアップ回路１３ｐのレプリカである。なお、本発明でいう「レプリカ」とは、対象の回路と同一の内部回路構成を有する回路を指す。
Ｐ側レプリカ回路１５ｒ１は、図３に示すように、プルアップ回路１３ｐと同様、高位側電源端子２６とキャリブレーション端子２５の間に並列に接続された複数のｐチャンネル型トランジスタＴ１＜６：０＞（第１のトランジスタ）と、これら複数のトランジスタＴ１＜６：０＞とデータ入出力端子２０の間に接続された抵抗素子Ｒ１とを含んで構成される。トランジスタＴ１＜ｋ＞は、トランジスタＴ４＜ｋ＞と同じＷ／Ｌ比を有するように形成される。また、抵抗素子Ｒ１は、抵抗素子Ｒ４と同じ抵抗値を有するように形成される。トランジスタＴ１＜６：０＞のゲート電極には、制御回路１５ｃからそれぞれ制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞が供給される。
図４は、図１に示されるＰ側レプリカ回路１５ｒ２及びＮ側レプリカ回路１５ｒ３の内部構成を示す。
レプリカ出力回路１５ｒは、図２に示した出力回路１３のレプリカである。
レプリカ出力回路１５ｒは、図４に示すように、図２に示したプルアップ回路１３ｐのレプリカであるＰ側レプリカ回路１５ｒ２（第２のレプリカ回路）と、図２に示したプルダウン回路１３ｎのレプリカであるＮ側レプリカ回路１５ｒ３（第３のレプリカ回路）とが、ノードｎ（第１のノード）で互いに接続された構成を有して構成される。ノードｎは出力回路１３におけるデータ入出力端子２０との接続端に相当するが、外部端子には接続されていない。
Ｐ側レプリカ回路１５ｒ２（第２のレプリカ回路）は、図４に示すように、プルアップ回路１３ｐと同様、データ用高位側電源端子２１とノードｎの間に並列に接続された複数のｐチャンネル型トランジスタＴ２＜６：０＞（第２のトランジスタ）と、これら複数のトランジスタＴ２＜６：０＞とノードｎの間に接続された抵抗素子Ｒ２とを含んで構成される。トランジスタＴ２＜ｋ＞は、トランジスタＴ４＜ｋ＞と同じＷ／Ｌ比を有するように形成される。また、抵抗素子Ｒ２は、抵抗素子Ｒ４と同じ抵抗値を有するように形成される。トランジスタＴ２＜６：０＞のゲート電極には、制御回路１５ｃからそれぞれ制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞が供給される。
Ｎ側レプリカ回路１５ｒ３（第３のレプリカ回路）は、図４に示すように、プルダウン回路１３ｎと同様、データ用低位側電源端子２２とノードｎの間に並列に接続された複数のｎチャンネル型トランジスタＴ３＜６：０＞（第３のトランジスタ）と、これら複数のトランジスタＴ３＜６：０＞とノードｎの間に接続された抵抗素子Ｒ３とを含んで構成される。トランジスタＴ３＜ｋ＞は、トランジスタＴ５＜ｋ＞と同じＷ／Ｌ比を有するように形成される。また、抵抗素子Ｒ３は、抵抗素子Ｒ５と同じ抵抗値を有するように形成される。トランジスタＴ３＜６：０＞のゲート電極には、制御回路１５ｃからそれぞれ制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞が供給される。
図１に示される電位生成回路１５ｂ１，１５ｂ２はそれぞれ、例えば抵抗分割によって、電源電位ＶＤＤ（＝電源電位ＶＤＤＱ）の１／２の電位ＶＤＤ／２を生成する回路である。
図１に示されるコンパレータ１５ａ１は、キャリブレーション端子２５の電位と、電位生成回路１５ｂ１が生成する電位ＶＤＤ／２とを比較し、その結果を結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｐとして制御回路１５ｃに供給する回路である。また、コンパレータ１５ａ２は、ノードｎの電位と、電位生成回路１５ｂ２が生成する電位ＶＤＤ／２とを比較し、その結果を結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｎとして制御回路１５ｃに供給する回路である。なお、コンパレータ１５ａ１，１５ａ２に対して、同じ電位生成回路から電位ＶＤＤ／２を供給するように構成してもよい。図１に示される制御回路１５ｃは、コンパレータ１５ａ１及び１５ａ２の各出力を受ける。
図５は、図１に示される制御回路１５ｃの内部構成を示す。
制御回路１５ｃは、結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｐ，ＺＱ＿ｒｅｓｕｌｔ＿Ｎを参照することによって、キャリブレーション端子２５及びノードｎそれぞれの電位が電位ＶＤＤ／２に等しくなるように制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞の電位レベルを調整し、さらに、この調整が完了した後、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞の電位レベルをそれぞれ制御信号ＣＯＤＥ＿Ｐ＜６：０＞，ＣＯＤＥ＿Ｎ＜６：０＞の電位レベルに反映させることによって出力バッファ１１のインピーダンスを制御する、という一連の動作（キャリブレーション動作）を行う回路である。
具体的に説明すると、制御回路１５ｃは図５に示すように、カウンタ３０ｐ，３０ｎと、Ｄ型フリップフロップ回路３１ｐ，３１ｎとを有して構成される。カウンタ３０ｐは、結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｐを受けて制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞を生成する回路であり、カウンタ３０ｎは、結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｎを受けて制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞を生成する回路である。Ｄ型フリップフロップ回路３１ｐ，３１ｎは、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞の生成が完了したことを受けて図示しない制御回路が活性化するラッチ信号ＬＡＴの活性化タイミングで、それぞれ制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞をラッチするよう構成される。Ｄ型フリップフロップ回路３１ｐ，３１ｎの出力信号はそれぞれ制御信号ＣＯＤＥ＿Ｐ＜６：０＞，ＣＯＤＥ＿Ｎ＜６：０＞である。したがって、制御信号ＣＯＤＥ＿Ｐ＜６：０＞，ＣＯＤＥ＿Ｎ＜６：０＞の内容は、ラッチ信号ＬＡＴが活性化したタイミングでそれぞれ最新の制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞の内容に切り替わる。
その他、図示していないが、制御回路１５ｃは、外部からキャリブレーションの実行を指示するコマンド（図６に示すキャリブレーションコマンドＺＱＣＳ）が供給されると、カウンタ３０ｐ，３０ｎを活性化するように構成される。以下、図６のタイミング図を参照しながら、制御回路１５ｃの動作について詳しく説明する。
図６は、制御回路１５ｃの動作を示すタイミング図を示す。
図６の初期状態では、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｐ＜６：０＞それぞれの内容がともに「Ｐ０」であったとし、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｎ＜６：０＞それぞれの内容がともに「Ｎ０」であったとしている。
次に、キャリブレーションコマンドＺＱＣＳが供給される。なお、半導体装置１０ａにキャリブレーション動作を開始させる場合、キャリブレーション端子２５にキャリブレーション抵抗ＺＱＲが接続された状態で、外部のコントローラは、半導体装置１０ａに対してキャリブレーションコマンドＺＱＣＳを供給する。
キャリブレーションコマンドＺＱＣＳが供給されると、制御回路１５ｃは、こうしてキャリブレーションコマンドＺＱＣＳが供給されると、カウンタ３０ｐを活性化する。カウンタ３０ｐは、活性化されている間、図示しないクロック信号のアクティブエッジが到来する都度、結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｐに応じてカウントアップ又はカウントダウンを行うよう構成される。
具体的に説明すると、カウンタ３０ｐは、クロック信号のアクティブエッジが到来したタイミングで結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｐを参照する。そして、参照した結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｐにより、例えばキャリブレーション端子２５の電位が電位ＶＤＤ／２より高いことが示される場合（この場合、Ｐ側レプリカ回路１５ｒ１のインピーダンスは、キャリブレーション抵抗ＺＱＲの抵抗値より小さい値となっている）、カウンタ３０ｐはカウントダウンを行う。一方、参照した結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｐによりキャリブレーション端子２５の電位が電位ＶＤＤ／２より低いことが示される場合（この場合、Ｐ側レプリカ回路１５ｒ１のインピーダンスは、キャリブレーション抵抗ＺＱＲの抵抗値より大きい値となっている）には、カウンタ３０ｐはカウントアップを行う。このカウントダウン又はカウントアップの結果は制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞の内容に反映され、したがって、Ｐ側レプリカ回路１５ｒ１のインピーダンスにも反映されることになる。カウンタ３０ｐのカウント制御は、最終的に、キャリブレーション端子２５の電位が電位ＶＤＤ／２に最接近したところで収束する。キャリブレーション端子２５の電位が電位ＶＤＤ／２に最接近しているということは、Ｐ側レプリカ回路１５ｒ１のインピーダンスがキャリブレーション抵抗ＺＱＲの抵抗値に最接近しているということを意味する。したがって、カウンタ３０ｐの上記処理の結果、Ｐ側レプリカ回路１５ｒ１のインピーダンスをキャリブレーション抵抗ＺＱＲの抵抗値に最も近づけることのできる制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞が得られることになる。
次に、キャリブレーション端子２５の電位が電位ＶＤＤ／２に最接近すると、信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞（図６では、「Ｐ１」）が得られる。制御回路１５ｃは、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞の内容が収束した後、カウンタ３０ｐを非活性に戻す。これ以降、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞の内容が「Ｐ１」に固定され、Ｐ側レプリカ回路１５ｒ１，１５ｒ２のインピーダンスも、可能な限り上記規定値に近い状態で固定されることになる。
次に、キャリブレーションコマンドＺＱＣＳが供給される。なお、外部のコントローラは、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞の内容が収束するために十分な時間が経過した後、図６に示すように、再度半導体装置１０ａに対してキャリブレーションコマンドＺＱＣＳを供給する。
キャリブレーションコマンドＺＱＣＳが供給されると、制御回路１５ｃは、次にカウンタ３０ｎを活性化する。カウンタ３０ｎは、活性化されている間、図示しないクロック信号のアクティブエッジが到来する都度、結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｎに応じてカウントアップ又はカウントダウンを行うよう構成される。
具体的に説明すると、カウンタ３０ｎは、クロック信号のアクティブエッジが到来したタイミングで結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｎを参照する。そして、参照した結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｎにより、例えばノードｎの電位が電位ＶＤＤ／２より高いことが示される場合（この場合、Ｎ側レプリカ回路１５ｒ３のインピーダンスは、上記規定値に可能な限り近い値で固定されたＰ側レプリカ回路１５ｒ２のインピーダンスより大きくなっている）、カウンタ３０ｎはカウントアップを行う。一方、参照した結果信号ＺＱ＿ｒｅｓｕｌｔ＿Ｎによりキャリブレーション端子２５の電位が電位ＶＤＤ／２より低いことが示される場合（この場合、Ｎ側レプリカ回路１５ｒ３のインピーダンスは、上記規定値に可能な限り近い値で固定されたＰ側レプリカ回路１５ｒ２のインピーダンスより小さくなっている））には、カウンタ３０ｎはカウントダウンを行う。このカウントアップ又はカウントダウンの結果は制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞の内容に反映され、したがって、Ｎ側レプリカ回路１５ｒ３のインピーダンスにも反映されることになる。カウンタ３０ｎのカウント制御は、最終的に、ノードｎの電位が電位ＶＤＤ／２に最接近したところで収束する。ノードｎの電位が電位ＶＤＤ／２に最接近しているということは、Ｎ側レプリカ回路１５ｒ３のインピーダンスがＰ側レプリカ回路１５ｒ２のインピーダンスに最接近しているということを意味する。したがって、カウンタ３０ｎの上記処理の結果、Ｎ側レプリカ回路１５ｒ３のインピーダンスをキャリブレーション抵抗ＺＱＲの抵抗値に最も近づけることのできる制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞が得られることになる。
次に、図１に示されるノードｎの電位が電位ＶＤＤ／２に最接近すると、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞が（図６では、「Ｎ１」）が得られる。制御回路１５ｃは、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞の内容が収束した後、カウンタ３０ｎを非活性に戻す。これ以降、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞の内容が「Ｎ１」に固定され、Ｎ側レプリカ回路１５ｒ３のインピーダンスも、可能な限り上記規定値に近い状態で固定されることになる。
次に、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞が収束すると、半導体装置１０ａ内に設けられる図示しない制御回路により、ラッチ信号ＬＡＴが活性化される。
ラッチ信号ＬＡＴが活性化されると、図５に示されるＤ型フリップフロップ回路３１ｐ，３１ｎは、それぞれ制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞をラッチする。したがって、図６に示すように、制御信号ＣＯＤＥ＿Ｐ＜６：０＞，ＣＯＤＥ＿Ｎ＜６：０＞の値がそれぞれ「Ｐ１」「Ｎ１」に切り替わる。その結果、プルアップ回路１３ｐ及びプルダウン回路１３ｎそれぞれのインピーダンスが可能な限り上記規定値に近い状態で固定され、一連のキャリブレーション動作が終了する。
半導体装置１０ａの主たる特徴は、図１に示したように、出力バッファ１１（図２に示したプルアップ回路１３ｐ）におけるデータ用高位側電源端子２１との接続端に相当するＰ側レプリカ回路１５ｒ１の端部を従来どおり高位側電源端子２６に接続する一方、出力バッファ１１（図２に示した出力回路１３）におけるデータ用高位側電源端子２１との接続端に相当するレプリカ出力回路１５ｒの端部をデータ用高位側電源端子２１に接続し、さらに、出力バッファ１１（図２に示した出力回路１３）におけるデータ用低位側電源端子２２との接続端に相当するレプリカ出力回路１５ｒの端部をデータ用低位側電源端子２２に接続した点にある。以下、このような接続を採用している理由及びその効果について、詳しく説明する。
キャリブレーション回路１５の設計を行うにあたっては、Ｐ側レプリカ回路１５ｒ１及びレプリカ出力回路１５ｒ構成をそれぞれプルアップ回路１３ｐ及び出力回路１３の構成にできるだけ近づける必要があり、その中には、外部端子と各回路との距離をプルアップ回路１３ｐ及び出力回路１３のものにできるだけ近づけることも含まれる。
Ｐ側レプリカ回路１５ｒ１が接続される外部端子は、キャリブレーション端子２５と、電源電位ＶＤＤＱ又はそれに等しい電位を供給するための電源端子との２つである。半導体装置１０ａにおいては、図１に示したように、このうちの電源端子をキャリブレーション端子２５に隣接して配置された高位側電源端子２６としている。これにより、これら２つの端子とＰ側レプリカ回路１５ｒ１との間の距離を、それぞれデータ入出力端子２０及びデータ用高位側電源端子２１とプルアップ回路１３ｐとの間の距離に近づけることが実現されている。
一方、レプリカ出力回路１５ｒが接続される外部端子は、電源電位ＶＤＤＱ又はそれに等しい電位を供給するための電源端子と、接地電位ＶＳＳＱ又はそれに等しい電位を供給するための電源端子との２つである。レプリカ出力回路１５ｒは、キャリブレーション端子２５には接続されない。従来の半導体装置においては、キャリブレーション端子２５に隣接して高位側電源端子２６及び低位側電源端子２７を配置し、これらをレプリカ出力回路１５ｒに接続することで、これら２つの端子とレプリカ出力回路１５ｒとの間の距離を、それぞれデータ用高位側電源端子２１及びデータ用低位側電源端子２２と出力回路１３との間の距離に近づけるようにしていた。しかしながら、レプリカ出力回路１５ｒは上述したようにキャリブレーション端子２５には接続されないため、必ずしも、レプリカ出力回路１５ｒをキャリブレーション端子２５の近傍に配置する必要はない。本発明はこの点に着目したもので、半導体装置１０ａにおいては、データ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１及びデータ用低位側電源端子２２から、レプリカ出力回路１５ｒに対して電位を供給するようにしている。これにより、半導体装置１０ａでは、キャリブレーション端子２５と隣接する位置に低位側電源端子２７を配置する必要がなくなり、パッド配置の自由度が向上している。
上記したように、本実施の形態による半導体装置１０ａによれば、キャリブレーション端子２５に接続されず、したがって特にキャリブレーション端子２５の近傍に配置する必要のないレプリカ出力回路１５ｒに対して、出力回路１３と同じデータ用高位側電源端子２１及びデータ用低位側電源端子２２から、電源電位ＶＤＤＱ及び接地電位ＶＳＳＱを供給するようにしている。したがって、接地電位ＶＳＳＱ又はこれに等しい電位の供給を受ける端子をキャリブレーション端子２５に隣接する位置に配置しなくとも、レプリカ出力回路１５ｒの構成を電源抵抗まで含めて出力回路１３の構成に近づけることが可能になる。つまり、接地電位ＶＳＳＱの供給を受ける端子をキャリブレーション端子２５に隣接する位置に配置しなくとも、キャリブレーション性能の低下を招かないようにすることができるので、キャリブレーション性能の低下を回避しつつ、パッド配置の自由度を向上することが可能になる。
＜第２の実施の形態＞
図７は、本発明の第２の実施の形態による半導体装置１０ｂを示す。
半導体装置１０ｂは、図７に示すように、キャリブレーション端子２５をデータ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１に隣接して配置している点、及び、プルアップ回路１３ｐにおけるデータ用高位側電源端子２１との接続端に相当するＰ側レプリカ回路１５ｒ１の端部をそのデータ用高位側電源端子２１に接続している点で、第１の実施の形態による半導体装置１０ａと異なっている。その他の点では半導体装置１０ａと同様であるので、同様の構成には同一の符号を付して説明を省略し、以下では相違点に着目して説明する。
半導体装置１０ｂでは、図７に示すように、キャリブレーション端子２５をデータ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１に隣接して配置し、かつ、そのデータ用高位側電源端子２１から、Ｐ側レプリカ回路１５ｐ１に対して電源電位ＶＤＤＱを供給している。したがって、Ｐ側レプリカ回路１５ｒ１と、Ｐ側レプリカ回路１５ｒ１が接続される２つの端子（キャリブレーション端子２５及びデータ用高位側電源端子２１）との間の距離はそれぞれ、データ入出力端子２０及びデータ用高位側電源端子２１とプルアップ回路１３ｐとの間の距離に近いものとなっている。また、半導体装置１０ｂにおけるレプリカ出力回路１５ｒに関する構成は、半導体装置１０ａにおけるそれと同一である。したがって、本実施の形態による半導体装置１０ａによれば、第１の実施の形態による半導体装置１０ａと同様、キャリブレーション性能の低下を回避しつつ、パッド配置の自由度を向上することが可能になる。
図８は、図７に示される半導体装置１０ｂのパッケージ表面の状態を示す。
ここで、半導体装置１０ｂにおいて、データ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１に隣接してキャリブレーション端子２５を配置することが可能となっている事情について、図８を参照しながら説明する。
図８に示すように、それぞれ複数の半田ボール５１を配置するための半田ボールエリア５０ａ，５０ｂと、パッド列を配置するためのパッド列エリア５２とは、半導体装置１０ｂを構成するパッケージの表面に設けられる。半田ボールエリア５０ａ，５０ｂ及びパッド列エリア５２はそれぞれ互いに同一の方向（図面横方向）に延設されており、半田ボールエリア５０ａ，５０ｂはパッド列エリア５２を挟むように配置される。パッド列エリア５２内には複数のパッドからなるパッド列が１列分だけ配置される。このパッド列を構成する複数のパッドには、上述したデータ用高位側電源端子２１、データ用低位側電源端子２２、キャリブレーション端子２５、高位側電源端子２６、及び外部端子２９が含まれる。一方、半田ボールエリア５０ａ，５０ｂには、それぞれ３列分の半田ボール５１の列が配置される。各半田ボール５１は、図示したようにそれぞれいずれかのパッドに対応しており、対応するパッドと配線５３によって接続される。
キャリブレーション端子２５に対応する半田ボールは、図８に例示するように、データ入出力端子２０に対応する一群の半田ボールから少し離れた位置に配置される。このような半田ボールの配置は半導体装置がマウントされる基板上の電極との関係で決められるもので、半導体装置側で自由に変えられるものではない。したがって、図７に示したようにパッド列内においてデータ入出力端子２０の近くにキャリブレーション端子２５を配置するためには、図８に示したように、配線５３の配線長を長くする必要がある。
半導体装置１０ｂでは、図８にも示すように、そのような長い配線５３を敷設することが可能である。その結果、キャリブレーション端子２５を、データ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１に隣接して配置することが可能となっている。これに対し、第１の実施の形態による半導体装置１０ａでは、キャリブレーション端子２５と対応する半田ボールとを結ぶ長い配線５３を敷設することが他の配線との関係で不可能である。その結果、半導体装置１０ａでは、キャリブレーション端子２５を図１に示したようにデータ入出力端子２０から離れた位置に配置せざるを得ず、データ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１に隣接してキャリブレーション端子２５を配置することが不可能となっている。
図９は、本発明の第２の実施の形態の変形例による半導体装置１０ｂ'の構成を示す。
図７の例では、レプリカ出力回路１５ｒは、キャリブレーション端子２５に最も近いデータ入出力端子２０の近傍に配置され、そのデータ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１及びデータ用低位側電源端子２２をそれぞれ介して電源電位ＶＤＤＱ及び接地電位ＶＤＤＱの供給を受けていた。しかし、このような構成とすることは必須ではなく、例えば図９に示した半導体装置１０ｂ'のように、キャリブレーション端子２５に最も近いデータ入出力端子２０以外のデータ入出力端子２０の近傍にレプリカ出力回路１５ｒを配置し、そのデータ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１及びデータ用低位側電源端子２２をそれぞれ介して、レプリカ出力回路１５ｒに電源電位ＶＤＤＱ及び接地電位ＶＤＤＱを供給することとしてもよい。こうしても、図７に示した半導体装置１０ｂと同様、キャリブレーション性能の低下を回避しつつ、パッド配置の自由度を向上することが可能になる。
＜第３の実施の形態＞
図１０は、本発明の好ましい第３の実施の形態による半導体装置１０ｃの構成を示す。図１０〜図１２を参照しながら、本発明の第３の実施の形態による半導体装置１０ｃについて説明する。
半導体装置１０ｃは、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞が制御信号ＣＯＤＥ＿Ｐ＜６：０＞に統合され、かつ、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞が制御信号ＣＯＤＥ＿Ｎ＜６：０＞に統合されている点、及び、これに伴って制御回路１５ｃの内部構成が変更されている点で、第２の実施の形態による半導体装置１０ｂと異なっている。その他の点では半導体装置１０ｂと同様であるので、同様の構成には同一の符号を付して説明を省略し、以下では相違点に着目して説明する。
図１０に示すように、本実施の形態によるＰ側レプリカ回路１５ｒ１，１５ｒ２には、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞ではなく制御信号ＣＯＤＥ＿Ｐ＜６：０＞が供給される。したがって、Ｐ側レプリカ回路１５ｒ１，１５ｒ２内の各トランジスタは、制御信号ＣＯＤＥ＿Ｐ＜６：０＞（第１のコード信号）によって、プルアップ回路１３ｐの各トランジスタと共通に制御される。また、本実施の形態によるＮ側レプリカ回路１５ｒ３には、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞ではなく制御信号ＣＯＤＥ＿Ｎ＜６：０＞が供給される。したがって、Ｎ側レプリカ回路１５ｒ３の各トランジスタは、制御信号ＣＯＤＥ＿Ｎ＜６：０＞（第２のコード信号）によって、プルダウン回路１３ｎの各トランジスタと共通に制御される。
図１１は、図１０に示される制御回路１５ｃの内部構成を示す
本実施の形態による制御回路１５ｃは、図１１に示すように、カウンタ３０ｐ，３０ｎと、Ｄ型フリップフロップ回路３１ｐと、マルチプレクサ３２とを有して構成される。カウンタ３０ｐ，３０ｎの動作は第１の実施の形態で説明したものと同様であるが、それぞれの出力信号は、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞ではなく制御信号ＣＯＤＥ＿Ｐ＜６：０＞，ＣＯＤＥ＿Ｎ＜６：０＞となる。
Ｄ型フリップフロップ回路３１ｐは、図示しない制御回路が活性化するラッチ信号ＬＡＴ＿Ｐの活性化タイミングで、カウンタ３０ｐの出力信号をラッチする回路である。Ｄ型フリップフロップ回路３１ｐの回路単体としての動作は第１の実施の形態で説明したものと同様であるが、役割が異なっている。すなわち、第１の実施の形態では、カウンタ３０ｐが生成した制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞を、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞の生成が完了するまでの間、一時的に記憶しておく役割を担っていたが、本実施の形態では、カウンタ３０ｐが制御信号ＣＯＤＥ＿Ｐ＜６：０＞の生成を行っている間、生成開始直前の制御信号ＣＯＤＥ＿Ｐ＜６：０＞を記憶しておく役割を担う。詳しくは後述する。
マルチプレクサ３２は、図示しない制御回路が活性化する選択信号ＳＥＬ＿Ｐに応じて、カウンタ３０ｐの出力信号と、Ｄ型フリップフロップ回路３１ｐの出力信号（Ｄ型フリップフロップ回路３１ｐにラッチされている信号）のいずれか一方を選択し、制御信号ＣＯＤＥ＿Ｐ＜６：０＞として出力する回路である。以下、図１２のタイミング図を参照しながら、本実施の形態による制御回路１５ｃの動作について詳しく説明する。
図１２は、本実施の形態による制御回路１５ｃの動作を示すタイミング図を示す。
図１２では、図６に示した例と同様、まず初期状態として、制御信号ＣＯＤＥ＿Ｐ＜６：０＞，ＣＯＤＥ＿Ｎ＜６：０＞の内容がそれぞれ「Ｐ０」「Ｎ０」であったとしている。また、選択信号ＳＥＬ＿Ｐは初期状態でハイレベルとされており、これにより、マルチプレクサ３２はカウンタ３０ｐの出力信号を選択した状態とされている。
キャリブレーションコマンドＺＱＣＳが供給されると、図示しない制御回路によってラッチ信号ＬＡＴ＿Ｐが活性化される。これを受け、この時点でのカウンタ３０ｐの出力信号（「Ｐ０」を示す信号）がＤ型フリップフロップ回路３１ｐにラッチされる。続いて、制御回路１５ｃは、カウンタ３０ｐを活性化する。これを受けたカウンタ３０ｐの処理については、第１の実施の形態で説明したものと同様であるので、詳しい説明を省略する。
制御回路１５ｃは、制御回路１５ｃの出力信号の内容が収束した後、カウンタ３０ｐを非活性に戻す。これ以降、カウンタ３０ｐの出力信号の内容は、図１２に示すように「Ｐ１」に固定される。また、図示しない制御回路は、制御回路１５ｃの出力信号の内容が収束したことを受けて、選択信号ＳＥＬ＿Ｐをローレベルとする。これにより、マルチプレクサ３２がＤ型フリップフロップ回路３１ｐの出力信号を選択するようになり、一時的に「Ｐ１」となっていた制御信号ＣＯＤＥ＿Ｐ＜６：０＞の内容が「Ｐ０」に戻る。なお、この動作によれば、短時間の間に制御信号ＣＯＤＥ＿Ｐ＜６：０＞が「Ｐ０」と「Ｐ１」の間を切り替わることになるが、キャリブレーション動作中にリードコマンドやＯＤＴコマンドが投入されることはないため、特に問題とはならない。
外部のコントローラは、第１の実施の形態での場合と同様、制御信号ＣＯＤＥ＿Ｐ＜６：０＞の内容が収束するために十分な時間が経過した後、再度半導体装置１０ａに対してキャリブレーションコマンドＺＱＣＳを供給する。これを受けた図示しない制御回路は、選択信号ＳＥＬ＿Ｐをハイレベルに戻す。これにより、マルチプレクサ３２が制御回路１５ｃの出力信号を選択するようになり、制御信号ＣＯＤＥ＿Ｐ＜６：０＞の内容が「Ｐ１」となる。また、制御回路１５ｃは、カウンタ３０ｎを活性化する。これを受けたカウンタ３０ｎの処理については、第１の実施の形態で説明したものと同様であるので、詳しい説明を省略する。
カウンタ３０ｎの処理によって、最終的に制御信号ＣＯＤＥ＿Ｎ＜６：０＞の内容が「Ｎ１」に収束する。この時点で、制御信号ＣＯＤＥ＿Ｐ＜６：０＞の内容はすでに「Ｐ１」となっているので、これで一連のキャリブレーション動作が終了したことになる。
以上説明したように、本実施の形態による半導体装置１０ｃによれば、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞を制御信号ＣＯＤＥ＿Ｐ＜６：０＞に統合し、かつ、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞を制御信号ＣＯＤＥ＿Ｎ＜６：０＞に統合することが可能になる。したがって、制御回路１５ｃと、出力バッファ１１、レプリカ出力回路１５ｒ、及びＰ側レプリカ回路１５ｒ１との間に敷設する配線の総延長を短縮することができるので、配線領域の面積を低減することが可能になる。また、制御回路１５ｃの設置場所の制約が小さくなり、空き領域を用いて効率的に制御回路１５ｃを配置することが可能になる。
図１３は、本発明の第３の実施の形態の変形例による半導体装置１０ｃ'の構成を示す。
図１０の例では、レプリカ出力回路１５ｒは、キャリブレーション端子２５に最も近いデータ入出力端子２０の近傍に配置され、そのデータ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１及びデータ用低位側電源端子２２をそれぞれ介して電源電位ＶＤＤＱ及び接地電位ＶＤＤＱの供給を受けていた。しかし、このような構成とすることは必須ではなく、例えば図１３に示した半導体装置１０ｃ'のように、キャリブレーション端子２５に最も近いデータ入出力端子２０以外のデータ入出力端子２０の近傍にレプリカ出力回路１５ｒを配置し、そのデータ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１及びデータ用低位側電源端子２２をそれぞれ介して、レプリカ出力回路１５ｒに電源電位ＶＤＤＱ及び接地電位ＶＤＤＱを供給することとしてもよい。こうしても、図１０に示した半導体装置１０ｃと同様、配線領域の面積を低減し、また、空き領域を用いて効率的に制御回路１５ｃを配置することが可能になる。
＜第４の実施の形態＞
図１４は、本発明の第４の実施の形態による半導体装置１０ｄを示す。
半導体装置１０ｄは、図１に示した半導体措置１０ａと同じようにキャリブレーション端子２５をデータ入出力端子２０から離れた位置に配置し、さらに、このキャリブレーション端子２５の両隣に高位側電源端子２６及び低位側電源端子２７を配置し、Ｐ側レプリカ回路１５ｒ１をこの高位側電源端子２６に接続するとともに、レプリカ出力回路１５ｒをこれら高位側電源端子２６及び低位側電源端子２７に接続したうえで、図１０に示した半導体措置１０ｃと同様、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞を制御信号ＣＯＤＥ＿Ｐ＜６：０＞に統合し、かつ、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞を制御信号ＣＯＤＥ＿Ｎ＜６：０＞に統合したものである。制御回路１５ｃの内部構成は、図１１に示したものと同様である。
Ｐ型バッファ１１Ｐ、並びにＰ型レプリカ１５ｒ１及びＰ型レプリカ１５ｒ２は、共通の制御信号ＣＯＤＥ＿Ｐ＜６：０＞に基づいて、インピーダンスが共通に制御される構成である。Ｎ型レプリカ１５ｒ３及びＮ型バッファ１１ｎは、共通の制御信号ＣＯＤＥ＿Ｎ＜６：０＞に基づいて、インピーダンスが共通に制御される構成である。
本実施の形態による半導体装置１０ｄによれば、制御回路から供給される共通の制御信号に基づいて、レプリカ回路及び出力バッファ１１が制御され、制御性が向上する。また、図１０に示した半導体装置１０ｃと同様、配線領域の面積を低減し、また、空き領域を用いて効率的に制御回路１５ｃを配置することが可能になる。
＜第５の実施の形態＞
図１５は、本発明の第５の実施の形態による半導体装置１０ｅを示す。
半導体装置１０ｄは、図７に示した半導体措置１０ｂと同じようにキャリブレーション端子２５をデータ入出力端子２０に隣接して配置されるデータ用高位側電源端子２１に隣接して配置して、Ｐ側レプリカ回路１５ｒ１をこのデータ用高位側電源端子２１に接続し、さらに、キャリブレーション端子２５に隣接してデータ用低位側電源端子２２を配置し、レプリカ出力回路１５ｒをこのデータ用低位側電源端子２２と上記データ用高位側電源端子２１とに接続したうえで、図１０に示した半導体措置１０ｃと同様、制御信号ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞を制御信号ＣＯＤＥ＿Ｐ＜６：０＞に統合し、かつ、制御信号ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞を制御信号ＣＯＤＥ＿Ｎ＜６：０＞に統合したものである。制御回路１５ｃの内部構成は、図１１に示したものと同様である。
本実施の形態による半導体装置１０ｅによっても、キャリブレーション性能の低下を回避しつつ、パッド配置の自由度を向上するという効果は得られない一方で、図１０に示した半導体装置１０ｃと同様、配線領域の面積を低減し、また、空き領域を用いて効率的に制御回路１５ｃを配置することが可能になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施の形態では、リードデータの出力バッファ１１に本発明を適用した例を説明したが、本発明は、ある端子にアクセスするように構成され、かつ、その端子の両隣に配置された２つの端子から電位の供給を受けて動作するように構成され、さらに、キャリブレーションの対象となるアクセス回路に広く適用することができる。
１０ａ〜１０ｅ，１０ｂ'，１０ｃ' 半導体装置
１１ 出力バッファ
１１ｎ Ｎ側バッファ
１１ｐ Ｐ側バッファ
１２ 前段回路
１２ｎ Ｎ側前段回路
１２ｐ Ｐ側前段回路
１３ 出力回路
１３ｎ プルダウン回路
１３ｐ プルアップ回路
１５ キャリブレーション回路
１５ａ１，１５ａ２ コンパレータ
１５ｂ１，１５ｂ２ 電位生成回路
１５ｃ 制御回路
１５ｒ レプリカ出力回路
１５ｒ１，１５ｒ２ Ｐ側レプリカ回路
１５ｒ３ Ｎ側レプリカ回路
２０ データ入出力端子
２１ データ用高位側電源端子
２２ データ用低位側電源端子
２５ キャリブレーション端子
２６ 高位側電源端子
２７ 低位側電源端子
２９ その他の外部端子
３０ｐ，３０ｎ カウンタ
３１ｐ，３１ｎ Ｄ型フリップフロップ回路
３２ マルチプレクサ
５０ａ，５０ｂ 半田ボールエリア
５１ 半田ボール
５２ パッド列エリア
５３ 配線
Ａ＜６：０＞ アンド回路
ＣＯＤＥ＿Ｎ＜６：０＞，ＣＯＤＥ＿Ｎ＿ＲＥＰ＜６：０＞，ＣＯＤＥ＿Ｐ＜６：０＞，ＣＯＤＥ＿Ｐ＿ＲＥＰ＜６：０＞ 制御信号
ＤＡＴＡ＿Ｎ，ＤＡＴＡ＿Ｐ，ＳＥＬ＿Ｐ 選択信号
ＬＡＴ，ＬＡＴ＿Ｐ ラッチ信号
ｎ ノード
Ｏ＜６：０＞ オア回路
Ｒ１〜Ｒ５ 抵抗素子
Ｔ１＜６：０＞，Ｔ２＜６：０＞，Ｔ４＜６：０＞ ｐチャンネル型トランジスタ
Ｔ３＜６：０＞，Ｔ５＜６：０＞ ｎチャンネル型トランジスタ
ＺＱ＿ｒｅｓｕｌｔ＿Ｐ，ＺＱ＿ｒｅｓｕｌｔ＿Ｎ 結果信号
ＺＱＲ キャリブレーション抵抗

Claims (11)

  1. 第１の電位の供給を受ける第１の端子、前記第１の電位より低い第２の電位の供給を受ける第２の端子、第３の端子、及びキャリブレーション端子を含む複数の端子と、
    前記第１の端子を介して前記第１の電位の供給を受けるとともに、前記第２の端子を介して前記第２の電位の供給を受け、かつ、前記第３の端子にアクセスするよう構成されたアクセス回路と、
    第１乃至第３のレプリカ回路を有するキャリブレーション回路とを備え、
    前記第１のレプリカ回路は、それぞれ第１の導電型であり、かつ前記キャリブレーション端子に接続される複数の第１のトランジスタを含んで構成され、
    前記第２のレプリカ回路は、それぞれ前記第１の導電型であり、かつ前記キャリブレーション端子に接続されない複数の第２のトランジスタを含んで構成され、
    前記第３のレプリカ回路は、それぞれ前記第１の導電型とは異なる第２の導電型であり、かつ前記キャリブレーション端子に接続されない複数の第３のトランジスタを含んで構成され、
    前記複数の端子は、第１の方向に並べて配置され、
    前記第１及び第２の端子はともに、前記キャリブレーション端子に隣接しない位置に配置され、
    前記第２のレプリカ回路は、前記第１の端子を介して前記第１の電位の供給を受けるよう構成され、
    前記第３のレプリカ回路は、前記第２の端子を介して前記第２の電位の供給を受けるよう構成される
    ことを特徴とする半導体装置。
  2. 前記第１及び第２の端子はそれぞれ、前記第１の方向に並べて配置され、かつ前記第３の端子に隣接して配置される
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記複数の第１のトランジスタと前記複数の第２のトランジスタとは、互いに異なる端子を介して、それぞれ前記第１の電位の供給を受けるよう構成される
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記アクセス回路は、それぞれ前記第１の導電型であり、かつ前記キャリブレーション端子に接続されない複数の第４のトランジスタを含んで構成され、
    前記複数の第２のトランジスタと前記複数の第４のトランジスタとは、前記第１の端子を介して共通に前記第１の電位の供給を受けるよう構成される
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記アクセス回路は、それぞれ前記第２の導電型であり、かつ前記キャリブレーション端子に接続されない複数の第５のトランジスタを含んで構成され、
    前記複数の第３のトランジスタと前記複数の第５のトランジスタとは、前記第２の端子を介して共通に前記第２の電位の供給を受けるよう構成される
    ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記アクセス回路は、
    それぞれ前記第１の導電型であり、かつ前記キャリブレーション端子に接続されない複数の第４のトランジスタを含む第１の回路と、
    それぞれ前記第２の導電型であり、かつ前記キャリブレーション端子に接続されない複数の第５のトランジスタを含む第２の回路とを有し、
    前記複数の第１のトランジスタ、前記複数の第２のトランジスタ、及び前記複数の第４のトランジスタは、第１のコード信号に基づいて共通に制御され、
    前記複数の第３のトランジスタ及び前記複数の第５のトランジスタは、前記第１のコード信号とは異なる第２のコード信号に基づいて共通に制御される
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  7. 前記第３の端子は、データの入出力を行うためのデータ入出力端子である
    ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. それぞれ第１の電位の供給を受ける第１及び第４の端子、前記第１の電位より低い第２の電位の供給を受ける第２の端子、第３の端子、及びキャリブレーション端子を含む複数の端子と、
    前記第１の端子を介して前記第１の電位の供給を受ける第１の回路、及び、前記第２の端子を介して前記第２の電位の供給を受ける第２の回路を含み、該第１及び第２の回路によって前記第３の端子にアクセスするよう構成されたアクセス回路と、
    前記第１の回路のレプリカであり、前記第１の回路における前記第３の端子との接続端に相当する端部が前記キャリブレーション端子に接続される第１のレプリカ回路と、前記アクセス回路のレプリカであり、前記アクセス回路における前記第３の端子との接続端に相当する端部が前記キャリブレーション端子に接続されないレプリカアクセス回路とを有するキャリブレーション回路とを備え、
    前記複数の端子は、一列に並べて配置された端子列を構成し、
    前記第１及び第２の端子はそれぞれ、前記端子列内において前記第３の端子に隣接して配置され、
    前記第４の端子は、前記端子列内において前記キャリブレーション端子に隣接して配置され、
    前記第１のレプリカ回路は、前記第１の回路における前記第１の端子との接続端に相当する端部が前記第４の端子に接続された構成を有し、
    前記レプリカアクセス回路は、前記アクセス回路における前記第１の端子との接続端に相当する端部が前記第１の端子に接続され、前記アクセス回路における前記第２の端子との接続端に相当する端部が前記第２の端子に接続された構成を有する
    ことを特徴とする半導体装置。
  9. 前記第１の回路は、それぞれ第１の導電型であり、前記第１の端子と前記第３の端子の間に並列に接続された複数の第４のトランジスタを有し、
    前記第２の回路は、それぞれ前記第１の導電型とは異なる第２の導電型であり、前記第２の端子と前記第３の端子の間に並列に接続された複数の第５のトランジスタを有し、
    前記第１のレプリカ回路は、それぞれ前記第１の導電型であり、前記第４の端子と前記キャリブレーション端子の間に並列に接続された、前記第１の回路内の前記第４のトランジスタの数と同数の第１のトランジスタを有し、
    前記第２のレプリカ回路は、それぞれ前記第１の導電型であり、前記第１の端子と、前記アクセス回路における前記第３の端子との接続端に相当する前記レプリカアクセス回路の端部との間に並列に接続された、前記第１の回路内の前記第４のトランジスタの数と同数の第２のトランジスタを有し、
    前記第３のレプリカ回路は、それぞれ前記第２の導電型であり、前記第２の端子と、前記アクセス回路における前記第３の端子との接続端に相当する前記レプリカアクセス回路の端部との間に並列に接続された、前記第２の回路内の前記第５のトランジスタの数と同数の第３のトランジスタを有する
    ことを特徴とする請求項８に記載の半導体装置。
  10. 前記第３の端子は、データの入出力を行うためのデータ入出力端子であり、
    前記アクセス回路は、前記データを前記第３の端子から出力するための出力回路である
    ことを特徴とする請求項８又は９に記載の半導体装置。
  11. 第１の端子を介して第１の電位の供給を受ける第１の回路、及び、第２の端子を介して第２の電位の供給を受ける第２の回路を含み、該第１及び第２の回路によって前記第３の端子にアクセスするよう構成されたアクセス回路と、
    第１の導電型の第１及び第２のレプリカ回路と、前記第１の導電型と異なる第２の導電型の第３のレプリカ回路と、を有するキャリブレーション回路とを備え、
    前記第１の回路、並びに前記第１及び前記第２のレプリカ回路は、共通に供給される第１の制御信号に基づいて、インピーダンスが調整される構成であり、
    前記第２の回路及び前記第３のレプリカ回路は、共通に供給され、前記第１の制御信号と異なる第２の制御信号に基づいて、インピーダンスが調整される構成であることを特徴とする半導体装置。
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