JP2011061580A - 半導体装置 - Google Patents

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Abstract

【課題】出力端子と単位バッファとの間の寄生抵抗に起因するインピーダンス誤差を低減する。
【解決手段】出力端子ＤＱと、単位バッファ１１１〜１１ｎと、単位バッファ１１１〜１１ｎと出力端子ＤＱとをそれぞれ接続する複数の出力配線経路とを備える。各出力配線経路は、それぞれ対応する単位バッファに個別に割り当てられた個別出力配線部１６１Ｐ〜１６ｎＰ，１６１Ｎ〜１６ｎＮを有しており、これら出力配線経路に対応する単位バッファは、該出力配線経路によって共有された共通出力配線部であって、個別出力配線部よりも抵抗値の高い共通出力配線部を介することなく出力端子ＤＱに接続されている。これにより、出力端子ＤＱと単位バッファ１１１〜１１ｎとの間の寄生抵抗によるインピーダンス誤差が抑制される。
【選択図】図４

Description

本発明は半導体装置に関し、特に、出力インピーダンスの切り替えが可能な出力回路を備えた半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）のような半導体装置においては、出力回路のインピーダンスが切り替え可能であることが要求される。このような要求を満たすためには、インピーダンスの異なる複数の出力バッファを用意しておくことが考えられるが、この方法では、出力回路全体の回路規模が非常に大きくなるばかりでなく、出力バッファごとにキャリブレーション回路を設けなければならなくなる。
このような問題を解決するためには、インピーダンスの異なる複数の出力バッファを用意しておくのではなく、互いに同じインピーダンスを持つ単位バッファを複数個用意しておき、指定されたインピーダンスに応じて、並列に使用する単位バッファの数を変えればよい。この方法によれば、一つの単位バッファのインピーダンスをＸとすると、ｎ個の出力バッファを１個又は２個以上並列に使用することによって、理想的には出力インピーダンスをＸ／ｉ（ｉは１〜ｎまでの整数）とすることが可能となる（本出願人による特許文献１参照）。
特許文献１に記載の半導体装置においては、キャリブレーション回路を用いて各単位バッファのインピーダンスを一括調整している。具体的には、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を各単位バッファに反映させることによって、複数の単位バッファのインピーダンスを一括して設定することができる。
特開２００８−６０６７９号公報
特許文献１においては、電源端子と単位バッファとの間の寄生抵抗を原因とするインピーダンス誤差に着目し、これを低減する方法を提案している。尚、寄生抵抗は、電源端子と単位バッファとの間だけでなく、出力端子と単位バッファとの間にも存在するが、出力端子と単位バッファとの間の寄生抵抗は、電源端子と単位バッファとの間の寄生抵抗よりも小さいため、過去においてはそれほど問題とはならなかった。
しかしながら、近年においてはより高いインピーダンス精度が要求されているため、出力端子と単位バッファとの間の寄生抵抗に起因するインピーダンス誤差についても低減する必要が生じてきた。ところが、電源配線の大部分が最上層の低抵抗配線層に形成されるのに比べ、出力端子と単位バッファとを接続する出力配線の一部は、抵抗値が比較的高い下層の配線層に形成されることから、必ずしも特許文献１と同じ方法を採用することが最善とは言えない。本発明は、このような課題の認識に基づきなされたものである。
本発明による半導体装置は、出力端子と、複数の単位バッファと、前記複数の単位バッファと前記出力端子とをそれぞれ接続する複数の出力配線経路と、を備え、少なくとも２つの出力配線経路は、それぞれ対応する単位バッファに個別に割り当てられた個別出力配線部を有しており、前記少なくとも２つの出力配線経路に対応する単位バッファは、該出力配線経路によって共有された共通出力配線部であって、前記個別出力配線部よりも抵抗値の高い共通出力配線部を介することなく前記出力端子に接続されていることを特徴とする。
本発明によれば、各単位バッファが実質的に個別の出力配線経路を介して出力端子に接続されていることから、単位バッファの選択数にかかわらず、単位バッファ１個あたりのインピーダンスがほとんど変化しない。これにより、出力端子と単位バッファとの間の寄生抵抗によるインピーダンス誤差が抑制されることから、インピーダンス精度の高い出力回路を備えた半導体装置を提供することが可能となる。
本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。 本発明の第１の実施形態によるデータ入出力回路１００の構成を示すブロック図である。 単位バッファ１１１の回路図である。 単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの位置関係を示す模式的なレイアウト図である。 単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの接続関係を示す回路図である。 比較例による単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの位置関係を示す模式的なレイアウト図である。 比較例による単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの接続関係を示す回路図である。 キャリブレーション回路１３０の回路図である。 プルアップ回路１３１の回路図である。 プルダウン回路１３３の回路図である。 前段回路１４１の回路図である。 本実施形態の一変形例を示すレイアウト図である。 本実施形態の他の変形例を示すレイアウト図である。 本発明の第２の実施形態による単位バッファ１１１〜１１ｎの等価回路図である。 本発明の第３の実施形態による単位バッファ１１１〜１１ｎの等価回路図である。 本発明の第４の実施形態を説明するためのブロック図である。 本発明の第５の実施形態を説明するためのブロック図である。 単位バッファ１１４〜１１７を内部で相互接続した例を示す回路図である。 抵抗体Ｒの形成位置を説明するための図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
本実施形態による半導体装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子（出力端子）ＤＱ、キャリブレーション端子ＺＱ及び電源端子ＶＤＤＱ，ＶＳＳＱを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、データ入出力回路１００に供給する。
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路１００に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路１００から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
データ入出力端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路１００に接続されている。図１に示すように、データ入出力回路１００には複数の単位バッファ１１１〜１１ｎが含まれている。また、データ入出力回路１００はキャリブレーション端子ＺＱにも接続されており、内部コマンドＩＣＭＤがキャリブレーション動作を指示している場合には、キャリブレーション端子ＺＱに接続された外部抵抗Ｒｅを用いてキャリブレーション動作が行われる。キャリブレーション動作によって得られたインピーダンスコードは、複数の単位バッファ１１１〜１１ｎに対して共通に設定される。その詳細については後述する。
尚、図１にはデータ入出力端子ＤＱを１つだけ示しているが、データ入出力端子ＤＱの数が１つである必要はなく、複数個設けても構わない。データ入出力端子ＤＱを複数個設ける場合には、データ入出力回路１００をデータ入出力端子ＤＱと同数設ける必要がある。
図２は、本発明の第１の実施形態によるデータ入出力回路１００の構成を示すブロック図である。
図２に示すように、データ入出力回路１００は、いずれもデータ入出力端子ＤＱに接続されたｎ個の単位バッファ１１１〜１１ｎ及び入力バッファ１２０と、キャリブレーション端子ＺＱに接続されたキャリブレーション回路１３０とを備えている。入力バッファ１２０は、データ入力時に活性化される回路であるが、その回路構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。
単位バッファ１１１〜１１ｎは、リード動作時においてデータ入出力端子ＤＱを駆動するための回路であり、図２に示すようにデータ入出力端子ＤＱに対して並列に接続されている。したがって、一つの単位バッファのインピーダンスをＸとすると、出力インピーダンスをＸ／ｉ（ｉは単位バッファの総数であるｎ以下の自然数）とすることが可能となる。図２に示すように、本実施形態では、各単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとが個別出力配線部１６１〜１６ｎを介して互いに独立して接続されている。この点が本実施形態の最大の特徴であり、その意義については追って詳述する。
本実施形態では、ｎ個の単位バッファ１１１〜１１ｎの前段にそれぞれ前段回路１４１〜１４ｎが設けられている。前段回路１４１〜１４ｎは、それぞれ対応する単位バッファ１１１〜１１ｎに含まれる複数の出力トランジスタ（後述）のいずれをオンさせるかを指定する回路であり、これら出力トランジスタのオン／オフは、オン信号１４１Ｐ〜１４ｎＰ及びオン信号１４１Ｎ〜１４ｎＮによって選択される。図２に示すように、前段回路１４１〜１４ｎには、キャリブレーション回路１３０からインピーダンスコードＤＲＺＱが共通に供給されるとともに、出力制御回路１５０からオン信号１５１Ｐ〜１５ｎＰ及びオン信号１５１Ｎ〜１５ｎＮが個別に供給される。
出力制御回路１５０は、複数の単位バッファ１１１〜１１ｎのうち活性化させる単位バッファを指定するとともに、活性化させる単位バッファの出力論理レベルを指定する回路である。活性化させる単位バッファの出力論理レベルは、リードライトバスＲＷＢＳを介して供給されるリードデータＲＤに基づいて定められる。また、オン信号１５１Ｐ〜１５ｎＰ，１５１Ｎ〜１５ｎＮは、ＤＬＬ回路８０から供給される内部クロックＬＣＬＫに同期して出力される。
以下、データ入出力回路１００を構成する各回路ブロックについてより詳細に説明する。
図３は、単位バッファ１１１の回路図である。
図３に示すように、単位バッファ１１１は、電源端子ＶＤＤＱとデータ入出力端子ＤＱとの間に並列接続された複数（本実施形態では５つ）のＰチャンネルＭＯＳトランジスタ（出力トランジスタ）２１１〜２１５と、電源端子ＶＳＳＱとデータ入出力端子ＤＱとの間に並列接続された複数（本実施形態では５つ）のＮチャンネルＭＯＳトランジスタ（出力トランジスタ）２２１〜２２５と、これら出力トランジスタ２１１〜２１５と出力トランジスタ２２１〜２２５との間に直列に接続された２つの抵抗体Ｒとを備える。２つの抵抗体Ｒの接続点は、個別出力配線部１６１を介してデータ入出力端子ＤＱに接続されている。単位バッファ１１１のうち、ＰチャンネルＭＯＳトランジスタ２１１〜２１５及び抵抗体Ｒからなる部分はプルアップ回路ＰＵ１を構成しており、ＮチャンネルＭＯＳトランジスタ２２１〜２２５及び抵抗体Ｒからなる部分はプルダウン回路ＰＤ１を構成している。
出力トランジスタ２１１〜２１５のゲートには、動作信号１４１Ｐを構成する５つの動作信号１４１Ｐ１〜１４１Ｐ５がそれぞれ供給されており、出力トランジスタ２２１〜２２５のゲートには、動作信号１４１Ｎを構成する５つの動作信号１４１Ｎ１〜１４１Ｎ５がそれぞれ供給されている。これにより、単位バッファ１１１に含まれる１０個の出力トランジスタは、１０本の動作信号１４１Ｐ１〜１４１Ｐ５及び動作信号１４１Ｎ１〜１４１Ｎ５によって、個別にオン／オフ制御される。
プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１は、導通時に所定のインピーダンスｒｍｏｓ（例えば１２０Ω）となるように設計されている。しかしながら、出力トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを所望の値とするためには、オンさせるべき出力トランジスタの数を調整する必要があり、かかる目的のために、複数の出力トランジスタからなる並列回路が用いられている。
単位バッファ１１１のインピーダンスを微細且つ広範囲に調整するためには、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を構成する複数の出力トランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。すなわち、出力トランジスタ２１１のＷ／Ｌ比を「１ＷＬｐ」とした場合、出力トランジスタ２１２〜２１５のＷ／Ｌ比をそれぞれ「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定することが特に好ましい。同様に、出力トランジスタ２２１のＷ／Ｌ比を「１ＷＬｎ」とした場合、出力トランジスタ２２２〜２２５のＷ／Ｌ比をそれぞれ「２ＷＬｎ」、「４ＷＬｎ」、「８ＷＬｎ」、「１６ＷＬｎ」に設定することが特に好ましい。
抵抗体Ｒの抵抗値は、並列トランジスタのオン抵抗ｒｍｏｓとほぼ同じ値、例えば１２０Ωに設計されている。これにより、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の少なくとも一方がオン状態となれば、データ入出力端子ＤＱからみた単位バッファ１１１のインピーダンスは２４０Ω（＝１２０Ω＋１２０Ω）となる。抵抗体Ｒとしては、例えば拡散層、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などの高抵抗配線を用いることができる。
他の単位バッファ１１２〜１１ｎについても、それぞれ動作信号１４１Ｐ〜１４ｎＰ及び動作信号１４１Ｎ〜１４ｎＮが入力される他は、図３に示した単位バッファ１１１と同じ回路構成を有している。
図４は、単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの位置関係を示す模式的なレイアウト図である。また、図５は、単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの接続関係を示す回路図である。
図４及び図５では、各単位バッファ１１１〜１１ｎに含まれる並列トランジスタを一つのトランジスタとして等価的に表記している。例えば、図４及び図５に示すトランジスタ１１１Ｐは、単位バッファ１１１に含まれるトランジスタ２１１〜２１５に相当し、図４及び図５に示すトランジスタ１１１Ｎは、単位バッファ１１１に含まれるトランジスタ２２１〜２２５に相当する。同様に、トランジスタ１１２Ｐ，１１２Ｎは、単位バッファ１１２を構成する２つの並列回路にそれぞれ相当し、トランジスタ１１ｎＰ，１１ｎＮは、単位バッファ１１ｎを構成する２つの並列回路にそれぞれ相当する。この点は、後述する図１４においても同様である。
図４に示すレイアウトでは、データ入出力端子ＤＱから見てＹ方向上側に、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１〜ＰＵｎが配置され、データ入出力端子ＤＱから見てＹ方向下側に、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１〜ＰＤｎが配置されている。プルアップ回路ＰＵ１〜ＰＵｎはＸ方向に配列されており、それぞれ個別出力配線部１６１Ｐ〜１６ｎＰを介してデータ入出力端子ＤＱの一辺ＤＱＰに接続されている。同様に、プルダウン回路ＰＤ１〜ＰＤｎはＸ方向に配列されており、それぞれ個別出力配線部１６１Ｎ〜１６ｎＮを介してデータ入出力端子ＤＱの他の一辺ＤＱＮに接続されている。
図４及び図５に示すように、本実施形態では、各プルアップ回路ＰＵ１〜ＰＵｎ及び各プルダウン回路ＰＤ１〜ＰＤｎは、それぞれ個別出力配線部１６１Ｐ〜１６ｎＰ，１６１Ｎ〜１６ｎＮを介してデータ入出力端子ＤＱに接続されている。換言すれば、各単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとを接続する出力配線経路は、それぞれ対応する単位バッファ１１１〜１１ｎに割り当てられた個別出力配線部１６１Ｐ〜１６ｎＰ，１６１Ｎ〜１６ｎＮのみからなり、複数の出力配線経路によって共有される共通出力配線部を有していない。
その結果、個別出力配線部１６１Ｐ〜１６ｎＰ間における寄生抵抗ｒｐ１〜ｒｐｎの差や、個別出力配線部１６１Ｎ〜１６ｎＮ間における寄生抵抗ｒｎ１〜ｒｎｎの差が無視しうると仮定すれば、活性化される単位バッファ１１１〜１１ｎの数によらず、単位バッファ１個あたりのインピーダンスは一定となる。つまり、一つの単位バッファのインピーダンスをＸとすると、出力インピーダンスをほぼ完全にＸ／ｉ（ｉは単位バッファの総数であるｎ以下の自然数）とすることが可能となる。但し、寄生抵抗ｒｐ１〜ｒｐｎや寄生抵抗ｒｎ１〜ｒｎｎが完全に一致していることは必須でなく、配線長の差によってその抵抗値にも若干の差が存在しうる。しかしながら、出力配線経路ごとの寄生抵抗差は非常に僅かであり、図４に示したレイアウトのようにデータ入出力端子ＤＱの直近に単位バッファ１１１〜１１ｎを配置すれば、その差は１Ω未満（０．５Ω程度）に抑えられる。
一方、出力配線経路ごとの寄生抵抗の差が無視できない場合には、各単位バッファ１１１〜１１ｎに含まれる抵抗体Ｒの抵抗値を調整することによって、寄生抵抗の差をキャンセルすることができる。つまり、各抵抗体Ｒの抵抗値とそれぞれ対応する出力配線経路の寄生抵抗値との和が互いに等しくなるよう、各抵抗体Ｒの抵抗値を設計すればよい。
図６は、比較例による単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの位置関係を示す模式的なレイアウト図である。また、図７は、比較例による単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの接続関係を示す回路図である。
図６及び図７に示す比較例では、各プルアップ回路ＰＵ１〜ＰＵｎ及び各プルダウン回路ＰＤ１〜ＰＤｎとデータ入出力端子ＤＱとをそれぞれ接続する出力配線経路の多くの部分が、複数の出力配線経路によって共有される共通出力配線部１７０Ｐ，１７０Ｎを有している。このような構成においては、使用する単位バッファ１１１〜１１ｎの数が増えるほど、共通出力配線部１７０Ｐ，１７０Ｎによって生じるインピーダンス誤差が大きくなってしまう。
具体的な数値を挙げて説明すると、共通出力配線部１７０Ｐのうち、全てのプルアップ回路ＰＵ１〜ＰＵｎに共有される部分１７０Ｐａの寄生抵抗ｒａを２Ωとし、その他の部分の寄生抵抗を無視した場合、オンするプルアップ回路ＰＵの数に応じた合計インピーダンスは表１の通りとなる。表１に示すように、プルアップ回路ＰＵの１個あたりのインピーダンスが２３８Ωであるのは、寄生抵抗ｒａ（＝２Ω）を含めて２４０Ωとなるようキャリブレーション動作が行われる結果、プルアップ回路ＰＵ単体のインピーダンスは２４０Ω−２Ω＝２３８Ωとなるからである。
Figure 2011061580
表１から明らかなとおり、図６及び図７に示す比較例では、オンするプルアップ回路ＰＵの数が増えるほど、インピーダンス誤差が大きくなる。これは、オンするプルアップ回路ＰＵが全て共通出力配線部１７０Ｐａを経由してデータ入出力端子ＤＱに接続される結果、共通出力配線部１７０Ｐａの寄生抵抗ｒａ（２Ω）が全ての出力配線経路に重畳するからである。プルダウン回路ＰＤについても同様であり、共通出力配線部１７０Ｎａの寄生抵抗ｒａ（２Ω）が全ての出力配線経路に重畳する。
これに対し、図４及び図５に示した実施形態によれば、各単位バッファ１１１〜１１ｎが共通出力配線部を介することなくデータ入出力端子ＤＱに接続されていることから、上記の比較例のような誤差は生じない。つまり、表１に示す設計値通りのインピーダンスを得ることが可能となる。
以下、データ入出力回路１００に含まれるキャリブレーション回路１３０及び前段回路１４１〜１４ｎの回路構成とその動作について説明する。
図８は、キャリブレーション回路１３０の回路図である。
図８に示すように、キャリブレーション回路１３０は、プルアップ回路１３１，１３２と、プルダウン回路１３３と、プルアップ回路１３１，１３２の動作を制御するカウンタ１３４と、プルダウン回路１３３の動作を制御するカウンタ１３５と、カウンタ１３４を制御するコンパレータ１３６と、カウンタ１３５を制御するコンパレータ１３７とを備えている。
図９は、プルアップ回路１３１の回路図である。
図９に示すように、プルアップ回路１３１は、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有している。つまり、プルアップ回路１３１は、電源端子ＶＤＤＱに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ３１１〜３１５と、一端がこれらトランジスタのドレインに接続された抵抗体Ｒとを備え、抵抗体Ｒの他端がキャリブレーション端子ＺＱに接続されている。
プルアップ回路１３１に含まれるトランジスタ３１１〜３１５は、図３に示した出力トランジスタ２１１〜２１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ２１１〜２１５のＷ／Ｌ比と同様、トランジスタ３１１〜３１５のＷ／Ｌ比もそれぞれ「１ＷＬｐ」、「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定されている。但し、インピーダンスが実質的に同じである限り、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５と、図３に示す出力トランジスタ２１１〜２１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
抵抗体Ｒも、図３に示した抵抗体Ｒに対応しており、したがって、その抵抗値はトランジスタ３１１〜３１５の並列オン抵抗ｒｍｏｓとほぼ同じ値、例えば１２０Ωに設計されている。
トランジスタ３１１〜３１５のゲートには、カウンタ１３４よりインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されており、これによってプルアップ回路１３１の動作が制御される。インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５は、それぞれ動作信号１４１Ｐ１〜１４１Ｐ５に対応する。
プルアップ回路１３２についても、抵抗Ｒ１の他端が接点Ａに接続されている他は、図９に示したプルアップ回路１３１と同一の回路構成を有している。したがって、プルアップ側１３２に含まれる５つのトランジスタのゲートには、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。
図１０は、プルダウン回路１３３の回路図である。
図１０に示すように、プルダウン回路１３３は、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。つまり、プルダウン回路１３３は、電源端子ＶＳＳＱに対して並列接続された５つのＮチャンネルＭＯＳトランジスタ３２１〜３２５と、一端がこれらトランジスタのドレインに接続された抵抗体Ｒとを備えている。プルダウン回路１３３に含まれるトランジスタ３２１〜３２５は、図３に示したトランジスタ２２１〜２２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路１３１と同様である。抵抗体Ｒも、図３に示した抵抗体Ｒに対応しており、したがって、その抵抗値はトランジスタ３２１〜３２５の並列オン抵抗ｒｍｏｓとほぼ同じ値、例えば１２０Ωに設計されている。
トランジスタ３２１〜３２５のゲートには、カウンタ１３５よりインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されており、これによってプルダウン回路１３３の動作が制御される。インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５は、それぞれ動作信号１６１Ｎ１〜１６１Ｎ５に対応する。
このように、プルアップ回路１３１，１３２は、いずれも単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵと実質的に同じ回路構成を有しており、プルダウン回路１３３は、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤと実質的に同じ回路構成を有している。したがって、プルアップ回路１３１，１３２及びプルダウン回路１３３のインピーダンスは、いずれも例えば２４０Ωに調整される。
図８に示すように、プルアップ回路１３２とプルダウン回路１３３は、単位バッファ１１１と実質的に同じ回路構成をもった「レプリカバッファ」を構成する。ここでいう「実質的に同じ」とは、レプリカバッファに含まれるトランジスタがシュリンクされている場合であっても同じとみなす意である。レプリカバッファの出力端である接点Ａは、図８に示すように、コンパレータ１３７の非反転入力端子（＋）に接続されている。
カウンタ１３４は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３６の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを続ける。コンパレータ１３６の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続された抵抗１３８，１３９の中点に接続されている。かかる構成により、コンパレータ１３６は、キャリブレーション端子ＺＱの電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。
一方、カウンタ１３５は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３７の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを続ける。コンパレータ１３７の非反転入力端子（＋）はレプリカバッファの出力端である接点Ａに接続され、反転入力端子（−）は抵抗１３８，１３９の中点に接続されている。かかる構成により、コンパレータ１３７は、レプリカバッファの出力電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ２をローレベルとする。
そして、カウンタ１３４，１３５は、制御信号ＡＣＴ１，ＡＣＴ２が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、カウンタ１３４のカウント値はインピーダンスコードＤＲＺＱＰとして用いられ、カウンタ１３５のカウント値はインピーダンスコードＤＲＺＱＮとして用いられる。そして、これらの総称であるインピーダンスコードＤＲＺＱは、図２に示す前段回路１４１〜１４ｎに対して共通に供給される。
図１１は、前段回路１４１の回路図である。
図１１に示すように、前段回路１４１は、５つのＯＲ回路４１１〜４１５と、５つのＡＮＤ回路４２１〜４２５によって構成されている。ＯＲ回路４１１〜４１５には、出力制御回路１５０からの選択信号１５１Ｐが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路４２１〜４２５には、出力制御回路１５０からの選択信号１５１Ｎが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。
ＯＲ回路４１１〜４１５の出力である動作信号１４１Ｐ１〜１４１Ｐ５（動作信号１４１Ｐを構成する）、並びに、ＡＮＤ回路４２１〜４２５の出力である動作信号１４１Ｎ１〜１４１Ｎ５（動作信号１４１Ｎを構成する）は、図３に示したように、単位バッファ１１１に供給され、それぞれ対応するトランジスタを制御する。
他の前段回路１４２〜１４ｎも、図１１に示す前段回路１４１と同様の回路構成を有しているが、図２に示すように、前段回路１４２〜１４ｎに含まれるＯＲ回路及びＡＮＤ回路には、出力制御回路１５０からの選択信号１５２Ｐ，１５２Ｎ〜１５ｎＰ，１５ｎＮがそれぞれ供給される。
図２に示すように、出力制御回路１５０にはリードデータＲＤが供給されており、出力制御回路１５０はリードデータＲＤの論理レベルに基づいて、選択信号１５１Ｐ，１５１Ｎ〜１５ｎＰ，１５ｎＮを所定の論理レベルに設定する。
具体的には、リードデータＲＤがハイレベルである場合には、動作させる単位バッファ１１１〜１１ｎに対応した選択信号１５１Ｐ，１５１Ｎ〜１５ｎＰ，１５ｎＮをローレベルに設定する。これにより、当該単位バッファに含まれるプルアップ回路ＰＵがオンすることから、データ入出力端子ＤＱからはハイレベルの信号が出力される。一方、リードデータＲＤがローレベルである場合には、動作させる単位バッファ１１１〜１１ｎに対応した選択信号１５１Ｐ，１５１Ｎ〜１５ｎＰ，１５ｎＮをハイレベルに設定する。これにより、当該単位バッファに含まれるプルダウン回路ＰＤがオンすることから、データ入出力端子ＤＱからはローレベルの信号が出力される。
出力時に動作させない単位バッファ１１１〜１１ｎについては、対応する選択信号１５１Ｐ〜１５ｎＰをハイレベルとし、対応する選択信号１５１Ｎ〜１５ｎＮをローレベルとする。これにより、当該単位バッファに含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤともオフすることから、当該単位バッファはハイインピーダンス状態となる。
また、単位バッファ１１１〜１１ｎを終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、要求されるＯＤＴインピーダンスに応じ、動作させる単位バッファ１１１〜１１ｎに対応する選択信号１５１Ｐ〜１５ｎＰをローレベルとし、選択信号１５１Ｎ〜１５ｎＮをハイレベルとする。これにより、当該単位バッファに含まれるプルアップ回路ＰＵ及びプルダウン回路ＰＤともオンすることから、終端抵抗として機能する。
いずれの単位バッファを動作させるかは、図１に示すモードレジスタ５３より供給されるモード信号ＭＲによって指定される。つまり、モード信号ＭＲにより指定される出力インピーダンスが２４０Ω／ｉである場合には、出力制御回路１５０は単位バッファ１１１〜１１ｎのいずれかｉ個を活性化させ、残りを非活性化させる。
以上説明したように、本実施形態においては、各単位バッファ１１１〜１１ｎが共通出力配線部を介することなくデータ入出力端子ＤＱに接続されていることから、一つの単位バッファのインピーダンスをＸとした場合、出力インピーダンスをほぼ完全にＸ／ｉ（ｉは単位バッファの総数であるｎ以下の自然数）とすることが可能となる。
尚、上記の実施形態では、各単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとの間に共通出力配線部が全く存在していないが、本発明がこれに限定されるものではない。つまり、いくつかの単位バッファとデータ入出力端子ＤＱとを接続する出力配線経路に、２以上の単位バッファによって共有される共通出力配線部が存在する場合であっても、この共通出力配線部の寄生抵抗が、それぞれ対応する単位バッファに個別に接続される個別出力配線部の抵抗値よりも十分に低ければ、共通出力配線部によって生じるインピーダンス誤差を従来に比べて十分に抑制することが可能となる。
図１２は、プルアップ回路ＰＵ１，ＰＵ２が共通出力配線部１８０Ｐを介してデータ入出力端子ＤＱに接続され、プルダウン回路ＰＤ１，ＰＤ２が共通出力配線部１８０Ｎを介してデータ入出力端子ＤＱに接続された例を示している。このように、複数のプルアップ回路又はプルダウン回路が共通出力配線部１８０Ｐ，１８０Ｎを介してデータ入出力端子ＤＱに接続されている場合であっても、共通出力配線部１８０Ｐ，１８０Ｎの寄生抵抗ｒｐａ，ｒｎａが残りの部分の寄生抵抗、つまり、それぞれ対応するプルアップ回路又はプルダウン回路に個別に接続される個別出力配線部１６１Ｐ，１６２Ｐ，１６１Ｎ，１６２Ｎの寄生抵抗ｒｐ１，ｒｐ２，ｒｎ１，ｒｎ２よりも低ければ、共通出力配線部１８０Ｐ，１８０Ｎによって生じるインピーダンス誤差を抑制することが可能となる。図１２に示す例は、Ｙ方向の配線トラック不足により、Ｙ方向に延在する複数の出力配線を共有する必要がある場合に好適な例である。
図１３は、Ｘ方向の配線トラック不足により、Ｘ方向に延在する複数の出力配線経路の一部を共有する必要がある場合に好適な例である。本例においては、プルアップ回路ＰＵ１，ＰＵ２が共通出力配線部１８１Ｐを介してデータ入出力端子ＤＱに接続され、プルダウン回路ＰＤ１，ＰＤ２が共通出力配線部１８１Ｎを介してデータ入出力端子ＤＱに接続されている。この場合も、共通出力配線部１８１Ｐ，１８１Ｎの寄生抵抗ｒｐｂ，ｒｎｂが残りの部分の抵抗値、つまり、それぞれ対応するプルアップ回路又はプルダウン回路に個別に接続される個別出力配線部１６１Ｐ，１６２Ｐ，１６１Ｎ，１６２Ｎの寄生抵抗ｒｐ１，ｒｐ２，ｒｎ１，ｒｎ２よりも低ければ、共通出力配線部１８１Ｐ，１８１Ｎによって生じるインピーダンス誤差を抑制することが可能となる。
図１２及び図１３を用いて説明したように、一部のプルアップ回路及びプルダウン回路が共通出力配線部を介してデータ入出力端子ＤＱに接続されている場合に生じるインピーダンス誤差は、出力制御回路１５０による単位バッファの選択方法を工夫することによって低減することが可能である。つまり、図１２及び図１３に示した例のように、単位バッファ１１１，１１２が共通出力配線部を介してデータ入出力端子ＤＱに接続されている場合であれば、これら２つの単位バッファ１１１，１１２を同時に選択した場合に上述したインピーダンス誤差が発生する。この点を考慮すれば、複数の単位バッファ１１１〜１１ｎを同時に活性化させる必要がある場合、単位バッファ１１１を活性化させる時には、他方の単位バッファ１１２を活性化させず、代わりに、他の単位バッファ１１３〜１１ｎの中から活性化させる単位バッファを選択することが好ましい。つまり、複数の単位バッファが共通出力配線部を介してデータ入出力端子ＤＱに共通接続されている場合であっても、そのうちの一つの単位バッファのみを活性化させた場合にはインピーダンス誤差は発生しないことから、可能な限りこのような条件が確保されるよう、出力制御回路１５０による単位バッファの選択を行えばよい。
次に、本発明の第２の実施形態について説明する。
第２の実施形態は、電源端子ＶＤＤＱ，ＶＳＳＱと単位バッファ１１１〜１１ｎとの間の寄生抵抗に起因するインピーダンス誤差を相殺するものである。その他の点については、第１の実施形態と同様であり、同様の効果を得ることができる。
図１４は、本発明の第２の実施形態による単位バッファ１１１〜１１ｎの等価回路図である。
図１４に示すように、単位バッファ１１１〜１１ｎは、いずれも電源端子ＶＤＤＱと電源端子ＶＳＳＱとの間に接続されている。しかしながら、チップ上において、電源端子ＶＤＤＱと単位バッファ１１１〜１１ｎとの間、並びに、電源端子ＶＳＳＱと単位バッファ１１１〜１１ｎとの間は、ある程度の距離が離れていることから、これらの間には所定の寄生抵抗成分ｒｐが存在する。もちろん、単位バッファ間にも多少の抵抗成分は存在するが、図４に示したように、これら単位バッファ１１１〜１１ｎはチップ上の一箇所、つまりデータ入出力端子ＤＱの近傍に纏めて配置されることから、単位バッファ間の抵抗成分についてはほとんど無視しうる。
本実施形態においては、単位バッファ１１１〜１１ｎにそれぞれ含まれる抵抗体Ｒ１〜Ｒｎの抵抗値が
Ｒ１＞Ｒ２＞・・・＞Ｒｎ
に設定されている。抵抗体Ｒ１の抵抗値は、並列回路のオン抵抗ｒｍｏｓとほぼ同じ値に設定されており、他の抵抗体Ｒ２〜Ｒｎの抵抗値はこれよりも少しずつ低く設定されている。
具体的には、Ｒｊ−Ｒ（ｊ＋１）の値（ｊは１〜ｎ−１の整数）が電源抵抗ｒｐよりも大きいことが好ましく、電源抵抗ｒｐの２倍程度であることが特に好ましい。つまり、
Ｒ１≒Ｒ２＋２ｒｐ≒Ｒ３＋４ｒｐ≒・・・≒Ｒｎ＋２ｒｐ（ｎ−１）
に設定することが好ましい。これにより、単位バッファ１１１〜１１ｎを並列に動作させた場合に生じるインピーダンスのずれを相殺することが可能となる。
具体的には、Ｘ＝２４０Ωとすると、出力インピーダンスを２４０Ωに設定する場合には（ｉ＝１）、単位バッファ１１１のみを動作させる。この場合、単位バッファ１１１のインピーダンスは、電源抵抗ｒｐを含めて正確に２４０Ωとなる。
また、出力インピーダンスを１２０Ωに設定する場合には（ｉ＝２）、単位バッファ１１１，１１２を同時に動作させる。上述の通り、単位バッファ１１２に含まれる抵抗Ｒ２は、単位バッファ１１１に含まれる抵抗Ｒ１よりも低く、好ましくは、
Ｒ２≒Ｒ１−２ｒｐ
である。したがって、電源抵抗ｒｐが１．４Ωであれば、単位バッファ１１２のインピーダンスは２３５．８Ωとなる。この場合、電源抵抗ｒｐを含めた出力インピーダンスは、ほぼ１２０Ωとなり、目標値であるＸ／２の値とほぼ一致する。
さらに、出力インピーダンスを８０Ωに設定する場合には（ｉ＝３）、単位バッファ１１１〜１１３を同時に動作させればよい。単位バッファ１１３に含まれる抵抗Ｒ３は、単位バッファ１１２に含まれる抵抗Ｒ３よりも低く、好ましくは、
Ｒ３≒Ｒ２−２ｒｐ
である。したがって、電源抵抗ｒｐが１．４Ωであれば、単位バッファ１１３のインピーダンスは２３３Ωとなる。この場合、電源抵抗ｒｐを含めた出力インピーダンスは、ほぼ８０Ωとなり、目標値であるＸ／３の値とほぼ一致する。
以下同様にして、出力インピーダンスをＸ／ｉに設定する場合、ｉ個の単位バッファ１１１〜１１ｉを並列に使用することにより、電源抵抗ｒｐを含めた出力インピーダンスを目標値であるＸ／ｉの値とほぼ一致させることが可能となる。
以上説明したように、本実施形態では、電源抵抗ｒｐを考慮して、単位バッファ１１１〜１１ｎに含まれる抵抗Ｒ１〜Ｒｎの抵抗値に差を設けていることから、電源抵抗ｒｐを含めた出力インピーダンスを目標値（Ｘ／ｉ）とほぼ一致させることが可能となる。
次に、本発明の第３の実施形態について説明する。
第３の実施形態は、電源端子ＶＤＤＱ，ＶＳＳＱと単位バッファ１１１〜１１ｎとの間の寄生抵抗に起因するインピーダンス誤差を第２の実施形態とは異なる手法で相殺するものである。その他の点については、第１の実施形態と同様であり、同様の効果を得ることができる。
図１５は、本発明の第３の実施形態による単位バッファ１１１〜１１ｎの等価回路図である。
図１５に示すように、本実施形態では、各単位バッファ１１１〜１１ｎが共通電源配線部を介することなく電源端子ＶＤＤＱ，ＶＳＳＱに接続されている。かかる構成により、図１４に示した電源抵抗ｒｐが各単位バッファ１１１〜１１ｎに対して個別に与えられることから、電源端子ＶＤＤＱ，ＶＳＳＱと単位バッファ１１１〜１１ｎとの間の寄生抵抗に起因するインピーダンス誤差が生じない。これは、各単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとを個別に接続することによりインピーダンス誤差が低減されることと同じ原理である。
尚、各単位バッファ１１１〜１１ｎと電源端子ＶＤＤＱ，ＶＳＳＱとの間に共通電源配線部が一切介在してはならないわけではなく、いくつかの単位バッファと電源端子ＶＤＤＱ，ＶＳＳＱとを接続する出力配線経路に、２以上の単位バッファによって共有される共通電源配線部が存在する場合であっても、この共通電源配線部の寄生抵抗が、それぞれ対応する単位バッファに個別に接続される個別電源配線部の抵抗値よりも十分に低ければ、共通電源配線部によって生じるインピーダンス誤差を従来に比べて十分に抑制することが可能となる。
次に、本発明の第４の実施形態について説明する。
図１６に示すように、本発明の第４の実施形態においては７つの単位バッファ１１１〜１１７が設けられており（ｎ＝７）、これら単位バッファ１１１〜１１７のそれぞれに前段回路が割り当てられているのではなく、いくつかの単位バッファがグループ化され、グループ単位で前段回路が割り当てられている。
具体的には、単位バッファ１１１には前段回路１４１が割り当てられ、単位バッファ１１２，１１３には前段回路１４２が共通に割り当てられ、単位バッファ１１４〜１１７には前段回路１４３が共通に割り当てられている。したがって、出力制御回路１５０が前段回路１４２を選択した場合には、２個の単位バッファ１１２，１１３が同時に活性化され、出力制御回路１５０が前段回路１４３を選択した場合には、４個の単位バッファ１１４〜１１７が同時に活性化される。これにより、前段回路の数を削減することができることから、回路規模の縮小及び消費電力の低減を実現することが可能となる。
また、各グループはいずれも２ｎ個（ｎは自然数）の単位バッファからなり、各グループに含まれる単位バッファの数が互いに相違していることから、活性化させる単位バッファの数として１個から７個まで任意の個数を選択することが可能となる。
次に、本発明の第５の実施形態について説明する。
図１７に示すように、本実施形態においては、同じグループに属する単位バッファが共通電源配線部を介してデータ入出力端子ＤＱに接続されている。このような構成では、単位バッファ１個あたりの出力配線経路の寄生抵抗成分がグループ間において相違する。しかしながら、同じグループに属する単位バッファが個別に活性化されることはなく、各グループに属する単位バッファが常に同時に活性化されることから、単位バッファに含まれる抵抗体の抵抗値をグループごとに異ならせることによって、寄生抵抗成分の差を相殺することが可能である。
具体的には、単位バッファの数が相対的に多いグループに属する単位バッファ内の抵抗体は、単位バッファの数が相対的に少ないグループに属する単位バッファ内の抵抗体よりも、抵抗値を低く設定すればよい。つまり、単位バッファ１１１に含まれる抵抗体Ｒの抵抗値をｒ１、単位バッファ１１２，１１３に含まれる抵抗体Ｒの抵抗値をｒ２、単位バッファ１１４〜１１７に含まれる抵抗体Ｒの抵抗値をｒ３とした場合、ｒ１＞ｒ２＞ｒ３となるよう設計すればよい。ｒ１〜ｒ３にどの程度の差を設けるかは、共通出力配線部の寄生抵抗によって定めればよい。
このように、本実施形態によれば、第４の実施形態による効果に加え、共通出力配線部によって複数の出力配線を共有していることから、配線トラックを有効活用することが可能となる。しかも、共通出力配線部によって生じうるインピーダンス誤差が抵抗体によって相殺されることから、結果的にインピーダンス誤差が生じることはない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、本発明をＤＤＲ型のＳＤＲＡＭに適用した場合を例に説明したが、本発明の対象がこれに限定されるものではない。
また、第４及び第５の実施形態では、２つの単位バッファ１１２，１１３がそれぞれ独立した回路を構成し、同様に、４つの単位バッファ１１４〜１１７がそれぞれ独立した回路を構成している。しかしながら、これらが完全に独立した回路であることは必須でなく、個々の単位バッファがレプリカバッファと同一視できる限りにおいて、図１８に示すように、内部で相互接続されていても構わない。
図１８は、４つの単位バッファ１１４〜１１７を内部で相互接続した例を示しており、本例では、プルアップ回路ＰＵに含まれるＰチャンネルＭＯＳトランジスタと抵抗との接点を相互接続し、プルダウン回路ＰＤに含まれるＮチャンネルＭＯＳトランジスタと抵抗との接点を相互接続している。このような場合であっても、個々の単位バッファ１１４〜１１７は、レプリカバッファと同一視することができることから、本発明において「単位バッファの並列接続」とは、このようなケースも含まれる。
また、単位バッファ１１１〜１１ｎに含まれる抵抗体Ｒの形成位置については、出力トランジスタからなる並列回路とデータ入出力端子ＤＱとの間であれば、特に限定されない。したがって、図１９（ａ）に示すように出力トランジスタの並列回路が形成されたトランジスタ領域Ｔｒの近傍に配置しても構わないし、図１９（ｂ）に示すように、データ入出力端子ＤＱの近傍に配置しても構わない。また、図１９（ａ），（ｂ）に示すように、個別出力配線部の長いものほど、つまり、個別出力配線部の配線抵抗が大きいものほど、抵抗体Ｒの長さを短くすれば、各単位バッファの抵抗値をより正確に一致させることが可能となる。
１０ 半導体装置
１００ データ入出力回路
１１１〜１１ｎ 単位バッファ
１３０ キャリブレーション回路
１４１〜１４ｎ 前段回路
１５０ 出力制御回路
１６１Ｐ〜１６ｎＰ，１６１Ｎ〜１６ｎＮ 個別出力配線部
１７０Ｐ，１７０Ｎ，１８０Ｐ，１８０Ｎ，１８１Ｐ，１８１Ｎ 共通出力配線部
２１１〜２１５，２２１〜２２５ 出力トランジスタ
ＤＱ データ入出力端子
ＰＤ１〜ＰＤｎ プルダウン回路
ＰＵ１〜ＰＵｎ プルダウン回路
Ｒ，Ｒ１〜Ｒｎ 抵抗体
ＶＤＤＱ，ＶＳＳＱ 電源端子
ＺＱ キャリブレーション端子

Claims (12)

  1. 出力端子と、
    複数の単位バッファと、
    前記複数の単位バッファと前記出力端子とをそれぞれ接続する複数の出力配線経路と、を備え、
    少なくとも２つの出力配線経路は、それぞれ対応する単位バッファに個別に割り当てられた個別出力配線部を有しており、
    前記少なくとも２つの出力配線経路に対応する単位バッファは、該出力配線経路によって共有された共通出力配線部であって、前記個別出力配線部よりも抵抗値の高い共通出力配線部を介することなく前記出力端子に接続されていることを特徴とする半導体装置。
  2. 前記複数の単位バッファは、電源端子と前記出力端子との間に直列接続された出力トランジスタ及び抵抗体をそれぞれ有しており、
    前記複数の出力トランジスタは、オン抵抗が互いに等しく、
    前記複数の抵抗体の抵抗値は、前記複数の出力配線経路それぞれの寄生抵抗値よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の抵抗体は、互いに同一の抵抗値を有していることを特徴とする請求項２に記載の半導体装置。
  4. 前記複数の抵抗体のうち少なくとも２つは、互いに異なる抵抗値を有していることを特徴とする請求項２に記載の半導体装置。
  5. 前記複数の抵抗体の抵抗値とそれぞれ対応する出力配線経路の寄生抵抗値との和が互いに等しいことを特徴とする請求項４に記載の半導体装置。
  6. 前記複数の単位バッファと前記電源端子とをそれぞれ接続する複数の電源配線経路をさらに備え、
    少なくとも２つの電源配線経路は、それぞれ対応する単位バッファに個別に割り当てられた個別電源配線部を有しており、
    前記少なくとも２つの電源配線経路に対応する単位バッファは、該電源配線経路によって共有された共通電源配線部であって、前記個別電源配線部よりも抵抗値の高い共通電源配線部を介することなく前記電源端子に接続されていることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
  7. 使用する前記単位バッファを選択する出力制御回路をさらに備え、
    前記出力制御回路は、複数の出力配線経路によって共有され前記個別出力配線部よりも抵抗値の低い共通出力配線部を介して前記出力端子に接続された複数の単位バッファのいずれか一つと、該共通出力配線部を介することなく前記出力端子に接続された他の単位バッファとを同時に選択することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 使用する前記単位バッファを選択する出力制御回路をさらに備え、
    前記複数の単位バッファは、複数のグループにグループ分けされており、
    前記出力制御回路は、前記グループ単位で前記単位バッファを選択することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  9. 各グループはいずれも２ｎ個（ｎは自然数）の単位バッファからなり、各グループに含まれる前記単位バッファの数が互いに相違することを特徴とする請求項８に記載の半導体装置。
  10. 同じグループに属する前記単位バッファは、複数の出力配線経路によって共有され前記個別出力配線部よりも抵抗値の低い共通出力配線部を介して前記出力端子に接続されていることを特徴とする請求項８又は９に記載の半導体装置。
  11. 異なるグループに属する前記単位バッファに含まれる前記抵抗体は、互いに抵抗値が異なることを特徴とする請求項１０に記載の半導体装置。
  12. 前記単位バッファの数が相対的に多いグループに属する前記単位バッファ内の前記抵抗体は、前記単位バッファの数が相対的に少ないグループに属する前記単位バッファ内の前記抵抗体よりも、抵抗値が低いことを特徴とする請求項１１に記載の半導体装置。
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