JP5752862B1 - 半導体回路装置及び半導体メモリシステム - Google Patents

Abstract

半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムのための半導体回路装置であって、所定の終端電圧（ＶＴＴ）を発生して終端電圧電源ラインに出力する終端電圧生成回路と、上記半導体回路装置に設けられたオンチップ終端抵抗であって、上記信号伝送路に接続された信号入力端子に一端がそれぞれ接続されかつ上記終端電圧電源ラインに他端がともに接続されたオンチップ終端抵抗とを備える。

Description

本発明は、例えば終端電圧（ＶＴＴ）を用いたＳＳＴＬ（Stub Series Terminated Logic）の入出力インターフェースを用いて、例えばＤＤＲ３ ＳＤＲＡＭ（Double-Data-Rate 3 Synchronous Random Access Memory）又はＤＤＲ２ ＳＤＲＡＭなどの揮発性半導体メモリを制御するためのアドレス及びコマンド信号を発生するコントローラ集積回路（以下、「集積回路」を「ＩＣ」という。）からのアドレス及びコマンド信号を終端する終端抵抗を備えるＩＣなどの半導体回路装置及びこれを用いた半導体メモリシステムに関する。

図８は従来例に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である（例えば、特許文献１及び２参照）。図８において、例えば誘電体基板２０上に、システムオンチップ（ＳｏＣ）又はＦＰＧＡであるコントローラＩＣ１と、例えばＤＤＲ２ ＳＤＲＡＭ又はＤＤＲ３ ＳＤＲＡＭなどのＤＤＲ−ＳＤＲＡＭ２，３と、終端電圧（ＶＴＴ）を発生するＶＴＴ電源ＩＣ４Ｇと、複数のオンボード終端抵抗Ｒ２１とが設けられている。コントローラＩＣ１はＯＤＴ（On Die Termination）回路を有する１６ビットのデータバス６，７を介してそれぞれ、ＤＤＲ−ＳＤＲＡＭ２，３に接続され、これらの間でデータの送受信が行われる。また、コントローラＩＣ１はアドレス及びコマンドバス５を介してＤＤＲ−ＳＤＲＡＭ２，３に接続されて、アドレスデータ及び制御信号を送信してＤＤＲ−ＳＤＲＡＭ２，３の動作を制御する。さらに、アドレス及びコマンドバス５は、誘電体基板２０上に装着された複数のオンボード終端抵抗Ｒ２１を介して、ＶＴＴ電源ＩＣ４ＧのＶＴＴ電源ライン４ＬＰに接続されている。

特開２００１−２５６７７２号公報 特開２００７−１０９１５６号公報

Joint Electron Device Engineering Council (JEDEC), Double Data Rate (DDR) SDRAM Specification, October 2, 2006, retrieved on August 8, 2013.

しかしながら、図８の従来例のＤＤＲ−ＳＤＲＡＭシステムにおいては、以下の問題点があった。
（１）誘電体基板上に複数のオンボード終端抵抗Ｒ２１が設けられ、ＶＴＴ電源ラインをボード上に敷設し、電源のインピーダンスを下げるためキャパシタを配置するなど誘電体基板のボードの面積を縮小することができない。
（２）複数のオンボード終端抵抗Ｒ２１は固定抵抗であり、動作環境の変化などに応じてアドレス及びコマンドバス５上で伝送されるアドレス及び制御信号の信号伝送を最適化することができない。
（３）アドレス及びコマンドバス５に複数のオンボード抵抗Ｒ２１を介して、ＶＴＴ電源ＩＣ４ＧのＶＴＴ電源ライン４ＬＰに常時接続されているので、メモリの動作状態に応じて信号伝送が不要な場合でも消費電力が多大になる。

本発明の目的は以上の問題点を解決し、従来例に比較して誘電体基板のボードの面積を縮小することができ、アドレス及び制御信号の信号伝送を最適化することができ、しかも消費電力を低減できる半導体回路装置及びそれを用いた半導体メモリシステムを提供することにある。

第１の発明に係る半導体回路装置は、
半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムのための半導体回路装置であって、
所定の終端電圧（ＶＴＴ）を発生して終端電圧電源ラインに出力する終端電圧生成回路と、
上記半導体回路装置に設けられた少なくとも１つの第１のオンチップ終端抵抗を含む第１の終端抵抗回路であって、上記信号伝送路に接続された信号入力端子に上記各第１のオンチップ終端抵抗の一端がそれぞれ接続されかつ上記終端電圧電源ラインに上記各第１のオンチップ終端抵抗の他端がともに接続され、制御信号に応じて上記各第１のオンチップ終端抵抗の終端インピーダンスを調整可能な第１の終端抵抗回路と、
上記第１の終端抵抗回路と同様の構成を有するインピーダンス調整用抵抗回路と、
上記インピーダンス調整用抵抗回路のインピーダンスを変化しながら、上記インピーダンス調整用抵抗回路のインピーダンスと、外部端子に接続された外部抵抗のインピーダンスとを比較して、上記インピーダンス調整用抵抗回路のインピーダンスを上記外部抵抗に実質的に一致させて、上記第１の終端抵抗回路のインピーダンスが上記外部抵抗に実質的に一致するように上記第１の終端抵抗回路のインピーダンスを制御して保持する制御手段とを備えたことを特徴とする。

上記半導体回路装置において、上記半導体回路装置に設けられた少なくとも１つの第２のオンチップ終端抵抗であって、上記各第１のオンチップ終端抵抗の一端と上記コントローラとの間にそれぞれ挿入して接続され、制御信号に応じて上記各第２のオンチップ終端抵抗の終端インピーダンスを調整可能な第２のオンチップ終端抵抗をさらに備えたことを特徴とする。

さらに、上記半導体回路装置において、
上記半導体回路装置に設けられた少なくとも１つの第２のオンチップ終端抵抗を含む第２の終端抵抗回路であって、上記各第２のオンチップ終端抵抗が上記各第１のオンチップ終端抵抗の一端と上記コントローラとの間にそれぞれ挿入して接続され、制御信号に応じて上記各第２のオンチップ終端抵抗の終端インピーダンスを調整可能な第２の終端抵抗回路をさらに備え、
上記制御手段はさらに上記第２の終端抵抗回路のインピーダンスを制御することを特徴とする。

またさらに、上記半導体回路装置において、上記制御手段は、上記半導体記憶装置の規格に準拠する制御信号、アドレス信号、データ信号に基づいて、上記第１及び第２の終端抵抗回路の少なくとも１つを用いて信号伝送路に対する終端インピーダンスを制御することを特徴とする。

また、上記半導体回路装置において、上記半導体記憶装置は、ＤＤＲ−ＤＲＡＭであることを特徴とする。

さらに、上記半導体回路装置において、上記半導体回路装置は、上記ＤＤＲ−ＤＲＡＭの設定を示すモードレジスタセット（ＭＲＳ）のデータを記憶する記憶手段をさらに備えることを特徴とする。

またさらに、上記半導体回路装置において、上記半導体回路装置は、上記ＤＤＲ−ＤＲＡＭの動作状態を示す信号を記憶する記憶手段をさらに備えることを特徴とする。

また、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ−ＤＲＡＭの制御信号に基づいて、上記ＤＤＲ−ＤＲＡＭの動作指示信号を外部回路に出力することを特徴とする。

さらに、上記半導体回路装置において、上記ＤＤＲ−ＤＲＡＭの動作指示信号はセルフリフレッシュ信号であり、
上記制御手段は、上記セルフリフレッシュ信号を検出して、上記第１及び第２の終端抵抗回路の少なくとも１つによる信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする。

またさらに、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ−ＤＲＡＭのクロックイネーブル信号が非アクティブであるときに上記第１及び第２の終端抵抗回路の少なくとも１つによる信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする。

また、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ−ＤＲＡＭのチップセレクト信号が非アクティブであるときに上記第１及び第２の終端抵抗回路の少なくとも１つによる信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする。

さらに、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ−ＤＲＡＭのいずれか１つのバンクがアクティブであるときに上記第１及び第２の終端抵抗回路の少なくとも１つによるデータ端子の信号伝送路に対するインピーダンスを所定の終端インピーダンスで終端するように制御することを特徴とする。

またさらに、上記半導体回路装置において、上記制御手段は、上記ＤＤＲ−ＤＲＡＭのリードコマンド信号又はライトコマンド信号に応答して上記第１及び第２の終端抵抗回路の少なくとも１つによるデータ端子の信号伝送路に対するインピーダンスを所定の終端インピーダンスで終端するように制御することを特徴とする。

また、上記半導体回路装置において、上記制御手段は、ＤＤＲ−ＤＲＡＭの外部抵抗を利用したインピーダンス調整用コマンドに基づいて、上記第１の終端抵抗回路のインピーダンスを制御することを特徴とする。

さらに、上記半導体回路装置において、上記制御手段は、ＤＤＲ−ＤＲＡＭのモードレジスタセット（ＭＲＳ）コマンドに基づいて、上記第１の終端抵抗回路のインピーダンスを制御することを特徴とする。

第２の発明に係る半導体メモリシステムは、半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムであって、
上記半導体回路装置を備えたことを特徴とする。

上記半導体メモリシステムにおいて、上記半導体回路装置をＴ型分岐構造伝送路のＴ分岐部上に実装したことを特徴とする。

また、上記半導体メモリシステムにおいて、上記半導体回路装置は、
上記コントローラと上記Ｔ分岐部との間に挿入され、上記コントローラからのアドレス及び制御信号を通過させる直列終端抵抗と、
上記終端電圧（ＶＴＴ）と上記Ｔ分岐部との間に挿入される並列終端抵抗とを備えることを特徴とする。

さらに、上記半導体メモリシステムにおいて、上記半導体回路装置は、マルチチップパッケージ又はパッケージオンパッケージにおいて、上記コントローラ及び半導体記憶装置ともに実装されたことを特徴とする。

従って、本発明に係る半導体回路装置及びそれを用いた半導体メモリシステムによれば、以下の効果を有する。
（１）誘電体基板上に複数のオンボード終端抵抗Ｒ２１が設ける必要がなく、ＶＴＴ電源ラインの敷設や配置するキャパシタ等の部品点数を削減でき、従来例に比較してボード面積を縮小することができる。
（２）オンチップ終端抵抗を用いてインピーダンスを調整することにより、アドレス及びコマンドバス５上で伝送されるアドレス及び制御信号の信号伝送を動作環境の変化などに応じて最適化することができる。
（３）オンチップ終端抵抗の切り離しにより、メモリの動作状態に応じて信号伝送が不要な場合に消費電力を低減できる。

本発明の実施形態１に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。 本発明の実施形態１の変形例１に係るＤＤＲ−ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ａの構成を示す回路図である。 本発明の実施形態１の変形例２に係るＤＤＲ−ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ｂの構成を示す回路図である。 本発明の実施形態２に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。 本発明の実施形態３に係るＤＤＲ−ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ｄの構成を示す回路図である。 本発明の実施形態４に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。 本発明の実施形態４の変形例に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。 従来例に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。ここで、各実施形態においては、例えば終端電圧（ＶＴＴ）を用いたＳＳＴＬ（Stub Series Terminated Logic）の入出力インターフェースを用いて、例えばＤＤＲ３ ＳＤＲＡＭ（Double-Data-Rate 3 Synchronous Random Access Memory）又はＤＤＲ２ ＳＤＲＡＭなどの揮発性半導体メモリを制御するためのアドレス及びコマンド信号を発生するコントローラＩＣからのアドレス及びコマンド信号を終端する終端抵抗を備えるＩＣなどの半導体回路装置及びこれを用いた半導体メモリシステムについて以下に説明する。

実施形態１．
図１は本発明の実施形態１に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。

図１において、例えば誘電体基板２０上に、システムオンチップ（ＳｏＣ）又はＦＰＧＡであるコントローラＩＣ１と、例えばＤＤＲ２ ＳＤＲＡＭ又はＤＤＲ３ ＳＤＲＡＭなどのＤＤＲ−ＳＤＲＡＭ２，３と、終端電圧（ＶＴＴ）を発生するＶＴＴ生成回路１１及び複数のオンチップ終端抵抗Ｒ１を含むＶＴＴ電源ＩＣ４とが設けられている。コントローラＩＣ１はＯＤＴ（On Die Termination）回路を有する１６ビットのデータバス６，７を介してそれぞれ、ＤＤＲ−ＳＤＲＡＭ２，３に接続され、これらの間でデータの送受信が行われる。また、コントローラＩＣ１は信号伝送路であるアドレス及びコマンドバス５を介してＤＤＲ−ＳＤＲＡＭ２，３に接続されて、アドレスデータ及び制御信号を送信してＤＤＲ−ＳＤＲＡＭ２，３の動作を制御する。さらに、アドレス及びコマンドバス５は、ＶＴＴ電源ＩＣ４に内蔵された複数のオンチップ終端抵抗Ｒ１及びＶＴＴ電源配線４Ｌを介してＶＴＴ生成回路１１に接続されている。なお、外部端子Ｔ１に外部抵抗Ｒｅｘｔを接続し、オンチップ終端抵抗Ｒ１のインピーダンス調整を行ってもよい（詳細後述）。

従って、本実施形態によれば、図８のオンボード抵抗Ｒ２１に代えて、ＶＴＴ電源ＩＣ４内に複数のオンチップ終端抵抗Ｒ１を設けたので、オンボード終端抵抗を設ける必要がなく、ＶＴＴ電源ラインの敷設や配置するキャパシタ等の部品点数を削減でき、従来例に比較して誘電体基板２０のボード面積を縮小できる。

図２は本発明の実施形態１の変形例１に係るＤＤＲ−ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ａの構成を示す回路図である。図２のＶＴＴ電源ＩＣ４Ａは、図１のＶＴＴ電源ＩＣ４に比較して、アドレス及びコマンドバス５の各入力信号の端子に対してそれぞれ、終端インピーダンスを調整可能な複数の終端抵抗部Ｒ１Ａを備えた終端抵抗回路２１と、各終端抵抗部Ｒ１Ａの終端インピーダンスを制御するインピーダンスコントローラ１０とを備えたことを特徴としている。

図２において、各終端抵抗部Ｒ１Ａは、アドレス及びコマンドバス５の各の入力信号の端子に対して、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、入力信号の端子とＶＴＴ電源配線４Ｌとの間に挿入される。各終端抵抗部Ｒ１Ａはさらに、インピーダンスコントローラ１０からの制御信号を反転するインバータＩＮＶ１を備え、当該制御信号はＣＭＯＳ伝送ゲートＴＧ１の非反転制御入力端子に入力され、反転された制御信号はＣＭＯＳ伝送ゲートＴＧ１の反転制御入力端子に入力される。

ここで、インピーダンスコントローラ１０は、例えばＩＣ製造出荷のテスト時においてテスト装置からの制御信号に基づいて、１組の複数のＣＭＯＳ伝送ゲートＴＧ１のうちの所定の個数に対して所定のしきい値電圧以上のハイレベル信号の制御信号Ｓ１を印加することにより当該所定の個数のＣＭＯＳ伝送ゲートＴＧ１をオンさせる。これにより、アドレス及びコマンドバス５内の各１つの信号に対して所定の終端インピーダンスとなるように終端インピーダンスの設定を調整することができる。また、１組の複数のＣＭＯＳ伝送ゲートＴＧ１のうちのすべてのＣＭＯＳ伝送ゲートＴＧ１をオフにすることにより、１つの信号線を終端電圧ＶＴＴから切り離してハイインピーダンスにすることができ、これにより、メモリの動作状態に応じて信号伝送が不要な場合にＤＣ電流をカットして消費電力を大幅に低減できる。

図３は本発明の実施形態１の変形例２に係るＤＤＲ−ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ｂの構成を示す回路図である。図３において、ＶＴＴ電源ＩＣ４Ｂは、ＶＴＴ生成回路１１及び終端抵抗部１Ａを含む終端抵抗回路２１に加えて、インピーダンス調整回路２２と、インピーダンス調整回路２２の動作を制御するインピーダンスコントローラ１０と、外部抵抗Ｒｅｘｔを接続する外部端子Ｔ１とを備えたことを特徴とする。なお、図３において、図示の簡単化のために、アドレス及びコマンドバス５のうちの１本の信号線の回路にみしか図示していない。

図３において、インピーダンス調整回路２２は、コマンドデコーダＣＤ１と、３個のＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）Ｐ１〜Ｐ３と、図２の終端抵抗部Ｒ１Ａと同様の構成を有するインピーダンス調整用抵抗回路Ｒ２Ａと、比較結果保持回路２３と、インピーダンス調整コントローラ２４とを備える。インピーダンスコントローラ１０は比較結果保持回路２３及びインピーダンス調整コントローラ２４の動作を制御する。電源電圧ＶＤＤは、ＰＭＯＳトランジスタＰ１及びＰ２を介して外部端子Ｔ１に接続されるとともに、ＰＭＯＳトランジスタＰ１及びＰ３並びにインピーダンス調整用抵抗回路Ｒ２Ａを介して接地される。以下、インピーダンス調整回路２２の構成及び動作について以下に説明する。

（１）例えば非特許文献１において規定されているＺＱＣＬ（ZQ Calibration Long）コマンド等をコマンドデコーダＣＤ１によりデコードしてインピーダンス調整のトリガ信号ＶＧを発生してＰＭＯＳトランジスタＰ１のゲートに印加してオンする。すなわち、それ以外では、ＰＭＯＳトランジスタＰ１を常時オフで電流を流さない。
（２）ＰＭＯＳトランジスタＰ２及びＰ３は互いに同一のサイズで形成され、かつカレントミラー回路を構成し、ＰＭＯＳトランジスタＰ１がオンされると、ＰＭＯＳトランジスタＰ２及びＰ３はそれぞれ同一の電流を流す。
（３）ＰＭＯＳトランジスタＰ２は外部抵抗Ｒｅｘｔのインピーダンスに応じた電流を流す。
（４）ここで、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスが外部抵抗Ｒｅｘｔよりも高い場合、比較結果保持回路２３へその比較結果を示す信号を出力する一方、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスが外部抵抗Ｒｅｘｔ以下の場合、比較結果保持回路２３へその比較結果を示す信号を出力する。

従って、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスをインピーダンス調整コントローラ２４のコントロールに従い変化させた場合に外部抵抗Ｒｅｘｔと最も近いインピーダンスとなるポイントを見つけることができ、比較結果保持回路２３はその結果を保持する。保持された調整結果はインピーダンス調整用抵抗回路Ｒ２Ａと全く等価な構成であるインピーダンス調整可能な終端抵抗回路２１に適用され、終端抵抗回路２１の終端抵抗部Ｒ１Ａが最適なインピーダンスに調整される。

次いで、図３のインピーダンス調整回路２２の動作例について以下に説明する。

例えば、外部回路からＺＱＣＬコマンドが入力されると、コマンドデコーダＣＤ１によりデコードされたインピーダンス調整のトリガ信号ＶＧによりＰＭＯＳトランジスタＰ１がオンされる。ここで、インピーダンス調整用抵抗回路Ｒ２Ａには、複数Ｎ個のＣＭＯＳ伝送ゲートＴＧ１とＮ個の終端抵抗Ｒ１ａ（図２）があり、例えばＮ／２個のＣＭＯＳ伝送ゲートＴＧ１がオンされる。例えばクロックをインピーダンスコントローラ１０から比較結果保持回路２３及びインピーダンス調整コントローラ２４に供給し、当該クロックの一定周期ごとにインピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスを例えば次のように変更する。直前の比較結果が、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスが外部抵抗Ｒｅｘｔよりも高い場合（ハイレベルの制御信号Ｓ１）の場合は、インピーダンス調整用抵抗回路Ｒ２ＡのＣＭＯＳ伝送ゲートＴＧ１の個数を３Ｎ／４としてインピーダンスを下げる。一方、直前の比較結果が、インピーダンス調整用抵抗回路Ｒ２Ａのインピーダンスが外部抵抗Ｒｅｘｔよりも低い場合（ローレベルの制御信号Ｓ１）の場合は、インピーダンス調整用抵抗回路Ｒ２ＡのＣＭＯＳ伝送ゲートＴＧ１の個数をＮ／４としてインピーダンスを上げる。ここで、例えば二分探索法を用いて外部抵抗Ｒｅｘｔと最も近いインピーダンスのときにオンされるＣＭＯＳ伝送ゲートＴＧ１の数を調整結果として、比較結果保持回路２３は保持する。調整終了後はＰＭＯＳトランジスタＰ１をオフして、調整結果を終端抵抗回路２１の終端抵抗部Ｒ１Ａに適用する。

以上の実施例は、ＤＤＲ−ＤＲＡＭの外部抵抗を利用したインピーダンス調整用コマンドであるＺＱＣＬコマンドに基づく終端抵抗回路２１のインピーダンスの調整方法であるが、ＺＱＣＳ（ZQ Calibration Short）コマンドに基づいて同様に終端抵抗回路２１のインピーダンスを調整してもよい。また、非特許文献１において開示されているモードレジスタセット（ＭＲＳ）に基づいて、ＭＲ１コードのＡ９，Ａ６，Ａ２を用いて以下の表１のごとくインピーダンスを調整してもよい。

ここで、ＲＺＱは例えば２４０Ωである。また、これと同様に外部抵抗Ｒｅｘｔの何分の一かの抵抗により終端することを設定するようにしてもよい。

実施形態２．
図４は本発明の実施形態２に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。図４のＤＤＲ−ＳＤＲＡＭシステムは、図２のそれに比較して、以下の点が異なる。
（１）コントローラＩＣ１に接続されたアドレス及びコマンドバス５と、終端抵抗回路２１との間に、インピーダンスコントローラ１０Ａにより制御され、終端抵抗部Ｒ１Ａと同様の構成を有する終端抵抗部Ｒ３Ａを有する終端抵抗回路２５を、アドレス及びコマンドバス５の各信号線毎に挿入した。なお、インピーダンスコントローラ１０Ａは、上述のインピーダンスコントローラ１０と同様に終端抵抗回路２５の終端インピーダンスを調整するように制御する。ここで、インピーダンスコントローラ１０Ａは、終端抵抗回路２５，２１のうちの少なくとも１つの終端インピーダンスを調整するように制御する。
（２）各終端抵抗回路２５と、各終端抵抗回路２１との間の接続ポートＰＴは、別のアドレス及びコマンドバス５Ａを介してＤＤＲ−ＳＤＲＡＭ２，３に接続される。

ここで、複数の終端抵抗回路２５，２１はともにＶＴＴ電源ＩＣ４Ｃ内に形成され、複数の終端抵抗回路２５はＤＤＲ−ＳＤＲＡＭシステムの直列終端抵抗回路（図７の直列終端抵抗Ｒｓに対応する）を構成し、複数の終端抵抗回路２１はＤＤＲ−ＳＤＲＡＭシステムの並列終端抵抗回路（図７の並列終端抵抗Ｒｐに対応する）を構成する。従って、本実施形態によれば、インピーダンスコントローラ１０Ａは、並列終端抵抗回路に加えて、直列終端抵抗回路においても終端インピーダンスを最適値になるように調整することができる。

実施形態３．
図５は本発明の実施形態３に係るＤＤＲ−ＳＤＲＡＭシステムのためのＶＴＴ電源ＩＣ４Ｄの構成を示す回路図であり、ＶＴＴ電源ＩＣ４Ｄにおいて、終端インピーダンスを調整可能な終端抵抗回路３１〜３４及びその周辺回路の構成を示す回路図である。図５において、終端抵抗回路３１〜３４はそれぞれ、図２の終端抵抗部Ｒ１Ａと同様の回路構成を有し、各入力信号の端子に対して、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、ＤＤＲ−ＳＤＲＡＭの規格に準拠した制御信号、コマンド、アドレス信号、データ信号に対してインピーダンス調整を行うことができる終端抵抗回路である。ここで、ＶＴＴ電源ＩＣ４ＤはＶＴＴ生成回路１１を含み、ＶＴＴ生成回路１１は終端電圧（ＶＴＴ）を発生して各終端抵抗回路３１，３２，３３，３４に出力する。

終端抵抗回路３１は、例えばクロックイネーブル信号ＣＫＥなどのＤＲＡＭ制御用入力信号に対してインピーダンス調整を行う回路であって、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、終端抵抗回路２１と同様に動作する。クロックイネーブル信号ＣＫＥなどのＤＲＡＭ制御用入力信号は差動増幅回路Ａ１により所定の基準電圧ＶＲＥＦと差動増幅され、差動増幅後の信号はコマンドデコーダＣＤ１に入力される。

終端抵抗回路３２は、例えばチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどのＤＲＡＭ制御用入力信号に対してインピーダンス調整を行う回路であって、オンチップ終端抵Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、終端抵抗回路２１と同様に動作する。チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどのＤＲＡＭ制御用入力信号は差動増幅回路Ａ２により所定の基準電圧ＶＲＥＦと差動増幅され、差動増幅後の信号はコマンドデコーダＣＤ１に入力される。

終端抵抗回路３３は、ＤＲＡＭアドレス入力信号に対してインピーダンス調整を行う回路であって、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、終端抵抗回路２１と同様に動作する。ＤＲＡＭアドレス入力信号は差動増幅回路Ａ３により所定の基準電圧ＶＲＥＦと差動増幅され、差動増幅後の信号はマルチプレクサＭＵＬ１に入力される。

終端抵抗回路３４は、ＤＱ端子を介して伝送されるＤＲＡＭデータ信号に対してインピーダンス調整を行う回路であって、オンチップ終端抵抗Ｒ１ａとＣＭＯＳ伝送ゲートＴＧ１との直列回路を複数組並列に接続してなり、終端抵抗回路２１と同様に動作する。ここで、コマンドデコーダＣＤ１からレジスタＲＥＧ１を介して出力されるコラムコマンド信号（ＤＤＲ ＤＲＡＭ２，３の読み出し又は書き込みの動作状態を示す）に基づいて、例えば、複数のＣＭＯＳ伝送ゲートＴＧ１のうちの所定数のＣＭＯＳ伝送ゲートＴＧ１をすべてオンすることにより所望のインピーダンスでＤＱ端子を終端する。

なお、各終端抵抗回路３１〜３４は、例えば上述のＺＱＣＬ又はＺＱＣＳコマンドにより自動的にインピーダンス調整を行う。

マルチプレクサＭＵＸ１は入力される２つのデータのうち１つのデータを、コマンドデコーダＣＤ１からのモードレジスタセット（ＭＲＳ）に基づいて選択してレジスタＲＥＧ２に出力して保持してコマンドデコーダＣＤ１及びマルチプレクサＭＵＸ１に出力する。ここで、レジスタＲＥＧ２に保持されるＤＲＡＭ設定データは、具体的には、以下を含む。
（１）ＣＡＳレイテンシー（ＣＬ）；
（２）付加レイテンシー（ＡＬ）；および
（３）バースト長（ＢＬ）。

コマンドデコーダＣＤ１は、入力される種々の入力信号に基づいて、従来技術と同様に、コラムコマンド信号、ＭＲＳ信号、セルフリフレッシュ信号などの制御信号を発生する。以下、ＶＴＴ電源ＩＣ４Ｄ内に差動増幅回路Ａ１〜Ａ４を有し、ＤＱ端子を終端する動作例について以下に説明する。

（１）レジスタＲＥＧ２はＤＲＡＭの設定値（ＣＬ、ＡＬ、ＢＬ等）を保持する。
（２）レジスタＲＥＧ１からのコラムコマンド信号によりＤＱ端子の終端をオンする。
（３）クロックイネーブル信号ＣＫＥがローレベル（非アクティブ（非動作状態））であるとき、４つの終端抵抗回路３１〜３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオフとすることにより、各終端端子をハイインピーダンス状態とし、ＤＲＡＭを動作させない。
（４）セルフリフレッシュ信号を検出して出力してＤＲＡＭ用電源回路等に通知する。

例えばＶＴＴ電源ＩＣ４Ｄは、以下の２つの機能Ａ，Ｂを有する。
（機能Ａ）クロックイネーブル信号ＣＫＥがローレベル（非アクティブ（非動作状態））であるとき、４つの終端抵抗回路３１〜３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオフとすることにより、各終端端子をハイインピーダンス状態とする。
（機能Ｂ）リード（読み出し）コマンド信号又はライト（書き込み）コマンド信号に応答して、終端抵抗回路３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオンとすることにより、データ信号を伝送するＤＱ端子を所定のインピーダンスでの終端状態とする。

上記機能Ａに代えて下記の機能Ｃ又はＤを備えてもよい。

（機能Ｃ）セルフリフレッシュを行うことを示すセルフリフレッシュ信号（動作指令信号）を外部回路に出力するときに、４つの終端抵抗回路３１〜３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオフとすることにより、各終端端子をハイインピーダンス状態とする。
（機能Ｄ）チップセレクト信号／ＣＳがハイレベル（非アクティブ（非動作状態））であるとき、４つの終端抵抗回路３１〜３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオフとすることにより、各終端端子をハイインピーダンス状態とする。

また、機能Ｂの代わりに、下記の機能Ｅを有してもよい。

（機能Ｅ）ＤＤＲ−ＳＤＲＡＭ２，３のいずれか１つのバンクでもアクティブ（動作状態）であるときに、終端抵抗回路３４の各ＣＭＯＳ伝送ゲートＴＧ１をすべてオンとすることにより、データ信号を伝送するＤＱ端子を所定のインピーダンスでの終端状態とする。

表２は、図５のＶＴＴ電源ＩＣ４Ｄにおいて、アドレス及びコマンド信号の終端オフ期間の長短に応じて、セルフリフレッシュ信号の検出、クロックイネーブル信号ＣＫＥがローレベルのとき、チップセレクト信号／ＣＳがハイレベルのときの各場合において終端抵抗回路３１〜３４でのインピーダンス制御の組み合わせを示す。

なお、セルフリフレッシュ時は常時クロックイネーブル信号ＣＫＥがローレベルであるため、その場合に包含される。また、クロックイネーブル信号ＣＫＥがローレベルである期間中はチップセレクト信号／ＣＳは不定（Don't Care）のために併用される。

また、表３は、図５のＶＴＴ電源ＩＣ４Ｄにおいて、ＤＱ／ＤＱＳ信号の終端オン期間の長短に応じて、リード（読み出し）又はライト（書き込み）のためのコラムコマンド信号、バンクアクティブ化の各場合において終端抵抗回路３１〜３４でのインピーダンス制御の組み合わせを示す。

なお、読み出し又は書き込みのためのコラムコマンド信号はアクティブ化されたバンクのみに有効なために包含される。

以上説明したように、図５の本実施形態によれば、コマンドデコーダＣＤ１はＤＤＲ−ＳＤＲＡＭ２，３の動作状態に応じて、各終端抵抗回路３１〜３４を制御して各入力端子に対してインピーダンス調整などの終端状態を制御でき、これにより、メモリの動作状態に応じて信号伝送が不要な場合にＤＣ電流をカットして消費電力を大幅に低減できる。

以上の実施形態３においては、レジスタＲＥＧ１，ＲＥＧ２を備えているが、本発明はこれに限らず、例えばラッチ又はフリップフロップなどの一時的に記憶する記憶装置又は記憶手段であってもよい。

実施形態４．
図６は本発明の実施形態４に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。

図６において、例えば誘電体基板２０上に、システムオンチップ（ＳｏＣ）又はＦＰＧＡであるコントローラＩＣ１と、例えばＤＤＲ２ ＳＤＲＡＭ又はＤＤＲ３ ＳＤＲＡＭなどのＤＤＲ−ＳＤＲＡＭ２，３と、終端電圧（ＶＴＴ）を発生するＶＴＴ生成回路１１及び複数のオンチップ終端抵抗Ｒ１を含むＶＴＴ電源ＩＣ４Ｅとが設けられている。ここで、ＤＤＲ−ＳＤＲＡＭ２，３はコントローラＩＣ１から見て互いに９０度の角度の位置に設けられ、ＶＴＴ電源ＩＣ４ＥはコントローラＩＣ１から見てＤＤＲ−ＳＤＲＡＭ２，３の間の各ＳＤＲＡＭ２，３から４５度の角度の位置に設けられる。コントローラＩＣ１からのアドレス及び制御信号は、ＶＴＴ電源ＩＣ４Ｅにおいて第１の実施形態のごとく終端されかつＴ分岐されてＳＤＲＡＭ２，３にそれぞれ出力される。すなわち、ＶＴＴ電源ＩＣ４Ｅは、Ｔ型分岐構造伝送路の分岐部上に実装される。なお、ここで、最上層にＶＴＴ電源ＩＣ４Ｅを実装することが好ましい。

図７は本発明の実施形態２の変形例に係るＤＤＲ−ＳＤＲＡＭシステムの構成を示すブロック図である。図７において、コントローラＩＣ１からのアドレス及び制御信号は、ＶＴＴ電源ＩＣ４Ｆにおいてオンチップ終端抵抗である直列終端抵抗Ｒｓを介してＴ型分岐構造伝送路の分岐ポートＰＢに入力された後Ｔ分岐された後、ＳＤＲＡＭ２，３にそれぞれ出力される。ここで、分岐ポートＰＢはオンチップ終端抵抗である並列終端抵抗Ｒｐを介してＶＴＴ電源配線４Ｌを介してＶＴＴ生成回路１１に接続される。なお、図７においては、アドレス及び制御信号のうちの１本の信号のみを図示しており、実際には複数本の伝送路が同様に実装される。

なお、ＶＴＴ電源ＩＣ４Ａ〜４Ｆは、例えば誘電体基板２０上で、もしくは好ましくは、マルチチップパッケージ（ＭＣＰ）又はパッケージオンパッケージ（ＰｏＰ）においてＳＤＲＡＭ２，３及びコントローラＩＣ１とともに実装される。

また、実施形態４及びその変形例に係るＶＴＴ電源ＩＣ４Ｅ，４Ｆは終端用ＩＣであって、実施形態１〜３に係るＶＴＴ電源ＩＣ４Ａ〜４Ｄと同様の構成を含んでもよい。

以上のように構成された第４の実施形態及び変形例によれば、コントローラＩＣ１から出力されるアドレス及び制御信号が、コントローラＩＣ１から所定の距離でＴ分岐されて終端された後、互いに実質的に同一の距離の電気長でＳＤＲＡＭ２，３に伝送されるので、インピーダンス調整を容易に行い得る。

以上の本実施形態においては、ＤＤＲ−ＳＤＲＡＭシステムについて説明しているが、本発明はこれに限らず、半導体記憶装置のための半導体メモリシステムに広く適用することができる。

以上の実施形態においては、実施形態１〜４並びにそれらの変形例について説明しているが、本発明はこれに限らず、これらの実施形態又は変形例を互いに組み合わせて構成してもよい。

以上詳述したように、本発明に係る半導体回路装置及びそれを用いた半導体メモリシステムによれば、以下の効果を有する。
（１）誘電体基板上に複数のオンボード抵抗Ｒ２１が設ける必要がなく、ＶＴＴ電源ラインの敷設や配置するキャパシタ等の部品点数を削減でき、従来例に比較してボード面積を縮小することができる。
（２）オンチップ終端抵抗を用いてインピーダンスを調整することにより、アドレス及びコマンドバス５上で伝送されるアドレス及び制御信号の信号伝送を動作環境の変化などに応じて最適化することができる。
（３）オンチップ終端抵抗の切り離しにより、メモリの動作状態に応じて信号伝送が不要な場合に消費電力を低減できる。

１…コントローラＩＣ、
２，３…ＤＤＲ−ＳＤＲＡＭ、
４，４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆ…ＶＴＴ電源ＩＣ、
４Ｌ…ＶＴＴ電源配線、
５，５Ａ…アドレス及びコマンドバス、
６，７…データバス、
１０，１０Ａ…インピーダンスコントローラ、
１１…ＶＴＴ生成回路、
２０…誘電体基板、
２１…終端抵抗回路、
２２…インピーダンス調整回路、
２３…比較結果保持回路、
２４…インピーダンス調整コントローラ、
２５…終端抵抗回路、
Ａ１〜Ａ３…差動増幅回路、
ＣＤ１…コマンドデコーダ、
ＴＧ１…ＣＭＯＳ伝送ゲート、
ＩＮＶ１…インバータ、
ＭＵＬ１…セレクタ、
Ｒ１，Ｒ１ａ，Ｒ２…オンチップ終端抵抗、
Ｒ１Ａ，Ｒ２Ａ，Ｒ３Ａ，３１〜３４…終端抵抗部、
ＲＥＧ１，ＲＥＧ２…レジスタ、
Ｒｅｘｔ…外部抵抗、
Ｐ１〜Ｐ３…ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、
ＰＢ…Ｔ型分岐構造伝送路の分岐ポート、
ＰＴ…接続ポート、
Ｓ１，Ｓ２…制御信号、
Ｔ１…外部端子。

Claims (19)

1. 半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムのための半導体回路装置であって、
   所定の終端電圧（ＶＴＴ）を発生して終端電圧電源ラインに出力する終端電圧生成回路と、
   上記半導体回路装置に設けられた少なくとも１つの第１のオンチップ終端抵抗を含む第１の終端抵抗回路であって、上記信号伝送路に接続された信号入力端子に上記各第１のオンチップ終端抵抗の一端がそれぞれ接続されかつ上記終端電圧電源ラインに上記各第１のオンチップ終端抵抗の他端がともに接続され、制御信号に応じて上記各第１のオンチップ終端抵抗の終端インピーダンスを調整可能な第１の終端抵抗回路と、
   上記第１の終端抵抗回路と同様の構成を有するインピーダンス調整用抵抗回路と、
   上記インピーダンス調整用抵抗回路のインピーダンスを変化しながら、上記インピーダンス調整用抵抗回路のインピーダンスと、外部端子に接続された外部抵抗のインピーダンスとを比較して、上記インピーダンス調整用抵抗回路のインピーダンスを上記外部抵抗に実質的に一致させて、上記第１の終端抵抗回路のインピーダンスが上記外部抵抗に実質的に一致するように上記第１の終端抵抗回路のインピーダンスを制御して保持する制御手段とを備えたことを特徴とする半導体回路装置。
2. 上記半導体回路装置に設けられた少なくとも１つの第２のオンチップ終端抵抗であって、上記各第１のオンチップ終端抵抗の一端と上記コントローラとの間にそれぞれ挿入して接続され、制御信号に応じて上記各第２のオンチップ終端抵抗の終端インピーダンスを調整可能な第２のオンチップ終端抵抗をさらに備えたことを特徴とする請求項１記載の半導体回路装置。
3. 上記半導体回路装置に設けられた少なくとも１つの第２のオンチップ終端抵抗を含む第２の終端抵抗回路であって、上記各第２のオンチップ終端抵抗が上記各第１のオンチップ終端抵抗の一端と上記コントローラとの間にそれぞれ挿入して接続され、制御信号に応じて上記各第２のオンチップ終端抵抗の終端インピーダンスを調整可能な第２の終端抵抗回路をさらに備え、
   上記制御手段はさらに上記第２の終端抵抗回路のインピーダンスを制御することを特徴とする請求項１記載の半導体回路装置。
4. 上記制御手段は、上記半導体記憶装置の規格に準拠する制御信号、アドレス信号、データ信号に基づいて、上記第１及び第２の終端抵抗回路の少なくとも１つを用いて信号伝送路に対する終端インピーダンスを制御することを特徴とする請求項３記載の半導体回路装置。
5. 上記半導体記憶装置は、ＤＤＲ−ＤＲＡＭであることを特徴とする請求項４記載の半導体回路装置。
6. 上記半導体回路装置は、上記ＤＤＲ−ＤＲＡＭの設定を示すモードレジスタセット（ＭＲＳ）のデータを記憶する記憶手段をさらに備えることを特徴とする請求項５記載の半導体回路装置。
7. 上記半導体回路装置は、上記ＤＤＲ−ＤＲＡＭの動作状態を示す信号を記憶する記憶手段をさらに備えることを特徴とする請求項５又は６記載の半導体回路装置。
8. 上記制御手段は、上記ＤＤＲ−ＤＲＡＭの制御信号に基づいて、上記ＤＤＲ−ＤＲＡＭの動作指示信号を外部回路に出力することを特徴とする請求項５〜７のうちのいずれか１つに記載の半導体回路装置。
9. 上記ＤＤＲ−ＤＲＡＭの動作指示信号はセルフリフレッシュ信号であり、
   上記制御手段は、上記セルフリフレッシュ信号を検出して、上記第１及び第２の終端抵抗回路の少なくとも１つによる信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする請求項８記載の半導体回路装置。
10. 上記制御手段は、上記ＤＤＲ−ＤＲＡＭのクロックイネーブル信号が非アクティブであるときに上記第１及び第２の終端抵抗回路の少なくとも１つによる信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする請求項５〜８のうちのいずれか１つに記載の半導体回路装置。
11. 上記制御手段は、上記ＤＤＲ−ＤＲＡＭのチップセレクト信号が非アクティブであるときに上記第１及び第２の終端抵抗回路の少なくとも１つによる信号伝送路に対する終端インピーダンスをハイインピーダンスにするように制御することを特徴とする請求項５〜８のうちのいずれか１つに記載の半導体回路装置。
12. 上記制御手段は、上記ＤＤＲ−ＤＲＡＭのいずれか１つのバンクがアクティブであるときに上記第１及び第２の終端抵抗回路の少なくとも１つによるデータ端子の信号伝送路に対するインピーダンスを所定の終端インピーダンスで終端するように制御することを特徴とする請求項５〜１１のうちのいずれか１つに記載の半導体回路装置。
13. 上記制御手段は、上記ＤＤＲ−ＤＲＡＭのリードコマンド信号又はライトコマンド信号に応答して上記第１及び第２の終端抵抗回路の少なくとも１つによるデータ端子の信号伝送路に対するインピーダンスを所定の終端インピーダンスで終端するように制御することを特徴とする請求項５〜１１のうちのいずれか１つに記載の半導体回路装置。
14. 上記制御手段は、ＤＤＲ−ＤＲＡＭの外部抵抗を利用したインピーダンス調整用コマンドに基づいて、上記第１の終端抵抗回路のインピーダンスを制御することを特徴とする請求項１記載の半導体回路装置。
15. 上記制御手段は、ＤＤＲ−ＤＲＡＭのモードレジスタセット（ＭＲＳ）コマンドに基づいて、上記第１の終端抵抗回路のインピーダンスを制御することを特徴とする請求項１記載の半導体回路装置。
16. 半導体記憶装置とコントローラとが所定の信号伝送路を介して接続された半導体メモリシステムであって、
    請求項１〜１５のうちのいずれか１つに記載の半導体回路装置を備えたことを特徴とする半導体メモリシステム。
17. 上記半導体回路装置をＴ型分岐構造伝送路のＴ分岐部上に実装したことを特徴とする請求項１６記載の半導体メモリシステム。
18. 上記半導体回路装置は、
    上記コントローラと上記Ｔ分岐部との間に挿入され、上記コントローラからのアドレス及び制御信号を通過させる直列終端抵抗と、
    上記終端電圧（ＶＴＴ）と上記Ｔ分岐部との間に挿入される並列終端抵抗とを備えることを特徴とする請求項１７記載の半導体メモリシステム。
19. 上記半導体回路装置は、マルチチップパッケージ又はパッケージオンパッケージにおいて、上記コントローラ及び半導体記憶装置ともに実装されたことを特徴とする請求項１６〜１８のうちのいずれか１つに記載の半導体メモリシステム。

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