KR20140142091A - 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러 - Google Patents

온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러 Download PDF

Info

Publication number
KR20140142091A
KR20140142091A KR1020130063696A KR20130063696A KR20140142091A KR 20140142091 A KR20140142091 A KR 20140142091A KR 1020130063696 A KR1020130063696 A KR 1020130063696A KR 20130063696 A KR20130063696 A KR 20130063696A KR 20140142091 A KR20140142091 A KR 20140142091A
Authority
KR
South Korea
Prior art keywords
temperature
memory
timing
information
memory controller
Prior art date
Application number
KR1020130063696A
Other languages
English (en)
Other versions
KR102098248B1 (ko
Inventor
손종필
강욱성
박철우
서승영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130063696A priority Critical patent/KR102098248B1/ko
Priority to US14/290,997 priority patent/US9465757B2/en
Publication of KR20140142091A publication Critical patent/KR20140142091A/ko
Application granted granted Critical
Publication of KR102098248B1 publication Critical patent/KR102098248B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러에 대하여 개시된다. 메모리 장치는 제1 온도에서 제1 타이밍 특성을 갖고, 제2 온도에서 제1 타이밍 특성 보다 긴 제2 타이밍 특성을 갖는다. 메모리 콘트롤러는 메모리 장치의 온도가 기준 온도보다 높으면 제1 타이밍 특성을 메모리 장치의 타이밍 요건으로 제어하고, 메모리 장치의 온도가 기준 온도보다 낮으면 제2 타이밍 특성을 메모리 장치의 타이밍 요건으로 제어한다.

Description

온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러{Memory controller using a memory device with released timing specification according to temperature}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 콘트롤러가 낮은 온도에서는 완화된 타이밍 요건으로 메모리 장치를 사용하도록 설계되어, 메모리 장치의 수율을 향상시키는 것에 관한 것이다.
메모리 장치는, 데이터를 메모리 셀에 기입(write)하는 시간, 워드라인 활성화(activation) 시간, 프리차아지(precharge) 시간 등의 타이밍 파라미터들의 규정에 따라 동작된다. 타이밍 파라미터들은 낮은 온도에서 타이밍이 길어지는 특성 때문에, 테스트 시 메모리 장치에 규정된 타이밍 요건 위반으로 불량 처리되고 있다. 이것은 반도체 수율 감소의 원인이 되고 있다. 반도체 공정의 미세화 추세에 따라, 반도체 수율 감소는 더욱 심각해질 것으로 예상된다. 이에 따라, 온도에 따라 타이밍 파라미터들을 메모리 시스템적으로 관리할 수 있는 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러를 제공하는 데 있다.
본 발명의 일면에 따른 메모리 장치의 동작 방법은, 제1 온도에서 제1 타이밍 특성을 갖고, 제2 온도에서 상기 제1 타이밍 특성 보다 긴 제2 타이밍 특성을 갖는 메모리 장치에 있어서, 메모리 장치의 온도가 기준 온도보다 높으면 메모리 장치는 제1 타이밍 특성이 타이밍 요건으로 제어되는 단계와, 메모리 장치의 온도가 기준 온도보다 낮으면 메모리 장치는 제2 타이밍 특성이 타이밍 요건으로 제어되는 단계를 포함한다.
본 발명의 실시예들에 따라, 메모리 장치의 타이밍 요건은 데이터 기입 시간 (tWR)에 관한 규정일 수 있다.
본 발명의 실시예들에 따라, 제2 온도는 제1 온도보다 낮은 것으로 설정될 수 있고, 기준 온도는 사용자 정의에 의해 제1 온도와 제2 온도 사이에 설정될 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 메모리 장치는 온도를 검출하는 온도 센서를 포함하고, 검출된 온도를 메모리 콘트롤러에 온도 정보로서 제공하는 단계를 더 포함할 수 있다. 메모리 콘트롤러에 의해 온도 정보에 따라 메모리 장치의 타이밍 요건이 제어될 수 있다.
본 발명의 실시예들에 따라, 온도 정보는 메모리 장치의 하나의 데이터 입출력 패드를 통하여 시리얼 비트 정보로 제공되거나, 메모리 장치의 다수개의 데이터 입출력 패드들을 통하여 패러럴 비트 정보로 제공될 수 있다.
본 발명의 다른 면에 따른 메모리 시스템은, 다수개의 메모리 장치들을 장착하는 메모리 모듈과, 메모리 모듈로부터 온도 정보를 수신하고, 수신된 온도 정보에 따라 메모리 장치들의 타이밍 요건을 제어하는 메모리 콘트롤러를 포함한다. 메모리 콘트롤러는 온도 정보가 기준 온도보다 높으면 메모리 장치들을 제1 타이밍 요건으로 제어하고, 온도 정보가 기준 온도보다 낮으면 메모리 장치들을 제1 타이밍 요건 보다 완화된 제2 타이밍 요건으로 제어한다.
본 발명의 실시예들에 따라, 메모리 장치들 각각은 온도를 검출하는 온도 센서를 포함하고, 검출된 온도를 온도 정보로 출력할 수 있다. 메모리 콘트롤러는 메모리 장치들의 온도 정보들을 수신하여 가장 낮은 온도 정보를 선택하고, 선택된 온도 정보가 기준 온도보다 높은지 또는 낮은지 여부를 판단할 수 있다.
본 발명의 실시예들에 따라, 메모리 모듈은 메모리 모듈에 관한 타이밍 파라미터들을 포함하는 SPD (Serial Presence Detect) 정보를 저장하는 SPD 칩을 더 포함할 수 있다. SPD 칩은 온도를 검출하는 온도 센서를 포함하고, 검출된 온도를 온도 정보로 출력할 수 있다.
본 발명의 실시예들에 따라, 메모리 모듈은 메모리 모듈 내 신호 배선들의 신호 전송 신뢰성을 보장하는 버퍼 칩을 더 포함할 수 있다. 버퍼 칩은 온도를 검출하는 온도 센서를 포함하고, 검출된 온도를 온도 정보로 출력할 수 있다.
본 발명의 실시예들에 따라, 메모리 콘트롤러는 CPU와 메모리 장치들 사이의 연결되고, CPU의 요청들을 메모리 장치들로 전송 제어하는 스케쥴링 작업을 수행하는 중재부를 포함하고, 중재부는 메모리 모듈로부터 온도 정보를 수신할 수 있다.
상술한 본 발명은 온도에 따라 메모리 장치의 tWR 타이밍 요건이 다르게 제어된다. 메모리 콘트롤러는, 메모리 시스템의 온도가 저온일 경우, 메모리 장치의 규격에 규정되어 있는 tWR 타이밍 요건보다 완화된 타이밍 요건을 적용하여 메모리 장치를 사용한다. 이에 따라, 온도가 낮아질수록 tWR 파라미터가 길어져서 타이밍 불량으로 처리될뻔한 메모리 장치들을 사용할 수 있어서, 메모리 장치의 수율을 높일 수 있다.
도 1a 내지 도 1c는 반도체 공정 미세화에 따른 tWR 타이밍 파라미터 경향을 설명하는 도면들이다.
도 2a 내지 도 2c는 기입 사이클에 따른 tWR 타이밍 마진을 설명하는 도면들이다.
도 3a 및 도 3b는 온도에 따른 tWR 타이밍 불량을 설명하는 도면들이다.
도 4는 본 발명의 다양한 실시예들에 이용되는 DRAM의 tWR 타이밍 요건을 설명하는 도면이다.
도 5 a 내지 도 5c는 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제1 예를 설명하는 도면들이다.
도 6은 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제2 예를 설명하는 도면이다.
도 7a 및 도 7b는 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제3 예를 설명하는 도면이다.
도 8은 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제 4 예를 설명하는 도면이다.
도 9는 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제 5 예를 설명하는 도면이다.
도 10a 및 도 10b는 본 발명의 다양한 실시예들에 따른 메모리 시스템들에 채용되는 온도 센서를 설명하는 도면들이다.
도 11은 본 발명의 다양한 실시예들에 따른 메모리 시스템들에 채용되는 메모리 콘트롤러를 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치들 중 DRAM에서, 타이밍 파라미터들에는 로우 사이클 시간(Row cycle time, tRC), 라스-투-카스 지연 시간(/RAS to /CAS delay, tRCD), 기입 리커버리 시간(Write Recovery time, tWR), 로우 프리차아지 시간(tRP), 로우 액티브-투-로우 액티브 지연(Row Active to Row Active delay: tRRD) 등의 코어 타이밍(core-timing) 파라미터들이 있다.
tRC 파라미터는 액티브 명령과 다음 액티브 명령 사이의 시간을 나타낸다. tRCD 파라미터는 /RAS 신호 인가 후 /CAS 신호 인가 사이의 시간을 나타내고, 로우 액티브 커맨드와 칼럼 액티브 커맨드 사이의 시간을 의미한다. tWR 파라미터는 워드라인 인에이블 후 데이터를 메모리 셀에 기입하는 시간을 나타낸다. tRP 파라미터는 tWR 시간 후 다음 액티브 명령을 준비하기 위하여 비트라인을 프리차아지시키는 시간을 나타낸다. tRRD 파라미터는 로우 액티브 커맨드와 로우 액티브 커맨드 사이의 시간을 나타내고, 서로 다른 뱅크들 사이의 로우 액티브-투-로우 액티브 시간을 의미한다.
반도체 공정 미세화에 따라, 타이밍 파라미터들이 점점 길어지는 문제로 인하여 반도체 수율이 감소하고 있다. 길어지는 타이밍 파라미터들 중 tWR 파라미터는 반도체 수율을 떨어뜨리는 주요 요인이다.
도 1a 내지 도 1c는 반도체 공정 미세화에 따른 tWR 타이밍 파라미터 경향을 설명하는 도면들이다.
도 1a를 참조하면, tWR 타이밍 파라미터와 관련되는 데이터 기입 경로를 보여준다. 데이터 기입 경로는 워드라인(WLi) 인에이블 후 비트라인(BLi)의 데이터가 메모리 셀 트랜지스터(MT)를 통해 메모리 셀 커패시터(MC)에 저장되는 경로를 포함한다. DRAM 공정의 미세화에 따라 메모리 셀 커패시터(MC)의 콘택 사이즈가 줄어듬에 따라 콘택 저항(Rc)이 커진다. 그리고 좁게 패턴된 비트라인(BLi)에 의해 비트라인 저항(Rbl)도 커진다.
도 1b에 도시된 바와 같이, 공정 디자인 룰이 작아질수록 메모리 셀 트랜지스터(MT)의 전류(Ids)가 줄어든다. 데이터 기입 경로 상에 비트라인 저항(Rbl), 콘택 저항(Rc) 등의 저항 성분 증가와 셀 트랜지스터(MT)의 전류(Ids) 감소로 인하여, 데이터 기입 시간이 길어지고 tWR 타이밍 파라미터가 길어질 수 있다. tWR 타이밍 파라미터가 규정된 타이밍 요건 이상으로 길어지면, DRAM은 불량 처리되어 DRAM 수율을 떨어뜨린다.
도 1c에서, 셀 커패시터(MC)의 콘택 사이즈가 줄어드는 비율이 1X, 0.8X, 0.6X 로 갈수록, tWR 타이밍 파라미터에 기인하여 DRAM 수율이 감소되는 경향을 볼 수 있다.
도 2a 내지 도 2c는 기입 사이클에 따른 tWR 타이밍 마진을 설명하는 도면들이다.
도 2a를 참조하면, 셀 트랜지스터(MT)와 셀 커패시터(MC)로 구성되는 DRAM 셀을 보여준다. 셀 트랜지스터(MT)는 워드라인(WL)에 의해 온/오프된다. 비트라인(BL)으로 전달된 데이터는 셀 트랜지스터(MT)를 통해 셀 노드(CN)로 전달되고 셀 커패시터(MC)에 기입된다.
도 2b를 참조하면, DRAM 기입 동작들 중 버스트 기입 동작을 설명하는 타이밍 다이어그램에서, 클럭 라이트 레이턴시(Clock Write Latency) CWL=5, 버스트 길이(Burst Length) BL=8 인 경우의 타이밍 다이어그램을 설명한다. DRAM 은 액티브 명령(Active CMD)에 의해 뱅크와 로우 어드레스에 따른 워드라인(WL)을 인에이블시킬 수 있다. T0 시간에서 제1 기입 명령(Write0 CMD)이 인가되고, 이로부터 5 클럭 사이클 (CWL=5) 후 T5 시간에서 제1 버스트 길이 BL=8에 해당하는 제1 기입 데이터(D0-D7)가 입력될 수 있다. T4 시간에서 제2 기입 명령(Write1 CMD)이 인가되고, 이로부터 5 클럭 사이클 (CWL=5) 후 T9 시간에서 제2 버스트 길이 BL=8에 해당하는 제2 데이터(DA-DH)가 입력될 수 있다.
이 후, 프리차아지 명령(PRE CMD)이 Tm-1 시간에서 입력될 수 있다. T4 시간의 제2 기입 명령(Write1 CMD)에 따른 기입 사이클은 프리차아지 명령(PRE CMD)에 따른 프리차아지 동작으로 인해 데이터 기입 시간(tWR)이 충분하지 않을 수 있다. 프리차아지 동작은 워드라인(WL)을 바로 디세이블시킨다. 이 때문에, 워드라인(WL)이 인에이블되어 있는 구간이 상대적으로 짧은 마지막 기입 사이클인 제2 기입 사이클에서 메모리 셀들의 데이터 기입 시간이 충분하지 않을 수 있다.
도 2c는, 데이터 기입 시, 도 2a의 셀 트랜지스터(MT)와 셀 커패시터(MC) 사이의 셀 노드(CN)의 전압 레벨을 설명하는 도면이다. 예컨대, 타겟 데이터 '1' 레벨을 기입하는 경우, 워드라인(WL)이 인에이블되어 있는 구간 동안, 제1 기입 명령(Write0 CMD)에 따른 제1 기입 데이터들(D0-D7)은 셀 노드(CN)로 타겟 데이터 '1' 레벨이 전달되어 데이터 기입 시간(tWR)이 충분할 수 있다. 반면에, 제2 기입 명령(Write1 CMD)에 따른 제2 기입 데이터들(D0-D7)은 셀 노드(CN)로 타겟 데이터 '1' 레벨이 전달되기 이전에 워드라인(WL)이 디세이블되기 때문에, 데이터 기입 시간(tWR)이 충분하지 않을 수 있다.
프리차아지 명령 직전의 마지막 기입 사이클 동작은, 다른 기입 사이클 동작에 비해 상대적으로 데이터 기입 시간(tWR)이 충분하지 않아, tWR 타이밍 마진이 부족할 수 있다. 더욱이, 온도가 낮아질수록 DRAM 내부의 저항 성분이 커지고 데이터 기입 시간(tWR)이 더 길어짐에 따라서, DRAM은 DRAM 규격에 규정된 tWR 타이밍 요건 위반으로 불량 처리될 수 있다.
도 3a 및 도 3b는 온도에 따른 tWR 타이밍 불량을 설명하는 도면들이다.
도 3a에서, 예컨대, 고온 85℃ 에서 저온 0℃로 갈수록, 즉 온도가 낮아질수록 비트라인 저항(Rbl, 도 1a)과 콘택 저항(Rc, 도 1a)의 저항값들이 커지는 것을 볼 수 있다. 비트라인 저항(Rbl)과 콘택 저항(Rc)의 저항값들이 커짐에 따라 데이터 기입 시간(tWR)이 길어질 것이라 예상할 수 있다. tWR 타이밍 요건이 예컨대, 15ns 라고 가정하자. 고온 85℃ 일 때의 tWR 타이밍 불량 비트 수(Fail Bit Count, FBC)와 저온 0℃ 일 때의 tWR 타이밍 불량 비트 수를 비교하면, 도 3b에 도시된 바와 같이, 저온 0℃ 일 때 tWR 타이밍 불량 비트 수가 더 많은 것을 알 수 있다.
저온 0℃ 일 때 tWR 타이밍 요건을 15ns 보다 길게 설정한다면, tWR 타이밍 불량 비트 수를 줄일 수 있을 것이다. 도 3c에 도시된 바와 같이, 저온 0℃ 일 때 tWR 타이밍 요건을 예컨대, 15ns 에서 30ns 정도로 늘려준다면, tWR 타이밍 불량 비트 수(FBC)가 크게 줄어드는 것을 볼 수 있다. 이는 저온 0℃ 일 때 15ns tWR 타이밍 불량으로 처리될 비트들이 30ns tWR 타이밍 요건에 의해 타이밍 패스로 처리될 수 있음을 의미한다. 이에 따라, tWR 타이밍 불량으로 처리될뻔한 DRAM들을 양품으로 처리할 수 있어서, DRAM 수율을 높이는 것이 가능하다.
도 4는 본 발명의 다양한 실시예들에 이용되는 DRAM의 tWR 타이밍 요건을 설명하는 도면이다.
도 4를 참조하면, DRAM은 온도에 따라 tWR 타이밍 요건이 다르게 적용되어 사용된다. 기준 온도(TBD) 보다 높은 온도에서는 제1 tWR 타이밍 요건(a)이 적용되고, 기준 온도(TBD) 보다 낮은 온도에서는 제1 tWR 타이밍 요건(a) 보다 완화된(release) 제2 tWR 타이밍 요건(b)이 적용된다. 제1 tWR 타이밍 요건(a)은 DRAM의 데이터 시트(data sheet) 또는 데이터 북(data book) 등의 규격에 규정되어 있는 tWR 타이밍 파라미터를 의미한다. 제2 tWR 타이밍 요건(b)은 DRAM의 규격에 규정된 타이밍 요건을 벗어나는 tWR 타이밍 파라미터를 의미한다.
기준 온도(TBD)는 사용자 정의에 따라 설정될 수 있다. 기준 온도(TBD)는 x℃ 정도의 상온으로 설정할 수 있다. 예컨대, x℃는 25℃ 정도일 수 있다. 기준 온도(TBD) x℃는 사용자 정의에 따라 변경될 수 있고, 저온 0℃ 과 고온 85℃ 사이에 설정될 수 있다. 현재 온도(T)가 x℃ 보다 높으면 tWR 타이밍 요건은 예컨대, 15ns 정도의 제1 타이밍 요건(a)이 적용되고, 현재 온도(T)가 x℃ 보다 낮으면 tWR 타이밍 요건은 예컨대, 30ns 정도의 제2 타이밍 요건(b)이 적용되도록 설정될 수 있다. tWR 타이밍 요건은 표 1과 같이 나타낼 수 있다.
T<x(TBD) T>x(TBD)
tWR Spec. b (ex. 30ns) a (ex. 15ns)
도 5 a 내지 도 5c는 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제1 예를 설명하는 도면들이다.
도 5a를 참조하면, 메모리 시스템(500)은 메모리 콘트롤러(510)와 메모리 장치(520)를 포함한다. 메모리 장치(520)는 예컨대, DRAM (그 대신에 SDRAM) 칩으로 구성될 수 있다. 메모리 장치(520)는 설명의 편의를 위하여 메모리 칩으로 설명된다. 메모리 칩(520)은 메모리 칩(520)의 온도 정보를 제공하는 온도 센서(530)를 포함한다. 온도 센서(530)는 메모리 칩(520)의 온도를 검출하여 메모리 콘트롤러(510)로 제공한다.
메모리 콘트롤러(510)는 메모리 칩(520)의 온도 센서(530)로부터 제공되는 온도 정보를 수신한다. 메모리 콘트롤러(510)는 수신된 온도 정보가 기준 온도(TBD) 보다 높은지 또는 낮은지를 판단한다. 기준 온도(TBD) 보다 높다고 판단되면, 메모리 콘트롤러(510)는, 표 1에 도시된 바와 같이, 메모리 칩(520)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 15ns으로 적용한다. 기준 온도(TBD) 보다 낮다고 판단되면, 메모리 콘트롤러(510)는 메모리 칩(520)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 보다 완화된 제2 tWR 타이밍 요건(b) 30ns으로 적용한다.
메모리 콘트롤러(510)와 메모리 칩(520) 사이에는 상호 통신을 위하여 다수개의 신호 라인들이 연결될 수 있다. 예컨대, 커맨드, 어드레스, 클럭 신호(CLK), 데이터 입출력 신호들(DQs) 등을 송수신하는 다수개의 신호 라인들이 연결될 수 있다.
메모리 칩(520)의 온도 센서(530)로부터 제공되는 온도 정보는 이들 다수개의 신호 라인들 중 어느 하나의 신호 라인을 통해 메모리 콘트롤러(510)로 제공될 수 있다. 메모리 칩(520)은 온도 센서(530)의 온도 정보를 예컨대, 하나의 DQ 패드로 출력할 수 있다. 메모리 콘트롤러(510)는 메모리 칩(520)의 DQ 패드와 연결되는 신호 라인을 통하여 온도 센서(530)의 온도 정보를 수신할 수 있다.
다른 방법으로, 메모리 칩(520)은 온도 센서(530)의 온도 정보를 출력하는 별도의 패드를 구비할 수 있다. 메모리 칩(520)은 예컨대, 온도 정보(Temperature Information: TI) 패드를 갖고, TI 패드와 연결되는 신호 라인을 통하여 온도 센서(530)의 온도 정보를 메모리 콘트롤러(510)로 제공할 수 있다. 메모리 콘트롤러(510)는 메모리 칩(520)의 TI 패드와 연결되는 신호 라인을 통하여 온도 센서(530)의 온도 정보를 수신할 수 있다.
온도 센서(530)의 온도 정보가 하나의 DQ 패드 또는 TI 패드로 출력되는 경우, 온도 정보는 1 비트로 표시될 수 있다. 하나의 DQ 패드 또는 TI 패드는 온도 센서(530)의 온도 정보가 기준 온도(TBD) 보다 높은 경우 로직 '1'를 출력하고, 기준 온도(TBD) 보다 낮은 경우 로직 '0'을 출력할 수 있다. 하나의 DQ 패드 또는 TI 패드는 그 반대의 로직 레벨로 출력될 수도 있다.
하나의 DQ 패드 또는 TI 패드로 출력되는 온도 정보는, 도 5b에 도시된 바와 같이, 시리얼 비트 정보로 출력될 수 있다. 메모리 칩(520)은 클럭 신호(CLK) 에지에 따라 DQ 패드 또는 TI 패드로 시리얼 비트 정보, 예컨대 '110010100'을 출력할 수 있다. DQ 패드 또는 TI 패드로 출력되는 시리얼 비트 정보는 메모리 콘트롤러(510)로 제공되고, 메모리 콘트롤러(510)는 시리얼 비트 정보를 수신하고 해석(decode)하여, 수신된 시리얼 비트 정보의 온도 정보가 기준 온도(TBD) 보다 높은지 또는 낮은지를 판단할 수 있다.
도 5c는 메모리 콘트롤러(510)가 메모리 칩(520)의 tWR 타이밍 요건을 변경하는 방법을 설명하는 도면이다.
도 5c를 참조하면, 메모리 콘트롤러(510)는 메모리 칩(520)으로부터 온도 정보를 수신한다(511). 메모리 콘트롤러(510)는 수신된 온도 정보(T)가 기준 온도(TBD) 보다 높다고 판단되면(512), 메모리 칩(520)의 tWR 타이밍을 제1 tWR 타이밍 요건 15ns으로 적용한다(513). 메모리 콘트롤러(510)는 수신된 온도 정보(T)가 기준 온도(TBD) 보다 낮다고 판단되면(512), 메모리 콘트롤러(510)는 메모리 칩(520)의 tWR 타이밍을 제1 tWR 타이밍 요건 15ns 보다 완화된 제2 tWR 타이밍 요건 30ns으로 적용한다(514).
도 6은 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제2 예를 설명하는 도면이다.
도 6을 참조하면, 메모리 시스템(600)은 메모리 콘트롤러(510)와 메모리 칩(620)을 포함한다. 메모리 시스템(600)은, 도 5a의 메모리 시스템과 비교하여, 메모리 칩(620)의 온도 정보가 다수개의 DQ 레인들(DQs)을 통하여 패러럴 비트 정보로 메모리 콘트롤러(510)로 제공된다는 점에서 차이가 있다.
메모리 콘트롤러(510)는, 도 5a의 메모리 콘트롤러(510)와 유사하게, 메모리 칩(620)의 온도 정보를 수신하고, 수신된 온도 정보가 기준 온도(TBD) 보다 높은지 또는 낮은지를 판단한다. 메모리 콘트롤러(510)는 기준 온도(TBD) 보다 높다고 판단되면 메모리 칩(620)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 15ns으로 적용하고, 기준 온도(TBD) 보다 낮다고 판단되면 메모리 칩(620)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 보다 완화된 제2 tWR 타이밍 요건(b) 30ns으로 적용한다.
메모리 칩(620)은 메모리 칩(620)의 온도를 검출하는 온도 센서(630)와, 검출된 온도를 패러럴 비트 정보로 저장하는 레지스터(640)를 포함한다. 레지스터(640)는 검출된 온도에 따라 미리 설정된 패러럴 비트 정보로 저장하고 독출하는 MPR (Multi Purpose Register)로 구성될 수 있다. 패러럴 비트 정보의 온도 정보는 DQ 레인들(DQs)을 통하여 메모리 콘트롤러(510)로 제공된다.
도 7a 및 도 7b는 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제3 예를 설명하는 도면이다.
도 7a를 참조하면, 메모리 시스템(700)은 메모리 콘트롤러(710)와 메모리 모듈(720)을 포함한다. 메모리 모듈(720)은 다수개의 메모리 칩들(721-724)과 SPD (Serial Presence Detect) 칩(725)을 포함한다. 메모리 칩들(721-724)은 예컨대, SDRAM 칩으로 구성될 수 있다. 메모리 칩들(721-724) 각각은 해당 메모리 칩(721-724) 내 온도 정보를 제공하는 온도 센서(731-734)를 포함한다. 온도 센서(731-734)는 메모리 칩(721-724)의 온도를 검출하여 메모리 콘트롤러(710)로 제공한다.
SPD 칩(725)은 메모리 모듈(720)의 동작을 제대로 하기 위하여 메모리 모듈(720)의 구성 형태를 인식할 수 있는 정보를 저장한다. SPD 칩(725)은 메모리 모듈(720) 내 어떤 메모리가 장착되어 있으며 메모리를 억세스하기 위하여 어떤 타이밍을 사용할지 등을 메모리 시스템(700)이 알 수 있도록 메모리 하드웨어 특성을 제공한다.
SPD 칩(725)는 메모리 모듈(720)에 관한 다양한 타이밍 파라미터들, 제조업체(manufacturer), 시리얼 번호(serial number) 그리고 다른 유용한 정보 등을 포함하는 SPD 정보를 저장할 수 있다. SPD 칩(725)은 SPD 정보를 저장하는 EEPROM 으로 구성될 수 있다. 메모리 시스템(700)의 마더보드 바이오스(Motherboard BIOSes)는 SPD 정보를 독출하여 메모리 콘트롤러(710)를 구성하도록(configure) 한다.
SPD 칩(725)은 SPD 칩(725) 내 온도 정보를 제공하는 온도 센서(735)를 포함한다. 온도 센서(735)는 SPD 칩(725)의 온도를 검출하여 메모리 콘트롤러(710)로 제공한다.
메모리 모듈(720)은 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다.
메모리 콘트롤러(710)는 메모리 칩들(721-724)과 SPD 칩(725)의 온도 센서들(731-735)로부터 제공되는 여러 다양한 온도 정보들을 수신한다. 메모리 콘트롤러(710)는 메모리 칩들(721-724)과 SPD 칩(725)의 온도 정보들을 수신하고, 수신된 온도 정보들 중 가장 낮은 온도 정보를 선택하고, 선택된 온도 정보가 기준 온도(TBD) 보다 높은지 또는 낮은지를 판단한다. 메모리 콘트롤러(710)는 선택된 온도 정보가 기준 온도(TBD) 보다 높다고 판단되면 메모리 칩들(721-724)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 15ns으로 적용하고, 기준 온도(TBD) 보다 낮다고 판단되면 메모리 칩들(721-724)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 보다 완화된 제2 tWR 타이밍 요건(b) 30ns으로 적용한다.
도 7b는 메모리 콘트롤러(710)가 메모리 칩들(721-724)의 tWR 타이밍 요건을 변경하는 방법을 설명하는 도면이다.
도 7b를 참조하면, 메모리 콘트롤러(710)는 메모리 칩들(721-724)과 SPD 칩(725)으로부터 온도 정보들을 수신한다(711). 메모리 콘트롤러(710)는 수신된 온도 정보들 중 가장 낮은 온도 정보를 선택한다(712). 메모리 콘트롤러(710)는 선택된 온도 정보(T)가 기준 온도(TBD) 보다 높다고 판단되면(713), 메모리 칩들(721-724)의 tWR 타이밍을 제1 tWR 타이밍 요건 15ns으로 적용한다(714). 메모리 콘트롤러(710)는 수신된 온도 정보(T)가 기준 온도(TBD) 보다 낮다고 판단되면(713), 메모리 콘트롤러(710)는 메모리 칩들(721-724)의 tWR 타이밍을 제1 tWR 타이밍 요건 15ns 보다 완화된 제2 tWR 타이밍 요건 30ns으로 적용한다(715).
도 8은 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제 4 예를 설명하는 도면이다.
도 8을 참조하면, 메모리 시스템(800)은, 메모리 콘트롤러(810)와 메모리 모듈(820)을 포함한다. 메모리 시스템(800)은, 도 7a의 메모리 시스템(700)과 비교하여, 메모리 모듈(820)에 장착된 메모리 칩들(821-824)이 온도 센서를 포함하지 않는다는 점에서 차이가 있다.
메모리 모듈(820)은 다수개의 메모리 칩들(821-824)과 SPD 칩(825)을 포함한다. 메모리 모듈(820)은 SIMM, DIMM, SO-DIMM, UDIMM, FBDIMM, RBDIMM, LRDIMM, mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다. 메모리 칩들(821-824)은 예컨대, SDRAM 칩으로 구성될 수 있다.
SPD 칩(825)은 메모리 모듈(820)의 동작을 제대로 하기 위하여 메모리 모듈(820)의 구성 형태를 인식할 수 있는 정보를 저장한다. SPD 칩(825)은 메모리 모듈(820) 내 어떤 메모리가 장착되어 있으며 메모리를 억세스하기 위하여 어떤 타이밍을 사용할지 등을 메모리 시스템(800)이 알 수 있도록 메모리 하드웨어 특성을 제공한다. SPD 칩(825)는 메모리 모듈(820)에 관한 다양한 타이밍 파라미터들, 제조업체, 시리얼 번호 그리고 다른 유용한 정보 등을 포함하는 SPD 정보를 저장할 수 있다. SPD 칩(825)은 SPD 정보를 저장하는 EEPROM 으로 구성될 수 있다. 메모리 시스템(800)의 마더보드 바이오스(Motherboard BIOSes)는 SPD 정보를 독출하여 메모리 콘트롤러(810)를 구성하도록(configure) 한다.
SPD 칩(825)은 SPD 칩(825) 내 온도 정보를 제공하는 온도 센서(835)를 포함한다. 온도 센서(835)는 SPD 칩(825)의 온도를 검출하여 메모리 콘트롤러(810)로 제공한다.
메모리 콘트롤러(810)는 SPD 칩(825)의 온도 센서(835)로부터 제공되는 온도 정보를 수신한다. 메모리 콘트롤러(810)는 SPD 칩(825)의 온도 정보를 수신하고, 수신된 온도 정보가 기준 온도(TBD) 보다 높은지 또는 낮은지를 판단한다. 메모리 콘트롤러(810)는 수신된 온도 정보가 기준 온도(TBD) 보다 높다고 판단되면 메모리 칩들(821-824)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 15ns으로 적용하고, 기준 온도(TBD) 보다 낮다고 판단되면 메모리 칩들(821-824)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 보다 완화된 제2 tWR 타이밍 요건(b) 30ns으로 적용한다.
도 9는 도 4에서 설명된 tWR 타이밍 요건을 채용하는 메모리 시스템의 제 5 예를 설명하는 도면이다.
도 9를 참조하면, 메모리 시스템(900)은, 메모리 콘트롤러(910)와 메모리 모듈(920)을 포함한다. 메모리 모듈(920)은 다수개의 메모리 칩들(921-924)과 버퍼 칩(925)을 포함한다. 메모리 모듈(920)은 SIMM, DIMM, SO-DIMM, UDIMM, FBDIMM, RBDIMM, LRDIMM, mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다. 메모리 칩들(921-924)은 예컨대, SDRAM 칩으로 구성될 수 있다.
버퍼 칩(925)은 메모리 모듈(920) 내 신호 배선들의 신호 전송 신뢰성을 향상시키기 위하여 장착된다. 메모리 모듈(920) 내 신호 배선들에는 커맨드 배선, 어드레스 배선, 클럭 배선, 데이터 배선 등을 포함할 수 있다. 메모리 콘트롤러(910)로부터 수신되는 커맨드, 어드레스, 클럭 등의 외부 명령 버스는 버퍼 칩(925)에 의해 버퍼링 될 수 있으며, 모든 메모리 칩들(921-924)에 대한 공통 신호 배선에 제공되거나, 각각의 메모리 칩(921-924)에 대한 개별 신호 배선에 제공되거나, 몇몇 메모리 칩(921-924) 각각에 대한 신호 배선 각각에 제공될 수 있다. 데이터는 버퍼 칩(925)을 통하여 배선되기 보다는 메모리 콘트롤러(910)로부터 메모리 칩들(921-924)로 직접 배선될 수 있다.
메모리 칩들(921-924)의 관점에서 신호 배선들의 길이, 배선의 기생 용량과 배선 저항이 최적화되도록, 버퍼 칩(925)은 모듈 기판의 중간에 배치될 수 있다. 버퍼 칩(925)은 메모리 칩들(921-924)의 특성을 테스트한 결과를 저장할 수 있다. 버퍼 칩(925)은 저장된 특성 정보를 이용하여 해당 메모리 칩(921-924)의 동작을 관리할 수 있다.
버퍼 칩(925)은 버퍼 칩(925) 내 온도 정보를 제공하는 온도 센서(935)를 포함한다. 온도 센서(935)는 버퍼 칩(925)의 온도를 검출하여 메모리 콘트롤러(910)로 제공한다.
메모리 콘트롤러(910)는 버퍼 칩(925)의 온도 센서(935)로부터 제공되는 온도 정보를 수신한다. 메모리 콘트롤러(910)는 버퍼 칩(925)의 온도 정보를 수신하고, 수신된 온도 정보가 기준 온도(TBD) 보다 높은지 또는 낮은지를 판단한다. 메모리 콘트롤러(910)는 수신된 온도 정보가 기준 온도(TBD) 보다 높다고 판단되면 메모리 칩들(921-924)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 15ns으로 적용하고, 기준 온도(TBD) 보다 낮다고 판단되면 메모리 칩들(921-924)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 보다 완화된(release) 제2 tWR 타이밍 요건(b) 30ns으로 적용한다.
도 10a 및 도 10b는 본 발명의 다양한 실시예들에 따른 메모리 시스템들에 채용되는 온도 센서를 설명하는 도면들이다.
도 10a를 참조하면, 온도 센서(530)는 도 5a의 메모리 칩(520)에 포함되는 온도 센서를 나타낸다. 온도 센서(530)는 절대 온도 비례(proportional to absolute temperature) 전류 발생부(210, 이하 "PTAT 전류 발생부"라고 칭한다), 절대 온도 상보(complementary to absolute temperature) 전류 발생부(220, 이하 "CTAT 전류 발생부"라고 칭한다), 그리고 비교부(230)를 포함할 수 있다.
PTAT 전류 발생부(210)는 제1 및 제2 피모스 트랜지스터들(MP1, MP2), 제1 및 제2 엔모스 트랜지스터들(MN1, MN2), 저항(R) 그리고 제1 및 제2 다이오드들(D1, D2)을 포함한다. 제1 및 제2 피모스 트랜지스터들(MP1, MP2)은 서로 동일한 사이즈들을 갖고 제1 전류 미러(current mirror)를 구성한다. 제1 및 제2 엔모스 트랜지스터들(MN1, MN2)은 서로 동일한 사이즈들을 갖고 제2 전류 미러를 구성한다. 제1 다이오드(D1)과 제2 다이오드(D2)의 사이즈는 1:M의 비율을 갖는다.
제1 및 제2 피모스 트랜지스터들(MP1, MP2)로 구성된 제1 전류 미러와 제1 및 제2 엔모스 트랜지스터들로 구성된 제2 전류 미러가 서로 대칭적으로 연결되기 때문에, Ia1 전류와 Ia2 전류는 동일하다. 즉, Ia1:Ia2=1:1 이다. Ia1 전류와 Ia2 전류가 동일하기 때문에, VA 노드 전압과 VB 노드 전압은 거의 같게 된다.
일반적으로, VT 전압 (Thermal Voltage)은 온도 증가에 따라 증가하지만 Is 전류 (다이오드 역방향 포화 전류)가 휠씬 크게 증가하기 때문에, 제2 다이오드 전압(VD2)은 온도에 따라 감소하는 특성을 갖는다. 이에 따라, Ia2 전류는 온도에 따라 증가하는 전류가 된다. 즉, PTAT 전류 발생부(210)는 현재 온도에 비례하는 Ia2 전류를 발생한다. PTAT 전류 발생부(210)는 Ia2 전류에 따라 현재 온도에 대응하는 제1 전압(V1)을 발생한다.
CTAT 전류 발생부(220)는 제3 피모스 트랜지스터(MP3), 제3 엔모스 트랜지스터(MN3), 다수개의 저항들(Raa, R1~Rm), 그리고 다수개의 스위칭 트랜지스터들(T1~Tm)을 포함한다. 제3 엔모스 트랜지스터(MN3)는 제1 및 제2 엔모스 트랜지터들(MN1, MN2)과 전류 미러를 구성하므로, Ib 전류는 Ia1 및 Ia2 전류와 거의 동일하다. 스위칭 트랜지스터들(T1~T5)은 트립 온도 제어 신호들(A1~Am)에 응답하여 선택적으로 온/오프된다. 온되는 스위칭 트랜지스터들(T1~Tm)에 의해, 이들과 연결되는 저항들(R1~Rm)이 선택적으로 단락된다.
Ia1 전류, Ia2 전류, 그리고 Ib 전류를 거의 동일하게 맞추면, PTAT 전류 발생부(210)의 VA 노드 전압과 VB 노드 전압, 그리고 CTAT 전류 발생부(220)의 VC 노드 전압이 거의 같게 된다. 일반적으로, 저항은 온도에 따라 감소하는 특성을 갖기 때문에, 저항들(Raa, R1~Rm)을 흐르는 Ib 전류는 온도에 따라 감소하는 특성을 나타낸다. 즉, CTAT 전류 발생부(220)는 온도에 반비례하는 전류를 발생한다. CTAT 전류 발생부(220)는 현재 온도에 대응하는 제2 전압(V2)을 발생한다.
비교부(230)는 PTAT 전류 발생부(210)의 제1 전압(V1)과 CTAT 전류 발생부(220)의 제2 전압(V2)을 비교한다. 현재 온도에 따른 제1 전압(V1)과 제2 전압(V2)은 Ia2 전류(이하, Ia 전류라고 칭한다)와 Ib 전류에 의해 결정된다. 이에 따라, 제1 전압(V1) 레벨과 제2 전압(V2) 레벨은 서로 다를 수 있다. CTAT 전류 발생부(220)는 트립 온도 제어 신호들(A1~Am)에 응답하여 선택적으로 온/오프되는 스위칭 트랜지스터들(T1~T5)을 이용하여 제1 전압(V1) 레벨과 같아지도록 제2 전압(V2) 레벨을 제어할 수 있다.
도 10b에 도시된 바와 같이, Ia 전류와 Ib 전류가 같아지는 포인트를 찾게 되면, 제2 전압(V2) 레벨은 제1 전압(V1) 레벨과 같아질 수 있다. 이에 따라, 온도 센서(530)는 현재 온도를 검출할 수 있다. 이때의 트립 온도 제어 신호들(A1~Am)은 온도 센서(530)의 온도 정보로 제공될 수 있다. 트립 온도 제어 신호들(A1~Am)은 시리얼 비트 정보로 또는 패러럴 비트 정보로 메모리 콘트롤러(510, 도 5)에 제공될 수 있다.
온도 센서(530)는 본 발명의 다양한 실시예들에 따른 도 6의 메모리 칩(620) 내 온도 센서(630), 도 7a의 메모리 칩들(721-724) 내 온도 센서들(731-734)과 SPD 칩(725) 내 온도 센서(735), 도 8의 SPD 칩(825) 내 온도 센서(835) 또는 도 9의 버퍼 칩(925) 내 온도 센서(935)로 사용될 수 있다. 온도 센서(530, 630, 731-734, 735, 835, 935)는 메모리 칩들(520, 620, 721-724), SPD 칩(725, 825) 또는 버퍼 칩(925)의 온도를 검출하고, 검출된 온도를 메모리 콘트롤러(510, 610, 710, 810, 910)에 온도 정보로서 제공할 수 있다.
도 11은 본 발명의 다양한 실시예들에 따른 메모리 시스템들에 채용되는 메모리 콘트롤러를 설명하는 도면이다.
도 11을 참조하면, 메모리 콘트롤러(510)는 도 5의 메모리 시스템(500)에 포함되는 메모리 콘트롤러를 나타낸다. 메모리 콘트롤러(510)는 CPU(100)와 메모리 칩(520) 사이에 연결된다. 메모리 콘트롤러(510)는 기입 큐(511), 독출 큐(512), 중재부(513), 정보 수신부(514) 그리고 컨트롤러 입출력부(515)를 포함한다. 메모리 칩(520)을 억세스하기 위한 CPU(100)의 기입 요청들은 기입 큐(511)에 먼저 저장되고, CPU(100)의 독출 요청들은 독출 큐(512)에 먼저 저장된다.
중재부(513)는 기입 큐(511)와 메모리 칩(520) 사이와 독출 큐(512)와 메모리 칩(520) 사이에 연결된다. 중재부(513)는 CPU(100)와 메모리 칩(520) 사이의 트랜잭션(transaction)을 조정하기 위하여 기입 큐(511)와 독출 큐(512)에 저장된 요청들의 메모리 칩(520)으로의 전송을 제어하는 스케쥴링 작업을 수행한다.
정보 수신부(514)는 콘트롤러 입출력부(515)를 통하여 메모리 칩(520)의 온도 센서(530)로부터 제공되는 온도 정보를 수신한다. 정보 수신부(514)는 수신된 온도 정보를 중재부(513)로 전달한다. 중재부(513)는 수신된 온도 정보가 기준 온도(TBD) 보다 높은지 또는 낮은지를 판단한다. 기준 온도(TBD) 보다 높다고 판단되면, 중재부(513)는 메모리 칩(520)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 15ns으로 적용한다. 기준 온도(TBD) 보다 낮다고 판단되면, 중재부(513)는 메모리 칩(520)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 보다 완화된 제2 tWR 타이밍 요건(b) 30ns으로 적용한다.
콘트롤러 입출력부(515)는 물리 계층 영역으로 구현될 수 있다. 콘트롤러 입출력부(515)는 전송 매체 사이의 인터페이스를 정의하고, 데이터 링크 계층 간의 신호 전송을 위한 기계적, 전기적, 기능적 절차적인 수단을 제공한다. 콘트롤러 입출력부(515)는 메모리 컨트롤러(510) 내에서 생성된 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA) 등을 메모리 장치(520)에 전송한다.
메모리 콘트롤러(510)는 본 발명의 다양한 실시예들에 따른 도 6의 메모리 콘트롤러(610), 도 7a의 메모리 콘트롤러(710), 도 8의 메모리 콘트롤러(810) 또는 또는 도 9의 메모리 콘트롤러(910)로 사용될 수 있다. 메모리 콘트롤러(510, 610, 710, 810, 910)는 메모리 칩들(520, 620, 721-724), SPD 칩(725, 825) 또는 버퍼 칩(925)에서 제공하는 온도 정보에 따라 메모리 칩들(520, 620, 721-724, 821-824, 921-924)의 데이터 기입 시간 (tWR) 파라미터의 타이밍 요건을 다르게 제어할 수 있다. 메모리 콘트롤러(510, 610, 710, 810, 910)는 수신된 온도 정보가 기준 온도(TBD) 보다 높다고 판단되면 메모리 칩들(520, 620, 721-724, 821-824, 921-924)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 15ns으로 적용하고, 기준 온도(TBD) 보다 낮다고 판단되면 메모리 칩들(520, 620, 721-724, 821-824, 921-924)의 tWR 타이밍을 제1 tWR 타이밍 요건(a) 보다 완화된(release) 제2 tWR 타이밍 요건(b) 30ns으로 적용할 수 있다.
본 발명의 다양한 실시예들에서는 메모리 칩의 데이터 기입 시간 (tWR) 파라미터를 온도에 따라 타이밍 요건을 다르게 적용하는 방법에 대하여 기술하고 있다. 데이터 기입 시간 (tWR) 파라미터 이외에 다른 AC 파라미터들의 타이밍 요건을 온도에 따라 다르게, 특히 완화된 타이밍 요건으로 적용할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 제1 온도에서 제1 타이밍 특성을 갖고, 상기 제1 온도보다 낮은 제2 온도에서 상기 제1 타이밍 특성 보다 긴 제2 타이밍 특성을 갖는 메모리 장치에 있어서,
    상기 메모리 장치의 온도가 기준 온도보다 높으면, 상기 메모리 장치는 상기 제1 타이밍 특성이 타이밍 요건으로 제어되는 단계; 및
    상기 메모리 장치의 온도가 상기 기준 온도보다 낮으면, 상기 메모리 장치는 상기 제2 타이밍 특성이 상기 타이밍 요건으로 제어되는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 메모리 장치의 상기 타이밍 요건은 데이터 기입 시간 (tWR)에 관한 규정인 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제2 온도는 상기 제1 온도보다 낮은 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 기준 온도는 사용자 정의에 의해 상기 제1 온도와 상기 제2 온도 사이에 설정되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 메모리 장치는 온도를 검출하는 온도 센서를 포함하고, 검출된 온도를 온도 정보로서 메모리 콘트롤러에 제공하는 단계를 더 구비하고,
    상기 메모리 콘트롤러에 의해 상기 온도 정보에 따라 상기 메모리 장치의 상기 타이밍 요건이 제어되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 다수개의 메모리 장치들을 장착하는 메모리 모듈; 및
    상기 메모리 모듈로부터 온도 정보를 수신하고, 수신된 상기 온도 정보에 따라 상기 메모리 장치들의 타이밍 요건을 제어하는 메모리 콘트롤러를 구비하고,
    상기 메모리 콘트롤러는 상기 온도 정보가 기준 온도보다 높으면 상기 메모리 장치들을 제1 타이밍 요건으로 제어하고, 상기 온도 정보가 상기 기준 온도보다 낮으면 상기 메모리 장치들을 상기 제1 타이밍 요건 보다 완화된 제2 타이밍 요건으로 제어하는 것을 특징으로 메모리 시스템
  7. 제6항에 있어서,
    상기 메모리 장치들 각각은 온도를 검출하는 온도 센서를 포함하고, 검출된 온도를 상기 온도 정보로 출력하고,
    상기 메모리 콘트롤러는 상기 메모리 장치들의 상기 온도 정보들을 수신하여 가장 낮은 온도 정보를 선택하고, 선택된 온도 정보가 상기 기준 온도보다 높은지 또는 낮은지 여부를 판단하는 것을 특징으로 하는 메모리 시스템.
  8. 제6항에 있어서,
    상기 메모리 모듈은 상기 메모리 모듈에 관한 타이밍 파라미터들을 포함하는 SPD (Serial Presence Detect) 정보를 저장하는 SPD 칩을 더 구비하고,
    상기 SPD 칩은 온도를 검출하는 온도 센서를 포함하고, 검출된 온도를 상기 온도 정보로 출력하는 것을 특징으로 하는 메모리 시스템.
  9. 제6항에 있어서,
    상기 메모리 모듈은 상기 메모리 모듈 내 신호 배선들의 신호 전송 신뢰성을 보장하는 버퍼 칩을 더 구비하고,
    상기 버퍼 칩은 온도를 검출하는 온도 센서를 포함하고, 검출된 온도를 상기 온도 정보로 출력하는 것을 특징으로 하는 메모리 시스템.
  10. 제6항에 있어서,
    상기 메모리 콘트롤러는 CPU와 상기 메모리 장치들 사이의 연결되고, 상기 CPU의 요청들을 상기 메모리 장치들로 전송 제어하는 스케쥴링 작업을 수행하는 중재부를 구비하고,
    상기 중재부는 상기 메모리 모듈로부터 상기 온도 정보를 수신하는 것을 특징으로 하는 메모리 시스템.
KR1020130063696A 2013-06-03 2013-06-03 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러 KR102098248B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130063696A KR102098248B1 (ko) 2013-06-03 2013-06-03 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러
US14/290,997 US9465757B2 (en) 2013-06-03 2014-05-30 Memory device with relaxed timing parameter according to temperature, operating method thereof, and memory controller and memory system using the memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130063696A KR102098248B1 (ko) 2013-06-03 2013-06-03 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러

Publications (2)

Publication Number Publication Date
KR20140142091A true KR20140142091A (ko) 2014-12-11
KR102098248B1 KR102098248B1 (ko) 2020-04-07

Family

ID=51986515

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130063696A KR102098248B1 (ko) 2013-06-03 2013-06-03 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러

Country Status (2)

Country Link
US (1) US9465757B2 (ko)
KR (1) KR102098248B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180005391A (ko) * 2016-07-06 2018-01-16 삼성전자주식회사 메모리 장치와 이를 포함하는 메모리 시스템

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9257167B2 (en) * 2014-03-13 2016-02-09 Katsuyuki Fujita Resistance change memory
US9390785B2 (en) * 2014-03-27 2016-07-12 Intel Corporation Method, apparatus and system for determining a write recovery time of a memory based on temperature
US11257527B2 (en) * 2015-05-06 2022-02-22 SK Hynix Inc. Memory module with battery and electronic system having the memory module
US10452596B2 (en) * 2015-10-29 2019-10-22 Micron Technology, Inc. Memory cells configured in multiple configuration modes
KR102621467B1 (ko) * 2016-09-05 2024-01-05 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 온도 조절 방법
KR20180043924A (ko) * 2016-10-21 2018-05-02 에스케이하이닉스 주식회사 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템
KR102669687B1 (ko) * 2016-12-05 2024-05-28 삼성전자주식회사 메모리의 온도에 따라 상이하게 동작하는 스토리지 장치
EP3495839B1 (en) * 2017-12-07 2023-10-18 Marelli Automotive Lighting Italy S.p.A. Transmission system of an electrical signal
CN109460316B (zh) * 2018-09-17 2020-12-11 至誉科技（武汉）有限公司 基于温差均衡的数据恢复方法以及系统、存储介质
JP2020077443A (ja) * 2018-11-05 2020-05-21 キオクシア株式会社 メモリシステム
US11755475B2 (en) * 2020-01-31 2023-09-12 Dell Products L.P. System and method for utilizing enhanced thermal telemetry for differential storage of data on a memory module
KR20210106778A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
JP2023517553A (ja) 2020-07-17 2023-04-26 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体装置
EP3968324B1 (en) 2020-07-17 2023-07-05 Changxin Memory Technologies, Inc. Semiconductor device
EP3965105B1 (en) * 2020-07-17 2024-02-07 Changxin Memory Technologies, Inc. Calibration of temperature detection module in semiconductor memory comprising a plurality of memory chips
KR20220023609A (ko) * 2020-08-21 2022-03-02 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN114141287B (zh) * 2020-09-04 2024-03-26 长鑫存储技术有限公司 存储装置的读写方法及存储装置
EP4024396B1 (en) * 2020-09-04 2023-12-20 Changxin Memory Technologies, Inc. Read/write method for storage device, and storage device
US12050780B2 (en) * 2022-09-06 2024-07-30 Micron Technology, Inc. Adaptive temperature protection for a memory controller

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020126565A1 (en) * 2001-01-23 2002-09-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device with internal clock generating circuit
US20050018507A1 (en) * 2003-07-17 2005-01-27 Stephan Schroder Circuit and method for controlling an access to an integrated memory
KR20060068946A (ko) * 2004-12-17 2006-06-21 삼성전자주식회사 동적 온도 모니터링이 가능한 메모리 모듈 및 메모리모듈의 동작 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
KR19990079983A (ko) 1998-04-10 1999-11-05 김영환 메모리 제어기의 큐잉 장치
US6295586B1 (en) 1998-12-04 2001-09-25 Advanced Micro Devices, Inc. Queue based memory controller
KR20020089428A (ko) 2000-04-03 2002-11-29 어드밴스드 마이크로 디바이시즈, 인코포레이티드 개선된 메모리 요청 중재 메커니즘을 갖는 메모리컨트롤러를 포함하는 버스 브릿지
KR100413761B1 (ko) 2001-05-31 2003-12-31 삼성전자주식회사 온도와 공정에 따라 리프레시 사이클이 조절되는 반도체메모리 장치 및 방법
US6438057B1 (en) * 2001-07-06 2002-08-20 Infineon Technologies Ag DRAM refresh timing adjustment device, system and method
JP4021643B2 (ja) * 2001-10-29 2007-12-12 富士通株式会社 温度検出機能を備えた半導体装置
KR100532448B1 (ko) 2003-07-12 2005-11-30 삼성전자주식회사 메모리의 리프레시 주기를 제어하는 메모리 컨트롤러 및리프레시 주기 제어 방법
KR100524807B1 (ko) 2003-10-07 2005-11-01 주식회사 하이닉스반도체 온도 센서 리미터를 갖는 온도 보상된 셀프 리프레시 회로
KR100611775B1 (ko) 2003-12-29 2006-08-10 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치
KR20050072840A (ko) 2004-01-06 2005-07-12 주식회사 하이닉스반도체 온도센싱 제한 기능을 갖는 온도보상 셀프 리프레쉬 회로
KR100666928B1 (ko) 2004-02-19 2007-01-10 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치
KR100610024B1 (ko) 2005-01-27 2006-08-08 삼성전자주식회사 셀프 리프레쉬 모드를 가지는 반도체 메모리 장치 및 그의동작 방법
JP4838518B2 (ja) * 2005-02-22 2011-12-14 富士通セミコンダクター株式会社 半導体記憶装置
JP4667092B2 (ja) 2005-03-17 2011-04-06 富士通株式会社 情報処理装置、情報処理装置におけるデータ制御方法
KR100641913B1 (ko) 2005-03-18 2006-11-06 주식회사 하이닉스반도체 모바일 메모리 장치의 리프레쉬 제어회로
JP2006268734A (ja) 2005-03-25 2006-10-05 Kyocera Mita Corp メモリアクセス制御装置
JP4850578B2 (ja) * 2006-05-19 2012-01-11 富士通セミコンダクター株式会社 半導体記憶装置及びリフレッシュ周期制御方法
JP2008015699A (ja) 2006-07-04 2008-01-24 Canon Inc メモリコントローラ
US7644248B2 (en) 2006-09-27 2010-01-05 Intel Corporation Mechanism to generate logically dedicated read and write channels in a memory controller
JP2009259114A (ja) 2008-04-18 2009-11-05 Toshiba Corp システム半導体装置
JP2010003067A (ja) 2008-06-19 2010-01-07 Sony Corp メモリシステムおよびそのアクセス制御方法、並びにプログラム
JP5414209B2 (ja) 2008-06-30 2014-02-12 キヤノン株式会社 メモリコントローラおよびその制御方法
JP5428687B2 (ja) 2009-09-14 2014-02-26 株式会社リコー メモリ制御装置
US20130166931A1 (en) * 2011-12-23 2013-06-27 Lsi Corporation Reducing power consumption of memory
US9390785B2 (en) * 2014-03-27 2016-07-12 Intel Corporation Method, apparatus and system for determining a write recovery time of a memory based on temperature
US9939330B2 (en) * 2014-03-28 2018-04-10 Darryl G. Walker Semiconductor device having subthreshold operating circuits including a back body bias potential based on temperature range

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020126565A1 (en) * 2001-01-23 2002-09-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device with internal clock generating circuit
US20050018507A1 (en) * 2003-07-17 2005-01-27 Stephan Schroder Circuit and method for controlling an access to an integrated memory
KR20060068946A (ko) * 2004-12-17 2006-06-21 삼성전자주식회사 동적 온도 모니터링이 가능한 메모리 모듈 및 메모리모듈의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180005391A (ko) * 2016-07-06 2018-01-16 삼성전자주식회사 메모리 장치와 이를 포함하는 메모리 시스템

Also Published As

Publication number Publication date
US20140359242A1 (en) 2014-12-04
US9465757B2 (en) 2016-10-11
KR102098248B1 (ko) 2020-04-07

Similar Documents

Publication Publication Date Title
KR102098248B1 (ko) 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러
US8225031B2 (en) Memory module including environmental optimization
JP5490361B2 (ja) 揮発性メモリのレジスタの読み出し
US8386722B1 (en) Stacked DIMM memory interface
US9471517B1 (en) Memory system, memory module and method to backup and restore system using command address latency
US9455047B2 (en) Memory device to correct defect cell generated after packaging
KR100667144B1 (ko) 메모리 모듈 상의 개별 메모리 장치에 어드레싱하는 방법
JP5303985B2 (ja) 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム
KR20170060739A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US9390785B2 (en) Method, apparatus and system for determining a write recovery time of a memory based on temperature
US6714460B2 (en) System and method for multiplexing data and data masking information on a data bus of a memory device
US11048651B2 (en) Method of memory time division control and related device
WO2014185441A1 (ja) 半導体装置
US9672891B2 (en) Memory device, memory module including the memory device, method of fabricating the memory module, and method of repairing the memory module
KR20080069298A (ko) 반도체 메모리 장치 및 그의 동작 제어방법
US20200005842A1 (en) Memory device, operating method thereof, and operating method of memory system including the same
US9384092B2 (en) Semiconductor memory device with multiple sub-memory cell arrays and memory system including same
CN115374030A (zh) 具有存储器发起的命令插入的存储器以及相关联系统、装置和方法
US9384796B2 (en) Semiconductor memory device and memory system including the same
JP2015207333A (ja) 半導体装置及びこれを備える情報処理システム
JP2017157258A (ja) セルフリフレッシュ制御装置及び揮発性半導体記憶装置
JP5752862B1 (ja) 半導体回路装置及び半導体メモリシステム
US20180189200A1 (en) Memory system and operation method of the same
CN1921008B (zh) 存储器控制系统和存储器控制电路
JP2014075168A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant