JP4838518B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4838518B2 JP4838518B2 JP2005044895A JP2005044895A JP4838518B2 JP 4838518 B2 JP4838518 B2 JP 4838518B2 JP 2005044895 A JP2005044895 A JP 2005044895A JP 2005044895 A JP2005044895 A JP 2005044895A JP 4838518 B2 JP4838518 B2 JP 4838518B2
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- detection
- signal
- circuit
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40626—Temperature related aspects of refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Description
図1は、半導体記憶装置のリフレッシュ周期制御の概要を示した図である。図に示すように半導体記憶装置は、温度検出部1、基準温度信号出力部2、温度比較部3、選択信号出力部4、およびリフレッシュ周期制御部5を有している。
図2は、半導体記憶装置のリフレッシュ周期制御のシステム構成例を示す図である。図2では、各回路で入出力される信号の種類等について簡単に説明する。図に示すように半導体記憶装置は、リファレンスレベル回路10、温度検出回路20、検出温度ラッチ回路30、検出温度セレクタ40、分周数セレクタ50、および分周器制御回路60を有している。これらの回路は、DRAMセルと同じ半導体チップに形成され、DRAMセルのリフレッシュ周期を、温度に応じて制御している。
図4は、図2の半導体記憶装置のリフレッシュ周期制御の詳細なブロックを示した図である。図には、リファレンスレベル回路10、温度検出回路20、m個の検出温度ラッチ回路30−1〜30−m、およびm個の検出温度セレクタ40−1〜40−mが示してある。なお、図では、図2の分周数セレクタ50および分周器制御回路60は省略してある。
図5は、リファレンスレベル回路の詳細な回路図である。図に示すようにリファレンスレベル回路10は、m+1個の抵抗R1〜Rm+1、m個のNMOSのトランジスタMz1〜Mzm、m個のPMOSのトランジスタMx1〜Mxm、およびNMOSのトランジスタM11を有している。
図6は、温度検出回路の詳細な回路図である。図に示すように温度検出回路20は、インバータ回路21〜23、NAND回路24〜27、PMOSのトランジスタM21〜M25、NMOSのトランジスタM26〜M28、抵抗R21、およびダイオードD1を有している。
図7は、検出温度ラッチ回路の詳細な回路図である。検出温度ラッチ回路30−1〜30−mは同様の回路構成を有しており、以下では、検出温度ラッチ回路30−1についてのみ説明する。
図8は、検出温度セレクタの詳細な回路図である。図には、m個あるうちのn個目である検出温度セレクタ40nの回路図が示してある。図に示すように検出温度セレクタ40nは、インバータ回路41〜43,45、NAND回路44,46〜49、PMOSのトランジスタM31,M33、およびNMOSのトランジスタM32,M34を有している。
図9は、温度検出信号、検出温度ラッチ信号、およびノードN1の信号状態の関係を示した図である。図に示すように、温度検出信号detzが0の場合、検出温度ラッチ信号latzn−1,latzn,latzn+1が0(L状態),0,1(H状態)であれば、ノードN1は0となり、検出温度選択信号selzn,selxnは1,0となる。その他の検出温度ラッチ信号latzn−1,latzn,latzn+1の組み合わせでは、ノードN1は1となり、検出温度選択信号selzn,selxnは0,1となる。つまり、0の温度検出信号detzが出力された場合、0,0,1の検出温度ラッチ信号latzn−1,latzn,latzn+1が入力される検出温度セレクタ40nが、対応する検出温度を選択するよう活性化されることになる(1,0の検出温度選択信号selzn,selxnを出力する)。
図10は、制御信号生成回路の回路図である。図に示すように制御信号生成回路は、NOR回路51,52、インバータ回路53〜56、および遅延回路57,58を有している。
図11は、図4のタイミングチャートである。なお、以下では、検出温度選択信号selz3により選択される検出温度を60度、検出温度選択信号selz4により選択される検出温度を70度、検出温度選択信号selz5により選択される検出温度を80度とする。また、チップの温度を65度とする。
2 基準温度信号出力部
3 温度比較部
4 選択信号出力部
5 リフレッシュ周期制御部
Claims (6)
- データ保持のためにリフレッシュを行う半導体記憶装置において、
温度を検出し、温度信号を出力する温度検出部と、
前記温度と比較される複数の異なる基準温度に対応した基準温度信号を、選択信号に応じて出力する基準温度信号出力部と、
前記温度信号と前記基準温度信号とによって、前記温度と前記基準温度とを比較する温度比較部と、
前記温度比較部の比較結果に応じて、前記選択信号を出力する選択信号出力部と、
前記比較結果に応じて、前記リフレッシュの周期を変更するリフレッシュ周期制御部と、を備え、
前記選択信号出力部は、
前記基準温度に対応して設けられ、前記選択信号によって選択されて前記温度比較部が比較した前記温度と前記基準温度との前記比較結果をラッチするラッチ部と、
前記基準温度に対応して設けられ、前記ラッチ部によりラッチされている前記温度比較部の前記温度と前記基準温度との前記比較結果と前記温度比較部が比較した前記温度と前記基準温度との前記比較結果とに応じて、前記選択信号を出力する基準温度選択部と、を備え、
前記基準温度選択部は、同じ前記基準温度に対応している前記ラッチ部によりラッチされている前記温度比較部の前記温度と前記基準温度との前記比較結果と、1段階温度の低い前記基準温度に対応している前記ラッチ部によりラッチされている前記温度比較部の前記温度と前記基準温度との前記比較結果と、1段階温度の高い前記基準温度に対応している前記ラッチ部によりラッチされている前記温度比較部の前記温度と前記基準温度との前記比較結果とが入力されることを特徴とする半導体記憶装置。 - 前記リフレッシュ周期制御部は、前記ラッチ部によりラッチされている前記温度比較部の前記温度と前記基準温度との前記比較結果に応じて、前記リフレッシュの周期を変更することを特徴とする請求項1記載の半導体記憶装置。
- 前記選択信号出力部は、前記温度が前記基準温度より小さい場合、1段階低い温度の前記基準温度に対応した前記基準温度信号を選択するよう前記選択信号を出力し、前記温度が前記基準温度より大きい場合、1段階高い温度の前記基準温度に対応した前記基準温度信号を選択するよう前記選択信号を出力することを特徴とする請求項1記載の半導体記憶装置。
- 前記リフレッシュ周期制御部は、現在比較されている前記基準温度が小さいほど、前記リフレッシュの周期を長くし、前記基準温度が大きいほど、前記リフレッシュの周期が短くすることを特徴とする請求項1記載の半導体記憶装置。
- 前記温度検出部は、温度依存性を有したダイオードのしきい値電圧によって、前記温度信号を出力することを特徴とする請求項1記載の半導体記憶装置。
- 前記基準温度信号出力部は、一定電圧を分圧して前記基準温度信号を出力することを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005044895A JP4838518B2 (ja) | 2005-02-22 | 2005-02-22 | 半導体記憶装置 |
US11/172,894 US7184349B2 (en) | 2005-02-22 | 2005-07-05 | Semiconductor memory device |
US11/704,951 US7443754B2 (en) | 2005-02-22 | 2007-02-12 | Semiconductor memory device |
US12/212,066 US7813205B2 (en) | 2005-02-22 | 2008-09-17 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005044895A JP4838518B2 (ja) | 2005-02-22 | 2005-02-22 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006236398A JP2006236398A (ja) | 2006-09-07 |
JP4838518B2 true JP4838518B2 (ja) | 2011-12-14 |
Family
ID=36912514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005044895A Expired - Fee Related JP4838518B2 (ja) | 2005-02-22 | 2005-02-22 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (3) | US7184349B2 (ja) |
JP (1) | JP4838518B2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100532448B1 (ko) * | 2003-07-12 | 2005-11-30 | 삼성전자주식회사 | 메모리의 리프레시 주기를 제어하는 메모리 컨트롤러 및리프레시 주기 제어 방법 |
US7512029B2 (en) * | 2006-06-09 | 2009-03-31 | Micron Technology, Inc. | Method and apparatus for managing behavior of memory devices |
WO2009008081A1 (ja) * | 2007-07-12 | 2009-01-15 | Fujitsu Microelectronics Limited | 半導体装置 |
CN101373893B (zh) * | 2007-08-24 | 2012-09-05 | 鹏智科技(深圳)有限公司 | 电池过温保护电路 |
KR100904739B1 (ko) * | 2007-12-28 | 2009-06-26 | 주식회사 하이닉스반도체 | 온도코드 전송회로 및 이를 이용한 반도체 메모리 장치 |
JP2010176783A (ja) * | 2009-02-02 | 2010-08-12 | Elpida Memory Inc | 半導体装置とその制御方法と半導体装置とそれを制御するコントローラとを含む半導体システム |
KR101097468B1 (ko) * | 2009-12-24 | 2011-12-23 | 주식회사 하이닉스반도체 | 반도체 집적회로의 파워업 신호 발생회로 |
JP2011170943A (ja) * | 2010-02-22 | 2011-09-01 | Sony Corp | 記憶制御装置、記憶装置、記憶装置システム |
US9245604B2 (en) | 2013-05-08 | 2016-01-26 | International Business Machines Corporation | Prioritizing refreshes in a memory device |
US9224450B2 (en) | 2013-05-08 | 2015-12-29 | International Business Machines Corporation | Reference voltage modification in a memory device |
KR102098248B1 (ko) * | 2013-06-03 | 2020-04-07 | 삼성전자 주식회사 | 온도에 따라 완화된 타이밍 요건으로 사용되는 메모리 장치 및 이를 이용하는 메모리 콘트롤러 |
KR102076824B1 (ko) * | 2013-06-28 | 2020-02-13 | 삼성디스플레이 주식회사 | 보호 회로, 이를 이용한 회로 보호 방법 및 표시장치 |
US9165668B1 (en) * | 2013-07-29 | 2015-10-20 | Western Digital Technologies, Inc. | Data retention monitoring using temperature history in solid state drives |
KR102170333B1 (ko) * | 2013-10-14 | 2020-10-28 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR20150051471A (ko) * | 2013-11-04 | 2015-05-13 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 구동방법 |
US9568537B1 (en) * | 2015-07-30 | 2017-02-14 | Texas Instruments Incorporated | Apparatus and method for measuring and controlling the internal temperature of a semiconductor device |
KR20170040838A (ko) * | 2015-10-05 | 2017-04-14 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10497423B1 (en) * | 2018-05-14 | 2019-12-03 | Nanya Technology Corporation | Frequency-adjusting circuit, electronic memory, and method for determining a refresh frequency for a plurality of dram chips |
US10928870B2 (en) * | 2018-05-29 | 2021-02-23 | Marvell Asia Pte, Ltd. | Apparatus and methods for temperature-based memory management |
US11798613B2 (en) | 2018-12-10 | 2023-10-24 | Etron Technology, Inc. | Dynamic memory with long retention time |
KR20210106778A (ko) * | 2020-02-21 | 2021-08-31 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
CN113870917B (zh) * | 2020-06-30 | 2023-09-12 | 长鑫存储技术有限公司 | 半导体装置 |
EP4080511A3 (en) * | 2021-02-04 | 2022-12-28 | Etron Technology, Inc. | Dynamic memory with long retention time |
US11721381B2 (en) * | 2021-08-03 | 2023-08-08 | Micron Technology, Inc. | Performing refresh operations of a memory device according to a dynamic refresh frequency |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49120552A (ja) * | 1973-03-16 | 1974-11-18 | ||
JPH03207084A (ja) * | 1990-01-08 | 1991-09-10 | Nec Corp | ダイナミック型半導体メモリ |
US5278796A (en) * | 1991-04-12 | 1994-01-11 | Micron Technology, Inc. | Temperature-dependent DRAM refresh circuit |
US5375093A (en) * | 1992-01-21 | 1994-12-20 | Matsushita Electric Industrial Co., Ltd. | Temperature detecting circuit and dynamic random access memory device |
JPH07141865A (ja) * | 1993-06-28 | 1995-06-02 | Mitsubishi Electric Corp | 発振回路および半導体記憶装置 |
KR0129197B1 (ko) * | 1994-04-21 | 1998-10-01 | 문정환 | 메모리셀어레이의 리플레쉬 제어회로 |
US5875142A (en) * | 1997-06-17 | 1999-02-23 | Micron Technology, Inc. | Integrated circuit with temperature detector |
US6281760B1 (en) * | 1998-07-23 | 2001-08-28 | Texas Instruments Incorporated | On-chip temperature sensor and oscillator for reduced self-refresh current for dynamic random access memory |
JP3712537B2 (ja) * | 1998-08-06 | 2005-11-02 | 富士通株式会社 | 温度検出回路、温度検出回路の校正方法、及び、半導体記憶装置 |
US6531911B1 (en) * | 2000-07-07 | 2003-03-11 | Ibm Corporation | Low-power band-gap reference and temperature sensor circuit |
JP4021643B2 (ja) * | 2001-10-29 | 2007-12-12 | 富士通株式会社 | 温度検出機能を備えた半導体装置 |
KR100475736B1 (ko) * | 2002-08-09 | 2005-03-10 | 삼성전자주식회사 | 고속 테스트에 적합한 편이온도 검출회로를 갖는온도감지기 및 편이온도 검출방법 |
KR100532448B1 (ko) * | 2003-07-12 | 2005-11-30 | 삼성전자주식회사 | 메모리의 리프레시 주기를 제어하는 메모리 컨트롤러 및리프레시 주기 제어 방법 |
US7027343B2 (en) * | 2003-09-22 | 2006-04-11 | Micron Technology | Method and apparatus for controlling refresh operations in a dynamic memory device |
US6934645B2 (en) * | 2003-09-25 | 2005-08-23 | Infineon Technologies Ag | Temperature sensor scheme |
JP4477429B2 (ja) * | 2003-11-05 | 2010-06-09 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
KR100611775B1 (ko) * | 2003-12-29 | 2006-08-10 | 주식회사 하이닉스반도체 | 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치 |
US7158422B2 (en) * | 2004-02-27 | 2007-01-02 | Micron Technology, Inc. | System and method for communicating information to a memory device using a reconfigured device pin |
US7171327B2 (en) * | 2004-03-24 | 2007-01-30 | Infineon Technologies Ag | Temperature sensor scheme |
KR100610455B1 (ko) * | 2004-06-28 | 2006-08-08 | 주식회사 하이닉스반도체 | 셀프 리프레쉬를 위한 펄스 발생 회로 |
KR100610011B1 (ko) * | 2004-07-29 | 2006-08-09 | 삼성전자주식회사 | 셀프 리프레쉬 주기 제어회로 |
US7035157B2 (en) * | 2004-08-27 | 2006-04-25 | Elite Semiconductor Memory Technology, Inc. | Temperature-dependent DRAM self-refresh circuit |
KR100673102B1 (ko) * | 2004-09-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 온도 보상 셀프 리프레쉬 회로 |
US7305518B2 (en) * | 2004-10-20 | 2007-12-04 | Hewlett-Packard Development Company, L.P. | Method and system for dynamically adjusting DRAM refresh rate |
KR100618876B1 (ko) * | 2004-11-10 | 2006-09-04 | 삼성전자주식회사 | 히스테리시스 특성을 갖는 시퀀셜 트랙킹 온도 센서 및 그온도 센싱 방법 |
US7441949B2 (en) * | 2005-12-16 | 2008-10-28 | Micron Technology, Inc. | System and method for providing temperature data from a memory device having a temperature sensor |
JP4850578B2 (ja) * | 2006-05-19 | 2012-01-11 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びリフレッシュ周期制御方法 |
-
2005
- 2005-02-22 JP JP2005044895A patent/JP4838518B2/ja not_active Expired - Fee Related
- 2005-07-05 US US11/172,894 patent/US7184349B2/en active Active
-
2007
- 2007-02-12 US US11/704,951 patent/US7443754B2/en active Active
-
2008
- 2008-09-17 US US12/212,066 patent/US7813205B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2006236398A (ja) | 2006-09-07 |
US20090022002A1 (en) | 2009-01-22 |
US7443754B2 (en) | 2008-10-28 |
US20070140031A1 (en) | 2007-06-21 |
US7184349B2 (en) | 2007-02-27 |
US7813205B2 (en) | 2010-10-12 |
US20060187731A1 (en) | 2006-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4838518B2 (ja) | 半導体記憶装置 | |
US10482952B2 (en) | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage | |
US7215588B2 (en) | Apparatus for controlling self-refresh period in memory device | |
EP1684299B1 (en) | Semiconductor memory device and method for applying a cell power voltage in a semiconductor memory device | |
US8116161B2 (en) | System and method for refreshing a DRAM device | |
WO2002099812A1 (fr) | Dispositif de stockage à semi-conducteur | |
US8102728B2 (en) | Cache optimizations using multiple threshold voltage transistors | |
US20110279168A1 (en) | Temperature sensor | |
US20100110818A1 (en) | Semiconductor device | |
US8488401B2 (en) | Semiconductor storage device | |
US8645095B2 (en) | Synchronous multi-temperature sensor for semiconductor integrated circuits | |
JP5195915B2 (ja) | 半導体集積回路装置及び電子機器 | |
JP2012059330A (ja) | 半導体装置 | |
US8547770B2 (en) | Semiconductor apparatus and its control method | |
JP2010103362A (ja) | 半導体装置 | |
US11811404B2 (en) | Latch circuit, memory device and method | |
US6404688B2 (en) | Semiconductor memory device having a self-refresh operation | |
KR20060074704A (ko) | 메모리 장치의 내부전압 제어 방법 | |
JP2014164777A (ja) | Sram | |
JPH09180436A (ja) | 低消費電力のdramビット線選択回路 | |
JP5263015B2 (ja) | 半導体メモリ | |
JP2004295946A (ja) | 温度検出回路および記憶装置 | |
JP2009145756A (ja) | 半導体集積回路 | |
KR20060069150A (ko) | 반도체메모리소자 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071211 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101004 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101130 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110127 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110927 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110930 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141007 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4838518 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
LAPS | Cancellation because of no payment of annual fees |