JP5263015B2 - 半導体メモリ - Google Patents

Description

本願は、トランジスタを有する半導体メモリに関する。

半導体メモリには、Static Random Access Memory（以下、ＳＲＡＭと表記する。）、Dynamic Random Access Memory（以下、ＤＲＡＭと表記する。）等がある。ＳＲＡＭは、高速動作に優れ、ＤＲＡＭで必須となる煩雑なリフレッシュ動作が不要である等の利点を有する。

ＳＲＡＭは、一般に、ＭＯＳトランジスタを６個組み合わせた６トランジスタメモリセルを有する。図１４に６トランジスタメモリセルの構成を示す。６トランジスタメモリセルは、負荷トランジスタとしてｐチャネルＭＯＳトランジスタＬＯ１、ＬＯ２を、ドライバトランジスタとしてｎチャネルＭＯＳトランジスタＤＲ１、ＤＲ２を、アクセストランジスタとしてｎチャネルＭＯＳトランジスタＴＲ１、ＴＲ２を、備える。ｐチャネルＭＯＳトランジスタＬＯ１とｎチャネルＭＯＳトランジスタＤＲ１、ｐチャネルＭＯＳトランジスタＬＯ２とｎチャネルＭＯＳトランジスタＤＲ２、はそれぞれ直列接続されて、ＣＭＯＳ型インバータを構成する。各インバータの入力と出力とは交差接続されてフリップフロップを構成し、各交差接続点は記憶ノードＭＣＺ、ＭＣＸとなる。また、ｎチャネルＭＯＳトランジスタＴＲ１、ＴＲ２のゲートはともにワード線ＷＬに接続され、各トランジスタのソースはそれぞれビット線ＢＬ、反転ビット線ＢＬＸに接続され、各トランジスタのドレインはそれぞれ記憶ノードＭＣＺ、ＭＣＸに接続される。ＳＲＡＭでは、このようなメモリセルが複数マトリクス状に配置される。

ところで、ＳＲＡＭにおけるデータ保持、データ書込みは、トランジスタ特性、温度に依存する。データ保持に関して、メモリセルの動作温度を検出し、検出結果に応じてワード線ＷＬの電圧レベルを調整することでデータ保持不良を回避する技術が知られている。

特開２００５−１０８３０７

一方、データ書込みに関して、図１５は、データライト時のメモリセル内部の信号波形を示す。図１４の６トランジスタメモリセルにおいて、記憶ノードＭＣＺがＨレベル、記憶ノードＭＣＸがＬレベルであるとする。このとき、ビット線ＢＬがＬレベル、反転ビット線ＢＬＸがＨレベルの状態で、図１５（Ａ）に示されるようにワード線ＷＬがＬレベルからＨレベルになると、記憶ノードＭＣＺがＨレベルからＬレベルに、記憶ノードＭＣＸがＬレベルからＨレベルになり、データが書き換わる。トランジスタＬＯ１、ＬＯ２、ＤＲ１、ＤＲ２、ＴＲ１、ＴＲ２の特性、温度によって、データ反転に要する時間は、図１５（Ｂ）、（Ｃ）に示されるように変動する。

図１６に示されるように、メモリセルのデータが反転する前にワード線ＷＬを閉じる（ＨレベルからＬレベルに戻す）と、データが書き換わらず、ライト不良が発生する。上記の特許文献１では、この問題について触れられていない。

本発明は、上記の課題に鑑み提案されたものであって、メモリセルのデータ保持とデータ書込みとを両立させることが可能な半導体メモリを提供することを目的とする。

本願に開示されている半導体メモリは、複数のトランジスタを含み、ワード線と一対のビット線とによって制御されるメモリセルと、前記メモリセルのトランジスタ特性を記憶するトランジスタ特性記憶部と、前記メモリセルの動作温度を判定する温度判定部と、前記トランジスタ特性記憶部に記憶されたトランジスタ特性と前記温度判定部の温度判定結果とに基づいて、前記ワード線の電圧レベル、前記ワード線の制御信号のパルス幅、前記一対のビット線を制御するライト信号のパルス幅、を制御する制御部と、を備える。

開示の半導体メモリによれば、トランジスタ特性と動作温度とに基づいて、ワード線の電圧レベル、ワード線の制御信号のパルス幅、一対のビット線を制御するライト信号のパルス幅、をそれぞれ制御する。データ保持、データ書込みに影響を与えるトランジスタ特性、動作温度を、ワード線、ビット線の制御にフィードバックすることで、メモリセルのデータ保持とデータ書込みとを両立させることができる。

第１実施形態の回路ブロック図である。 トランジスタ特性と温度との影響で生じる現象と、それに対する調整方法の一例を示す図である。 パルス幅調整後の信号波形を示す図である。 温度判定部の具体例を示す図である。 温度判定部の出力例を示す図である。 デコーダの具体例を示す図である。 デコーダの入力と出力との対応の一例を示す図である。 パルス幅調整回路の具体例（ワード線パルス伸長部）を示す図である。 パルス幅調整回路の具体例（ライトパルス伸長部）を示す図である。 ワード線レベル調整回路の具体例を示す図である。 第２実施形態の回路ブロック図である。 デコーダの変形例１を示す図である。 デコーダの変形例２を示す図である。 ６トランジスタメモリセルの構成を示す図である。 データライト時のメモリセル内部の信号波形を示す図である。 ライト不良発生時の信号波形を示す図である。

図１は、第１実施形態の回路ブロック図を示す。半導体メモリ３０は、トランジスタ特性記憶部１、温度判定部２、ＳＲＡＭ２０、スキャンFlip-Flop（以下、スキャンＦＦと表記する。）１２、を備える。トランジスタ特性記憶部１の出力Ｐ［ｉ：０］は、ＳＲＡＭ２０に内蔵された内蔵デコーダ４に入力される。温度判定部２の出力Ｔ［ｊ：０］は、ＳＲＡＭ２０の内部でラッチ３に取り込まれ、ラッチ３の出力ＴＬ［ｊ：０］は、内蔵デコーダ４に入力される。内蔵デコーダ４の出力ＰＴＺ［ｍ：０］は、パルス幅調整回路６、ワード線レベル制御回路７１、スキャンＦＦ１２、に入力される。

内部パルス生成回路５は、ＳＲＡＭ２０の外部からクロック信号ＣＬＯＣＫを与えられ、ＳＲＡＭ内部クロックをラッチ３に、制御パルスをパルス幅調整回路６に、それぞれ出力する。パルス幅調整回路６は、内部パルス生成回路５からの制御パルスのパルス幅を、内蔵デコーダ４の出力ＰＴＺ［ｍ：０］に従って調整し、ワード線ＷＬ１、ＷＬ２の制御信号としてプリデコーダ８に、ライト信号としてライト回路１１に、それぞれ出力する。パルス幅調整回路６からプリデコーダ８へ出力されたワード線ＷＬ１、ＷＬ２の制御信号は、ＳＲＡＭ２０の外部から与えられるアドレスに従ってプリデコーダ８からプリデコード線に流れ、プリデコード線に接続された行デコーダ９Ａ、９Ｂに入力される。行デコーダ９Ａ、９Ｂに入力されたワード線ＷＬ１、ＷＬ２の制御信号は、メモリセル１０Ａ、１０Ｂが接続されたワード線ＷＬ１、ＷＬ２を制御する。

メモリセル１０Ａ、１０Ｂは、それぞれ図１４で説明した６トランジスタメモリセルである。各メモリセルのワード線ＷＬ１、ＷＬ２は、上記の制御信号によってパルス制御される。また、各メモリセルのワード線ＷＬ１、ＷＬ２の電圧レベルは、ワード線レベル調整回路７において、内蔵デコーダ４の出力ＰＴＺ［ｍ：０］に従ってワード線レベル制御回路７１により調整される。各メモリセルのビット線ＢＬ、反転ビット線ＢＬＸは、ライト信号に従ってライト回路１１によりパルス制御される。

また、スキャンＦＦ１２は、内蔵デコーダ４の出力ＰＴＺ［ｍ：０］が入力されて、不良解析に利用される。ここで、内蔵デコーダ４の出力ＰＴＺ［ｍ：０］をスキャンＦＦ１２に取り込むクロック信号ＣＬＯＣＫのタイミングは任意である。例えば、図１のように、ＳＲＡＭ２０と同じクロック信号ＣＬＯＣＫで制御した場合は、ＳＲＡＭ２０が最後に動作したサイクルの出力ＰＴＺ［ｍ：０］が取り込まれる。

上記のＳＲＡＭ２０において、データ保持、データ書込みは、トランジスタ特性、温度に依存する。また、ＳＲＡＭ２０内の内部パルス生成回路５で生成している、ワード線ＷＬ１、ＷＬ２の制御信号、ライト信号の制御パルスも、トランジスタ特性、温度に依存して変動する。以下では、一例を挙げて、第１実施形態の動作及びその効果について説明する。

図２は、トランジスタ特性と温度との影響で生じる現象と、それに対する調整方法の一例を示す。本実施例において、トランジスタ特性は、メモリセルのトランスファの特性を基に判定されるｓｌｏｗ、ｆａｓｔの２値である。ｓｌｏｗ、ｆａｓｔの判定方法として具体的には、ウェハアウト後の試験時に、チップに埋め込まれたモニタートランジスタのドレイン−ソース間電流を測定して、測定値が所定の設定値より少ない場合はｓｌｏｗ、多い場合はｆａｓｔと判定することができる。ｓｌｏｗ、ｆａｓｔの判定結果は、図１のトランジスタ特性記憶部１に記憶される。トランジスタ特性記憶部１は、例えば、ヒューズ等のＯＴＰ（One Time Programmable memory）である。また、本実施例において、温度は、図１の温度判定部２により判定される低、高の２値である。

トランジスタ特性と温度との影響で生じる現象は、回路方式等によって異なる。本実施例では、図２に示されるように、制御パルスは、トランジスタ特性がｓｌｏｗで温度が低の場合に最も長く、以下、トランジスタ特性がｓｌｏｗで温度が高の場合、トランジスタ特性がｆａｓｔで温度が高の場合、の順に短くなり、トランジスタ特性がｆａｓｔで温度が低の場合に最も短くなる、とする。データ保持については、トランジスタ特性がｓｌｏｗで温度が低の場合またはトランジスタ特性がｓｌｏｗで温度が高の場合に問題なく行われ（○）、トランジスタ特性がｆａｓｔで温度が低の場合、トランジスタ特性がｆａｓｔで温度が高の場合、の順にデータ保持不良が発生し易くなる（△、×）、とする。データ書込みについては、トランジスタ特性がｓｌｏｗで温度が低の場合またはトランジスタ特性がｓｌｏｗで温度が高の場合に最もライト不良が発生し易くなり（×）、次いでトランジスタ特性がｆａｓｔで温度が低の場合にライト不良が発生し易く（△）、トランジスタ特性がｆａｓｔで温度が高の場合にライト不良が発生しなくなる（○）、とする。

このように、トランジスタ特性と温度とに依存してデータ保持不良、ライト不良が発生する。これに対し、本実施例では、図２に示されるように、ワード線ＷＬ１、ＷＬ２の電圧レベル、ワード線ＷＬ１、ＷＬ２の制御信号のパルス幅、ライト信号のパルス幅、をそれぞれ調整する。ワード線ＷＬ１、ＷＬ２の電圧レベルについては、トランジスタ特性がｓｌｏｗの場合に電圧レベルを上げ、トランジスタ特性がｆａｓｔの場合に電圧レベルを下げる。図１４で説明したように、ワード線ＷＬ１、ＷＬ２は、メモリセル１０Ａ、１０Ｂ内でアクセストランジスタであるｎチャネルＭＯＳトランジスタＴＲ１、ＴＲ２のゲートに接続される。トランジスタ特性に応じてゲートの電圧を変えることで、トランジスタ特性による影響を補償することができる。

ワード線ＷＬ１、ＷＬ２の制御信号のパルス幅については、トランジスタ特性がｓｌｏｗで温度が高の場合にパルス幅を伸長し、トランジスタ特性がｆａｓｔで温度が高の場合にパルス幅を短縮する。また、ライト信号のパルス幅については、トランジスタ特性がｓｌｏｗで温度が高の場合にパルス幅を伸長する。これにより、例えばデータライト時には、図３に示されるように、メモリセル１０Ａ、１０Ｂのデータが反転した後でワード線ＷＬ１、ＷＬ２を閉じることができるため、正常にライトすることができる。トランジスタ特性と温度とに応じてワード線ＷＬ１、ＷＬ２の制御信号のパルス幅、ライト信号のパルス幅を変えることで、トランジスタ特性と温度とに依存してデータ保持不良、ライト不良が発生するのを回避することができる。

続いて、図２の調整を実現するための各部の具体例を説明する。図４は、温度判定部２の具体例を示す。ＲＦには、温度による変化が少ない小電圧が印加される。抵抗Ｒ１とベースが基準電位ＶＳＳに接続されたバイポーラトランジスタＢＰ１、可変抵抗ＲＶ１と可変抵抗ＲＶ２、はそれぞれ直列接続されて、ＲＦに印加された電圧を分圧する。抵抗Ｒ１とバイポーラトランジスタＢＰ１との分圧点ＩＰは、コンパレータＣＯＭＰ１の非反転入力端子に接続される。可変抵抗ＲＶ１と可変抵抗ＲＶ２との分圧点ＣＲＦは、コンパレータＣＯＭＰ１の反転入力端子に接続される。

図５は、上記の温度判定部２の出力例を示す。バイポーラトランジスタＢＰ１のコレクタ電流は温度に依存する。そのため、分圧点ＩＰの電圧は、温度が高くなるにつれて低くなる。分圧点ＣＲＦの電圧≦分圧点ＩＰの電圧である場合、コンパレータＣＯＭＰ１はＨレベルを出力する。分圧点ＣＲＦの電圧＞分圧点ＩＰの電圧である場合、コンパレータＣＯＭＰ１はＬレベルを出力する。可変抵抗ＲＶ１と可変抵抗ＲＶ２との抵抗比を変えることによって、高温／低温の判定温度を設定することができる。例えば、判定温度を０℃に設定した場合、温度が０℃以下のときに低温、０℃より高いときに高温、と判定される。コンパレータＣＯＭＰ１の出力が温度判定部２の出力Ｔ［０］として、図１で説明したラッチ３に入力される。

図６は、内蔵デコーダ４の具体例を示す。本実施例において、トランジスタ特性はｓｌｏｗ、ｆａｓｔの２値であるため、トランジスタ特性記憶部１の出力はＰ［０］のみの１ビットである。ここで、Ｐ［０］＝１はｆａｓｔ、Ｐ［０］＝０はｓｌｏｗ、と定義する。また、本実施例において、温度は低、高の２値であるため、温度判定部２の出力はＴ［０］のみの１ビットである。ここで、Ｔ［０］＝１は低温、Ｔ［０］＝０は高温、と定義する。

トランジスタ特性記憶部１の出力Ｐ［０］は、インバータ４１を介してＮＡＮＤゲート４３Ｃ、４３Ｄに入力されるとともに、インバータ４１、４２を介してＮＡＮＤゲート４３Ａ、４３Ｂに入力される。温度判定部２の出力Ｔ［０］は、ＳＲＡＭ内部クロックに従ってラッチ３に取り込まれる。ラッチ３の出力ｔｒｕｅ信号はＮＡＮＤゲート４３Ａ、４３Ｃに入力される。ラッチ３の反転出力ｉｎｖｅｒｔ信号はＮＡＮＤゲート４３Ｂ、４３Ｄに入力される。ＮＡＮＤゲート４３Ａ〜４３Ｄの出力ＰＴＸ［３：０］がインバータ４４Ａ〜４４Ｄで反転され、デコーダ４の出力ＰＴＺ［３：０］が得られる。

図７は、上記の内蔵デコーダ４の入力と出力との対応を示す。図７に示されるように、内蔵デコーダ４は、入力されたトランジスタ特性Ｐ［０］と温度判定結果Ｔ［０］との組み合わせのそれぞれに対応する信号ＰＴＺ［３：０］を出力する。また、ＳＲＡＭ内部クロックを用いて温度判定結果Ｔ［０］をラッチ３に取り込む。そのため、温度判定部２の出力Ｔ［０］がリアルタイムに変化しても、ＳＲＡＭ２０の動作中に内蔵デコーダ４の出力ＰＴＺ［３：０］が変化するのを防止することができる。

図８、図９は、パルス幅調整回路６の具体例を示す。本実施例では、図２で説明したように、ワード線ＷＬ１、ＷＬ２の制御信号のパルス幅、ライト信号のパルス幅、をそれぞれ個別に調整する。その調整を実現するために、パルス幅調整回路６は、図８に示されるワード線パルス伸長部６０Ａと、図９に示されるライトパルス伸長部６０Ｂと、を含む。

図８のワード線パルス伸長部６０Ａは、直列接続された４つのインバータからなるインバータ群６１Ａ、６１Ｂ、６１Ｃと、トランスミッションゲート６２Ａ、６２Ｂ、６２Ｃと、を備える。インバータ群６１Ａ、６１Ｂ、６１Ｃは、ＮＡＮＤゲートとインバータとを間に挟んで、直列に接続される。トランスミッションゲート６２Ａ、６２Ｂ、６２Ｃは、それぞれインバータ群６１Ａ、６１Ｂ、６１Ｃの後段に、ＮＡＮＤゲートとインバータとを介して接続される。各ＮＡＮＤゲートは、各インバータ群の出力と入力ｉｎとの否定論理積をとるように接続される。また、トランスミッションゲート６２Ａ、６２Ｂ、６２Ｃは、それぞれ内蔵デコーダ４の出力信号ＰＴＺ［３：０］に基づいてオンオフ制御される。ここで、ＰＴＸ［３：０］は、ＰＴＺ［３：０］の反転信号である（図６参照）。

例えば、トランジスタ特性がｆａｓｔで温度が高温の場合、内蔵デコーダ４の出力信号は、ＰＴＺ［０］＝０、ＰＴＺ［１］＝０、ＰＴＺ［２］＝１、ＰＴＺ［３］＝０、である（図７参照）。そのため、トランスミッションゲート６２Ａはオン状態となり、トランスミッションゲート６２Ｂ、６２Ｃはオフ状態となる。同様に、トランジスタ特性がｓｌｏｗで温度が低温の場合またはトランジスタ特性がｆａｓｔで温度が低温の場合、トランスミッションゲート６２Ｂはオン状態となり、トランスミッションゲート６２Ａ、６２Ｃはオフ状態となる。また、トランジスタ特性がｓｌｏｗで温度が高温の場合、トランスミッションゲート６２Ｃはオン状態となり、トランスミッションゲート６２Ａ、６２Ｂはオフ状態となる。

トランジスタ特性がｆａｓｔで温度が高温の場合、トランスミッションゲート６２Ａがオン状態となるため、入力ｉｎからの信号はインバータ群６１Ａを経て出力ｏｕｔに至る。トランジスタ特性がｓｌｏｗで温度が低温の場合またはトランジスタ特性がｆａｓｔで温度が低温の場合、トランスミッションゲート６２Ｂがオン状態となるため、入力ｉｎからの信号はインバータ群６１Ａ、６１Ｂを経て出力ｏｕｔに至る。トランジスタ特性がｓｌｏｗで温度が高温の場合、トランスミッションゲート６２Ｃがオン状態となるため、入力ｉｎからの信号はインバータ群６１Ａ、６１Ｂ、６１Ｃを経て出力ｏｕｔに至る。

したがって、入力ｉｎとして、内部パルス生成回路５（図１参照）からＬレベルのときに論理が有効になるローアクティブの制御パルスを与えることで、トランジスタ特性がｓｌｏｗで温度が低温の場合またはトランジスタ特性がｆａｓｔで温度が低温の場合を基準にして、トランジスタ特性がｆａｓｔで温度が高温の場合にパルス幅が短くなり、トランジスタ特性がｓｌｏｗで温度が高温の場合にパルス幅が長くなるように調整された出力ｏｕｔが得られる。この出力ｏｕｔをワード線ＷＬ１、ＷＬ２の制御信号として、プリデコーダ８、行デコーダ９Ａ、９Ｂを介してワード線ＷＬ１、ＷＬ２を制御することにより、図２で説明したワード線ＷＬ１、ＷＬ２の制御信号のパルス幅の調整を行うことができる。

一方、図９のライトパルス伸長部６０Ｂは、直列接続された４つのインバータからなるインバータ群６１Ｄ、６１Ｅ、６１Ｆと、トランスミッションゲート６２Ｄ、６２Ｅと、を備える。インバータ群６１Ｄ、６１Ｅ、６１Ｆは、ＮＡＮＤゲートとインバータとを間に挟んで、直列に接続される。トランスミッションゲート６２Ｄ、６２Ｅは、それぞれインバータ群６１Ｅ、６１Ｆの後段に、ＮＡＮＤゲートとインバータとを介して接続される。各ＮＡＮＤゲートは、各インバータ群の出力と入力ｉｎとの否定論理積をとるように接続される。また、トランスミッションゲート６２Ｄ、６２Ｅは、それぞれ内蔵デコーダ４の出力信号ＰＴＺ［３：０］に基づいてオンオフ制御される。ここで、ＰＴＸ［３：０］は、図８と同様に、ＰＴＺ［３：０］の反転信号である（図６参照）。

例えば、トランジスタ特性がｓｌｏｗで温度が高温の場合、内蔵デコーダ４の出力信号は、ＰＴＺ［０］＝１、ＰＴＺ［１］＝０、ＰＴＺ［２］＝０、ＰＴＺ［３］＝０、である（図７参照）。そのため、トランスミッションゲート６２Ｅはオン状態となり、トランスミッションゲート６２Ｄはオフ状態となる。同様に、トランジスタ特性がｓｌｏｗで温度が低温の場合、トランジスタ特性がｆａｓｔで温度が高温の場合またはトランジスタ特性がｆａｓｔで温度が低温の場合、トランスミッションゲート６２Ｄはオン状態となり、トランスミッションゲート６２Ｅはオフ状態となる。

トランジスタ特性がｓｌｏｗで温度が低温の場合、トランジスタ特性がｆａｓｔで温度が高温の場合またはトランジスタ特性がｆａｓｔで温度が低温の場合、トランスミッションゲート６２Ｄがオン状態となるため、入力ｉｎからの信号はインバータ群６１Ｄ、６１Ｅを経て出力ｏｕｔに至る。トランジスタ特性がｓｌｏｗで温度が高温の場合、トランスミッションゲート６２Ｅがオン状態となるため、入力ｉｎからの信号はインバータ群６１Ｄ、６１Ｅ、６１Ｆを経て出力ｏｕｔに至る。

したがって、図８のワード線パルス伸長部６０Ａと同様に、入力ｉｎとして、内部パルス生成回路５（図１参照）からローアクティブの制御パルスを与えることで、トランジスタ特性がｓｌｏｗで温度が低温の場合、トランジスタ特性がｆａｓｔで温度が高温の場合またはトランジスタ特性がｆａｓｔで温度が低温の場合を基準にして、トランジスタ特性がｓｌｏｗで温度が高温の場合にパルス幅が長くなるように調整された出力ｏｕｔが得られる。この出力ｏｕｔをライト信号として、ライト回路１１に出力することにより、図２で説明したライト信号のパルス幅の調整を行うことができる。

このように、ワード線パルス伸長部６０Ａとライトパルス伸長部６０Ｂとを含むパルス幅調整回路６は、内蔵デコーダ４の出力信号ＰＴＺ［３：０］に基づいてトランスミッションゲートを制御し、インバータの段数を切り替えることによって、ワード線ＷＬ１、ＷＬ２の制御信号のパルス幅、ライト信号のパルス幅、をそれぞれ個別に調整することができる。

図１０は、ワード線レベル調整回路７の具体例を示す。ワード線レベル調整回路７は、ワード線レベル調整素子として、ワード線ＷＬ１またはＷＬ２と基準電位ＶＳＳとの間を接続するｎチャネルＭＯＳトランジスタＮＭＣ１、ＮＭＣ２、ＮＭＤ１、ＮＭＤ２、ＮＭＥ１、ＮＭＥ２、を備える。各ワード線レベル調整素子は、内蔵デコーダ４の出力信号ＰＴＺ［３：０］に基づいてワード線レベル制御回路７１によりオンオフ制御される。ここで、ＰＴＸ［３：０］は、ＰＴＺ［３：０］の反転信号である（図６参照）。

例えば、ワード線ＷＬ１が非選択ワード線、ワード線ＷＬ２が選択ワード線である場合を考える。この場合、行デコーダ９ＡはＨレベルを出力し、ｐチャネルＭＯＳトランジスタＰＭ１がオフ、ｎチャネルＭＯＳトランジスタＮＭ１がオン、となる。また、行デコーダ９ＢはＬレベルを出力し、ｐチャネルＭＯＳトランジスタＰＭ２がオン、ｎチャネルＭＯＳトランジスタＮＭ２がオフ、となる。

このとき、トランジスタ特性がｓｌｏｗであれば、内蔵デコーダ４の出力信号は、ＰＴＺ［０］またはＰＴＺ［１］のいずれかが１であり、ＰＴＺ［２］及びＰＴＺ［３］は０である（図７参照）。そのため、ワード線レベル制御回路７１は、各ワード線レベル調整素子（ｎチャネルＭＯＳトランジスタＮＭＣ１、ＮＭＣ２、ＮＭＤ１、ＮＭＤ２、ＮＭＥ１、ＮＭＥ２）を、オフ状態にする。ｐチャネルＭＯＳトランジスタＰＭ１がオフ、ｎチャネルＭＯＳトランジスタＮＭ１がオンのため、非選択ワード線ＷＬ１は基準電位ＶＳＳになる。また、ｐチャネルＭＯＳトランジスタＰＭ２がオン、ｎチャネルＭＯＳトランジスタＮＭ２がオフのため、選択ワード線ＷＬ２は電源電位ＶＤＤになる。

一方、トランジスタ特性がｆａｓｔであれば、内蔵デコーダ４の出力信号は、ＰＴＺ［２］またはＰＴＺ［３］のいずれかが１であり、ＰＴＺ［０］及びＰＴＺ［１］は０である（図７参照）。そのため、ワード線レベル制御回路７１は、各ワード線レベル調整素子（ｎチャネルＭＯＳトランジスタＮＭＣ１、ＮＭＣ２、ＮＭＤ１、ＮＭＤ２、ＮＭＥ１、ＮＭＥ２）を、オン状態にする。ｐチャネルＭＯＳトランジスタＰＭ１がオフ、ｎチャネルＭＯＳトランジスタＮＭ１がオンのため、非選択ワード線ＷＬ１は基準電位ＶＳＳになる。また、ｐチャネルＭＯＳトランジスタＰＭ２がオン、ｎチャネルＭＯＳトランジスタＮＭ２がオフのため、選択ワード線ＷＬ２は、ｐチャネルＭＯＳトランジスタＰＭ２とｎチャネルＭＯＳトランジスタＮＭＣ２、ＮＭＤ２、ＮＭＥ２とのオン抵抗比で決定される電位（ＶＤＤ−α）になる。

このように、ワード線レベル調整回路７は、内蔵デコーダ４の出力信号ＰＴＺ［３：０］に基づいて、各ワード線レベル調整素子（ｎチャネルＭＯＳトランジスタＮＭＣ１、ＮＭＣ２、ＮＭＤ１、ＮＭＤ２、ＮＭＥ１、ＮＭＥ２）のオンオフを切り替える。これにより、選択ワード線の電圧レベルを、トランジスタ特性がｓｌｏｗの場合に電源電位ＶＤＤとし、トランジスタ特性がｆａｓｔの場合に電位（ＶＤＤ−α）とすることができる。図２で説明したワード線ＷＬ１、ＷＬ２の電圧レベルの調整を相対的に行うことができる。

また、ワード線ＷＬ１にはｎチャネルＭＯＳトランジスタＮＭＣ１、ＮＭＤ１、ＮＭＥ１が接続され、ワード線ＷＬ２にはｎチャネルＭＯＳトランジスタＮＭＣ２、ＮＭＤ２、ＮＭＥ２が接続される。このように、各ワード線に複数のｎチャネルＭＯＳトランジスタを並列接続することによって、個々のｎチャネルＭＯＳトランジスタのオン抵抗値のばらつきによる影響を抑えることができる。

図１１は、第２実施形態の回路ブロック図を示す。第２実施形態が第１実施形態と異なる点は、デコーダ４をＳＲＡＭ２０の外部に備える点である。第２実施形態では、デコーダ４の出力ＰＴ［ｍ：０］をＳＲＡＭ２０内部のラッチ３に取り込む。これにより、温度判定部２の出力Ｔ［ｊ：０］がリアルタイムに変化しても、デコーダ４の出力ＰＴ［ｍ：０］を基にパルス幅調整回路６及びワード線レベル調整回路７へ出力される信号ＰＴＺ［ｍ：０］がＳＲＡＭ２０の動作中に変化するのを防止することができる。

図１２は、第１実施形態において図６で説明した内蔵デコーダ４の具体例を、第２実施形態に対応させた、デコーダ４の変形例を示す。

図１２のデコーダ４は、図６の内蔵デコーダ４と比較すると、ラッチ３に変えて、直列接続されたインバータ４５、４６を備える。そして、ラッチ３の反転出力ｉｎｖｅｒｔ信号に変えてインバータ４５の出力がＮＡＮＤゲート４３Ｂ、４３Ｄに入力され、ラッチ３の出力ｔｒｕｅ信号に変えてインバータ４６の出力がＮＡＮＤゲート４３Ａ、４３Ｃに入力される。インバータ４４Ａ〜４４Ｄの出力がデコーダ４の出力ＰＴ［３：０］として、図１１で説明したＳＲＡＭ２０内部のラッチ３に入力される。これにより、ラッチ３から、第１実施形態において図７で説明したのと同じ出力ＰＴＺ［３：０］が得られる。

その他の点は第１実施形態と同様であるため、図１１において、図１と対応する各部に同一の符号を付して、説明を省略する。デコーダ４をＳＲＡＭ２０の外部に備える第２実施形態の構成によっても、図２で説明した調整を行うことができ、第１実施形態と同様の効果が得られる。

ここで、（内蔵）デコーダ４、パルス幅調整回路６、ワード線レベル調整回路７は、請求項に記載の制御部の一例である。

以上、詳細に説明したように、前記実施形態によれば、パルス幅調整回路６は、（内蔵）デコーダ４からの信号ＰＴＺ［３：０］に基づいてトランスミッションゲートを制御し、インバータの段数を切り替えることによって、ワード線ＷＬ１、ＷＬ２の制御信号のパルス幅、ライト信号のパルス幅、をそれぞれ調整することができる。ワード線レベル調整回路７は、（内蔵）デコーダ４からの信号ＰＴＺ［３：０］に基づいて各ワード線レベル調整素子のオンオフを切り替えることによって、ワード線ＷＬ１、ＷＬ２の電圧レベルを調整することができる。

これにより、図２に例示されたような、トランジスタ特性と温度との影響で生じる現象に合わせた調整を、実現することができる。したがって、トランジスタ特性による影響を補償することができ、トランジスタ特性と温度とに依存してデータ保持不良、ライト不良が発生するのを回避することができる。データ保持、データ書込みに影響を与えるトランジスタ特性、動作温度を、ワード線、ビット線の制御にフィードバックすることで、メモリセルのデータ保持とデータ書込みとを両立させることができ、ＳＲＡＭの電圧マージンを増やすことができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。

前記実施形態では、トランジスタ特性、温度判定結果をそれぞれ２値としたが、これに限定されない。例えば、図４で説明した温度判定部２の回路を２個用いて、高温／低温の判定温度をそれぞれ０℃、８５℃に設定すれば、温度が０℃以下のときに低温、０℃より高く８５℃以下のときに中間温度、８５℃より高いときに高温、のように、温度判定結果を３値の情報とすることができる。この場合、温度判定部２の出力は２ビットになるが、例えば、第２実施形態であれば、図１３に示されるようなデコーダとすればよい。判定温度を０℃に設定した回路の出力をＴ［０］に、判定温度を８５℃に設定した回路の出力をＴ［１］に、それぞれ接続することで、図１３に示されるような出力ＰＴ［７：０］が得られる。

また、半導体メモリ３０が、例えば、シングルポートメモリとデュアルポートメモリのように複数種類のＳＲＡＭ２０を備え、ＳＲＡＭ２０の種類によって高温／低温の判定温度が異なる場合、それぞれの種類のＳＲＡＭ２０に対応する複数の温度判定部２を設ければよい。

前記実施形態では、パルス幅調整回路６は、ワード線パルス伸長部６０Ａ（図８参照）とライトパルス伸長部６０Ｂ（図９参照）とを含み、ワード線ＷＬ１、ＷＬ２の制御信号のパルス幅、ライト信号のパルス幅、をそれぞれ個別に調整するとしたが、これに限定されない。例えば、ワード線パルス伸長部６０Ａでパルス幅が調整されたワード線ＷＬ１、ＷＬ２の制御信号を基に、ライト信号を生成するようにしてもよい。

また、図８、図９において、各インバータ群６１Ａ〜６１Ｆは４段としたが、偶数段であればよい。

前記実施形態では、ワード線レベル調整回路７（図１０参照）は、トランジスタ特性、温度のうち、トランジスタ特性によってワード線ＷＬ１、ＷＬ２の電圧レベルを調整するとしたが、これに限定されない。トランジスタ特性と温度とによって電圧レベルを変えるようにしてもよい。さらに、電圧レベルの調整は、電源電位ＶＤＤ、電位（ＶＤＤ−α）、の２段階としたが、より多段階の調整を行うようにしてもよい。

その他、図２の調整方法に限定されないことは言うまでもない。トランジスタ特性と温度との影響で生じる現象は回路方式等によって異なるため、現象に合わせて調整方法は適宜変更される。

１ トランジスタ特性記憶部
２ 温度判定部
４ デコーダ
６ パルス幅調整回路
７ ワード線レベル調整回路
１０Ａ、１０Ｂ メモリセル
２０ ＳＲＡＭ
３０ 半導体メモリ
６０Ａ ワード線パルス伸長部
６０Ｂ ライトパルス伸長部
６１Ａ〜６１Ｆ インバータ群
６２Ａ〜６２Ｅ トランスミッションゲート
ＢＬ ビット線
ＢＬＸ 反転ビット線
ＤＲ１、ＤＲ２ ドライバトランジスタ
ＬＯ１、ＬＯ２ 負荷トランジスタ
ＴＲ１、ＴＲ２ アクセストランジスタ
ＷＬ、ＷＬ１、ＷＬ２ ワード線

Claims (6)

1. 複数のトランジスタを含み、ワード線と一対のビット線とによって制御されるメモリセルと、
   前記メモリセルのトランジスタ特性を記憶するトランジスタ特性記憶部と、
   前記メモリセルの動作温度を判定する温度判定部と、
   前記トランジスタ特性記憶部に記憶されたトランジスタ特性と前記温度判定部の温度判定結果とに基づいて、前記ワード線の電圧レベル、前記ワード線の制御信号のパルス幅、前記一対のビット線を制御するライト信号のパルス幅、を制御する制御部と、
   を備えることを特徴とする半導体メモリ。
2. 第１の負荷トランジスタと第１のドライバトランジスタとが直列接続された第１のインバータと、
   第２の負荷トランジスタと第２のドライバトランジスタとが直列接続された第２のインバータであって、入力が前記第１のインバータの出力に接続されるとともに出力が前記第１のインバータの入力に接続されて前記第１のインバータとフリップフロップを構成する第２のインバータと、
   ゲートがワード線に接続され、前記第１のインバータの出力及び前記第２のインバータの入力と第１のビット線との間を接続する第１のアクセストランジスタと、
   ゲートが前記ワード線に接続され、前記第１のインバータの入力及び前記第２のインバータの出力と第２のビット線との間を接続する第２のアクセストランジスタと、
   を含む６トランジスタメモリセルと、
   前記メモリセルのトランジスタ特性を記憶するトランジスタ特性記憶部と、
   前記メモリセルの動作温度を判定する温度判定部と、
   前記トランジスタ特性記憶部に記憶されたトランジスタ特性と前記温度判定部の温度判定結果とに基づいて、前記ワード線の電圧レベル、前記ワード線の制御信号のパルス幅、前記第１のビット線及び前記第２のビット線を制御するライト信号のパルス幅、を制御する制御部と、
   を備えることを特徴とする半導体メモリ。
3. 前記トランジスタ特性記憶部に記憶されたトランジスタ特性と前記温度判定部の温度判定結果とはデジタル値であり、
   前記制御部は、
   前記トランジスタ特性記憶部に記憶されたトランジスタ特性と前記温度判定部の温度判定結果とを入力とし、入力されたトランジスタ特性と温度判定結果との組み合わせのそれぞれに対応する複数ビットの信号に変換して出力するデコーダと、
   前記デコーダの出力信号に基づいて、前記ワード線の電圧レベルを調整するワード線レベル調整回路と、
   前記デコーダの出力信号に基づいて、前記制御信号のパルス幅、前記ライト信号のパルス幅、を調整するパルス幅調整回路と、
   を備えることを特徴とする請求項２に記載の半導体メモリ。
4. 前記パルス幅調整回路は、
   直列接続された複数のインバータと、
   前記デコーダの出力信号に基づいてオンオフ制御される複数のトランスミッションゲートと、
   を備え、
   前記複数のトランスミッションゲートのいずれかがオン状態となって前記複数のインバータの段数を切り替えることによってパルス幅を調整する
   ことを特徴とする請求項３に記載の半導体メモリ。
5. 前記ワード線レベル調整回路は、
   前記デコーダの出力信号に基づいてオンオフ制御され、前記ワード線と基準電位との間を接続する複数のｎチャネルＭＯＳトランジスタを備え、
   オン状態のｎチャネルＭＯＳトランジスタの数を切り替えることによって前記ワード線の電圧レベルを調整する
   ことを特徴とする請求項３または４に記載の半導体メモリ。
6. 前記温度判定部は、
   互いに直列接続され、所定電圧を分圧する抵抗及びバイポーラトランジスタと、
   互いに直列接続され、前記所定電圧を分圧する第１の可変抵抗及び第２の可変抵抗と、
   前記抵抗及び前記バイポーラトランジスタによる分圧電圧と前記第１の可変抵抗及び前記第２の可変抵抗による分圧電圧とを比較するコンパレータと、
   を備えることを特徴とする請求項２乃至５のいずれかに記載の半導体メモリ。
   

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