JP2005108307A - 半導体記憶装置 - Google Patents

Abstract

【課題】 メモリセルのデータ保持時に、特に低温度領域において発生し易いデータ保持不良を回避する。
【解決手段】 開示される半導体記憶装置５は、温度検出回路２の出力電圧Ｖtemp＝基準電圧発生回路１の出力電圧Ｖref0となる温度T0を検出して、この温度T0以下の低温度領域においては可変電位発生回路６により基準電圧Ｖrefの値を外部電源Ｖddよりも任意の電圧△Ｖだけ下げ、この下げた電圧（Ｖdd−△Ｖ）を可変電位電源Ｖcpとしてワード線ドライバ３を通じてメモリセル４のワード線ＷＬに供給する。
【選択図】図１

Description

この発明は、半導体記憶装置に係り、詳しくは、一対のアクセストランジスタと一対のドライバトランジスタとから構成される４トランジスタメモリセルを有するＳＲＡＭ（Static Random Access Memory）から成る半導体記憶装置に関する。

半導体記憶装置（半導体メモリ）は、大別して揮発性メモリと不揮発性メモリに分類され、揮発性メモリはされにＳＲＡＭとＤＲＡＭ(Dynamic Random Access Memory)とに分類されるが、これら半導体メモリはほとんどが、集積度の点で優れているＭＯＳ(Metal Oxide Semiconductor)型トランジスタによって構成されている。また、特にＳＲＡＭは高速動作に優れるだけでなく、ＤＲＡＭで必須としている煩雑なレフレッシュが不要である等の利点を有しているので、中容量メモリの分野で広範囲に使用されている。また、ＳＲＡＭは基本的にロジックＬＳＩと同一プロセスで製造できることから、システムＬＳＩの混載メモリとしても数多く使用されている。

現在、最も一般的なＳＲＡＭは、例えば上述のようなＭＯＳ型トランジスタを６個組み合わせて構成した６トランジスタセルを有するタイプのものである。同ＳＲＡＭは、図９に示すように、一対のアクセストランジスタを構成する一対のｎＭＯＳ型トランジスタＭＡ１０、ＭＡ２０と、一対のドライバトランジスタを構成する一対のｎＭＯＳ型トランジスタＭＤ１０、ＭＤ２０と、一対の負荷トランジスタを構成する一対のｐＭＯＳ型トランジスタＭＬ１０、ＭＬ２０とから構成される６トランジスタセルを有している。ここで、ｐＭＯＳ型トランジスタＭＬ１０とｎＭＯＳ型トランジスタＭＤ１０、ｐＭＯＳ型トランジスタＭＬ２０とｎＭＯＳ型トランジスタＭＤ２０とはそれぞれ直列接続されて、Ｃ（Complementary）ＭＯＳ型インバータを構成している。そして、各インバータの入力と出力とは交差接続されてフリップフロップを構成し、各交差接続点は記憶ノードＰ１０、Ｐ２０となっている。また、一対のｎＭＯＳ型トランジスタＭＡ１０、ＭＡ２０のゲートはともにワード線ＷＬに接続され、各トランジスタのソースはそれぞれビット線ＤＴ、ＤＢに接続され、各トランジスタのドレインはそれぞれ記憶ノードＰ１０、Ｐ２０に接続される。以上のようなセルが複数マトリクス状に配置されることにより、ＳＲＡＭが構成されている。

ところで、上述したようなＳＲＡＭは、１つのセルが６個のトランジスタを必要とするので、半導体基板内に集積する場合に半導体チップの面積が増加して、集積化の妨げになるという欠点がある。そこで、このような欠点を解消するために、図９の構成から一対の負荷トランジスタを省略して、一対のアクセストランジスタと、一対のドライバトランジスタとから構成される４トランジスタセルが考案されている。このような４トランジスタセルでは、一対のアクセストランジスタが一対の負荷トランジスタの役目を兼ねるように構成されている。そして、データ保持時にはワード線ＷＬ及びビット線ＤＴ、ＤＢをともに、Ｈ（High）レベルに設定することにより、一対のアクセストランジスタをオフさせてこのオフ（オフリーク）電流により記憶ノードのＨレベルを保持するようにしている。

上述したような４トランジスタセルを有するＳＲＡＭが、例えば特許文献１に開示されている。同ＳＲＡＭは、図１０に示すように、ワード線ドライバ２１と、メモリセル２２と、ＶＲ（Variable）電圧発生回路２３等により構成されている。なお、図１０のメモリセル２２は、一対の負荷トランジスタ兼一対のアクセストランジスタ（トランスファトランジスタ）を構成する一対のｐＭＯＳ型トランジスタＭｔ１、Ｍｔ２と、一対のドライバトランジスタを構成する一対のｎＭＯＳ型トランジスタＭｄ１、Ｍｄ２とから構成され、各トランジスタＭｔ１、Ｍｄ１間が記憶ノードＰ１に、各トランジスタＭｔ２、Ｍｄ２間が記憶ノードＰ２になっている。また、ワード線ドライバ２１は、ｎＭＯＳ型トランジスタＭｎ３とｐＭＯＳ型トランジスタＭｐ６とが直列接続されて、ＣＭＯＳ型インバータを構成している。各トランジスタＭｎ３及びＭｐ６のゲートはともに入力に接続され、またドレインはともに出力としてワード線ＷＬに接続される。また、トランジスタＭｎ３のソースはＧＮＤ（接地）に、トランジスタＭｐ６のソースは可変電位ＶＲ１にそれぞれ接続される。したがって、ワード線ＷＬのＨレベルはＶＲ１に、ＬレベルはＧＮＤになる。

また、ＶＲ発生回路２３は、基準電圧発生回路２７と、この基準電圧発生回路２７から出力される基準電圧Ｖref1をＶＲ発生回路２３を通じてワード線ＷＬに可変電位ＶＲ１として出力する演算増幅器OPとから構成されている。ここで、基準電圧発生回路２７は図示を省略するが、特許文献１の図３に示されるように、メモリセル２２のアクセストランジスタと同一特性のｐＭＯＳ型トランジスタＭｐ１０と、ドライバトランジスタと同一特性のｎＭＯＳ型トランジスタＭｎ７との直列回路により構成される。トランジスタＭｎ７のゲートはＧＮＤに、ソースはＧＮＤに、ドレインはＶref1にそれぞれ接続される。また、トランジスタＭｐ１０のゲート及びドレインはともにＶref1に、ソースは電源（VCC）にそれぞれ接続される。

以上の構成において、メモリセル２２のデータ保持時には、ワード線ＷＬがＨレベル（ＶＲ１レベル）に設定されることにより、アクセストランジスタであるｐＭＯＳ型トランジスタＭｔ１、Ｍｔ２がオフするので、デジット（ビット）線Ｄ及びＤＢがともにVCCに接続されて、アクセストランジスタのオフ電流で記憶ノードのＨレベルが保持される。
このようなデータ保持時、Ｈレベルの記憶ノードＰ２を安定に保つためには、ｐＭＯＳ型トランジスタＭｔ２のオフ電流を、ｎＭＯＳ型トランジスタＭｄ２のそれよりも大きくすればよい。基準電圧発生回路２７には、データ保持状態にあるメモリセル２２の記憶ノードＰ２と同じ電位を維持するオフ電流が流れ、基準電圧発生回路２７はその電位を基準電圧Ｖref1として出力する。このようなセルを有するＳＲＡＭの製造ばらつきの影響は、メモリセル２２及び基準電圧発生回路２７の双方に同様に発生するので、アクセストランジスタのオフ抵抗が最適となるように可変電位ＶＲ１を調整することができる。
特開２０００−２６０１８６号公報

ところで、上述したような従来の半導体記憶装置では、メモリセルのデータ保持時に、特に低温度の動作においてデータ保持不良が発生する、という問題がある。
図１０に示したＳＲＡＭのメモリセル２２は、前述したように、データ保持時は、ワード線ＷＬ及びビット線Ｄ、ＤＢはともにＨレベルにプリチャージされるため、アクセストランジスタであるｐＭＯＳ型トランジスタＭｔ１、Ｍｔ２のオフ電流で記憶ノードのＨレベルを保持している。ここで、Ｈレベルの電位は、ｐＭＯＳ型トランジスタＭｔ１、Ｍｔ２のオフ抵抗Ｒoffpと、ドライバトランジスタであるｎＭＯＳ型トランジスタＭｄ１、Ｍｄ２のオフ抵抗Ｒoffnとの抵抗分割となるため、Ｈレベルの保持される条件は（Ｒoffp／Ｒoffn）＜１である。すなわち、アクセストランジスタであるｐＭＯＳ型トランジスタＭｔ１、Ｍｔ２のオフ電流Ｉoffpと、ドライバトランジスタであるｎＭＯＳ型トランジスタＭｄ１、Ｍｄ２のオフ電流Ｉoffnとの関係で示すと、（Ｉoffp／Ｉoffn）＞１となる。以下、（Ｉoffp／Ｉoffn）をＩoff比と称する。

通常、上述のオフ電流Ｉoffp、Ｉoffnは、サブスレッショルドリークによって決まり、アクセストランジスタであるｐＭＯＳ型トランジスタＭｔ１、Ｍｔ２のしきい値電圧をともにVthp、ドライバトランジスタｎＭＯＳ型トランジスタＭｄ１、Ｍｄ２のしきい値電圧をともにＶthnとすれば、｜Vthp｜＜Ｖthnと設定することにより、上述の（Ｉoffp／Ｉoffn）＞１の条件を実現することができる。一方、一般にオフ電流とオン電流との間には正の相関関係があるので、上述のＩoff比が大きくなると、ｎＭＯＳ型トランジスタＭｄ１、Ｍｄ２のオン電流Ｉonnと、ｐＭＯＳ型トランジスタＭｔ１、Ｍｔ２のオン電流Ｉonpとの比（Ｉonn／Ｉonp）が小さくなる。これはスタティックマージンを低下させ、読み出し不良を生じさせるので、上述のVthp及びＶthnの設定範囲には限度がある。また、Ｉoffpの増加．は直接スタンバイ電流を増加させるため、この点からも注意が必要である。

ところで、上述の｜Vthp｜＜Ｖthnの関係から、オフ電流Ｉoffの温度依存性を示すと、図１１に示すようになる。同図から明らかなように、オフ電流Ｉoffnよりもオフ電流Ｉoffpの方が大きく、その差は低温ほど大きくなる。すなわち、上述のＩoff比は低温度の方が大きくなるので、メモリセルのデータ保持特性も低温度の方が優れている。なお、製造ばらつきに対する影響を考慮して、通常Ｉoff比は室温で３桁程度を確保するようにしているが、図１１の例ではＩoff比がばらつきにより１桁に減少（例えばＩoffpが１桁減少、Ｉoffnが１桁増加）した場合を示している。さらに、接合リーク、コンタクトリーク等の予期せぬリーク電流が、ドライバトランジスタであるｎＭＯＳ型トランジスタＭｄ１、Ｍｄ２のドレインとＧＮＤとの間に発生することがある。このようなオフ電流Ｉoffの温度依存性を示すと、例えば図１２に示すようになる。同図から明らかなように、このようなリーク電流はＩoffnの増加として見えるため、サブスレッショルドリークの小さい低温度領域で、上述の（Ｉoffp／Ｉoffn）＞１の関係を満たさないことが起こり得る。例えば図１２の例では、−２０℃以下では（Ｉoffp／Ｉoffn）＜１となっている。このように低温度領域において（Ｉoffp／Ｉoffn）＞１の関係を満たさないことは、特に低温度においてデータ保持不良が発生し易いことを示している。このようなメモリセルは少数ビットで発生するため、多数ビットの特性変化を検出する特許文献１に記載のＳＲＡＭでは、上述のデータ保持不良を回避することは不可能になっている。

この発明は、上述の事情に鑑みてなされたもので、メモリセルのデータ保持時に、特に低温度領域において発生し易いデータ保持不良を回避することができるようにした半導体記憶装置を供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、ともにワード線により制御される一対のアクセストランジスタと、該一対のアクセストランジスタとそれぞれ直列接続される一対のドライバトランジスタとから構成される４トランジスタメモリセルを有し、上記アクセストランジスタと上記ドライバトランジスタとの接続点に記憶ノードが設けられ、データ保持時に上記アクセストランジスタのオフ電流により上記記憶ノードに所定の電圧レベルを保持する半導体記憶装置に係り、低温度領域での上記データ保持時に、上記オフ電流を増加させる手段を備えてなることを特徴としている。

また、請求項２記載の発明は、ともにワード線により制御される一対のアクセストランジスタと、該一対のアクセストランジスタとそれぞれ直列接続される一対のドライバトランジスタとから構成される４トランジスタメモリセルを有し、上記アクセストランジスタと上記ドライバトランジスタとの接続点に記憶ノードが設けられ、データ保持時に上記アクセストランジスタのオフ電流により上記記憶ノードに所定の電圧レベルを保持する半導体記憶装置に係り、上記メモリセルの動作温度に応じた検出電圧を出力する温度検出回路と、上記メモリセルの動作温度に依存しない基準電圧を出力する基準電圧発生回路と、上記検出電圧と上記基準電圧とを比較して比較結果に応じて第１のレベルあるいは第２のレベルの電圧を出力する第１の差動増幅器と、上記第１の差動増幅器の上記出力を二つに分岐してそれぞれ入力し、上記第１のレベルあるいは第２のレベルに応じた電圧を出力する可変電位発生回路と、上記可変電位発生回路の出力電圧を上記ワード線に供給するワード線ドライバとを備えてなることを特徴としている。

また、請求項３記載の発明は、請求項２記載の半導体記憶装置に係り、上記可変電位発生回路は、上記第１の差動増幅器の一方の分岐出力を入力する基準電圧発生部と、上記第２の差動増幅器の他方の分岐出力を入力する出力部と、上記基準電圧発生部及び上記出力部の出力をそれぞれ入力する第２の差動増幅器とから構成されていることを特徴としている。

また、請求項４記載の発明は、請求項３記載の半導体記憶装置に係り、上記検出電圧より上記基準電圧が大きいとき上記第１の差動増幅器は上記第１のレベルの電圧を出力し、これに応じて上記基準電圧発生部及び第２の差動増幅器がともに動作を停止し、上記可変電位発生回路が外部電源に等しい電圧を出力することを特徴としている。

また、請求項５記載の発明は、請求項３記載の半導体記憶装置に係り、上記検出電圧より上記基準電圧が小さいとき上記第１の差動増幅器は上記第２のレベルの電圧を出力し、これに応じて上記基準電圧発生部及び第２の差動増幅器がともに動作し、上記可変電位発生回路が外部電源より任意の値だけ下げた電圧を出力する構成になされていることを特徴としている。

また、請求項６記載の発明は、請求項５記載の半導体記憶装置に係り、上記基準電圧発生部が２つのトランジスタの直列回路から構成され、該直列回路の各トランジスタの寸法を変更することにより、上記任意の値を設定する構成になされていることを特徴としている。

また、請求項７記載の発明は、請求項２記載の半導体記憶装置に係り、上記第１のレベルがＬレベル、上記第２のレベルがＨレベルであることを特徴としている。

また、請求項８記載の発明は、請求項１又は２記載の半導体記憶装置に係り、上記一対のアクセストランジスタがｐＭＯＳ型トランジスタから構成され、上記一対のドライバトランジスタがｎＭＯＳ型トランジスタから構成されていることを特徴としている。

また、請求項９記載の発明は、請求項２記載の半導体記憶装置に係り、上記温度検出回路が温度検出素子を有してなることを特徴としている。

また、請求項１０記載の発明は、請求項９記載の半導体記憶装置に係り、上記温度検出素子はダイオードを有してなることを特徴としている。

また、請求項１１記載の発明は、請求項１０記載の半導体記憶装置に係り、上記ダイオードの順方向電圧に基づいて温度検出がなされることを特徴としている。

この発明の半導体記憶装置によれば、メモリセルのデータ保持時に、特に低温度領域においては基準電圧の値を外部電源よりも任意の電圧だけ下げ、この下げた電圧を可変電位電源としてワード線ドライバを通じてメモリセルのワード線に供給するようにしたので、メモリセルのデータ保持時に、特に低温度領域において発生し易いデータ保持不良を回避することができる。

温度検出回路の出力電圧Ｖtemp＝基準電圧発生回路の出力電圧Ｖref0となる温度T0を検出して、この温度T0以下の低温度領域においては可変電位発生回路により基準電圧Ｖrefの値を外部電源Ｖddよりも任意の電圧△Ｖだけ下げ、この下げた電圧（Ｖdd−△Ｖ）を可変電位電源Ｖcpとしてワード線ドライバを通じてメモリセルのワード線ＷＬに供給する。

図１は、この発明の実施例１である半導体記憶装置の構成を示す図、図２は同半導体記憶装置の温度検出回路の構成を示す図、図３は同半導体記憶装置のワード線ドライバの構成を示す図、図４は同半導体記憶装置のメモリセルの構成を示す図、図５は同半導体記憶装置の温度検出回路の出力電圧の温度依存性を示す図、図６は同半導体記憶装置のワード線ドライバの可変電位電源の温度依存性を示す図、図７は同半導体記憶装置のアクセストランジスタとドライバトランジスタのオフ電流の温度依存性を示す図である。
この例の半導体記憶装置５は、図１に示すように、温度検出回路２と、基準電圧発生回路１と、温度検出回路２の出力電圧Ｖtempを一方の入力とするとともに基準電圧発生回路１の出力電圧Ｖref0を他方の入力とする第１の差動アンプＡＭＰ１と、第１の差動アンプＡＭＰ１の出力ノードＮ２２とノード４０との間に直列接続される第１のインバータＩＮＶ１及び第２のインバータＩＮＶ２と、ノードＮ４０から分岐された２つの経路をそれぞれ入力とする可変電位発生回路６と、可変電位発生回路６に接続されたワード線ドライバ３と、ワード線ドライバ３の出力であるワード線ＷＬに接続されたメモリセル４とから構成されている。

可変電位発生回路６は、ノードＮ４０の一方の分岐経路に接続されたｎＭＯＳ型トランジスタＭＮ５０とｐＭＯＳ型トランジスタＭＰ５０との直列回路から成る基準電圧発生部７Ａと、ノードＮ４０の他方の分岐経路に接続されたｐＭＯＳ型トランジスタＭＰ８０及びｎＭＯＳ型トランジスタＭＮ７０とｐＭＯＳ型トランジスタＭＰ７０との直列回路から成る出力部７Ｂと、基準電圧発生部７Ａの出力である基準電圧Ｖrefを一方の入力とするとともに、出力部７Ｂの出力を他方の入力とする第２の差動アンプＡＭＰ２とから構成されている。

第２の差動アンプＡＭＰ２は、図１に示すように、一対のｐＭＯＳ型トランジスタＭＰ６１、ＭＰ６２と、一対のｎＭＯＳ型トランジスタＭＮ６１、ＭＮ６２及びｎＭＯＳ型トランジスタＭＮ６０とから構成されている。ｎＭＯＳ型トランジスタＭＮ５０のゲートはノードＮ４０の一方の分岐経路に、ソースはＧＮＤに、ドレインはｐＭＯＳ型トランジスタＭＰ５０のドレインにそれぞれ接続される。ｐＭＯＳ型トランジスタＭＰ５０のゲートはＧＮＤに、ソースは電源（Ｖdd）に、ドレインはｎＭＯＳ型トランジスタＭＮ５０のドレインにそれぞれ接続される。基準電圧ＶrefはｎＭＯＳ型トランジスタＭＮ６２のゲートに接続され、トランジスタＭＮ６２のソースはノードＮ６０に、ドレインはノードＮ６２にそれぞれ接続される。ｎＭＯＳ型トランジスタＭＮ６１のゲートはワード線ドライバ３の可変電位電源Ｖcpに、ソースはノードＮ６０に、ドレインはノードＮ６１にそれぞれ接続される。ｎＭＯＳ型トランジスタＭＮ６０のソースはＧＮＤに、ドレインはノードＮ６０に、ゲートはノードＮ４０にそれぞれ接続される。

ｐＭＯＳ型トランジスタＭＰ６１のゲート及びドレインはともにノードＮ６１に、ソースはＶddにそれぞれ接続される。ｐＭＯＳ型トランジスタＭＰ６２のゲートはノードＮ６１に、ソースはＶddに、ドレインはノードＮ６２にそれぞれ接続される。ノードＮ６２は第２の差動アンプＡＭＰ２の出力となり、ｐＭＯＳ型トランジスタＭＰ７０のゲートに接続される。トランジスタＭＰ７０のソースはＶddに、ドレインはワード線ドライバ３の可変電位電源Ｖcpにそれぞれ接続されて、第２の差動アンプＡＭＰ２の他方の入力となり、帰還ループを構成する。

ワード線ドライバ３の可変電位電源Ｖcpには、さらにｎＭＯＳ型トランジスタＭＮ７０のドレイン及びｐＭＯＳ型トランジスタＭＰ８０のドレインがそれぞれ接続される。トランジスタＭＮ７０のソースはＧＮＤに、トランジスタＭＰ８０のソースはＶddにそれぞれ接続される。ここで、上述の各トランジスタＭＰ７０、ＭＰ８０はともに電流供給用として働いている。そして、ノードＮ４０の他方の分岐経路は、各トランジスタＭＮ６０、ＭＮ７０及びＭＰ８０のゲートにそれぞれ接続される。可変電位電源Ｖcpには複数のワード線ドライバ３が接続されるが、図示の例では１つのワード線ドライバ３のみを示している。また、ワード線ドライバ３の出力にはワード線ＷＬを介して複数のメモリセル４が接続されるが、図示の例では１つのメモリセル４のみを示している。

温度検出回路２は、図２に示すように、ｐＭＯＳ型トランジスタＭＰ１０とダイオードＤ１０とが直列接続されて構成されている。トランジスタＭＰ１０のドレインとダイオードＤ１０のアノードとが接続され、この接続点の電位が出力電圧Ｖtempとなる。トランジスタＭＰ１０のゲートはＧＮＤに、ソースはＶddに、またダイオードＤ１０のカソードはＧＮＤにそれぞれ接続される。

ワード線ドライバ３は、図３に示すように、ｐＭＯＳ型トランジスタＭＰ１とｎＭＯＳ型トランジスタＭＮ１とが直列接続されて、ＣＭＯＳ型インバータを構成している。各トランジスタＭＰ１、ＭＮ１のゲートはともにワード線制御信号ＩＮに、ドレインはともにワード線ＷＬに接続される。また、トランジスタＭＰ１のソースはワード線ドライバ３の可変電位電源Ｖcpに、トランジスタＭＮ１のソースはＧＮＤにそれぞれ接続される。

メモリセル４は、図４に示すように、一対の負荷トランジスタ兼一対のアクセストランジスタを構成する一対のｐＭＯＳ型トランジスタＭＡ１、ＭＡ２と、一対のドライバトランジスタを構成する一対のｎＭＯＳ型トランジスタＭＤ１、ＭＤ２との４トランジスタから構成され、各トランジスタＭＡ１、ＭＤ１間が記憶ノードＮ１に、各トランジスタＭＡ２、ＭＤ２間が記憶ノードＮ２になっている。また、各トランジスタＭＡ１、ＭＡ２のゲートはともにワード線ＷＬに接続され、各トランジスタＭＡ１、ＭＡ２のソースはそれぞれビット線ＤＴ、ＤＢに接続され、各トランジスタＭＡ１、ＭＡ２のドレインはそれぞれ記憶ノードＮ１、Ｎ２に接続される。以上のようなセルが複数マトリクス状に配置されることにより、ＳＲＡＭが構成される。
なお、第１の差動アンプＡＭＰ１及び基準電圧発生回路２は、周知の回路を用いることができるので、具体的構成は省略する。

次に、この例の半導体記憶装置５の動作について説明する。図２に示した温度検出回路２のダイオード１０の順方向電圧は高温度になるほど低下するので、出力電圧Ｖtempの温度依存性は図５に示すようになる。ここで、出力電圧Ｖtempが基準電圧Ｖref0に等しくなる温度をT0とすれば、第１の差動アンプＡＭＰ１の出力ノードＮ２２の電位は、高温度側（T0以上）ではＶtemp＜Ｖref0の関係によりＬレベル、低温度側（T0以下）ではＶtemp＜Ｖref0の関係よりＨレベルとなる。図５では、T0＝０℃に設定した例で示しており、Ｖtemp＝０．６５Vとなる。以下、動作を高温度側と低温度側とに分けて説明する。

まず、高温度側では、ノードＮ４０の電位がＬレベルなので、ゲートがＬレベルになるｎＭＯＳ型トランジスタＭＮ５０、６０、７０はいずれもオフし、第２の差動アンプＡＭＰ２は動作しない。一方、ｐＭＯＳ型トランジスタＭＰ８０はオンするので、ワード線ドライバ３の可変電位電源Ｖcpを外部の電源Ｖddに充電する。

次に、低温度側では、ノードＮ４０の電位がＨレベルなので、ゲートがＨレベルになるｐＭＯＳ型トランジスタＭＰ８０はオフする。一方、ｎＭＯＳ型トランジスタＭＮ５０、６０、７０はいずれもオンするので、基準電圧ＶrefはｐＭＯＳ型トランジスタＭＰ５０とｎＭＯＳ型トランジスタＭＮ５０のオン抵抗の抵抗分割値となる。したがって、トランジスタＭＰ５０とトランジスタＭＮ５０の寸法（チャネル幅／ゲート長）を適当に設定することにより、基準電圧Ｖrefの値をＶddより任意の電圧△Ｖだけ下げることができる。ここで、第２の差動アンプＡＭＰ２の２つの入力ＶcpとＶrefを比較すると、Ｖcp＜Ｖrefのとき、ノードＮ６２の電位は低下してｐＭＯＳ型トランジスタＭＰ７０がオンする方向に働くため、Ｖcpは上昇する。一方、Ｖcp＞Ｖrefのときは、ノードＮ６２の電位は上昇してトランジスタＭＰ７０がオフする方向に働くため、トランジスタＭＮ７０によりＶcpは低下する。このように帰還がかかり、第２の差動アンプＡＭＰ２の出力Ｖcpは基準電圧Ｖrefに等しくなるので、結果として、Ｖcp＝Ｖref＝Ｖdd−△Ｖとなる。

以上説明したように、図５において、Ｖtemp＝Ｖref0となる温度T0を境に、高温度側ではＶcp＝Ｖdd、低温度側ではＶcp＝Ｖdd−△Ｖとなり、特に低温度側においてはＶddより△Ｖだけ低い電圧に可変電位電源Ｖcpを設定することができる。そして、ワード線制御信号ＩＮはデータ保持時はＬレベルにあるので、図３から明らかなように、ワード線ＷＬの電位はワード線ドライバ３の可変電位電源Ｖcpの電位に等しくなる。図６は、ワード線ドライバ３の可変電位電源Ｖcpの温度依存性を示している。この例では、T0＝０℃で△Ｖが約３５ｍVとなるように、ｐＭＯＳ型トランジスタＭＰ５０とｎＭＯＳ型トランジスタＭＮ５０の寸法を設定してある。図６において、高温度側においてＶcpのわずかな低下が見られるのは、ワード線ドライバ３のｎＭＯＳ型トランジスタＭＮ１のオフ電流の影響である。

上述のように、ワード線ＷＬの電位が可変電位電源Ｖcpの電位に等しくなったとき、図４のアクセストランジスタＭＡ１、ＭＡ２のゲート電位もＶcpとなる。低温度領域においてＶcpがＶddより△Ｖだけ低下すると、ゲート−ソース間電圧がともに△Ｖとなり、アクセストランジスタＭＡ１、ＭＡ２のオフ電流Ｉoffpは、サブスレッショルド係数をＳとして、△Ｖ／Ｓ桁増加する。したがって、ｐＭＯＳ型トランジスタＭＰ５０とｎＭＯＳ型トランジスタＭＮ５０の寸法を調整して△Ｖの値を下げることにより、低温度側においてＩoffnが増加した場合でも、前述の（Ｉoffp／Ｉoffn）＞１の条件を満たすことができる。例えばサブスレショルド係数Ｓを室温で８３ｍV/dec（Decade）とすると、０℃ではＳ＝７６ｍV/decとなるので、△Ｖ＝３５ｍVならば△Ｖ／Ｓ＝０．４６で、Ｉoffpは０．４６桁（＝２．９倍）増加することになる。また、△Ｖ＝７０ｍVならば△Ｖ／Ｓ＝０．９２で、Ｉoffpは０．９２桁（＝８．３倍）増加するようになる。TO＝０℃、△Ｖ＝３５ｍVの場合の温度依存性を図７に示す。図７から明らかなように、全温度領域で（Ｉoffp／Ｉoffn）＞１の条件を満足することができる。ここで、△Ｖを大きく設定するほど、より大きなリークレベルに対処できるようになるが、実際にどこまで増やせるかは、スタンバイ電流の許容レベルとの兼ね合いとなる。

このように、この例の半導体記憶装置５によれば、温度検出回路２の出力電圧Ｖtemp＝基準電圧発生回路１の出力電圧Ｖref0となる温度T0を検出して、この温度T0以下の低温度領域においては可変電位発生回路６により基準電圧Ｖrefの値を外部電源Ｖddよりも任意の電圧△Ｖだけ下げ、この下げた電圧（Ｖdd−△Ｖ）を可変電位電源Ｖcpとしてワード線ドライバ３を通じてメモリセル４のワード線ＷＬに供給するようにしたので、メモリセル４の記憶ノードを所定のレベルに安定に保持することができる。
したがって、メモリセルのデータ保持時に、特に低温度領域において発生し易いデータ保持不良を回避することができる。

図８は、この発明の実施例２である半導体記憶装置の主要部の構成を示す図である。この例の半導体記憶装置の構成が、上述した実施例１の構成と大きく異なるところは、２つの電流供給用のトランジスタを１つのトランジスタで兼用させるようにした点である。
この例の半導体記憶装置８は、出力部７Ｂにおいて電流供給用のトランジスタとして働く１つのｐＭＯＳ型トランジスタＭＰ７０を有している。このトランジスタＭＰ７０は、図１の実施例１のｐＭＯＳ型トランジスタＭＰ８０の動作を兼用するように構成されている。トランジスタＭＰ７０のゲートはｐＭＯＳ型トランジスタＭＰ９０を介して第２の差動アンプＡＭＰ２のノードＮ６２に、ｎＭＯＳ型トランジスタＭＮ９０を介してノードＮ４０にそれぞれ接続されている。ノードＮ４０は第３のインバータＩＮＶ３を介してｐＭＯＳ型トランジスタＭＰ９０のゲート及びｎＭＯＳ型トランジスタＭＮ９０のゲートに接続される。

この例の半導体記憶装置８において、高温度側においてはノードＮ４０はＬレベルなので、ｐＭＯＳ型トランジスタＭＰ９０のゲートとｎＭＯＳ型トランジスタＭＮ９０のゲートはともにＨレベルとなるため、トランジスタＭＰ９０はオフし、トランジスタＭＮ９０はオンする。したがって、ノードＮ９０はＬレベルとなり、ｐＭＯＳ型トランジスタＭＰ７０がオンしてワード線ドライバ３の可変電位電源Ｖcpを外部の電源Ｖddに充電する。

一方、低温度側においては、ノードＮ４０はＨレベルなので、ｐＭＯＳ型トランジスタＭＰ９０のゲートとｎＭＯＳ型トランジスタＭＮ９０のゲートはＬレベルとなり、トランジスタＭＰ９０はオンし、トランジスタＭＮ９０はオフする。したがって、実施例１と同様に、Ｖcp＝Ｖdd−△Ｖとなるように帰還がかかる。

実施例１においては、電流供給用のトランジスタとして働く２つのｐＭＯＳ型トランジスタＭＰ７０、ＭＰ８０は、ワード線ドライバ３の可変電位電源Ｖcpを高速に充電するためには、各トランジスタＭＰ７０、ＭＰ８０はチャネル幅寸法のかなり大きなものが必要となる。このため、基板占有面積が増大する。しかも、各トランジスタＭＰ７０、ＭＰ８０の寸法は基本的に同一であるにも係らず、トランジスタＭＰ７０は低温度側でのみ、トランジスタＭＰ８０は高温度側でのみしか動作しないので、効率が悪く無駄が生じている。この点実施例２によれば、１つのトランジスタＭＰ７０のみで、実施例２のトランジスタＭＰ７０、ＭＰ８０の動作を兼用できるので、効率がよくしかも基板占有面積を低減することができる。
これ以外は、上述した実施例１と略同様である。それゆえ、図８において、図１の構成部分と対応する各部には、同一の番号を付してその説明を省略する。

このように、この例の構成によっても実施例１と略同様な効果を得ることができる。
加えて、この例の構成によれば、トランジスタの動作の効率がよくしかも基板占有面積を低減することができる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。

この発明の半導体記憶装置（ＳＲＡＭ）は、主として中容量メモリの分野で広範囲に使用される。

この発明の実施例１である半導体記憶装置の構成を示す図である。 同半導体記憶装置の温度検出回路の構成を示す図である。 同半導体記憶装置のワード線ドライバの構成を示す図である。 同半導体記憶装置のメモリセルの構成を示す図である。 同半導体記憶装置の温度検出回路の出力電圧の温度依存性を示す図である。 同半導体記憶装置のワード線ドライバの可変電位電源の温度依存性を示す図である。 同半導体記憶装置のアクセストランジスタとドライバトランジスタのオフ電流の温度依存性を示す図である。 この発明の実施例２である半導体記憶装置の可変電圧発生回路の出力部の構成を示す図である。 従来の半導体記憶装置の６トランジスタメモリセルの構成を示す図である。 従来の半導体記憶装置の構成を成示す図である。 従来の半導体記憶装置のアクセストランジスタとドライバトランジスタのオフ電流の温度依存性を示す図である。 従来の半導体記憶装置のアクセストランジスタとドライバトランジスタのオフ電流の温度依存性を示す図である。

符号の説明

１ 基準電圧発生回路
２ 温度検出回路
３ ワード線ドライバ
４ メモリセル（４トランジスタメモリセル）
５ 半導体記憶装置（ＳＲＡＭ）
６ 可変電位発生回路（オフ電流増加手段）
７Ａ 基準電圧発生部
７Ｂ、８ 出力部
ＭＡ１、ＭＡ２ アクセストランジスタ
ＭＤ１、ＭＤ２ ドライバトランジスタ
ＡＭＰ１、ＡＭＰ２ 差動アンプ（差動増幅器）
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ
ＷＬ ワード線
Ｉoffp アクセストランジスタのオフ電流
Ｉoffn ドライバトランジスタのオフ電流
Ｒoffp アクセストランジスタのオフ抵抗
Ｒoffn ドライバトランジスタのオフ抵抗
Ｉonp アクセストランジスタのオン電流
Ｉonn ドライバトランジスタのオン電流
Ｖthp アクセストランジスタのしきい値電圧
Ｖthn ドライバトランジスタのしきい値電圧
Ｖtemp 温度検出回路の出力電圧（検出電圧）
Ｖref0 基準電圧発生回路の出力電圧
Ｖref 基準電圧発生部の出力電圧
Ｖcp ワード線ドライバの可変電位電源
Ｖdd 外部の電源
ＧＮＤ 接地
ＩＮ ワード線制御信号
Ｄ１０ ダイオード
△Ｖ 任意の電圧

Claims (11)

1. ともにワード線により制御される一対のアクセストランジスタと、該一対のアクセストランジスタとそれぞれ直列接続される一対のドライバトランジスタとから構成される４トランジスタメモリセルを有し、前記アクセストランジスタと前記ドライバトランジスタとの接続点に記憶ノードが設けられ、データ保持時に前記アクセストランジスタのオフ電流により前記記憶ノードに所定の電圧レベルを保持する半導体記憶装置であって、
   低温度領域での前記データ保持時に、前記オフ電流を増加させる手段を備えてなることを特徴とする半導体記憶装置。
2. ともにワード線により制御される一対のアクセストランジスタと、該一対のアクセストランジスタとそれぞれ直列接続される一対のドライバトランジスタとから構成される４トランジスタメモリセルを有し、前記アクセストランジスタと前記ドライバトランジスタとの接続点に記憶ノードが設けられ、データ保持時に前記アクセストランジスタのオフ電流により前記記憶ノードに所定の電圧レベルを保持する半導体記憶装置であって、
   前記メモリセルの動作温度に応じた検出電圧を出力する温度検出回路と、
   前記メモリセルの動作温度に依存しない基準電圧を出力する基準電圧発生回路と、
   前記検出電圧と前記基準電圧とを比較して比較結果に応じて第１のレベルあるいは第２のレベルの電圧を出力する第１の差動増幅器と、
   前記第１の差動増幅器の前記出力を二つに分岐してそれぞれ入力し、前記第１のレベルあるいは第２のレベルに応じた電圧を出力する可変電位発生回路と、
   前記可変電位発生回路の出力電圧を前記ワード線に供給するワード線ドライバと、
   を備えてなることを特徴とする半導体記憶装置。
3. 前記可変電位発生回路は、前記第１の差動増幅器の一方の分岐出力を入力する基準電圧発生部と、
   前記第２の差動増幅器の他方の分岐出力を入力する出力部と、
   前記基準電圧発生部及び前記出力部の出力をそれぞれ入力する第２の差動増幅器とから構成されていることを特徴とする請求項２記載の半導体記憶装置。
4. 前記検出電圧より前記基準電圧が大きいとき前記第１の差動増幅器は前記第１のレベルの電圧を出力し、これに応じて前記基準電圧発生部及び第２の差動増幅器がともに動作を停止し、前記可変電位発生回路が外部電源に等しい電圧を出力する構成になされていることを特徴とする請求項３記載の半導体記憶装置。
5. 前記検出電圧より前記基準電圧が小さいとき前記第１の差動増幅器は前記第２のレベルの電圧を出力し、これに応じて前記基準電圧発生部及び第２の差動増幅器がともに動作し、前記可変電位発生回路が外部電源より任意の値だけ下げた電圧を出力する構成になされていることを特徴とする請求項３記載の半導体記憶装置。
6. 前記基準電圧発生部が２つのトランジスタの直列回路から構成され、該直列回路の各トランジスタの寸法を変更することにより、前記任意の値を設定する構成になされていることを特徴とする請求項５記載の半導体記憶装置。
7. 前記第１のレベルがＬレベル、前記第２のレベルがＨレベルであることを特徴とする請求項２記載の半導体記憶装置。
8. 前記一対のアクセストランジスタがｐＭＯＳ型トランジスタから構成され、前記一対のドライバトランジスタがｎＭＯＳ型トランジスタから構成されていることを特徴とする請求項１又は２記載の半導体記憶装置。
9. 前記温度検出回路が温度検出素子を有してなることを特徴とする請求項２記載の半導体記憶装置。
10. 前記温度検出素子はダイオードを有してなることを特徴とする請求項９記載の半導体記憶装置。
11. 前記ダイオードの順方向電圧に基づいて温度検出がなされることを特徴とする請求項１０記載の半導体記憶装置。
    

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