JP5259270B2

JP5259270B2 - 半導体装置

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Publication number: JP5259270B2
Application number: JP2008168093A
Authority: JP
Inventors: 雅雄篠崎
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-06-27
Filing date: 2008-06-27
Publication date: 2013-08-07
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Description

本発明は、半導体装置に関し、特に、スタティック型メモリセルを有する半導体装置に関する。

本発明者が検討した技術として、例えば、スタティック型メモリセルを有する半導体装置においては、以下の技術が考えられる。

例えば、複数個のスタティック型メモリセルをマトリクス状（行列状）に配置して成るＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）においては、メモリセルの選択端子がロウ方向毎にワード線に結合され、メモリセルのデータ入出力端子がカラム方向毎に相補データ線（相補ビット線とも称される）に結合される。それぞれの相補データ線は、相補データ線に１対１で結合された複数個のカラム選択スイッチを含むＹ選択スイッチ回路を介して相補コモンデータ線に共通接続されている。そのようなＳＲＡＭにおいて、メモリセルアレイに供給される電源電圧は、一定とされる。

なお、このような半導体装置に関する技術としては、例えば、特許文献１，２及び非特許文献１に記載される技術などが挙げられる。
特開２００５−１０８３０７号公報特開平０６−３１４４９１号公報オバヤシ（Ｓ．Ｏｂａｙａｓｈｉ）、他、「ア・６５ナノメートル・エスオーシー・エンベデット・６トランジスタ・エスラム・デザイン・フォー・マニュファクチュアリング・ウィズ・リード・アンド・ライト・スタビライジング・サーキッツ（Ａ６５ｎｍＳｏＣＥｍｂｅｄｄｅｄ６Ｔ−ＳＲＡＭＤｅｓｉｇｎｆｏｒＭａｎｕｆａｃｔｕｒｉｎｇｗｉｔｈＲｅａｄａｎｄＷｒｉｔｅＳｔａｂｉｌｉｚｉｎｇＣｉｒｃｕｉｔｓ）」、２００６・シンポジウム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（２００６ＳｙｍｐｏｓｉｕｍｏｎＶＬＳＩＣｉｒｃｕｉｔｓＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ）、２００６年

ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

デバイスの微細化に伴い、ＳＲＡＭメモリセルを構成するトランジスタの局所的な閾値電圧（Ｖｔｈ）のゆらぎ増大により、Ｖｔｈ管理幅内でＳＲＡＭのＳＮＭ（ＳｔａｔｉｃＮｏｉｓｅＭａｒｇｉｎ）とライトマージン（ＷｒｉｔｅＭａｒｇｉｎ）を両立させることが難しくなっている。なお、ＳＮＭとは、メモリセルのデータ読み出し時に、メモリセルに記憶されているデータが反転せずに保持することができるマージン（余裕度）をいう。ライトマージンとは、メモリセルのデータ書き込み時に、メモリセルに記憶されているデータを反転させて書き込むことができるマージンをいう。

図２３に、ＳＮＭとライトマージンの関係を示す。図２３において、縦軸は歩留、横軸はＳＲＡＭメモリセルのトランジスタの閾値電圧（Ｖｔｈ）を示す。図２３に示すように、ＳＮＭとライトマージンは、トレードオフの関係にある。すなわち、高温になると閾値電圧が低くなるためＳＮＭが悪化し、低温になると閾値電圧が高くなるためライトマージンは悪化する。

前記非特許文献１では、ワード線に接続された常時オンのｎ型ＭＯＳトランジスタによって、ワード線電位のハイ（Ｈｉｇｈ）レベルＶ_ＷＬを電源電圧ＶＤＤより低くすることにより、ＳＮＭのマージンを向上させる手法が紹介されている。図２４に、ワード線ＷＬのハイレベル電圧Ｖ_ＷＬの波形を示す。図２４に示すように、ワード線ＷＬのハイレベル電圧Ｖ_ＷＬを電源電圧ＶＤＤよりΔＶだけ低くしている。

しかし、ワード線電位を電源電圧より低くすると、同時にライトマージンが悪化してしまうため、トランジスタの閾値電圧（Ｖｔｈ）に対する動作マージンを十分広げることができない。図２５に、ワード線ＷＬのハイレベル電圧Ｖ_ＷＬを電源電圧ＶＤＤよりΔＶだけ低くした場合のＳＮＭとライトマージンの関係を示す。図２５において、縦軸は歩留、横軸はＳＲＡＭメモリセルのトランジスタの閾値電圧（Ｖｔｈ）を示す。また、実線はワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤの場合、破線はワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤ−ΔＶの場合を示す。図２５に示すように、ワード線ＷＬのハイレベル電圧Ｖ_ＷＬをＶＤＤ−ΔＶとすることにより、ＳＮＭは良くなる（歩留が向上する）。しかし、同時にライトマージンが劣化してしまう（歩留が下がる）。

前記非特許文献１では、ライト（Ｗｒｉｔｅ）サイクルにおいて、メモリセルのＶＤＤ電位（ＡＲＶＤＤ）を下げることによりこれを解決している。

しかしながら、メモリセルのＶＤＤ電位を下げすぎると、同一カラム上の非活性セルのリテンションマージンが悪化する危険性がある。また、ライトマージンを確保できる電位までＡＲＶＤＤを下げて、その後、ＡＲＶＤＤをＶＤＤまで上げる動作をライトサイクル内で行う必要があるため、サイクル周波数が悪化するという問題が発生する。このため、ＳＮＭとライトマージンの両方を同時に確保するには限界があった。

そこで、本発明の目的は、スタティック型メモリセルを有する半導体装置において、ＳＮＭとライトマージンの両方を同時に確保することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

なお、本出願人は、発明した結果に基づき、「ＳＮＭとライトマージンを同時に確保するために温度センサを用いて、その出力によりワード線ドライバの出力電圧を制御するＳＲＡＭ」という観点で先行技術調査を行った。その結果、前記特許文献１，２が抽出された。

特許文献１には、「温度検出回路の出力電圧＝基準電圧発生回路の出力電圧」となる温度Ｔ０を検出して、この温度Ｔ０以下の低温度領域においては、可変電位発生回路により基準電圧Ｖｒｅｆの値を外部電源Ｖｄｄよりも任意の電圧△Ｖだけ下げ、この下げた電圧（Ｖｄｄ−△Ｖ）を可変電位電源Ｖｃｐとしてワード線ドライバを通じてメモリセルのワード線ＷＬに供給するようにしたＳＲＡＭが記載されている。特許文献１は、データ保持時（非活性化時）の安定化を目的としたものであり、データ保持時に、温度が上がると非選択ワード線の電位を上げるというものである。

特許文献２には、温度センサの検出結果に基づいてメモリセル電圧を制御させることによって、動作範囲の拡大を図ったＳＲＡＭが記載されている。特許文献２は、低温時のデータ保持の安定化を目的としたものであり、アクティブ時については検討がなされていない。

本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的な実施例による半導体装置は、スタティック型メモリセルを有する半導体装置である。そして、複数のスタティック型メモリセルが行列状に配置されたメモリセルアレイと、半導体装置内の温度を検知する温度センサ回路と、メモリセルの書き込み又は読み出し動作時に、温度センサ回路の出力に基づいて、メモリセルアレイに供給される電圧を制御する電圧制御回路と、を有するものである。

代表的な実施例によれば、広い閾値電圧Ｖｔｈ変動範囲で歩留を確保可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、特にことわらない限り、端子名を表す記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

（実施の形態１）
図１は本発明の実施の形態１による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図である。

まず、図１により、本実施の形態１の半導体装置におけるＳＲＡＭモジュールの構成の一例を説明する。本実施の形態１による半導体装置は、特に制限されないが、公知の半導体集積回路製造技術によってシリコン基板などの一つの半導体基板上に形成される。

本実施の形態１によるＳＲＡＭモジュールは、例えば、複数個のスタティック型メモリセル（ＭＣ）１がマトリクス状（行列状）に配置されたメモリセルアレイ（ＭｅｍｏｒｙＡｒｒａｙ）５と、メモリセル１の選択端子に接続されたワード線ＷＬ０〜ＷＬｎを駆動するためのワードドライバ２と、ロウデコーダ（ＲｏｗＤｅｃｏｄｅｒ）３と、ＳＲＡＭモジュールの書き込み／読み出し動作等を制御するコントロールロジック（ＣｏｎｔｒｏｌＬｏｇｉｃ）４と、カラムデコーダ（ＣｏｌｕｍｎＤｅｃｏｄｅｒ）１１と、カラムスイッチ（ＣｏｌｕｍｎＳｗｉｔｃｈ）１２と、ライトアンプ（ＷｒｉｔｅＡｍｐ）１３と、センスアンプ（ＳｅｎｓｅＡｍｐ）１４と、半導体装置内の温度を検知する温度センサ回路６などから構成される。

メモリセル１の選択端子はロウ方向毎にワード線ＷＬ０〜ＷＬｎに接続され、メモリセル１のデータ入出力端子はカラム方向毎に相補ビット線に接続されている。それぞれの相補ビット線は、カラムスイッチ１２に接続されている。

アドレス選択信号ＡＸ，ＡＹは、コントロールロジック４を経由してそれぞれロウデコーダ３とカラムデコーダ１１に入力されてデコードされる。ロウデコーダ３の出力はワードドライバ２に入力され、ワード線ＷＬ０〜ＷＬｎの一本を活性化する。

一方、カラムデコーダ１１の出力はカラムスイッチ（ＣｏｌｕｍｎＳｗｉｔｃｈ）１２に入力され、メモリセルアレイ５内の複数の相補ビット線の内一対と、ライトアンプ１３、センスアンプ１４とを導通させる。

読み出し（Ｒｅａｄ）サイクルでは、信号ＲＥＮがハイレベルに活性化され、コントロールロジック４を経由して信号ＲＥＮＭＲをハイレベルに活性化し、センスアンプ１４を起動する。ワード線ＷＬで選択されたメモリセル１から読み出されたデータは相補ビット線とカラムスイッチ１２を経由して、センスアンプ１４で増幅され、読み出しデータ（ＲｅａｄＤａｔａ）として出力される。

なお、読み出しサイクルとは、センスアンプが活性化され、メモリセルからの読み出しデータがセンスアンプから出力され、センスアンプが非活性化されるまでの期間を含むものとする。

また、読み出し時とは、メモリセルからデータを読み出す際に、読み出されるメモリセルに接続されたワード線が活性化されている期間を含むものとする。

書き込み（Ｗｒｉｔｅ）サイクルでは信号ＤＩＣがハイレベルに活性化され、コントロールロジック４を経由して信号ＤＩＣＭＲをハイレベルに活性化し、ライトアンプ１３を活性化する。外部から書き込みデータ（ＷｒｉｔｅＤａｔａ）として入力されたデータはライトアンプ１３によりカラムスイッチ１２を経由して相補ビット線に伝達され、ワード線ＷＬで選択されたメモリセル１に書き込まれる。また、ワード線ＷＬを駆動するワードドライバ２には温度センサ回路６の出力信号ＴＣＮＴが入力される。

なお、書き込みサイクルとは、ライトアンプ（書き込みドライバ）が活性化され、メモリセルへのデータ書込みがされ、ライトアンプが非活性化されるまでの期間を含むものとする。

また、書き込み時とは、メモリセルにデータを書き込む際に、書き込まれるメモリセルに接続されたワード線が活性化されている期間を含むものとする。

図２は図１に示したワードドライバ２の構成例を示す回路図、図３はワードドライバ２の出力であるワード線ＷＬのハイレベル電圧Ｖ_ＷＬの温度特性を示す図である。

ロウデコーダ３によって該当ワードドライバ２が選択されると、信号ＷＳがロウレベルとなりｎ型ＭＯＳトランジスタＭｎ１がオフとなり、ｐ型ＭＯＳトランジスタＭｐ１によってワード線ＷＬがハイレベルに引き上げられる。この時、信号ＴＣＮＴがハイレベルに選択されると、ワード線ＷＬのハイレベルはｐ型ＭＯＳトランジスタＭｐ１とｎ型ＭＯＳトランジスタＭｎ２の電流の引き合いにより電源電圧ＶＤＤより低い電圧（ＶＤＤ−ΔＶ）になる。

温度センサ回路６は、低温では信号ＴＣＮＴがロウレベル（ＴＣＮＴ＝Ｌ）、高温では信号ＴＣＮＴがハイレベル（ＴＣＮＴ＝Ｈ）となる特性を持っている。このため、図３に示すように、ワード線ＷＬのハイレベル電圧Ｖ_ＷＬは低温ではＶ_ＷＬ＝ＶＤＤ、高温ではＶ_ＷＬ＝ＶＤＤ−ΔＶとなるような特性を持つ。

図４は、図１に示した温度センサ回路６の構成の一例を示す回路図、図５は温度センサ回路６の出力信号ＴＣＮＴの温度特性を示す図である。

図４に示すように、温度センサ回路６は、温度センサ部６１とシュミットトリガ回路６２などから構成される。温度センサ部６１は、差動アンプ６３、電流源６４、バイポーラトランジスタＱ１，Ｑ２、抵抗Ｒ１〜Ｒ４などから構成される。

温度センサ部６１は、バイポーラトランジスタＱ１，Ｑ２の２段分のＶＢＥ電圧を差動アンプ６３で増幅することによって、出力電圧ＶＯＵＴを、図５に示すように低温で高く、高温で低くなるような温度勾配を持たせることが可能となる。出力電圧ＶＯＵＴの勾配、および出力電圧ＶＯＵＴが基準電圧ＶＲＥＦと交差する温度は抵抗Ｒ１〜Ｒ４の値を適当に設定することによって可能となる。

温度センサ回路６の出力（信号ＴＣＮＴ）は、複数のメモリモジュールに分配されるため、ノイズ耐性を考慮すると出力電圧ＶＯＵＴのようなアナログ信号をデジタル信号レベルに変換した方が、都合が良い。そのため、シュミットトリガ回路６２によってアナログレベルの出力電圧ＶＯＵＴをデジタル信号ＴＣＮＴに変換している。シュミットトリガ回路６２では、低温から高温になる場合にデジタル信号ＴＣＮＴがロウレベル（Ｌ）からハイレベル（Ｈ）に切り替わる閾値温度はＴ２、高温から低温になる場合に信号ＴＣＮＴがハイレベル（Ｈ）からロウレベル（Ｌ）に切り替わる閾値温度がＴ１となるようなヒステリシス特性を持つシュミットトリガ回路を用いる。これは、温度がちょうど判定レベル付近の場合に、信号ＴＣＮＴが高頻度でハイ（Ｈ）とロウ（Ｌ）が切り替わることにより、消費電力やノイズが増大することを防ぐことを目的としている。

このように、ワード線ＷＬのハイレベル電圧Ｖ_ＷＬを、高温ではＶ_ＷＬ＝ＶＤＤ−ΔＶとすることができるため、図６に示したように、ＳＮＭの温度特性を補償することができるため、図８に示すように歩留を確保できる閾値電圧Ｖｔｈの範囲を広げることが可能となる。

図６は、本実施の形態１において、６Ｔｒ−ＳＲＡＭを構成するｎ型ＭＯＳトランジスタ（Ａｃｃｅｓｓ−ＭＯＳ，Ｄｒｉｖｅｒ−ＭＯＳ）の閾値電圧Ｖｔｈと、ＳＮＭ起因のＳＲＡＭ歩留を示している。図６において、縦軸は歩留（ＳＮＭ）、横軸はＳＲＡＭメモリセルのトランジスタの閾値電圧（Ｖｔｈ）を示す。また、１０１はワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤで温度が−４０度の場合、１０２はワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤで温度が１２５度の場合、１０３はワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤ−ΔＶで温度が１２５度の場合を示す。

ＳＮＭは、メモリセルのｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈが高いほどマージンが大きくなり、歩留が向上する。同様に、ＳＮＭは、高温になるとマージンが小さくなり、歩留が低下する特性を持つ（１０１→１０２）。本実施の形態１では、温度センサ回路６の出力（信号ＴＣＮＴ）により、高温になるとワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤからΔＶだけ下がる（１０２→１０３）。ＳＮＭはＶ_ＷＬが低いほどマージンが向上するため、温度特性によるＳＮＭの悪化を補償することが可能となる。

図７は、本実施の形態１において、６Ｔｒ−ＳＲＡＭを構成するｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈと、ライトマージン起因のＳＲＡＭ歩留を示している。図７において、縦軸は歩留（ライトマージン）、横軸はＳＲＡＭメモリセルのトランジスタの閾値電圧（Ｖｔｈ）を示す。また、２０１はワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤ−ΔＶで温度が１２５度の場合、２０２はワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤ−ΔＶで温度が−４０度の場合、２０３はワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤで温度が−４０度の場合を示す。

ライトマージンはＳＮＭと相反する特性を持つ。すなわちｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈが低いほどマージンが大きくなり、歩留が向上する。同様に、ライトマージンは低温になるとマージンが小さくなり、歩留が低下する（２０１→２０２）。温度センサ回路６の出力（信号ＴＣＮＴ）により、低温になるとワード線ＷＬのハイレベル電圧Ｖ_ＷＬがＶＤＤ−ΔＶからＶＤＤに戻るため（２０２→２０３）、ライトマージンに対しても温度特性によるマージン悪化を補償することが可能となる。

図８はＳＮＭとライトマージンを総合した、ｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈに対するＳＲＡＭ歩留を示した図である。温度センサ回路により、高温ではＶ_ＷＬがＶＤＤからＶＤＤ−ΔＶに自動的に調整されるため、歩留が確保できるＶｔｈ範囲を広げることが可能となる。

（実施の形態２）
図９は、本発明の実施の形態２による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図、図１０は、図９に示したワードドライバ２の構成例を示す回路図である。

本実施の形態２では、温度センサ回路６の出力に加えて、ヒューズ（ＦＵＳＥ）７の切断／非切断による信号をワードドライバ２に入力している。

信号ＴＣＮＴ＜０＞は温度センサ回路６の出力信号、信号ＴＣＮＴ＜１＞はヒューズ７の切断信号である。これらの信号がワードドライバ２に伝達され、それぞれの信号ＴＣＮＴ＜０＞，ＴＣＮＴ＜１＞が、ワード線ＷＬに接続されたｎ型ＭＯＳトランジスタＭｎ２，Ｍｎ３のゲートに入力される。ヒューズ７は、例えばウエハテスト時にチップ内部に用意されたモニタ回路によってチップ毎にアクセスＭＯＳトランジスタ（ＡｃｃｅｓｓＭＯＳ）の閾値電圧Ｖｔｈを評価し、閾値電圧Ｖｔｈが基準より低い場合に、ヒューズ７を切断して信号ＴＣＮＴ＜１＞をハイレベル固定とする。

これによりウエハ内でＶｔｈが低くばらついたチップのＳＮＭを改善することが可能となり、ウエハ内のＳＲＡＭ歩留を改善できることができる。これは温度センサ回路による温度特性の補償と独立に行うことができるので、前記実施の形態１で述べた歩留改善と合わせて、広いＶｔｈ範囲で歩留を確保することが可能となる。

また、図９の構成では、温度センサ回路６の出力信号ＴＣＮＴは、ＳＲＡＭモジュール１０内のフリップフロップにおいて、クロックＣＫで一旦同期化される。温度変動による信号ＴＣＮＴの変動はクロックに対して非同期であるため、そのままワードドライバ２に入力されると、ワード線ＷＬのハイレベル期間中にワード線のハイレベルが変化する可能性があり、回路設計、テスタ評価を困難にする可能性がある。信号ＴＣＮＴをクロックＣＫで同期化することによって、アドレス選択信号ＡＸ，ＡＹ等と同等に扱うことが可能となる。

（実施の形態３）
図１１は、本発明の実施の形態３による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図、図１２は、図１１に示したワードドライバ２及びドライバ電源回路８の構成例を示す回路図である。

図１１の構成例では、信号ＴＣＮＴ＜１：０＞はドライバ電源回路８に入力され、ワードドライバ２の電源として電源電圧ＶＤＤＲが供給される。ドライバ電源回路８から出力される電源電圧ＶＤＤＲの電圧レベルは、ｐ型ＭＯＳトランジスタＭｐ１と、信号ＴＣＮＴ＜１：０＞によって選択されたｐ型ＭＯＳトランジスタＭｐ２およびＭｐ３の電流の引き合いによって決まる。ワード線ＷＬのハイレベルはワードドライバ２の電源電圧ＶＤＤＲとなるため、前記実施の形態２における図９の構成例と同様に、温度センサ回路６の出力とヒューズ（ＦＵＳＥ）７の切断信号によってワード線ＷＬのハイレベル電圧を変えることが可能となる。

（実施の形態４）
図１３は、本発明の実施の形態４による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図、図１４は、図１３に示したワードドライバ２及びドライバ電源回路８の構成例を示す回路図、図１５は、温度センサ部６１の出力電圧ＶＯＵＴとワード線ＷＬのハイレベル電圧Ｖ_ＷＬの温度特性を示す図である。

図１３の構成例は、図１のＣＭＯＳレベルの温度センサ回路６の出力信号ＴＣＮＴの代わりに、アナログレベルの温度センサ部６１の出力電圧ＶＯＵＴを直接ドライバ電源回路８に入力している。温度センサ部６１は、図４に示した温度センサ回路６の前段部分であり、図１５に示すように出力電圧ＶＯＵＴが低温で高く、高温で低くなるような温度特性を持つ。ＶＯＵＴは、図１４のワードドライバ２のｐ型ＭＯＳトランジスタＭｐ２のゲートに入力されており、高温では出力電圧ＶＯＵＴが低くなるのでｐ型ＭＯＳトランジスタＭｐ２の電流駆動力が上昇し、ｐ型ＭＯＳトランジスタＭｐ１との電流の引き合いによって決まる電源電圧ＶＤＤＲのレベルを下げることが可能となる。メモリセルアレイ１個に対して温度センサ部を１個搭載できる場合では、図１の構成例に比べて、より精度の良い温度補償を得ることができる。

（実施の形態５）
図１６は、本発明の実施の形態５による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図、図１７は、ライトアシスト回路を用いたメモリセルへの書き込み動作を示す波形図、図１８は、図１７の拡大図である。

図１６は、メモリセルアレイ（ＭｅｍｏｒｙＡｒｒａｙ）５のライトアシストレベルの調整に対して温度センサ回路６出力を用いた構成例を示している。図１７はライトアシスト回路（ＷｒｉｔｅＡｓｓｉｓｔ）１６を用いたメモリセルへの書き込み動作を示している。

Ｙアドレスをデコードしたカラム選択信号ＹＳ０がハイレベルとなり、選択されたメモリセルアレイのビット線対の片側（ＤＴ）はライトアンプ１３によってカラムスイッチ１２を介してロウレベルに下げられる。同時に、Ｘアドレスをデコードしたワード線信号ＷＬ０がハイレベルになり、選択されたメモリセル１の内部ノードを反転させる。このとき、メモリセル１のｐ型ＭＯＳトランジスタのソース電圧ＡＲＶＤＤは、ライトアシスト回路１６によってＶＤＤ−ΔＶＡＲＶＤＤまで引き下げられる。ライトアシスト回路１６では、カラム選択信号ＹＳ０と同時にライトイネーブル信号ＷＩＣＭＲがハイレベルとなり、ＡＲＶＤＤ０を引き下げ、ｐ型ＭＯＳトランジスタＭＰ３がオンすることによりＡＲＶＤＤを引き下げるが、このときＡＲＶＤＤは０Ｖまでは下がらず、ライトアシスト回路１６のｐ型ＭＯＳトランジスタＭＰ３，ＭＰ４の閾値電圧Ｖｔｈで決まるレベルにとどまる。

このように書き込み動作時にＡＲＶＤＤを下げることにより、メモリセル１のｐ型ＭＯＳトランジスタのオン電流が弱くなるため、ｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈが高い場合でも安定してメモリセル１に書き込みを行うことができる。しかし、一方でＡＲＶＤＤを下げすぎると副作用も存在する。ＡＲＶＤＤには書き込み動作が行われるメモリセル以外にも、アクセスが行われないその他もメモリセルが接続されているが、ＡＲＶＤＤが下がり過ぎるとデータリテンション不良と呼ばれる、メモリセルのデータの破壊が発生する。

このようなデータリテンション不良が起こるＡＲＶＤＤ下限電圧は高温ほど高くなる。従ってライトマージンが小さい低温時にはΔＶＡＲＶＤＤを大きく、リテンション不良マージンが小さい高温時にはΔＶＡＲＶＤＤを小さくすれば、書き込みとデータリテンションのマージンを両立できる。これを実現するために、ｐ型ＭＯＳトランジスタＭＰ５の閾値電圧Ｖｔｈを低く、ｐ型ＭＯＳトランジスタＭＰ４の閾値電圧Ｖｔｈを高く作り、低温時にＴＣＮＴ＝”Ｌ”となる温度センサ回路６をｐ型ＭＯＳトランジスタＭＰ５のゲートに接続する。低温時にはｐ型ＭＯＳトランジスタＭＰ５の閾値電圧ＶｔｈによってＡＲＶＤＤが決まり、高温時にはｐ型ＭＯＳトランジスタＭＰ４の閾値電圧ＶｔｈによりＡＲＶＤＤが決まるため、前記のように低温時にはΔＶＡＲＶＤＤを大きく、高温時にはΔＶＡＲＶＤＤを小さくすることが可能となる。

（実施の形態６）
図１９は、本発明の実施の形態６による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図、図２０は、図１９に示した降圧回路（２）１７の構成例を示す回路図、図２１は、降圧回路（２）１７の出力電圧ＶＤＤ１の温度特性を示す図である。

図１９は温度センサ回路６によってワード線電圧を変えるその他の構成例を示す。半導体装置に供給される電源電圧ＶＤＤを降圧回路（１）によってＶＤＤ−ΔＶまで降圧してメモリセルアレイを含む各ゲートの電源として供給しているが、ワードドライバ２に対しては温度センサ回路６で制御された降圧回路（２）１７で降圧されたＶＤＤ１を電源として供給する構成例である。

ここで、温度センサ回路６の出力ＴＣは図２１に示すように半導体装置の温度補償範囲Ｔｍｉｎ〜Ｔｍａｘの間で｛０１１｝｛１０１｝｛１１０｝の３段階に切り替わる３ビット信号である。図２０に示す降圧回路（２）１７では、出力ＴＣによってＶＤＤ１から抵抗分圧して差動アンプにフィードバックする電圧ＶＲ０が切り替わる。差動アンプはＶＲ０とＶＲが等しくなるように出力電圧ＶＤＤ１を調整するので、出力ＴＣが＜０１１＞の場合にはＶＤＤ１を高く、＜１１０＞の場合にはＶＤＤ１を低くする。

一方、降圧回路（１）は図２０と同じ構成であり、＜１０１＞が常時選択されている。この結果、ワードドライバ２のワード線ＷＬのハイレベル（＝ＶＤＤ１）は、低温時にはＶＤＤ−ΔＶより高く、高温時にはＶＤＤ−ΔＶより低くなる。前記実施の形態３の図１１の構成例と異なりワード線電圧をメモリセルアレイより低くするだけでなく、高くすることができるため、より動作マージンを広く設計することが可能となる。

（実施の形態７）
図２２は、本発明の実施の形態７による半導体装置において、複数のＳＲＡＭモジュールを含むＳＯＣの構成例を示すブロック図である。

図２２は、ＳＯＣ（ＳｙｓｔｅｍＯｎａＣｈｉｐ）１５に、本発明を適用した構成例を示す。通常ＳＯＣではチップ内に容量の異なる複数のメモリモジュールを搭載している。本実施の形態７によるＳＯＣ１５は、前記実施の形態１〜６で説明したＳＲＡＭモジュール１０を複数個搭載している。図２２において、ｍｏｄｕｌｅ１，ｍｏｄｕｌｅ２，ｍｏｄｕｌｅ５が大容量のＳＲＡＭモジュール、ｍｏｄｕｌｅ３が中容量のＳＲＡＭモジュール、ｍｏｄｕｌｅ４は小容量のＳＲＡＭモジュールである。これらのＳＲＡＭモジュールは、メモリモジュールの一種である。なお、メモリモジュールとは、複数のメモリセルから構成されるメモリセルアレイ、センスアンプ、ドライバ、デコーダ、その他の周辺回路等を有し、メモリとして独立して機能するものをいう。

メモリ容量が大きくなるほど、閾値電圧Ｖｔｈのばらつきの大きいＳＲＡＭメモリセルが存在する可能性が高くなるため、大容量モジュールでは温度センサ回路６とＶｔｈ仕上がりに応じたヒューズ７切断を併用して歩留を確保する必要がある。一方、中容量のｍｏｄｕｌｅ３は温度センサ回路６のみで歩留が確保可能となり、小容量のｍｏｄｕｌｅ４はヒューズも温度センサ回路も必要としない。このようにメモリモジュールのメモリ容量に応じて、温度センサ回路６とヒューズ７を使い分けることが可能となり、メモリモジュール設計の容易化が可能となる。

また、ｍｏｄｕｌｅ５は他のｍｏｄｕｌｅに対してチップ内の離れた場所に配置されるが、特にダイサイズの大きい製品ではチップ内の温度分布が一様でない可能性がある。このため温度センサ回路６をチップ内に複数個搭載し、メモリモジュール（ｍｏｄｕｌｅ５）はより近傍の温度センサ回路６の出力を利用する。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

このため、例えば複数の実施の形態のそれぞれの一部もしくは全部を適宜組み合わせても良い。

本発明は、ＳＲＡＭメモリを搭載した同期型半導体メモリに有効であり、とりわけ単体ＳＲＡＭ製品、ＳＯＣ製品等に効果的である。

本発明の実施の形態１による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図である。図１に示したワードドライバの構成例を示す回路図である。本発明の実施の形態１による半導体装置において、ワードドライバの出力であるワード線ＷＬのハイレベル電圧Ｖ_ＷＬの温度特性を示す図である。図１に示した温度センサ回路の構成例を示す回路図である。本発明の実施の形態１による半導体装置において、温度センサ回路の出力信号ＴＣＮＴの温度特性を示す図である。本発明の実施の形態１による半導体装置において、６Ｔｒ−ＳＲＡＭを構成するｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈと、ＳＮＭ起因のＳＲＡＭ歩留を示す図である。本発明の実施の形態１による半導体装置において、６Ｔｒ−ＳＲＡＭを構成するｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈと、ライトマージン起因のＳＲＡＭ歩留を示す図である。本発明の実施の形態１による半導体装置において、ＳＮＭとライトマージンを総合した、ｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｈに対するＳＲＡＭ歩留を示す図である。本発明の実施の形態２による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図である。図９に示したワードドライバの構成例を示す回路図である。本発明の実施の形態３による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図である。図１１に示したワードドライバ及びドライバ電源回路の構成例を示す回路図である。本発明の実施の形態４による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図である。図１３に示したワードドライバ及びドライバ電源回路の構成例を示す回路図である。本発明の実施の形態４による半導体装置において、温度センサ部の出力電圧ＶＯＵＴとワード線ＷＬのハイレベル電圧Ｖ_ＷＬの温度特性を示す図である。本発明の実施の形態５による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図である。本発明の実施の形態５による半導体装置において、ライトアシスト回路を用いたメモリセルへの書き込み動作を示す波形図である。図１７の拡大図である。本発明の実施の形態６による半導体装置において、ＳＲＡＭモジュールの構成例を示すブロック図である。図１９に示した降圧回路（２）の構成例を示す回路図である。本発明の実施の形態６による半導体装置において、降圧回路（２）の出力電圧ＶＤＤ１の温度特性を示す図である。本発明の実施の形態７による半導体装置において、複数のＳＲＡＭモジュールを含むＳＯＣの構成例を示すブロック図である。本発明の前提として検討した、ＳＮＭとライトマージンの関係を示す図である。本発明の前提として検討した、ワード線のハイレベル電圧の波形を示す図である。本発明の前提として検討した、ワード線のハイレベル電圧を電源電圧ＶＤＤよりΔＶだけ低くした場合のＳＮＭとライトマージンの関係を示す図である。

符号の説明

１メモリセル（ＭＣ）
２ワードドライバ
３ロウデコーダ（ＲｏｗＤｅｃｏｄｅｒ）
４コントロールロジック（ＣｏｎｔｒｏｌＬｏｇｉｃ）
５メモリセルアレイ（ＭｅｍｏｒｙＡｒｒａｙ）
６温度センサ回路
７ヒューズ（ＦＵＳＥ）
８ドライバ電源回路
１０ＳＲＡＭモジュール
１１カラムデコーダ（ＣｏｌｕｍｎＤｅｃｏｄｅｒ）
１２カラムスイッチ（ＣｏｌｕｍｎＳｗｉｔｃｈ）
１３ライトアンプ（ＷｒｉｔｅＡｍｐ）
１４センスアンプ（ＳｅｎｓｅＡｍｐ）
１５ＳＯＣ（ＳｙｓｔｅｍＯｎａＣｈｉｐ）
１６ライトアシスト回路（ＷｒｉｔｅＡｓｓｉｓｔ）
１７降圧回路（２）
６１温度センサ部
６２シュミットトリガ回路
６３差動アンプ
６４電流源
ＡＸ，ＡＹアドレス選択信号
ＣＫクロック
Ｍｎ１〜Ｍｎ３ｎ型ＭＯＳトランジスタ
Ｍｐ１〜Ｍｐ３，ＭＰ３〜ＭＰ５ｐ型ＭＯＳトランジスタ
Ｑ１，Ｑ２バイポーラトランジスタ
Ｒ１〜Ｒ４抵抗
ＶＯＵＴ出力電圧
ＶＲＥＦ基準電圧
Ｖ_ＷＬワード線ＷＬのハイレベル電圧
ＷＬワード線
ＹＳ０カラム選択信号

Claims

スタティック型メモリセルを有する半導体装置であって、
複数の前記スタティック型メモリセルが行列状に配置されたメモリセルアレイと、
前記半導体装置内の温度を検知する温度センサ回路と、
前記スタティック型メモリセルの書き込み又は読み出し動作時に、前記温度センサ回路の出力に基づいて、前記メモリセルアレイに供給される電圧を制御する電圧制御回路と、
ヒューズと、
前記メモリセルアレイと前記電圧制御回路とをそれぞれ備えた複数のメモリモジュールと、
前記複数のメモリモジュールの各メモリモジュールよりメモリ容量の大きい第２のメモリモジュールと、
第２の温度センサ回路と、を有し、
前記電圧制御回路により制御される電圧は、選択ワード線の電圧であり、
前記電圧制御回路は、前記半導体装置内の温度が第１温度より低い場合に、前記選択ワード線の電圧を第１電圧に設定し、前記半導体装置内の温度が前記第１温度より高い場合に、前記選択ワード線の電圧を前記第１電圧より低い第２電圧に設定し、
前記複数のメモリモジュールのそれぞれに対して、前記温度センサ回路の出力が共通に入力し、
前記電圧制御回路は、前記ヒューズと前記温度センサ回路の出力に基づいて前記メモリセルアレイに供給される電圧を制御し、
前記第２の温度センサ回路の出力が、前記第２のメモリモジュールの電圧制御回路に入力していることを特徴とする半導体装置。
高温にてリードマージンが小さくなり低温にてライトマージンが小さくなるような複数のスタティック型メモリセルを有する半導体装置であって、
複数の前記スタティック型メモリセルが行列状に配置されたメモリセルアレイと、
ヒステリシス特性を有するシュミットトリガ回路を備え、前記半導体装置内の温度を検知する温度センサ回路と、
前記スタティック型メモリセルの書き込み又は読み出し動作時に、前記温度センサ回路の出力に基づいて、前記メモリセルアレイの選択ワード線に供給される電圧を制御する電圧制御回路と、
前記メモリセルアレイと前記電圧制御回路とをそれぞれ備えた複数のメモリモジュールと、
前記複数のメモリモジュールの各メモリモジュールよりメモリ容量の大きい第２のメモリモジュールと、
ヒューズと、
第２の温度センサ回路と、を有し、
前記電圧制御回路は前記半導体装置の温度が第１の温度より低いときに前記選択ワード線の電圧を第１の電圧に設定し、前記半導体装置の温度が前記第１の温度より高いときに前記第１の電圧より低い第２の電圧に前記選択ワード線の電圧を設定し、高温時の前記リードマージンを大きくし、
前記複数のメモリモジュールのそれぞれに対して、前記温度センサ回路の出力が共通に入力しており、
前記電圧制御回路は、前記ヒューズと前記温度センサ回路の出力に基づいて前記メモリセルアレイに供給される電圧を制御し、
前記第２の温度センサ回路の出力が、前記第２のメモリモジュールの電圧制御回路に入力していることを特徴とする半導体装置。