JPH03198296A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に外部がら供給される
電源の電圧を低くしてスタティックメモリ等のメモリ回
路へ供給する構成の半導体メモリに関する。

〔従来の技術〕

半導体メモリは近年、大容量化、高密度化が著しく進行
しており、それに伴ってメモリ回路を形成するＭＯＳ型
トランジスタのチャネル長はますます短くなってきてい
る。従来より、ＭＯＳ型トランジスタのチャネル長が短
くなると、ドレイン領域の近傍で発生するホットキャリ
ヤによってＭＯ３型トランジスタの特性劣化が激しくな
ることが知られている。

この対策として、従来よりＬ　Ｄ　Ｄ　（Ｌｉｇｈｔ　
ＤｏｐｅｄＤｒａｉｎ）　、　Ｄ　Ｄ　Ｄ　（Ｄｏｕｂ
ｌｅ　Ｄｏｐｅｄ　Ｄｒａｉｎ）と呼ばれる技法により
、ドレイン領域近傍での電界を緩和することにより、ホ
ットキャリヤの発生を抑制したＭＯＳ型トランジスタの
構造が考案され製品にも採用されてきているが、チャネ
ル長が更に短くなり、０．６μｍ〜０．７μｍ以下にな
るとこれらの構造面での対策だけでは十分な信頼性を確
保できなくなることが予想されている。

これに対処するために、ホットキャリヤの発生がＭＯＳ
型トランジスタのドレイン・ソース間に印加される電圧
に対して指数関数的に増大することに着目して、従来か
らのＭＯＳ型トランジスタの構造面での対策に加えて、
半導体メモリのチップ内に電源電圧変換回路を内蔵し、
外部から供給される電源の電圧（通常５Ｖ）を３Ｖ程度
に下げて内部のメモリ回路に供給することにより、更に
ホットキャリヤの発生を抑制するという方法が提案され
ている。

従来の電源電圧変換回路を内蔵した半導体メモリについ
て、第４図を参照して説明する。

第４図において、Ｔ　Ｍ　ｐは電源供給端子、１ＯＢは
電源電圧変換回路、２０はメモリ回路である。電源供給
端子Ｔ　Ｍ　ｐに供給される通常５Ｖの外部からの電源
（電源電圧Ｖ　ｃ　ｃ　＝　５　Ｖ　）は電源電圧変換
回路１０Ｂにより約３■に変換されてメモリ回路２０に
供給される。

次に、電源電圧変換回路１０Ｂについて説明する。

電源電圧変換回路は一般的に、次の３つから構成されて
いる。

（１）電圧制御用の能動素子 （２）どの程度の電圧に変換するかの基準と成る電圧を
発生する基準電圧発生回路 （３）基準電圧と変換された電圧とを比較して電圧制御
用の能動素子の内部抵抗を制御する電圧を発生する差動
増幅回路 第４図においては、ＰチャネルＭＯ３型の制御用トラン
ジスタＱ１が電圧制御用の能動素子であり、トランジス
タＱ７〜Ｑ１２により１の基準電圧発生回路を構成して
おり、トランジスタＱ２〜Ｑ６により２の差動増幅回路
を構成している。

この回路は、トランジスタＱ５のゲート電圧である基準
電圧Ｖｒｅｆと、トランジスタＱ４のゲートに印加され
る内部電源電圧Ｖ　ｉ　ｎ　ｔとの差電圧を増幅して制
御用トランジスタＱ１のゲートに印加しその内部抵抗を
制御する構成となっている０例えば、内部電源電圧Ｖｉ
ｎｔが基準電圧Ｖｒｅｆより低い時は制御用トランジス
タＱ１のゲート電圧が下がって制御用トランジスタＱ１
の内部抵抗が下がり、内部電源電圧Ｖｉ　ｎｔを上げる
ように動き、逆に内部電源電圧Ｖ　ｉ　ｎ　ｔが基準電
圧Ｖｒｅｆより高いと制御用トランジスタＱ１のゲート
電圧が上がって制御用トランジスタＱ１の内部抵抗が上
がり、内部電源電圧Ｖｉ　ｎｔを下げるように動く、こ
のため、内部電源電圧Ｖｉｎｔは外部から供給される電
源電圧Ｖｃｃにあまり依存せず、はぼ一定の値となる。

ここで注意すべきことは、この電源電圧変換回路１０Ｂ
は、メモリ回路２ｏの動作状態に関係無く、常にある程
度の電力を消費しているということである。

特に、ＳＲＡＭ等のメモリ回路は電源を接続しておくだ
けでデータを保持できるため、データを読み書きしない
時は電池等のバックアップ電源を用いて、通常の動作電
圧の５ｖより低い２ｖ程度の電圧でデータ保持が可能な
ように設計されているが、このデータ保持状態でも電源
電圧変換回路１０ａでは電力を消費している。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリは、データ保持状態になり
、電源が電池等のバックアップ電源に切換っても電源電
圧変換回路１０Ｂが動作状態となっており電力を消費す
る構成となっているので、バックアップ電源の電池等の
消耗が大きいためデータ保持期間が短かいという欠点が
ある。

本発明の目的は、バックアップ電源によるデータ保持期
間を長くすることができる半導体メモリを提供すること
にある。

〔課題を解決するための手段〕

本発明の半導体メモリは、内部電源が供給されてデータ
の書込み、読出し及びデータの保持を含む所定の動作を
行うメモリ回路と、活性状態にあるとき、前記メモリ回
路の書込み、読出し動作時に電源供給端子に供給される
電源の電圧より低いレベルの基準電圧を発生する基準電
圧発生回路、活性状態にあるとき、前記基準電圧と前記
内部電源の電圧とを入力して差動増幅し制御信号を出力
する差動増幅回路、ソースを前記電源供給端子と接続し
ゲートに前記制御信号を入力して内部抵抗を制御しドレ
インから前記基準電圧とほぼ等しい電圧の前記内部電源
を前記メモリ回路へ供給する制御用トランジスタ、前記
電源供給端子に供給される電源の電圧のレベルが、前記
メモリ回路のデータ保持電圧より高くかつ書込み読出し
動作保証電圧より低い所定の電圧より低下したことを検
知して検知信号を発生する電源電圧検知回路、前記検知
信号が発生しているとき、前記基準電圧発生回路及び差
動増幅回路への電源供給を停止して非活性状態とし、前
記検知信号が発生していないとき、前記基準電圧発生回
路及び差動増幅回路へ電源を供給して活性状態とする活
性化制御手段、並びに前記検知信号が発生しているとき
、前記制御用トランジスタを導通状態とし、前記検知信
号が発生していないとき、前記制御用トランジスタのゲ
ートへ前記制御信号を供給するトランジスタ制御手段を
備えた電源電圧変換回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示す回路図である。

この実施例は、内部電源（内部電源電圧Ｖｉｎｔ）が供
給されてデータの書込み、読出し及びデータの保持を含
む所定の動作を行うメモリ回路２０と、トランジスタＱ
７〜Ｑ１２を含み、トランジスタＱ１３がオンして活性
状態にあるとき、メモリ回路２０の書込み、読出し動作
時に電源供給端子Ｔ　Ｍ　ｐに供給される電源の電圧（
Ｖｃｃ）より低いレベルの基準電圧Ｖｒｅｆを発生する
基準電圧発生回路１、トランジスタＱ１〜Ｑ６を含み、
トランジスタＱ６．Ｑ１７がオンして活性状態にあると
き、基準電圧Ｖｒｅｆと内部電源電圧Ｖｉ　ｎｔとを入
力して差動増幅し制御信号Ｖｃｎｔを出力する差動増幅
回路２、ソースを電源供給端子Ｔ　Ｍ　ｐと接続しゲー
トに制御信号Ｖｉ　ｎｔを入力して内部抵抗を制御しド
レインから基準電圧Ｖｒｅ　ｆとほぼ等しい電圧の内部
電源（内部電源電圧Ｖｉｎｔ）をメモリ回路２０へ供給
する制御用トランジスタＱ１、トランジスタＱ１４．Ｑ
１５、抵抗Ｒ１，及びインバータＩＩ、Ｉ２を含み、電
源供給端子Ｔ　Ｍ　ｐに供給される電源の電圧（Ｖｃ　
ｃ　）のレベルが、メモリ回路２ｏのデータ保持電圧よ
り高くかつ書込み読出し動作保証電圧より低い所定の電
圧（Ｖｓ）より低下したことを検知して検知信号Ｖｄｌ
、Ｖｄ２を発生する電源電圧検知回路３、検知信号Ｖｄ
ｌ、Ｖｄ２が発生しているとき、トランジスタＱ６．Ｑ
１３．Ｑ１７をオフにし基準電圧発生回路１及び差動増
幅回路２への電源供給を停止して非活性状態とし、検知
信号Ｖｄｌ、Ｖｄ２が発生していないとき、トランジス
タＱ６．Ｑ１３．Ｑ１７をオンにし基準電圧発生回路１
及び差動増幅回路２へ電源を供給して活性状態とする活
性化制御手段のトランジスタＱ６．Ｑ１３．Ｑ１７、並
びに検知信号Ｖｄ１が発生しているとき、トランジスタ
Ｑ１６をオンにし制御用トランジスタを導通状態とし、
検知信号が発生していないとき、トランジスタＱ１６を
オフにし制御用トランジスタＱ１のゲートへ制御信号Ｖ
ｃｎｔを供給するトランジスタ制御手段のトランジスタ
Ｑ１６を備えた電源電圧変換回路１０とを有する構成と
なっている。

ここで抵抗Ｒ１の抵抗値は、データ保持の際にメモリ回
路２０で消費される電力に対して十分小さい値と成るよ
うに１００Ω程度とする。このような高抵抗は、不純物
を含まない多結晶シリコンで抵抗を形成することで実現
できる。

次に、この実施例の動作について説明する。

第２図はこの実施例の電源電圧検知回路３の動作を説明
するための各部電圧の特性図である。

第２図において、Ｃ３は節点Ｎ１のレベルの電源電圧依
存性を表す曲線、Ｃ１は電源電圧Ｖｃｃが２．５ｖの時
のインバータ１１の入出力特性曲線、Ｃ２は電源電圧Ｖ
ｃｃが４Ｖの時のインバータエ２の入出力特性曲線、Ｃ
４は電源電圧Ｖｃｃが電圧ｖｓの時のインバータの入出
力特性曲線を示したもので、Ｘ軸には電源電圧Ｖｃｃ及
びインバータ１１．１２の出力電圧を、Ｙ軸には節点Ｎ
１の電圧及びインバータＩＩ、Ｉ２の入力電圧をとって
いる。

まず、節点Ｎ１のレベルは、電源電圧ＶＣＣがトランジ
スタＱ１４．Ｑ１５のスレッショルド電圧の和より低い
時に抵抗Ｒ１により接地されているため０■であるが、
電源電圧Ｖ　ｃ　ｃがトランジスタＱ１４．Ｑ１５のス
レッショルド電圧の和より高い場合は電源電圧Ｖｃｃか
らトランジスタＱ１４．Ｑ１５のスレッショルド電圧の
和の分だけ下がった電圧となる。（厳密に言えば、この
レベルは電源電圧ＶｃｃからトランジスタＱ１４゜Ｑ１
５のスレッショルド電圧の和の分子がった電圧より僅か
に低くなる。その理由は、このレベルが抵抗Ｒ１で僅か
に下げられるからである。しかし前述したように抵抗Ｒ
１は１００ＧΩという高抵抗なので、抵抗Ｒ１によるレ
ベル低下はほとんど無視できる。）この例では節点Ｎ、
のレベルは、電源電圧Ｖｃｃが１．９ＶまでＯＶで、１
．９Ｖを越えると上がり始め、電源電圧Ｖｃｃが２．５
Ｖの時０．５ｖ、４ＶＶ）時１．６■となる。

次に、節点Ｎ１の電圧を入力とするインバータ■１の動
作について説明する。インバータ１１はその出力（Ｖｄ
ｌ）で差動増幅回路２の電源供給制御用のトランジスタ
Ｑ１７と、制御用トランジスタＱ１のゲートを接地レベ
ルにするためのトランジスタＱ１６を制御している。こ
こで、インバータエ１を形成するトランジスタを含む各
トランジスタのスレッショルド電圧はＮチャネル、Ｐチ
ャネル各々０．７Ｖ、−０，７Ｖであるとする。

まず、電源電圧Ｖｃｃが２．５■の時の動作を考えると
、インバータ１１の入力である節点Ｎ１のレベルは０．
５Ｖであり、この電圧のＮチャネルのＩ・ランジスタの
スレッショルド電圧より低い、一方、Ｐチャネルのトラ
ンジスタのゲート・ソース間の電圧は一２Ｖであるがら
Ｐチャネルのトランジ・スタは完全にオンしており、イ
ンバータエ１の出力（Ｖｄｌ）のレベルは２，５■とな
り、このレベルを入力とするインバータエ２の出力（Ｖ
ｄ２）のレベルはＯＶとなる。従ってトランジスタＱ１
６はオン、トランジスタＱ１７．Ｑ１３、Ｑ６はオフと
なり、基準電圧発生回路１及び差動増幅回路２は電源の
供給がカットされて消費電力はゼロになり、又制御用ト
ランジスタＱ１は完全にオンして外部より供給される電
源電圧Ｖｃｃがそのままメモリ回路２ｏに供給される。

次に、電源電圧Ｖｃｃが４Ｖの場合の動作を説明する。

電源電圧Ｖｃｃが４■の場合、節点Ｎｌのレベルは、曲
線Ｃ３のＸ軸が４ｖの時の値であり、従って１．６■で
ある。一方、電源電圧Ｖｃｃが４Ｖの時のインバータ１
１の入出力特性を示す曲線Ｃ２かられかるように、イン
バータ１１のスレッショルド電圧は１．６ｖより低く設
定しであるので、インバータエ１の出力（Ｖｄｌ）は０
．４Ｖの低レベルとなり、これを入力とするインバータ
Ｉ２の出力（Ｖｄ２）のレベルは４■となる。従って、
トランジスタＱ１６はオフ、トランジスタＱ１３．Ｑ１
７．Ｑ６はオンとなり、基準電圧発生回路１．差動増幅
回路２は共に活性状態となり動作し、制御用トランジス
タＱ１に制御信号Ｖｃｎｔが供給され、メモリ回路２０
には外部より供給される電源電圧Ｖｃｃより低く基準電
圧Ｖｒｅ　ｆとほぼ等しい電圧（Ｖｉｎｔ）の電源が供
給される。

電源電圧Ｖｃｃが電圧ＶＳの場合、節点Ｎ１のレベルは
インバータエ１のスレッショルド電圧にほぼ等しいので
インバータ１１の出力（Ｖｄ　１　）のレベルは電源電
圧ＶｃｃとＯＶの中間の値となる。この時、トランジス
タＱ１７はオン、トランジスタＱ１６はオフし始めてい
るが、電源電圧変換回路１０の動作開始の過渡状態で内
部電源電圧Ｖｉ　ｎｔが異常に低下することがないよう
にするため、インバータエ２はスレッショルド電圧を高
く設定し、トランジスタＱ１３．Ｑ６が早めにオンする
ように設定する必要がある。

以上説明したように、この実施例は、電源電圧Ｖｃｃが
電圧ＶＳより低い時は基準電圧発生回路１、差動増幅回
路２の両方の電源供給がカットされ、抵抗Ｒ１を流れる
電流による電力以外全く電力を消費しない、この抵抗Ｒ
１で消費される電流は例えば電源電圧Ｖｃｃが２．５■
の時２５ｐＡであり、メモリ回路２０でデータ保持時に
消費される電流値の標準的な値である１μＡに比較して
２桁小さく、全く問題にらない。

第３図は本発明の第２の実施例を示す回路図である。

この第２の実施例が第１の実施例と相違する点は、差動
増幅回路２の電源供給の制御を第１の実施例ではトラン
ジスタＱ６．Ｑ１７の両方により行っていたのに対し、
この第２の実施例では、トランジスタＱ１７のみにより
行なわせるようにし、トランジスタＱ６はオンのままに
している点と、制御用トランジスタＱ１のゲートへの制
御信号Ｖｃｎｔの伝達制御と、電源電圧Ｖｃｃが電圧Ｖ
Ｓより低い時ゲートの電圧をＯｖに下げるために、第１
の実施例ではトランジスタＱ１６を付加していたが、第
２の実施例では基準電圧発生回路１の出力と電源供給端
子Ｔ　Ｍ　ｐとの間にトランジスタＱ１８を付加するこ
とで同一の動作を実現するようにした点である。

第１の実施例で説明したように、電源電圧検知回路３の
節点Ｎ、は電源電圧Ｖｃｃが電圧Ｖｓより低い時は電源
電圧Ｖｃｃと同一レベル、電圧■ｓより高い時は０■と
なり、又、インバータエ１の出力はその逆に電源電圧Ｖ
ｃｃが電圧ＶＳより低い時０■、電圧ＶＳより高い時電
源電圧Ｖｃｃと同一レベルとなる。従って、電源電圧Ｖ
ｃｃが電圧ＶＳより低い時、トランジスタＱ１３、Ｑ１
７はオフとなり、基準電圧発生回路１、差動増幅回路２
は第１の実施例の場合と同様に電源の供給がカットされ
る。又、この時、トランジスタＱ１８はオンとなり、ト
ランジスタＱ５のゲートレベルを電源電圧Ｖｃｃまで持
ち上げ、トランジスタＱ６のゲートが電源電圧Ｖｃｃと
なっているので、トランジスタＱ５．Ｑ６が共にオンと
なり制御用トランジスタＱ１のゲートレベルをＯｖに下
げる。従って、制御用トランジスタＱｌが完全にオンと
なり外部から供給される電源電圧Ｖｃｃがそのままメモ
リ回路２０に供給される。

次に、電源電圧Ｖｃｃが電圧■ｓより高い場合であるが
、この時はトランジスタＱ１３．Ｑ１７がオンとなり基
準電圧発生回路１．差動増幅回路２は共に活性状態とな
り動作し、又、トランジスタＱ１８はオフとなって基準
電圧発生回路１の出力レベルには影響を与えない、従っ
て、電源電圧Ｖ　ｃ　ｃが電圧Ｖｓより高い時は従来の
電源電圧変換回路と同様の動作を行う。

〔発明の効果〕

以上説明したように本発明は、電源電圧が予め設定され
た電圧（Ｖｓ）より低下すると基準電圧発生回路及び差
動増幅回路への電源の供給を停止すると共に制御用トラ
ンジスタを導通状態にする構成とすることにより、バッ
クアップ電源に切換っな際の電源電圧変換回路による消
費電力を、メモリ回路のデータ保持時の消費電力に比較
して無視できる程度に低減することができるので、バッ
クアップ電源によるデータ保持期間を大幅に長くするこ
とができる効果がある。

例えば、従来、電源電圧変換回路はデータ保持時にも約
数百μＡ以上の電流を消費しており、その大きさはメモ
リ回路のデータ保持に必要な電流の数十倍量上である。

本発明によれば、この電流をメモリ回路のデータ保持に
必要な分だけに低減することができるため、従来の回路
に比べて、電池等のバックアップ電源によるデータ保持
期間を数十倍量上に延長することができることになり、
その効果は絶大である。

第３図は本発明の第２の実施例を示す回路図、第４図は
従来の半導体メモリの一例を示す回路図である。

１・・・基準電圧発生回路、２・・・差動増幅回路、３
・・・電源電圧検知回路、１０．ＩＯＡ、１０Ｂ・・・
電源電圧変換回路、２０・・・メモリ回路、ＩＩ、Ｉ２
・・・インバータ、Ｑｌ・・・制御用トランジスタ、Ｑ
２〜Ｑ１８・・・トランジスタ、Ｒ１・・・抵抗、Ｔ　
Ｍ　ｐ・・・電源供給端子。

Claims (1)

1. 【特許請求の範囲】 １、内部電源が供給されてデータの書込み、読出し及び
   データの保持を含む所定の動作を行うメモリ回路と、活
   性状態にあるとき、前記メモリ回路の書込み、読出し動
   作時に電源供給端子に供給される電源の電圧より低いレ
   ベルの基準電圧を発生する基準電圧発生回路、活性状態
   にあるとき、前記基準電圧と前記内部電源の電圧とを入
   力して差動増幅し制御信号を出力する差動増幅回路、ソ
   ースを前記電源供給端子と接続しゲートに前記制御信号
   を入力して内部抵抗を制御しドレインから前記基準電圧
   とほぼ等しい電圧の前記内部電源を前記メモリ回路へ供
   給する制御用トランジスタ、前記電源供給端子に供給さ
   れる電源の電圧のレベルが、前記メモリ回路のデータ保
   持電圧より高くかつ書込み読出し動作保証電圧より低い
   所定の電圧より低下したことを検知して検知信号を発生
   する電源電圧検知回路、前記検知信号が発生していると
   き、前記基準電圧発生回路及び差動増幅回路への電源供
   給を停止して非活性状態とし、前記検知信号が発生して
   いないとき、前記基準電圧発生回路及び差動増幅回路へ
   電源を供給して活性状態とする活性化制御手段、並びに
   前記検知信号が発生しているとき、前記制御用トランジ
   スタを導通状態とし、前記検知信号が発生していないと
   き、前記制御用トランジスタのゲートへ前記制御信号を
   供給するトランジスタ制御手段を備えた電源電圧変換回
   路とを有することを特徴とする半導体メモリ。 ２、活性化制御手段を、基準電圧発生回路及び差動増幅
   回路への電源供給用のトランジスタを検知信号によりオ
   ン・オフする回路とし、トランジスタ制御手段を、前記
   検知信号に応じてオン・オフするトランジスタにより制
   御用トランジスタのゲートに供給される制御信号の伝達
   及びレベルを制御する回路とした請求項１記載の半導体
   メモリ。