JP5974494B2 - 半導体記憶装置の内部電圧生成回路 - Google Patents

半導体記憶装置の内部電圧生成回路 Download PDF

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Description

本発明は、内部電圧生成回路を搭載した半導体記憶装置における内部電圧制御技術に関する。
半導体記憶装置は、情報を記憶するためのメモリセルと記憶情報を更新するためのスイッチ素子とを有する。半導体記憶装置における記憶した情報の読み出しは、書き込み時の初期記憶状態及び読み出し時の状態等の影響を受ける。例えば、ＤＲＡＭ（Dynamic Random Access Memory）では、電圧値が記憶情報としてメモリセルキャパシタに記憶される。ＤＲＡＭのメモリセルキャパシタやスイッチ素子となるトランジスタには漏れ電流があるので、長時間放置すると書き込み時と同じ情報を読み出すことができなくなる。そのため、ＤＲＡＭでは、定期的なリフレッシュ動作によりメモリセルに記憶された情報の更新が行われる。メモリセルに記憶した情報がどのくらいの時間保持することができるかは様々な要因の影響を受けるが、情報の書き込み時の電源電圧値はその一因となる。
例えば、１ギガビットの記憶容量の半導体記憶装置は、チップ内に約１０億個のメモリセルを有するが、それぞれのメモリセルのデータ保持特性にはばらつきがある。一般に半導体記憶装置では、要求される仕様性能を満たさないメモリセルを、仕様性能を満たす別のメモリセルに置き換える冗長救済が行われる。
下記特許文献１には、参照電圧値と電圧比較を行うことで出力電圧のアナログ制御を行う回路と、メモリアクセス命令のトリガとなるクロック信号に同期して出力電圧のデジタル制御を行う回路とを半導体記憶装置のチップに搭載し、消費電流要求のクロック周波数依存に対応する技術が開示されている。また、下記特許文献２には、データ出力回路用の電源について、電源電圧を超える高電圧を供給する技術が開示されている。
特開２００９−２６８０９１号公報 特開平６−２０４８４７号公報
半導体記憶装置における冗長救済を適切に行うには、仕様性能を満たさないメモリセルを再現良く検出する必要があるが、そのための試験には電圧値等が精度良く設定できることが求められる。
本発明の目的は、内部電圧生成回路を搭載した半導体記憶装置にて、生成する内部電圧を精度良く制御できるようにすることにある。
半導体記憶装置の内部電圧生成回路の一態様は、供給される第１の電源電圧から第２の電源電圧を生成して出力ノードに出力するとともに、出力ノードの電圧と検出電圧値とを比較して、出力ノードの電圧を検出電圧値の下限に対応する第１の電圧と検出電圧値の上限に対応する第２の電圧との間に制御する電圧生成回路と、出力ノードの電圧を引き下げるように変化させる第１の電流負荷回路及び出力ノードの電圧を引き上げるように変化させる第２の電流負荷回路を有する電圧制御回路と、第１の電流負荷回路の動作を制御する第１の制御信号及び第２の電流負荷回路の動作を制御する第２の制御信号を生成する制御信号生成回路とを有する。出力ノードの電圧を第１の電圧に設定する第１の状態では、第１の制御信号により第１の電流負荷回路を動作させることによって出力ノードの電圧を第１の電圧に設定し、出力ノードの電圧を第２の電圧に設定する第２の状態では、第２の制御信号により第２の電流負荷回路を動作させることによって出力ノードの電圧を第２の電圧に設定する。
開示の半導体記憶装置の内部電圧生成回路は、生成する内部電圧を精度良く制御することができる。
本発明の実施形態におけるｖｂｌｈ電圧生成回路及び電圧分布制御回路の構成例を示す図である。 図１に示す回路を適用した場合の半導体記憶装置における初期記憶電圧とデータ保持時間との例を示す図である。 図１に示す回路を適用した場合の半導体記憶装置における電圧ｖｂｌｈとリードバスの電圧差とを示す図である。 本実施形態における制御信号生成回路の構成例を示す図である。 本実施形態における制御信号生成回路の他の構成例を示す図である。 本実施形態におけるｖｂｌｅ電圧生成回路及び電圧分布制御回路の構成例を示す図である。 本実施形態における内部電圧生成回路の構成例を示す図である。 本実施形態における電圧供給能力調整回路の構成例を示す図である。 本実施形態における内部電圧生成回路の構成例を示す図である。 本実施形態における半導体記憶装置の構成例を示す図である。 本実施形態における半導体記憶装置を有するシステムの構成例を示す図である。 電流源の例を示す図である。 本実施形態におけるｖｂｌｈ電圧生成回路及び電圧分布制御回路の他の構成例を示す図である。 本実施形態におけるｖｂｌｈ電圧生成回路の電流と電圧ｖｂｌｈとの例を示す図である。 半導体記憶装置（ＤＲＡＭ）のメモリコアの構成例を示す図である。 ｖｂｌｈ電圧生成回路の例を示す図である。 図１６に示す回路により生成される電圧ｖｂｌｈのばらつきの影響を説明するための図である。 図１６に示す回路を適用した場合の半導体記憶装置における初期記憶電圧とデータ保持時間との例を示す図である。 データ読み出しアンプの構成例を示す図である。 図１６に示す回路を適用した場合の半導体記憶装置における電圧ｖｂｌｈとリードバスの電圧差とを示す図である。
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明では、信号のハイレベルを“Ｈ”とも記し、ローレベルを“Ｌ”とも記す。また、信号名の末尾に“ｚ”を付した信号は正論理を示しており、信号名の末尾に“ｘ”を付した信号は負論理を示している。また、“／”を先頭に付した信号は負論理を示している。
まず、本発明に至る参考技術について説明する。図１５は、参考技術としての半導体記憶装置（ＤＲＡＭ）のメモリコアの構成例を示す図である。メモリコアが有するメモリセルの各々は、セルトランジスタ２０５及びメモリセルキャパシタ２０６を有する。セルトランジスタ２０５は、メモリセルキャパシタ２０６への充放電を制御するためのものである。セルトランジスタ２０５は、ドレインがメモリセルキャパシタ２０６の一方の電極に接続され、ゲートがワード線ｗｌｚに接続され、ソースがビット線ｂｌｚもしくはｂｌｘに接続される。また、セルトランジスタ２０５のバックゲートには、電圧ｖｂｂが供給される。メモリセルキャパシタ２０６は、情報を記憶するためのものであり、他方の電極にプレート電圧ｖｐｌｔが供給される。
ビット線ｂｌｚ、ｂｌｘは、センスアンプに相補に接続されたデータ線である。センスアンプは、増幅部２０１、イコライザ回路２０２、及びコラムスイッチ２０３、２０４を有する。メモリセルのデータの読み出し又は書き込みを行っていないときには、ビット線ｂｌｚ及びｂｌｘは、制御信号ｅｑｌｚによって初期化電圧である電圧ｖｂｌｅにリセットされる。データの読み出し時には、アクセスアドレスに応じてワード線ｗｌｚが“Ｈ”になりメモリセルがビット線ｂｌｚ、ｂｌｘに接続された後、センスアンプの活性化信号ｓａｅｚ、ｓａｅｘを活性化することで、メモリセルから読み出したデータを増幅部２０１により増幅する。増幅部２０１により増幅されたデータは、ビット線ｂｌｚ、ｂｌｘを介して、メモリセルキャパシタ２０６に書き戻される。
センスアンプの活性化信号ｓａｅｚはトランジスタ２０８のゲートに接続され、信号ｓａｅｚをインバータ２０９により反転した信号ｓａｅｘはトランジスタ２０７のゲートに接続される。したがって、活性化信号ｓａｅｚが活性化されることで、センスアンプの増幅部２０１には、高電圧電源として電圧ｖｂｌｈが供給され、低電圧電源として電圧ｖｓｓが供給される。電圧ｖｂｌｈは、“Ｈ”情報をメモリセルキャパシタ２０６に記憶する、すなわち書き込みするときの電源に相当する。
メモリセルから読み出されたデータは、電圧ｖｂｌｅを基準とした電圧になり、ビット線ｂｌｚに接続されるメモリセルから“Ｈ”データを読み出す場合にはビット線ｂｌｚの電圧が電圧ｖｂｌｅよりも高い電圧となり、ビット線ｂｌｚの電位がビット線ｂｌｘの電位よりも相対的に高いことをセンスアンプで検出及び増幅して読み出し動作が行われる。メモリセルから“Ｌ”データを読み出す場合や、接続されるビット線がビット線ｂｌｘの場合の動作も同様である。
メモリセルに記憶する情報を書き換える場合には、コラム選択線ｃｌｚを活性化してコラムスイッチ２０３、２０４及びデータバススイッチ２１０を介して、ライトデータバスｗｄｂｚ／ｗｄｂｘをビット線ｂｌｚ／ｂｌｘに接続しメモリセルの情報を更新する。また、メモリセルに記憶した情報を読み出す場合には、コラム選択線ｃｌｚを活性化してコラムスイッチ２０３、２０４及びデータバススイッチ２１０を介して、リードデータバスｒｄｂｚ／ｒｄｂｘをビット線ｂｌｚ／ｂｌｘに接続する。ライトデータバスｗｄｂｚ／ｗｄｂｘ及びリードデータバスｒｄｂｚ／ｒｄｂｘは、外部に対してデータの読み出し、書き込みを行うためのバスであり、メモリコアよりも入出力端子側に配置されるデータバスである。
図１６は、センスアンプに高電圧電源として供給される電圧ｖｂｌｈを生成するｖｂｌｈ電圧生成回路の例を示す図である。ｖｂｌｈ電圧生成回路は、図１６（Ａ）に示すようにプルアップドライバの駆動用アンプ２２１、プルダウンドライバの駆動用アンプ２２２、電圧変換回路２２３、インバータ２２４、プルアップドライバ２２６、プルダウンドライバ２２７、及びトランジスタ２２５、２２８を有する。センスアンプによってメモリセルアレイのメモリセルの多数を一度に駆動したりするために、電圧ｖｂｌｈは変動しやすい。そのため、電圧ｖｂｌｈは、大きなピーク電流に対応するために、プルアップドライバ２２６及びプルダウンドライバ２２７をそれぞれのアンプ２２１、２２２で駆動するようにしている。
プルアップドライバの駆動用アンプ２２１は、電圧ｖｂｌｈで出力すべき電圧の下限に対応するｖｂｌｈｒｅｆｌを参照電圧として、電圧ｖｂｌｈを電圧変換した検出電圧ｖｂｌｈｍｏｎｉと比較して、プルアップドライバ２２６を駆動する。また、プルダウンドライバの駆動用アンプ２２２は、電圧ｖｂｌｈで出力すべき電圧の上限に対応するｖｂｌｈｒｅｆｈを参照電圧として、電圧ｖｂｌｈを電圧変換した検出電圧ｖｂｌｈｍｏｎｉと比較して、プルダウンドライバ２２７を駆動する。
電圧変換回路２２３の電圧変換比率をαとすると、ｖｂｌｈｍｏｎｉ＝ｖｂｌｈ×αであり、図１６（Ｂ）に示すように生成される電圧ｖｂｌｈの上限値はｖｂｌｈｒｅｆｈ／αとなり、電圧ｖｂｌｈの下限値はｖｂｌｈｒｅｆｌ／αとなる。また、ドライバ２２６、２２７の活性化を論理的に制御する信号として、信号ｓｕｐｅｎｚが入力され、信号ｓｕｐｅｎｚが“Ｌ”のときにはドライバ２２６、２２７を停止させてｖｂｌｈ電圧生成回路への電流供給を停止させる。信号ｓｕｐｅｎｚは、スタンバイ時の電流削減等に利用され、複数個のｖｂｌｈ電圧生成回路をチップ内に配置し、ドライバ２２６、２２７を活性化させる回路の数を制御することで電流の供給能力を調整するために用いることができる。
図１７は、図１６に示す回路により生成される電圧ｖｂｌｈのばらつきの影響を説明するための図である。図１７においては、電圧変換回路２２３の電圧変換比率αは説明の便宜上、１．０倍としている。図１６に示した電圧生成回路をメモリセルへ記憶する“Ｈ”データ用の電源として利用した場合には、電圧ｖｂｌｈｒｅｆｈで書き込まれたデータと電圧ｖｂｌｈｒｅｆｌで書き込まれたデータとの間には、図１７（Ｂ）に示すようなデータ保持特性への影響が発生する。つまり、メモリセルのデータ保持時間が、ｖｂｌｈ電圧生成回路により生成される電圧ｖｂｌｈの揺らぎの影響を受ける。
例えば、メモリコアが有する各メモリセルに番地を変えながら順番にアクセスした場合に、図１７（Ａ）に示すように電圧ｖｂｌｈが変化したとする。このとき、電圧ｖｂｌｈｒｅｆｈでデータが書き込まれたアドレス０番地と、電圧ｖｂｌｈｒｅｆｌでデータが書き込まれたアドレスｎ番地とは、異なる電圧状態で情報が記憶されたことに相当する。同一の条件で、メモリセルにデータが書き込まれた場合のアドレス０番地のメモリセルのデータ保持特性とアドレスｎ番地のメモリセルのデータ保持特性とが同じ場合には、電圧ｖｂｌｈｒｅｆｈでデータが書き込まれたアドレス０番地のメモリセルのデータ保持特性は、電圧ｖｂｌｈｒｅｆｌでデータが書き込まれたアドレスｎ番地のメモリセルのデータ保持特性よりも優れているように見える。
しかしながら、例えばアクセスするアドレスの順番を逆順にした場合には、アドレス０番地のメモリセルは電圧ｖｂｌｈｒｅｆｈでデータが書き込まれることは期待できない。仮に、もう一度同様にアドレス０番地から順にアクセスしても、アドレス０番地のメモリセルには電圧ｖｂｌｈｒｅｆｈでデータは書き込まれないかもしれない。よって、例えば電圧ｖｂｌｈｒｅｆｈで書き込まれたデータに対してアドレス０番地のメモリセルのデータ保持特性を試験等で確認しても、そのメモリセルに電圧ｖｂｌｈｒｅｆｌでデータを書き込んだ場合に要求するデータ保持特性を満足するか否かは不明である。
図１８は、図１６に示す回路を適用した場合の半導体記憶装置における初期記憶電圧とデータ保持時間との例を示す図である。図１８において、ＭＣＴ３は特性の悪い（仕様性能を満たさない）メモリセルの特性を示しており、ＭＣＴ４は普通の特性の（仕様性能を満たす）メモリセルの特性を示しており、ＴＳは要求されるデータ保持時間を示している。データ保持時間がＴＳよりも短い場合には、仕様性能を満たしていないこととなる。ｖｂｌｈ電圧生成回路から出力される電圧の範囲として、２種類の設定を図１８には示している。
出力される電圧ｖｂｌｈのばらつきがΔｖｂｌｈ１であり、電圧ｖｂｌｈの下限値がｖｂｌｈｒｅｆｌ１であり、電圧ｖｂｌｈの上限値がｖｂｌｈｒｅｆｈ１であるとする。このとき、特性ＭＣＴ３に示されるような特性の悪いメモリセルは必ず不良として検出できるが、特性ＭＣＴ４に示されるような普通の特性のメモリセルも不良品として判定する場合がある。例えば、電圧ｖｂｌｈが高めに出力された、電圧ｖｂｌｈｒｅｆｈ１の近傍である場合でも、特性の悪いメモリセル（特性ＭＣＴ３）は要求されるデータ保持時間を満たさないために、必ず不良検出される。しかし、電圧ｖｂｌｈが下限値であるｖｂｌｈｒｅｆｌ１付近まで低下すると、普通の特性のメモリセル（特性ＭＣＴ４）までもが要求されるデータ保持時間を満足することができないために不良として検出されてしまう。そのため、この場合には出荷後に問題は発生しないが、製造時に歩留まりが低下してコストが増大する要因となる。
また、出力される電圧ｖｂｌｈのばらつきがΔｖｂｌｈ２であり、電圧ｖｂｌｈの下限値がｖｂｌｈｒｅｆｌ２であり、電圧ｖｂｌｈの上限値がｖｂｌｈｒｅｆｈ２であるとする。このとき、特性ＭＣＴ４に示されるような普通の特性のメモリセルは良品として検出されるが、特性ＭＣＴ３に示されるような特性の悪いメモリセルを不良品として検出できないことがある。例えば、電圧ｖｂｌｈが低めに出力された、電圧ｖｂｌｈｒｅｆｌ２の近傍である場合でも、普通の特性のメモリセル（特性ＭＣＴ４）は要求されるデータ保持時間を満たし、不良検出されない。しかし、電圧ｖｂｌｈが上限値であるｖｂｌｈｒｅｆｈ２付近まで上昇すると、特性の悪いメモリセル（特性ＭＣＴ３）を不良として検出することができない。そのため、このメモリセルが冗長救済により普通の特性のメモリセルに置き換えることができないため、電圧ｖｂｌｈが例えば電圧ｖｂｌｈｒｅｆｌ２付近まで低下すると要求されるデータ保持時間を満たすことができず、出荷後に問題が発生するおそれがある。
図１９は、半導体記憶装置のデータ読み出しアンプの構成例を示す図である。例えば、図１５に示したメモリコアからデータバススイッチを介して出力されたリードデータバスｒｄｂｚ、ｒｄｂｘは、“Ｈ”側のデータバスの電圧がｖｂｌｈ、“Ｌ”側のデータバスの電圧が（ｖｂｌｈ−ΔＶ）の小振幅で情報が伝達される。例えば、“Ｈ”情報記憶時には、リードデータバスｒｄｂｚの電圧がｖｂｌｈとなり、リードデータバスｒｄｂｘの電圧が（ｖｂｌｈ−ΔＶ）となる。また、“Ｌ”情報記憶時には、リードデータバスｒｄｂｚの電圧が（ｖｂｌｈ−ΔＶ）となり、リードデータバスｒｄｂｘの電圧がｖｂｌｈとなる。
読み出しアンプは、差動構成となっている。リードデータバスｒｄｂｚ、ｒｄｂｘが、トランジスタ２２２、２２３のゲートにそれぞれ接続され、トランジスタ２２２、２２３の電圧に応じたノードＮＤＡ、ＮＤＢの差電位が増幅部２２４により増幅される。ノードＯＵＴＡの電圧は、インバータ２２７、２２８を介してトランジスタ２２５のゲートに供給され、ノードＯＵＴＢの電圧は、インバータ２２９を介してトランジスタ２２６のゲートに供給される。これにより、リードデータバスｒｄｂｚ、ｒｄｂｘの電圧が、電圧（ｖｉｉ−ｖｓｓ）の振幅の信号に変換されて信号ｒｄａｔｚとして出力される。ここで、アンプの電圧検出は、入力コモン電圧が電圧ｖｂｌｈであり、差電圧ΔＶによる振幅がコモン電圧ｖｂｌｈに比べて小さくなるとトランジスタにおけるゲート−ソース間電圧Ｖｇｓの差が小さくなり、リードデータバスｒｄｂｚ、ｒｄｂｘの差電圧が困難となる。これは、電圧ｖｉｉが低下し、トランジスタにおけるゲート−ソース間電圧Ｖｇｓが低下するとさらに顕著になる。
図２０は、図１６に示す回路を適用した場合の半導体記憶装置における電圧ｖｂｌｈと正常な読み出し動作に必要なリードバスの電圧差とを示す図である。図２０において、ＤＰＶ３は特性の悪い（仕様性能を満たさない）データ伝達経路の特性を示しており、ＤＰＶ４は普通の特性の（仕様性能を満たす）データ伝達経路の特性を示しており、ＶＳは要求されるリードデータバスｒｄｂｚ、ｒｄｂｘの差電圧を示している。正常な読み出し動作に必要なリードデータバスｒｄｂｚ、ｒｄｂｘの差電圧が、ＶＳより大きい場合には性能として不足していることになる。ｖｂｌｈ電圧生成回路から出力される電圧の範囲として、２種類の設定を図２０には示している。
ここで、特性の悪いデータ伝達経路は、例えばアンプにおける増幅部２２４の特性にオフセットがあって差電圧の検出特性が悪い場合や、信号ｒｄａｍｐｅｎｚによって制御されるトランジスタ２２１の特性ばらつきによる影響等による検出速度のばらつき等を想定している。また、図１５に示したビット線ｂｌｚ、ｂｌｘとリードデータバスｒｄｂｚ、ｒｄｂｘとの接続状態や寄生容量等でリードデータバスｒｄｂｚ、ｒｄｂｘに差電圧がつきにくくなる場合も同様に考えることができる。
出力される電圧ｖｂｌｈのばらつきがΔｖｂｌｈ３であり、電圧ｖｂｌｈの下限値がｖｂｌｈｒｅｆｌ３であり、電圧ｖｂｌｈの上限値がｖｂｌｈｒｅｆｈ３であるとする。このとき、特性ＤＰＶ４に示されるような普通の特性のデータ伝達経路は良品として検出できるが、特性ＤＰＶ３に示されるような特性の悪いデータ伝達経路を不良品として検出できないことがある。例えば、電圧ｖｂｌｈが電圧ｖｂｌｈｒｅｆｈ３まで上昇しても正常に読み出し動作が行われ、普通のデータ伝達経路（特性ＤＰＶ４）は不良検出されないため、製造時における歩留まりを高くしコストを低下させることができる。しかし、電圧ｖｂｌｈが下限値であるｖｂｌｈｒｅｆｌ３付近まで低下すると、特性の悪いデータ伝達経路（特性ＤＰＶ３）も正常に読み出されてしまうために不良として検出することができない。このデータ伝達経路に係るメモリセルが冗長救済により普通のデータ伝達経路に係るメモリセルに置き換えることがされなかった場合には、電圧ｖｂｌｈが例えば電圧ｖｂｌｈｒｅｆｈ３付近まで上昇すると要求されるデータ伝達経路の仕様を満たすことができず、出荷後に問題が発生するおそれがある。
また、電圧ｖｂｌｈのばらつきがΔｖｂｌｈ４であり、電圧ｖｂｌｈの下限値がｖｂｌｈｒｅｆｌ４であり、電圧ｖｂｌｈの上限値がｖｂｌｈｒｅｆｈ４であるとする。このとき、特性ＤＰＶ３に示されるような特性の悪いデータ伝達経路は正常な読み出し動作に必要なリードデータバスｒｄｂｚ、ｒｄｂｘの差電圧を満たせないため、電圧ｖｂｌｈが電圧ｖｂｌｈｒｅｆｌ４まで低下しても必ず不良として検出できる。例えば、特性ＤＰＶ３に示されるような特性の悪いデータ伝達経路は、電圧ｖｂｌｈが電圧ｖｂｌｈｒｅｆｌ４付近まで低下しても、要求されるリードデータバスｒｄｂｚ、ｒｄｂｘの差電圧の大きさが要求される必要な大きさを満たせないため、不良として検出される。しかし、電圧ｖｂｌｈが下限値であるｖｂｌｈｒｅｆｌ４付近まで低下すると、普通の特性のデータ伝達経路（特性ＤＰＶ４）までもが要求されるリードデータバスｒｄｂｚ、ｒｄｂｘの差電圧の大きさを満足することができず不良として検出されてしまう。そのため、この場合には出荷後に問題は発生しないが、製造時に歩留まりが低下してコストが増大する要因となる。
以下、本発明の実施形態について説明する。図１は、本実施形態におけるｖｂｌｈ電圧生成回路及び電圧分布制御回路の構成例を示す図である。ｖｂｌｈ電圧生成回路１０は、図１６（Ａ）に示したｖｂｌｈ電圧生成回路と同様に構成され、センスアンプの高電圧電源として供給される電圧ｖｂｌｈを生成する。ｖｂｌｈ電圧生成回路１０は、プルアップドライバの駆動用アンプ１１、プルダウンドライバの駆動用アンプ１２、電圧変換回路１３、インバータ１４、ｐＭＯＳトランジスタ１５、プルアップドライバ１６、プルダウンドライバ１７、及びｎＭＯＳトランジスタ１８を有する。プルアップドライバ１６は、例えばｐＭＯＳトランジスタであり、プルダウンドライバ１７は、例えばｎＭＯＳトランジスタである。
プルアップドライバの駆動用アンプ１１は、検出電圧の下限値ｖｂｌｈｒｅｆｌ及び電圧ｖｂｌｈを電圧変換した検出電圧ｖｂｌｈｍｏｎｉが入力され、その比較結果である信号ｕｐｘをプルアップドライバ１６のゲートに供給する。つまり、プルアップドライバの駆動用アンプ１１は、電圧ｖｂｌｈで出力すべき電圧の下限に対応するｖｂｌｈｒｅｆｌを参照電圧として、電圧ｖｂｌｈを電圧変換した検出電圧ｖｂｌｈｍｏｎｉと比較して、プルアップドライバ１６を駆動する。
また、プルダウンドライバの駆動用アンプ１２は、検出電圧の上限値ｖｂｌｈｒｅｆｈ及び電圧ｖｂｌｈを電圧変換した検出電圧ｖｂｌｈｍｏｎｉが入力され、その比較結果である信号ｄｎｚをプルダウンドライバ１７のゲートに供給する。つまり、プルダウンドライバの駆動用アンプ１２は、電圧ｖｂｌｈで出力すべき電圧の上限に対応するｖｂｌｈｒｅｆｈを参照電圧として、電圧ｖｂｌｈを電圧変換した検出電圧ｖｂｌｈｍｏｎｉと比較して、プルダウンドライバ１７を駆動する。
電圧変換回路１３は、電圧ｖｂｌｈの出力ノードにおける電圧を所定の電圧変換比率で電圧変換して得られた検出電圧ｖｂｌｈｍｏｎｉを駆動用アンプ１１、１２に出力する。以下の説明では、説明の便宜上、電圧変換回路１３の電圧変換比率を１．０とするが、これに限定されるものではなく、電圧変換回路１３の電圧変換比率は任意の値を設定可能である。
プルアップドライバ１６は、ソースがトランジスタ１５を介して高電圧電源である電圧ｖｄｄに接続され、ドレインが電圧ｖｂｌｈの出力ノードに接続される。また、プルダウンドライバ１７は、ソースがトランジスタ１８を介して低電圧電源である電圧ｖｓｓに接続され、ドレインが電圧ｖｂｌｈの出力ノードに接続される。トランジスタ１５のゲートには信号ｓｕｐｅｎｚをインバータ１４により反転した信号ｓｕｐｅｎｘが供給され、トランジスタ１８のゲートには信号ｓｕｐｅｎｚが供給される。信号ｓｕｐｅｎｚは、プルアップドライバ１６、プルダウンドライバ１７の活性化を論理的に制御する信号である。
信号ｓｕｐｅｎｚが“Ｌ”のときには、プルアップドライバ１６及びプルダウンドライバ１７を停止させてｖｂｌｈ電圧生成回路１０への電流供給を停止させる。信号ｓｕｐｅｎｚが“Ｈ”かつ信号ｕｐｘが“Ｌ”、すなわち検出電圧ｖｂｌｈｍｏｎｉが下限値ｖｂｌｈｒｅｆｌより低い場合には、プルアップドライバ１６によってプルアップされ出力ノードの電圧ｖｂｌｈが上昇する。一方、信号ｓｕｐｅｎｚが“Ｈ”かつ信号ｄｎｚが“Ｈ”、すなわち検出電圧ｖｂｌｈｍｏｎｉが上限値ｖｂｌｈｒｅｆｈより高い場合には、プルダウンドライバ１７によってプルダウンされ出力ノードの電圧ｖｂｌｈが下降する。
電圧分布制御回路２０は、出力ノードの電圧ｖｂｌｈを上限に引き上げるように又は下限に引き下げるように変化させる。電圧分布制御回路２０は、電流源２１、２２、ｐＭＯＳトランジスタ２３、及びｎＭＯＳトランジスタ２４を有する。電流負荷としての電流源２１は、電圧ｖｂｌｈの出力ノードに接続されるとともに、トランジスタ２３を介して高電圧電源である電圧ｖｄｄに接続される。また、電流負荷としての電流源２２は、電圧ｖｂｌｈの出力ノードに接続されるとともに、トランジスタ２４を介して低電圧電源である電圧ｖｓｓに接続される。トランジスタ２３のゲートには信号ｌｏａｄｕｅｎｘが供給され、トランジスタ２４のゲートには信号ｌｏａｄｄｅｎｚが供給される。信号ｌｏａｄｕｅｎｘは電流源２１の活性化を制御する信号であり、信号ｌｏａｄｄｅｎｚは電流源２２の活性化を制御する信号である。
信号ｌｏａｄｕｅｎｘが“Ｌ”となると、電圧ｖｂｌｈの出力ノードはプルアップされる。そして、電圧変換回路１３より出力される検出電圧ｖｂｌｈｍｏｎｉが上限値ｖｂｌｈｒｅｆｈに達すると、ｖｂｌｈ電圧生成回路１０のプルダウンドライバ１７の供給電流と電圧分布制御回路２０の消費電流とが釣り合う。これにより、出力ノードの電圧ｖｂｌｈの上昇が停止し、上限値ｖｂｌｈｒｅｆｈに対応する電圧ｖｂｌｈが出力ノードより出力される。ｖｂｌｈ電圧生成回路１０の出力ドライバの電流供給能力は非線形特性となるため、定電流の電流負荷に到達した時点で検出電圧ｖｂｌｈｍｏｎｉが上限値ｖｂｌｈｒｅｆｈと等しくなることで電流供給能力が調整される。
また、信号ｌｏａｄｄｅｎｚが“Ｈ”となると、電圧ｖｂｌｈの出力ノードはプルダウンされる。そして、電圧変換回路１３より出力される検出電圧ｖｂｌｈｍｏｎｉが下限値ｖｂｌｈｒｅｆｌに達すると、ｖｂｌｈ電圧生成回路１０のプルアップドライバ１６の供給電流と電圧分布制御回路２０の消費電流とが釣り合う。これにより、出力ノードの電圧ｖｂｌｈの下降が停止し、下限値ｖｂｌｈｒｅｆｌに対応する電圧ｖｂｌｈが出力ノードより出力される。ｖｂｌｈ電圧生成回路１０の出力ドライバの電流供給能力は非線形特性となるため、定電流の電流負荷に到達した時点で検出電圧ｖｂｌｈｍｏｎｉが下限値ｖｂｌｈｒｅｆｌと等しくなることで電流供給能力が調整される。
図２は、図１に示す回路を適用した場合の半導体記憶装置における初期記憶電圧とデータ保持時間との例を示す図である。図２において、ＭＣＴ１は特性の悪い（仕様性能を満たさない）メモリセルの特性を示しており、ＭＣＴ２は普通の特性の（仕様性能を満たす）メモリセルの特性を示しており、ＴＳは要求されるデータ保持時間を示している。データ保持時間がＴＳより短い場合には、そのメモリセルは仕様性能を満たしていないことになる。電圧分布制御回路２０を動作させていない状態において、ｖｂｌｈ電圧生成回路１０から出力される電圧ｖｂｌｈのばらつきがΔｖｂｌｈであり、電圧ｖｂｌｈの下限値がｖｂｌｈｒｅｆｌ５であり、電圧ｖｂｌｈの上限値がｖｂｌｈｒｅｆｈ５であるとする。
例えば、電圧分布制御回路２０による電圧ｖｂｌｈの制御を半導体記憶装置の書き込みにおいて適用して特性の悪いメモリセルの検出を行う場合には、通常動作時のワースト状態となる電圧の低い側に電圧ｖｂｌｈを制御する。このとき、信号ｌｏａｄｄｅｎｚを“Ｈ”にして電圧分布制御回路２０の電流源２２を活性化させることで、出力ノードの電圧ｖｂｌｈが下限値であるｖｂｌｈｒｅｆｌ５に設定される。このように、メモリセルへの書き込み電圧を低く設定し、通常動作で想定される最もデータ保持特性の悪い状態で書き込みを行うことで特性の悪いメモリセルの検出を行う。この場合には、例えば、ノイズ等によって出力ノードの電圧ｖｂｌｈがΔＶｎｇ高くばらついたとしても特性の悪いメモリセルは不良として検出でき、出荷後の問題発生を防止することができる。また、例えば、ノイズ等によって出力ノードの電圧ｖｂｌｈがΔＶｏｋ低くばらついたとしても普通の特性のメモリセルが不良として検出されることがなく、歩留まりは低下しない。
また、図３は、図１に示す回路を適用した場合の半導体記憶装置における電圧ｖｂｌｈとリードバスの電圧差とを示す図である。図３において、ＤＰＶ１は特性の悪い（仕様性能を満たさない）データ伝達経路の特性を示しており、ＤＰＶ２は普通の特性の（仕様性能を満たす）データ伝達経路の特性を示しており、ＶＳは要求されるリードデータバスｒｄｂｚ、ｒｄｂｘの差電圧を示している。リードデータバスｒｄｂｚ、ｒｄｂｘの差電圧がＶＳより大きい場合には、そのデータ伝達経路は性能が不足していることとなる。電圧分布制御回路２０を動作させていない状態において、ｖｂｌｈ電圧生成回路１０から出力される電圧ｖｂｌｈのばらつきがΔｖｂｌｈであり、電圧ｖｂｌｈの下限値がｖｂｌｈｒｅｆｌ６であり、電圧ｖｂｌｈの上限値がｖｂｌｈｒｅｆｈ６であるとする。
例えば、電圧分布制御回路２０による電圧ｖｂｌｈの制御を半導体記憶装置の読み出しにおいて適用して特性の悪いデータ伝達経路の検出を行う場合には、通常動作時のワースト状態となる電圧の高い側に電圧ｖｂｌｈを制御する。このとき、信号ｌｏａｄｕｅｎｘを“Ｌ”にして電圧分布制御回路２０の電流源２１を活性化させることで、出力ノードの電圧ｖｂｌｈが上限値であるｖｂｌｈｒｅｆｈ６に設定される。このように、電圧ｖｂｌｈを高く設定し、通常動作で想定される最も性能が悪くなる状態で読み出しを行うことで特性の悪いデータ伝達経路の検出を行う。この場合には、例えば、ノイズ等によって出力ノードの電圧ｖｂｌｈがΔＶｎｇ低くばらついたとしても特性の悪いデータ伝達経路は不良として検出でき、出荷後の問題発生を防止することができる。また、例えば、ノイズ等によって出力ノードの電圧ｖｂｌｈがΔＶｏｋ高くばらついたとしても普通の特性のメモリセルが不良として検出されることがなく、歩留まりは低下しない。
次に、信号ｌｏａｄｕｅｎｘ及び信号ｌｏａｄｄｅｎｚの生成について説明する。
図４は、信号ｌｏａｄｕｅｎｘ及び信号ｌｏａｄｄｅｎｚを生成する制御信号生成回路の構成例を示す図である。図４に示す制御信号生成回路４０は、半導体記憶装置の試験時において電圧分布制御回路２０を動作させるように信号ｌｏａｄｕｅｎｘ及び信号ｌｏａｄｄｅｎｚを生成するものである。制御信号生成回路４０は、ＮＡＮＤゲート（否定論理積演算回路）４１、ＮＯＲゲート（否定論理和演算回路）４２、４３、及びインバータ４４を有する。
ＮＡＮＤゲート４１は、信号ｒｅａｄｚ及び信号ｔｅｓｌｏａｄｅｎｚが入力され、その演算結果を信号ｌｏａｄｕｅｎｘとして出力する。ＮＯＲゲート４２は、信号ｗｒｉｔｅｚ及び信号ｒｅｆｚが入力され、その演算結果を出力する。ＮＯＲゲート４３は、インバータ４４により反転された信号ｔｅｓｌｏａｄｅｎｚの反転信号及びＮＯＲゲート４２の出力が入力され、その演算結果を信号ｌｏａｄｄｅｎｚとして出力する。信号ｒｅａｄｚは読み出し動作時に活性化される信号であり、信号ｗｒｉｔｅｚは書き込み動作時に活性化される信号であり、信号ｒｅｆｚはリフレッシュ動作時に活性化される信号である。また、信号ｔｅｓｌｏａｄｅｎｚは、試験時に活性化される信号である。例えば、本実施形態を出荷前試験で特性の悪いメモリセルやデータ伝達経路の検出に用いる場合には、信号ｔｅｓｌｏａｄｅｎｚにはモードレジスタなどで制御される試験用の信号を接続すればよい。
信号ｔｅｓｌｏａｄｅｎｚが“Ｈ”であって、かつ信号ｒｅａｄｚが“Ｈ”である場合には、信号ｌｏａｄｕｅｎｘが“Ｌ”になる。それ以外では、信号ｌｏａｄｕｅｎｘは“Ｈ”に維持される。これにより、試験時の読み出し動作時に出力ノードの電圧ｖｂｌｈが上限値に設定される。
また、信号ｔｅｓｌｏａｄｅｎｚが“Ｈ”であって、かつ信号ｗｒｉｔｅｚが“Ｈ”である場合には、信号ｌｏａｄｄｅｎｚが“Ｈ”になる。また、信号ｔｅｓｌｏａｄｅｎｚが“Ｈ”であって、かつ信号ｒｅｆｚが“Ｈ”である場合には、信号ｌｏａｄｄｅｎｚが“Ｈ”になる。それ以外では、信号ｌｏａｄｄｅｎｚは“Ｌ”に維持される。これにより、試験時の書き込み動作時及びリフレッシュ動作時に出力ノードの電圧ｖｂｌｈが下限値に設定される。なお、試験時のリフレッシュ動作時に出力ノードの電圧ｖｂｌｈを下限値に設定するのは、リフレッシュ動作ではセンスアンプより外部は駆動されず読み出しアンプは動作せず、メモリセルへの再書き込みを行うからである。
図５は、信号ｌｏａｄｕｅｎｘ及び信号ｌｏａｄｄｅｎｚを生成する制御信号生成回路の他の構成例を示す図である。図５に示す制御信号生成回路５０は、電圧分布制御回路２０の動作を半導体記憶装置での温度検出結果に応じて制御するものである。温度検出結果に応じて電圧分布制御回路２０の動作を制御することで、出荷前試験以外の用途に利用することも可能である。温度検出結果に応じて電圧分布制御回路２０の動作を制御することで下記のようなメリットがある。例えば、半導体記憶装置が形成されるチップの待機電流は、高温時に多いため、電圧分布制御回路２０を動作させても消費電流への影響が相対的に小さい。また、例えばメモリセルにおける“Ｈ”データの保持特性には温度との強い相関があり、データ保持特性に対する温度による影響を軽減することができる。
制御信号生成回路５０は、インバータ５２、５４、及びＮＡＮＤゲート５３、５５を有する。ＮＡＮＤゲート５３は、信号ｔｅｍｐｈｚ及び信号ｂａｃｔｚが入力され、その演算結果をインバータ５４を介して信号ｌｏａｄｄｅｎｚとして出力する。ＮＡＮＤゲート５５は、インバータ５２により反転された信号ｔｅｍｐｈｚの反転信号及び信号ｂａｃｔｚが入力され、その演算結果を信号ｌｏａｄｕｅｎｘとして出力する。信号ｔｅｍｐｈｚは、温度検出回路５１より出力される信号であり、検出された温度が所定の温度より高い高温検出時に“Ｈ”が出力される。また、信号ｂａｃｔｚは、メモリ内部が待機状態であるかアクティブ状態であるかを示すバンクのアクティブ信号であり、アクティブ状態であるときに“Ｈ”が出力される。
したがって、信号ｔｅｍｐｈｚが“Ｌ”かつ信号ｂａｃｔｚが“Ｈ”である場合には、信号ｌｏａｄｕｅｎｘが“Ｌ”になる。それ以外では、信号ｌｏａｄｕｅｎｘは“Ｈ”に維持される。これにより、高温検出ではないときかつメモリ内部がアクティブ状態であるときに出力ノードの電圧が上限値に設定される。また、信号ｔｅｍｐｈｚが“Ｈ”かつ信号ｂａｃｔｚが“Ｈ”である場合には、信号ｌｏａｄｄｅｎｚが“Ｈ”になる。それ以外では、信号ｌｏａｄｄｅｎｚは“Ｌ”に維持される。これにより、高温検出時かつメモリ内部がアクティブ状態であるときに出力ノードの電圧が下限値に設定される。なお、信号ｂａｃｔｚが“Ｌ”である場合には、信号ｌｏａｄｄｅｎｚが“Ｌ”であり、信号ｌｏａｄｕｅｎｘが“Ｈ”である。したがって、メモリ内部が待機状態であるときは、消費電流が削減される。
このような制御を適用するのに好適な半導体記憶装置の内部電圧としては、例えばビット線の初期化電圧ｖｂｌｅがある。図１５に示したメモリコアにおいて、メモリセルに記憶したデータが時間の経過とともに失われていくことの一つの原因として、セルトランジスタのソース／ドレイン部分からＰＮ接合を通してバックバイアスｖｂｂに微小な電流が流れることなどがあるが、メモリセルに“Ｈ”データを保持した場合の高温時に特にデータが失われやすいことはよく知られている。
図５に示した制御信号生成回路５０を適用し、高温検出時においてはメモリセルからのデータ読み出し時に信号ｌｏａｄｄｅｎｚを“Ｈ”とすることで電圧ｖｂｌｅを低く設定する。このとき、低く設定された電圧ｖｂｌｅよりも高い電圧値がメモリセルに記憶されていれば“Ｈ”データが記憶されていると認識されるので、メモリセルにおいて電荷が減少していても正常に読み出しが行いやすくなる。逆に、低温でのメモリセルからのデータ読み出しは信号ｌｏａｄｕｅｎｘを“Ｌ”とすることで電圧ｖｂｌｅを高く設定する。このようにすると、電圧ｖｂｌｅの状態が高温時とは逆となるため、高温と低温でのメモリセルの“Ｈ”データ保持特性に適した電圧ｖｂｌｅを供給することができる。
なお、図１５に示したメモリコアにおいてビット線に読み出されたデータをセンスアンプで増幅するのはワード線が活性化されるときである。そこで、制御信号生成回路５０では、データ読み出し時に活性化される信号ｒｅａｄｚではなく、ロウ制御回路が活性化されたときに“Ｈ”が出力される信号ｂａｃｔｚで信号ｌｏａｄｕｅｎｘ及びｌｏａｄｄｅｎｚの活性化制御を行っている。
また、高温時のみ利用するために制御信号生成回路５０における信号ｌｏａｄｕｅｎｘの生成に係る回路をなくしたり、信号ｂａｃｔｚを用いないようにしたりする変形も可能である。その場合には、データ保持時間が比較的長い低温に対しては従来の電圧ｖｂｌｅ生成を行うことで消費電流の増加を抑制することができる。データ保持時間が短い高温時にはチップ全体の消費電流が増加しているため、本実施形態による電圧ｖｂｌｅの制御により消費電流が増加することを許容し、“Ｈ”データの保持特性を改善する。間接的に“Ｈ”データの保持特性が改善することによりリフレッシュ周期を長くすることができ、消費電流を削減するような効果も得られるため、調整によってはチップとしての高温時の消費電流も減少する。また、ここでは電圧ｖｂｌｅを制御する方法について例示したが、高温時に電圧ｖｂｌｈを高く設定する制御に適用しても良い。
図６は、前述のように電圧ｖｂｌｅを制御するためのｖｂｌｅ電圧生成回路及び電圧分布制御回路の構成例を示す図である。図６に示す各構成要素６０〜６８、７０〜７４は、図１に示した各構成要素１０〜１８、２０〜２４に対応し、動作及び接続関係等は図１に示したものと同様である。ただし、検出電圧の上限値がｖｂｌｅｒｅｆｈであり下限値がｖｂｌｅｒｅｆｌであり、出力ノードの電圧がｖｂｌｅであることが、図１とは異なる。
図７は、図１５に示したメモリコア等に供給される各電圧を生成するための内部電圧生成回路の構成例を示す図である。図７において、電圧ｖｄｄは内部電圧生成回路８０Ａの外部から供給される高電圧電源であり、電圧ｖｓｓは内部電圧生成回路８０Ａの外部から供給される低電圧電源（例えば基準電位）である。信号ｂａｃｔｚは、アクティブ命令によりメモリコアのロウ信号が活性化される場合に“Ｈ”となる信号である。信号ｒｅａｄｚ、ｗｒｉｔｅｚ、ｒｅｆｚ、ｔｅｓｌｏａｄｅｎｚは、図４に示した信号ｒｅａｄｚ、ｗｒｉｔｅｚ、ｒｅｆｚ、ｔｅｓｌｏａｄｅｎｚにそれぞれ相当する。
電圧ｖｐｐはワード線ｗｌｚを活性化させるための電圧であり、電圧ｖｉｉは各種論理回路の制御用の電圧であり、電圧ｖｐｌｔはメモリセルキャパシタに供給される電圧である。また、電圧ｖｂｂはメモリセルトランジスタなどのバックバイアス電圧であり、電圧ｖｂｌｅはビット線の初期化電圧であり、電圧ｖｂｌｈはメモリセルキャパシタに記憶する“Ｈ”情報に対応する電圧である。電圧分布制御回路８３Ａは、図１に示した電圧分布制御回路２０に相当し、制御信号生成回路８４Ａは、図４に示した制御信号生成回路４０に相当する。
ここで、メモリコアのロウ信号が活性化されてから非活性化されるまで、もしくはデータが端子に出力されるまでの遅いほうの時刻まで、各種電源での消費電流が多い。そのため、信号ｂａｃｔｚをトリガにして電流供給能力を増やすために、各種電源に対応する電流供給能力調整回路８１により信号ｓｕｐｅｎｚが制御され、それぞれ複数個配置された各種電源の電圧生成回路８２に対して活性化する電圧生成回路の数などを制御する。このような制御を行うことで各種電源について電流供給能力の調整を実現することができる。また、電圧分布制御回路８３Ａを配し、電圧ｖｂｌｈの制御を行うことで、電圧ｖｂｌｈを動作状態等に応じて精度良く適切に制御することが可能になる。
例えば、各種電源に対応して配置された電流供給能力調整回路８１の各々は、図８に示すようにｑ本の出力信号ｓｕｐｅｎｚのうち、信号ｓｕｐｅｎｚ［１］〜ｓｕｐｅｎｚ［ｐ］のｐ本が常に“Ｈ”を出力するようにする。また、信号ｓｕｐｅｎｚ［ｐ＋１］〜ｓｕｐｅｎｚ［ｑ］については、アクティブ時に“Ｈ”となる信号ｂａｃｔｚを受け、それと同じ論理レベルを出力するようにする。このようにすることで、アクティブ時の電流供給能力を、スタンバイ時（非アクティブ時）の電流供給能力の（ｑ／ｐ）倍に設定することができる。なお、図８を参照して説明した電流供給能力の調整手法は一例であり、これに限定されるものではない。
図９は、図１５に示したメモリコア等に供給される各電圧を生成するための内部電圧生成回路の他の構成例を示す図である。図９に示す内部電圧生成回路８０Ｂにおいて、図７に示した内部電圧生成回路８０Ａと同様のブロック等には同一の符号を付している。信号ｔｅｍｐｈｚは、図５に示した信号ｔｅｍｐｈｚに相当する。電圧分布制御回路８３Ｂは、図６に示した電圧分布制御回路７０に相当し、制御信号生成回路８４Ｂは、図５に示した制御信号生成回路５０に相当する。図９に示す内部電圧生成回路８０Ｂは、電圧ｖｂｌｅの制御を行うようにするものであり、電圧分布制御回路８３Ｂを配することで、電圧ｖｂｌｅを動作状態等に応じて精度良く適切に制御することが可能になる。
なお、図７及び図９に示した構成を組み合わせて、電圧ｖｂｌｈの制御を行うとともに、電圧ｖｂｌｅの制御を行うようにしても良い。
図１０は、本実施形態における内部電圧生成回路を適用した半導体記憶装置の構成例を示す図である。なお、図１０においては、説明の便宜上、各回路部分で授受される信号線については、前述した説明で示したものを記載している。また、図１０においては、信号ｔｅｓｌｏａｄｅｎｚを、モードレジスタの機能として実現した場合を例示している。
アドレスバッファ１０１は、アドレス端子１０２を介して入力されるアドレス信号を受ける。コマンドデコーダ１０３は、コマンド端子１０４を介して入力されるコマンド信号を受ける。コマンドデコーダ１０３は、受けたコマンド信号をデコードし、デコード結果に基づいて制御信号等の各種信号を生成する。コマンドデコーダ１０３により生成された各種の信号は、コラムタイミング制御部１０５、ロウタイミング制御部１０６、モードレジスタ１０７、及び内部電圧生成回路１０８等に供給される。例えば、コマンドデコーダ１０３は、試験モード等の動作モードの設定を指示する信号ｍｒｓｐｚをモードレジスタ１０７に供給する。
コラムアドレス制御部１０９は、アドレスバッファ１０１からバンクアドレス及びコラムアドレスを受ける。ロウアドレス制御部１１０は、アドレスバッファ１０１からバンクアドレス及びロウアドレスを受ける。コアコラム制御部１１１は、コラムタイミング制御部１０５及びコラムアドレス制御部１０９からの信号を受けて、信号ｃｌｚを制御してコラム選択等を実行する。また、コアロウ制御部１１２は、ロウタイミング制御部１０６及びロウアドレス制御部１１０からの信号を受けて、ワード線ｗｌｚ及び信号ｓａｅｚを制御してワード選択等を実行する。
メモリコア１１３は、例えば図１５に示したメモリコアに相当する。なお、図１５に示すメモリコアは、その一部であり、多数のメモリセルがアレイ状に配置され、かつ複数のセンスアンプを有している。メモリコア１１３内のメモリセルから読み出されたデータは、データ読み出しアンプ１１４によって増幅された後、データバス制御部１１５によりデータ端子１１６を介して出力される。また、メモリコア１１３内のメモリセルに書き込むデータは、データ端子１１６を介してデータバス制御部１１５に入力され、データ書き込みアンプ１１７によってメモリコア１１３に供給される。
内部電圧生成回路１０８は、電源端子１１８を介して供給される電源電圧ｖｄｄに基づいて、半導体記憶装置で用いられる各種の内部電圧を生成する。内部電圧生成回路１０８は、コマンドデコーダ１０３からの各種信号や温度検出回路１１９からの信号に応じて、内部電圧を制御する機能を有する。例えば、内部電圧生成回路１０８は、前述したようにして電圧ｖｂｌｈを検出電圧の上限に対応する電圧に設定したり、検出電圧の下限に対応する電圧に設定したりすることが可能である。また、例えば内部電圧生成回路１０８は、前述したようにして電圧ｖｂｌｅを検出電圧の上限に対応する電圧に設定したり、検出電圧の下限に対応する電圧に設定したりすることが可能である。なお、図１０に示した例では、温度検出回路１１９を備えているが、温度検出回路１１９は必須ではなく必要に応じて備えるようにしても良い。
図１１は、本実施形態における半導体記憶装置を搭載したシステムの構成例を示す図である。図１１に示すシステム１２０は、半導体記憶装置１２１、アプリケーション論理回路１２２、メモリコントローラ１２３、パワーオンリセット回路１２４、及びクロック生成回路１２５等を有する。
半導体記憶装置１２１は、例えば図１０に示した半導体記憶装置に相当する。半導体記憶装置１２１は、アドレス端子１２６を介して入力されるアドレス信号ａ及びバンクアドレス信号ｂａ、コマンド端子１２７を介して入力されるコマンド信号／ｃｓ，／ｒａｓ，／ｃａｓ，／ｗｅ、データ端子１２８を介して入出力されるデータ信号ｄｑ、及びクロック端子１２９を介して入力されるクロックｃｌｋによって制御される。また、半導体記憶装置１２１には、電源端子１３０を介して電圧ｖｄｄ及びｖｓｓが供給される。なお、信号／ｃｓはチップセレクト信号であり、信号／ｒａｓはロウアドレスストローブ信号であり、信号／ｃａｓはコラムアドレスストローブ信号であり、信号／ｗｅはライトイネーブル信号である。
メモリコントローラ１２３は、半導体記憶装置１２１とアプリケーション論理回路１２２との間での各種信号の授受等の仲介をする。メモリコントローラ１２３は、アドレス変換回路１３１、データ制御回路１３２、バッファ回路１３３、タイマ回路１３４、トレーニング要求生成回路１３５、及びエンコード回路１３６を有する。アプリケーション論理回路１２２からアドレスａ０で指定されたデータｄｑ０は、メモリコントローラ１２３でアドレスがアドレス信号ａとバンクアドレス信号ｂａに、データがデータ信号ｄｑに変換されてタイミング等の調整が行われ半導体記憶装置１２１との間で通信が行われる。
パワーオンリセット回路１２４は、電源投入時にパワーオンリセット信号／ｐｏｒを“Ｌ”にして各回路の初期化を行う。また、クロック生成回路１２５で生成されたクロックｃｌｋ０をメモリコントローラ１２３内のタイマ回路１３４がカウントし、一定間隔で特別な動作を行うための信号ｃｎｔを生成する。例えば信号ｃｎｔを用いてメモリのリフレッシュ要求信号やトレーニング信号を生成する。
メモリコントローラ１２３内のトレーニング要求生成回路１３５は、定期的にトグルする信号ｃｎｔと電源投入時に発生するパワーオンリセット信号／ｐｏｒを使ってトレーニング信号ｍｅｍｔを生成する。トレーニング信号ｍｅｍｔは、例えば電源投入時や一定のタイミングで動作タイミング等の調整を行って補正を行うトレーニングモード設定時に活性化される信号である。トレーニング信号ｍｅｍｔは、エンコード回路１３６に半導体記憶装置１２１へのコマンド信号及びアドレス信号の生成を指示するとともに、データ制御回路１３２にトレーニング用のデータ生成を指示する。データ制御回路１３２は、トレーニング時のメモリからの読み出しデータに対してＰａｓｓ／Ｆａｉｌ判定結果である信号ｊｕｄｇｅをアドレス変換回路１３１に送信する。アドレス変換回路１３１は、信号ｊｕｄｇｅの結果からトレーニング時に検出した特性の悪いメモリセルのアドレスを別のアドレスに置き換えるためのアドレス変換ルールを電気的に書き換え可能な記憶部（例えばＲＯＭ）に記録し、以降の動作では特性の悪いメモリセルを使用しないようにアドレス変換を行う。
ここで、本実施形態における半導体記憶装置を利用することで、トレーニング時には書き込み動作時の電圧ｖｂｌｈを通常の電圧生成範囲の下限に誘導することで、使用環境に対して最も悪い状態での電圧供給条件でメモリ特性のテストを行うことができる。このように、本実施形態における半導体記憶装置は、半導体記憶装置のトレーニングを行うシステムに対しても、使用される環境に適した電圧生成手段を提供するために有益なものである。
図１２は、電圧分布制御回路２０、７０等が有する電流負荷としての電流源の構成例を示す図である。図１２（Ａ）は、電流負荷としての電流源を、一端が入力端Ｉｉｎに接続され、他端が出力端Ｉｏｕｔに接続された抵抗１４１で構成した例を示している。
図１２（Ｂ）は、電流負荷としての電流源を、トランジスタ１４２、電源１４３、及び記憶部１４４で構成した例を示している。トランジスタ１４２の主電極が、入力端Ｉｉｎ及び出力端Ｉｏｕｔに接続され、トランジスタ１４２の制御電極に電源１４３から所定の電圧を供給する。トランジスタ１４２の制御電極に電源１４３から供給される所定の電圧は、試験工程などによって得たデータを記憶部１４４に記憶しておき、そのデータに基づいて制御する。このようにして、主電極が入力端Ｉｉｎ及び出力端Ｉｏｕｔに接続されたトランジスタの制御電極に所定の電圧を供給することで、電流負荷としての電流源が実現できる。
図１２（Ｃ）は、電流負荷としての電流源の他の構成例を示している。図１２（Ｃ）に示す構成では、トランジスタ１４５−ｉ（ｉは自然数）の主電極が、入力端Ｉｉｎ及び出力端Ｉｏｕｔに接続され、トランジスタ１４５−ｉの制御電極に制御回路１４６−ｉの出力が供給される。試験工程などによって得た電流制御に係るデータを記憶部１５０に記憶しておき、そのデータに基づいて各制御回路１４６−ｉは、トランジスタ１４７、１４８の一方がオン状態とされる。このようにして、各制御回路１４６−ｉが、対応するトランジスタ１４５−ｉのゲートに電圧源１４９に応じた所定の電圧を供給するか、電圧ｖｓｓを供給するかをそれぞれ制御することで、電流負荷としての電流源が実現できる。
図１３は、図１６（Ａ）に示したｖｂｌｈ電圧生成回路とは異なるｖｂｌｈ電圧生成回路で、本実施形態と同様の電圧ｖｂｌｈ制御を行えるようにした例である。図１３において、１６０はｖｂｌｈ電圧生成回路であり、１７０は電圧分布制御回路であり、１８０はメモリコアである。ｖｂｌｈ電圧生成回路１６０は、フィードフォワード型の電圧生成回路である。ｖｂｌｈ電圧生成回路１６０において、非線形な電流供給能力を有する出力トランジスタは１つであり、もう一方（図１３に示した例では、電圧ｖｂｌｈの出力ノードをプルダウンする側）のトランジスタは電流負荷として機能する。例えば、図１３に示す回路によれば、電圧ｖｂｌｈは高めに生成されるのが抑制されるため、メモリセルの書き込み特性の悪いメモリセルを安定的に検出することに利用できる。
図１４は、本実施形態におけるｖｂｌｈ電圧生成回路の消費電流と出力電圧ｖｂｌｈとを示す図である。図１４においては、ＩＳが電圧分布制御回路を動作させない状態でのｖｂｌｈ電圧生成回路の電流供給特性であり、ＰＤがプルダウン側の電流負荷の電流負荷直線であり、ＰＵがプルアップ側の電流負荷の電流負荷直線である。電圧分布制御回路を動作させない状態でのｖｂｌｈ電圧生成回路の出力電圧ｖｂｌｈのばらつきはΔｖｂｌｈであるとする。本実施形態では、電圧分布制御回路のプルダウン側の電流負荷を活性化することで、出力電圧ｖｂｌｈは電流供給特性ＩＳと電流負荷直線ＰＤとの交点に対応する電圧に設定される。また、電圧分布制御回路のプルアップ側の電流負荷を活性化することで、出力電圧ｖｂｌｈは電流供給特性ＩＳと電流負荷直線ＰＵとの交点に対応する電圧に設定される。このように本実施形態では、電圧ｖｂｌｈを精度良く制御することができる。
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
（付記１）
第１の電源電圧が供給される半導体記憶装置の内部電圧生成回路であって、
前記第１の電源電圧から第２の電源電圧を生成して出力ノードに出力するとともに、前記出力ノードの電圧と検出電圧値とを比較して、前記出力ノードの電圧を前記検出電圧値の下限に対応する第１の電圧と前記検出電圧値の上限に対応する第２の電圧との間に制御する電圧生成回路と、
前記出力ノードに接続されて前記出力ノードの電圧を引き下げるように変化させる第１の電流負荷回路、及び前記出力ノードに接続されて前記出力ノードの電圧を引き上げるように変化させる第２の電流負荷回路を有する電圧制御回路とを有し、
前記電圧制御回路の前記第１の電流負荷回路が動作することによって前記出力ノードの電圧が前記第１の電圧に維持され、前記電圧制御回路の前記第２の電流負荷回路が動作することによって前記出力ノードの電圧が前記第２の電圧に維持されることを特徴とする内部電圧生成回路。
（付記２）
前記第１の電流負荷回路は、前記出力ノードと低電圧電源との間に配置された第１の電流源であり、
前記第２の電流負荷回路は、前記出力ノードと高電圧電源との間に配置された第２の電流源であることを特徴とする付記１記載の内部電圧生成回路。
（付記３）
前記電圧制御回路は、
前記第１の電流負荷回路及び前記第２の電流負荷回路の動作が、前記半導体記憶装置の動作状態及び動作環境の少なくとも一方に応じて制御されることを特徴とする付記１記載の内部電圧生成回路。
（付記４）
前記半導体記憶装置でのデータの書き込み動作時、及びリフレッシュ動作時の少なくとも一方の動作時に、前記電圧制御回路の前記第１の電流負荷回路を動作させることを特徴とする付記１記載の内部電圧生成回路。
（付記５）
前記半導体記憶装置でのデータの読み出し動作時に、前記電圧制御回路の前記第２の電流負荷回路を動作させることを特徴とする付記１記載の内部電圧生成回路。
（付記６）
前記電圧制御回路は、
前記第１の電流負荷回路及び前記第２の電流負荷回路の動作が、前記半導体記憶装置が有する温度検出回路での検出結果に応じて制御されることを特徴とする付記１記載の内部電圧生成回路。
（付記７）
前記半導体記憶装置の試験時に、前記電圧制御回路の前記第１の電流負荷回路が動作することによって前記出力ノードの電圧を前記第１の電圧に維持させる制御、又は前記電圧制御回路の前記第２の電流負荷回路が動作することによって前記出力ノードの電圧を前記第２の電圧に維持させる制御を行うことを特徴とする付記１記載の内部電圧生成回路。
（付記８）
前記第２の電源電圧は、前記半導体記憶装置のメモリセルへのハイレベルのデータの書き込みに使用される電圧であることを特徴とする付記１記載の内部電圧生成回路。
（付記９）
前記第２の電源電圧は、前記半導体記憶装置のビット線の初期化電圧であることを特徴とする付記１記載の内部電圧生成回路。
（付記１０）
前記電圧生成回路は、
前記出力ノードへの出力電圧を引き下げる第１のドライバと、
前記出力ノードへの出力電圧を引き上げる第２のドライバと、
前記出力ノードの電圧と前記検出電圧値の上限との比較結果に応じて前記第１のドライバを駆動する第１の駆動回路と、
前記出力ノードの電圧と前記検出電圧値の下限との比較結果に応じて前記第２のドライバを駆動する第２の駆動回路とを有することを特徴とする付記２記載の内部電圧生成回路。
（付記１１）
前記電圧生成回路は、
前記第１のドライバ及び前記第２のドライバへの電流供給を制御する電流供給制御回路を有することを特徴とする付記１０記載の内部電圧生成回路。
（付記１２）
複数のメモリセルを有するメモリコアと、
入力されるコマンド信号及びアドレス信号を受けて、前記アドレス信号により指定される前記メモリコア内のメモリセルに対し、前記コマンド信号に応じたアクセスを実行するアクセス制御回路と、
第１の電源電圧が供給され、前記メモリコアに供給する内部電圧を生成して出力する内部電圧生成回路とを有し、
前記内部電圧生成回路は、
前記第１の電源電圧から第２の電源電圧を生成して出力ノードに出力するとともに、前記出力ノードの電圧と検出電圧値とを比較して、前記出力ノードの電圧を前記検出電圧値の下限に対応する第１の電圧と前記検出電圧値の上限に対応する第２の電圧との間に制御する電圧生成回路と、
前記出力ノードに接続されて前記出力ノードの電圧を引き下げるように変化させる第１の電流負荷回路、及び前記出力ノードに接続されて前記出力ノードの電圧を引き上げるように変化させる第２の電流負荷回路を有する電圧制御回路とを有し、
前記電圧制御回路の前記第１の電流負荷回路が動作することによって前記出力ノードの電圧が前記第１の電圧に維持され、前記電圧制御回路の前記第２の電流負荷回路が動作することによって前記出力ノードの電圧が前記第２の電圧に維持されることを特徴とする半導体記憶装置。
（付記１３）
複数のメモリセルを有するメモリコアと、入力されるコマンド信号及びアドレス信号に応じて前記メモリコア内のメモリセルに対するアクセスを実行するアクセス制御回路と、第１の電源電圧が供給され、前記メモリコアに供給する内部電圧を生成して出力する内部電圧生成回路とを有する半導体記憶装置と、
前記半導体記憶装置へのアクセスを要求する第１の回路と、
前記半導体記憶装置と前記第１の回路との間での信号の授受を制御するメモリコントローラとを有し、
前記半導体記憶装置の内部電圧生成回路は、
前記第１の電源電圧から第２の電源電圧を生成して出力ノードに出力するとともに、前記出力ノードの電圧と検出電圧値とを比較して、前記出力ノードの電圧を前記検出電圧値の下限に対応する第１の電圧と前記検出電圧値の上限に対応する第２の電圧との間に制御する電圧生成回路と、
前記出力ノードに接続されて前記出力ノードの電圧を引き下げるように変化させる第１の電流負荷回路、及び前記出力ノードに接続されて前記出力ノードの電圧を引き上げるように変化させる第２の電流負荷回路を有する電圧制御回路とを有し、
前記電圧制御回路の前記第１の電流負荷回路が動作することによって前記出力ノードの電圧が前記第１の電圧に維持され、前記電圧制御回路の前記第２の電流負荷回路が動作することによって前記出力ノードの電圧が前記第２の電圧に維持されることを特徴とする半導体システム。
（付記１４）
前記半導体記憶装置は、トレーニングモード設定時に、前記電圧制御回路の前記第１の電流負荷回路が動作することによって前記出力ノードの電圧を前記第１の電圧に維持させる制御、又は前記電圧制御回路の前記第２の電流負荷回路が動作することによって前記出力ノードの電圧を前記第２の電圧に維持させる制御を行うことを特徴とする付記１３記載の半導体システム。
（付記１５）
前記トレーニングモード設定時に、使用性能を満たさない不良メモリセルの検出を行い、検出された不良メモリセルのアドレスを保持し、
通常動作時には、不良メモリセルのアドレスを他のメモリセルに対応させるアドレス変換を行うことを特徴とする付記１４記載の半導体システム。
１０ ｖｂｌｈ電圧生成回路
１１ プルアップドライバの駆動用アンプ
１２ プルダウンドライバの駆動用アンプ
１３ 電圧変換回路
１４ インバータ
１５ ｐＭＯＳトランジスタ
１６ プルアップドライバ
１７ プルダウンドライバ
１８ ｎＭＯＳトランジスタ
２０ 電圧分布制御回路
２１、２２ 電流源
２３ ｐＭＯＳトランジスタ
２４ ｎＭＯＳトランジスタ
４０、５０ 制御信号生成回路

Claims (7)

  1. 第１の電源電圧が供給される半導体記憶装置の内部電圧生成回路であって、
    前記第１の電源電圧から第２の電源電圧を生成して出力ノードに出力するとともに、前記出力ノードの電圧と検出電圧値とを比較して、前記出力ノードの電圧を前記検出電圧値の下限に対応する第１の電圧と前記検出電圧値の上限に対応する第２の電圧との間に制御する電圧生成回路と、
    前記出力ノードに接続されて前記出力ノードの電圧を引き下げるように変化させる第１の電流負荷回路、及び前記出力ノードに接続されて前記出力ノードの電圧を引き上げるように変化させる第２の電流負荷回路を有する電圧制御回路と、
    前記第１の電流負荷回路の動作を制御する第１の制御信号及び前記第２の電流負荷回路の動作を制御する第２の制御信号を生成する制御信号生成回路とを有し、
    前記出力ノードの電圧を前記第１の電圧に設定する第１の状態では、前記第１の制御信号により前記第１の電流負荷回路を動作させることによって前記出力ノードの電圧を前記第１の電圧に設定し、前記出力ノードの電圧を前記第２の電圧に設定する第２の状態では、前記第２の制御信号により前記第２の電流負荷回路を動作させることによって前記出力ノードの電圧を前記第２の電圧に設定し、
    前記半導体記憶装置でのデータの書き込み動作時、及びリフレッシュ動作時の少なくとも一方の動作時に、前記電圧制御回路の前記第１の電流負荷回路を動作させることを特徴とする内部電圧生成回路。
  2. 第１の電源電圧が供給される半導体記憶装置の内部電圧生成回路であって、
    前記第１の電源電圧から第２の電源電圧を生成して出力ノードに出力するとともに、前記出力ノードの電圧と検出電圧値とを比較して、前記出力ノードの電圧を前記検出電圧値の下限に対応する第１の電圧と前記検出電圧値の上限に対応する第２の電圧との間に制御する電圧生成回路と、
    前記出力ノードに接続されて前記出力ノードの電圧を引き下げるように変化させる第１の電流負荷回路、及び前記出力ノードに接続されて前記出力ノードの電圧を引き上げるように変化させる第２の電流負荷回路を有する電圧制御回路と、
    前記第１の電流負荷回路の動作を制御する第１の制御信号及び前記第２の電流負荷回路の動作を制御する第２の制御信号を生成する制御信号生成回路とを有し、
    前記出力ノードの電圧を前記第１の電圧に設定する第１の状態では、前記第１の制御信号により前記第１の電流負荷回路を動作させることによって前記出力ノードの電圧を前記第１の電圧に設定し、前記出力ノードの電圧を前記第２の電圧に設定する第２の状態では、前記第２の制御信号により前記第２の電流負荷回路を動作させることによって前記出力ノードの電圧を前記第２の電圧に設定し、
    前記半導体記憶装置でのデータの読み出し動作時に、前記電圧制御回路の前記第２の電流負荷回路を動作させることを特徴とする内部電圧生成回路。
  3. 第１の電源電圧が供給される半導体記憶装置の内部電圧生成回路であって、
    前記第１の電源電圧から第２の電源電圧を生成して出力ノードに出力するとともに、前記出力ノードの電圧と検出電圧値とを比較して、前記出力ノードの電圧を前記検出電圧値の下限に対応する第１の電圧と前記検出電圧値の上限に対応する第２の電圧との間に制御する電圧生成回路と、
    前記出力ノードに接続されて前記出力ノードの電圧を引き下げるように変化させる第１の電流負荷回路、及び前記出力ノードに接続されて前記出力ノードの電圧を引き上げるように変化させる第２の電流負荷回路を有する電圧制御回路と、
    前記第１の電流負荷回路の動作を制御する第１の制御信号及び前記第２の電流負荷回路の動作を制御する第２の制御信号を生成する制御信号生成回路とを有し、
    前記出力ノードの電圧を前記第１の電圧に設定する第１の状態では、前記第１の制御信号により前記第１の電流負荷回路を動作させることによって前記出力ノードの電圧を前記第１の電圧に設定し、前記出力ノードの電圧を前記第２の電圧に設定する第２の状態では、前記第２の制御信号により前記第２の電流負荷回路を動作させることによって前記出力ノードの電圧を前記第２の電圧に設定し、
    前記電圧制御回路は、前記第１の電流負荷回路及び前記第２の電流負荷回路の動作が、前記半導体記憶装置が有する温度検出回路での検出結果に応じて制御されることを特徴とする内部電圧生成回路。
  4. 前記第１の電流負荷回路は、前記出力ノードと低電圧電源との間に配置された第１の電流源であり、
    前記第２の電流負荷回路は、前記出力ノードと高電圧電源との間に配置された第２の電流源であることを特徴とする請求項１〜３の何れか１項に記載の内部電圧生成回路。
  5. 前記電圧制御回路は、
    前記第１の電流負荷回路及び前記第２の電流負荷回路の動作が、前記半導体記憶装置の動作状態及び動作環境の少なくとも一方に応じて制御されることを特徴とする請求項１〜４の何れか１項に記載の内部電圧生成回路。
  6. 前記半導体記憶装置の試験時に、前記電圧制御回路の前記第１の電流負荷回路を動作させることによって前記出力ノードの電圧を前記第１の電圧に設定する制御、又は前記電圧制御回路の前記第２の電流負荷回路を動作させることによって前記出力ノードの電圧を前記第２の電圧に設定する制御を行うことを特徴とする請求項１〜５の何れか１項に記載の内部電圧生成回路。
  7. 前記電圧生成回路は、
    前記出力ノードへの出力電圧を引き下げる第１のドライバと、
    前記出力ノードへの出力電圧を引き上げる第２のドライバと、
    前記出力ノードの電圧と前記検出電圧値の上限との比較結果に応じて前記第１のドライバを駆動する第１の駆動回路と、
    前記出力ノードの電圧と前記検出電圧値の下限との比較結果に応じて前記第２のドライバを駆動する第２の駆動回路とを有することを特徴とする請求項１〜６の何れか１項に記載の内部電圧生成回路。
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