JP4480745B2 - 半導体集積回路のテスト方法 - Google Patents

Description

本発明は、半導体集積回路（ＬＳＩ）の内部で生成される電圧値やパルス幅等をＬＳＩの特性に応じて微調整するためのトリミング技術に関し、フラッシュメモリ内蔵マイクロコンピュータなどの半導体集積回路、そのような半導体集積回路に対してトリミング調整を行うテスト方法に関する。

フラッシュメモリなどの不揮発性メモリでは、書き換え用の特定電圧をＬＳＩ内部で発生するものがある。この電圧は、製造ばらつきにより一定値とならず、ＬＳＩ毎にトリミングもしくは微調整をする必要がある。さらに、メモリの書き換え時間の特性もばらつくため、書き換え電圧をメモリ特性に合わせて変えることでメモリの書き換え特性を一定に保つことができる。

そのような不揮発性メモリの内部で発生する書き換え電圧（例えば内部昇圧電圧）の微調整（以下、電圧トリミングという）を行うには、ＬＳＩ内部で発生される電圧を外部の評価装置（テスタなど）で測定する関係から、複数のＬＳＩを並列的にトリミングすることができない。例えば、マイクロコンピュータに内蔵されるフラッシュメモリのテストプログラムを内蔵ＲＡＭ(ランダム・アクセス・メモリ）に転送し、それぞれの内蔵ＣＰＵ（中央処理装置）でこれを並列的に実行するという、並列テスト手法を採用することは難しい。このため、１個づつ順番にＬＳＩの内部昇圧電圧などのトリミングを実施しており、テスト時間を増大させる原因となっていた。複数個のＬＳＩに対する並列測定機能を有するテスタは著しく高価であり、電圧等のトリミングだけにそのような高価なテスタを用いることは現実的ではない。

また、フラッシュメモリ或はフラッシュメモリ内蔵マイクロコンピュータでは電圧トリミングだけでなく、書込み電圧の印可時間を規定する書込みパルスのパルス幅、或はＭＯＳトランジスタの電流値に対してもトリミング技術を適用することが必要な場合もあり、そのときにも個々に測定を必要とする関係上、事情は上記と全く同じである。

電圧トリミングについて記載された文献の例として特開平５−２６５５７９号公報がある。これは、基準電圧のトリミング方式に関するもので、カウンタをインクリメントしながらトリミング値となる数列を発生させ、基準電圧の出力が目標値と一致したらＰＲＯＭ回路にこのトリミング値を書き込むものである。カウンタ及びそのインクリメント回路はハードウエアで構成され、ＰＲＯＭ回路はヒューズ構成となっている。この文献において、トリミングによって得られる電圧と目標値電圧とを比較するコンパレータはオンチップにしても、或はテスタ上のコンパレータを用いてもよい、とされる。

特開平５―２６５５７９号公報 特開平５―２６５５７９号公報

しかしながら、上記特開平５―２６５５７９号公報には、トリミングによって得られる電圧と目標値電圧とを比較するコンパレータをオンチップにしても、或はテスタ上のコンパレータを用いてもよい、と記載されるだけで、双方の相違点については全く着目されていない。これに対し、本発明者は以下の点に着眼している。即ち、電圧トリミング等のための測定動作を伴うテスト時間の短縮には、評価装置１台で複数のＬＳＩを同時にトリミングすることが有効であるが、この電圧トリミングは外部の評価装置が電圧を測定する関係から、並列的にトリミング動作を行うことはできない。リレーで切り替えて順番に電圧測定およびトリミングレジスタ値の調節を行うのが限度である。内部の発振器から生成されるクロック周波数を分周して作る書き込みパルス幅及び消去パルス幅、或はＬＳＩの製造条件で決まるＭＯＳトランジスタの電流値に対するトリミング等についても事情は同じである。このため、ＬＳＩを１個づつ順番にトリミングしていたのではテスト時間が大幅に増大してしまう。

また、特開平５―２６５５７９号公報記載の技術は、ハードウエアで構成されたカウンタとヒューズを用いているため、一旦トリミング値が決定されると変更することができない。昇圧電圧に応用する場合は、その電圧値を合わせ込んだ後に、書き込み時間などが目標を満足しない場合には、さらにトリミング値に補正を加えることが必要となる。

本発明の目的は、電圧やパルス幅などを決定する制御情報の設定を自己完結的に行うことができ、制御情報の手直しも容易な半導体集積回路を提供することにある。

本発明の別の目的は、電圧やパルス幅などを決定する制御情報の設定を並列的に且つ容易に行うことができ、その手直しも容易な半導体集積回路のテスト方法を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

例えばＣＰＵとフラッシュメモリを有する半導体集積回路の外部の評価装置から期待値の電圧を複数の半導体集積回路に並列的に与える。そのために、半導体集積回路の内部には、この期待値電圧と内部で発生する昇圧（降圧）電圧とを比較する判定回路を内蔵する。この比較判定結果を記憶するレジスタを持ち、内蔵ＣＰＵのような制御回路でこの結果を判定できる仕組みを採用する。例えば、昇圧（降圧）電圧値を変更するデータレジスタ（トリミングレジスタ）を内蔵し、内蔵ＣＰＵでそのトリミングレジスタを書き換え可能とする。上記の比較器やレジスタを内蔵ＣＰＵで制御し、トリミングを自己完結で行うため、セルフトリミングプログラムを、複数のＬＳＩのメモリ（ＲＡＭなど）に転送し並列的に実行することができる。このプログラムでは、トリミングレジスタの値を設定し、電圧判定回路が比較結果を確定するのを待って、判定結果のレジスタの値を判定する。その結果により再度トリミングレジスタの値を更新し、ＬＳＩ外部の評価装置から入力した期待値の電圧と内部で発生する電圧が等しくなるまで、若しくは所望の状態になるまで、上記処理を繰り返す。等しくなった時点のトリミングレジスタの値をトリミング値として記憶する。この記憶は、例えばフラッシュメモリのトリミングエリアにその情報を書き込むことで実現される。

同様に、ＭＯＳトランジスタの電流に対しても、例えば外部から基準となる電流を複数のＬＳＩに対して同時に与え、夫々のＬＳＩで内蔵ＭＯＳトランジスタの電流との比較を行い、電流トリミングを実施する。ここで、外部から一定電流を複数のＬＳＩに対して並列的に供給するため、それぞれのＬＳＩの入力端子に一定抵抗を付加し、これに一定電圧を印加し、一定電流を生成する方法でもよい。

また同様に、書き込みパルス幅、消去パルス幅を生成する制御クロックに対しても、基準時間と内部の発振器で発生した時間との比較を行い、制御クロックの周波数のトリミングを実施する。ここで、基準時間は、テスト時に外部から供給する特定周波数のクロックを元に内部で生成するか、または外部から基準パルスとして直接供給してよい。

上記より、外部から期待値の電圧、電流を入力し、トリミングプログラムを内蔵ＣＰＵで実行するだけで、期待値と一致するトリミング値を得ることができる。書き込み、消去パルスを生成する制御クロックの周波数トリミングも同様である。外部から与えられる期待値の電圧、電流、パルスは、複数のＬＳＩに対して共通に供給できる。また、トリミングプログラムは内蔵ＣＰＵで実行するため、複数のＬＳＩで並列的に実行できる。このため、複数のＬＳＩを並列的にトリミングすることが容易になり、全体としてテスト時間を短縮できる。また、評価装置にリレーなどの切り替え装置を持たせる必要がなくなる。

〔２〕本発明を具体的な態様に分けて更に詳細に説明する。先ず第１の態様として、ＣＰＵと共にフラッシュメモリなどをオンチップで有するデータプロセッサのような半導体集積回路を想定する。

《データプロセッサ》半導体集積回路は、データレジスタにロードされる制御データに基づいて電圧を生成可能な電圧生成手段と、前記制御データを保有する不揮発性記憶手段と、前記不揮発性記憶手段に保有させる前記制御データの生成に利用される処理回路とを１個の半導体基板に有する。前記処理回路は、半導体基板の外部から与えられる判定基準電圧と前記電圧生成手段で生成される電圧との関係を判定する判定回路と、判定回路の出力を参照しながらデータレジスタ上で制御データを決定し、前記決定された制御データを前記データレジスタから前記不揮発性記憶手段に格納する制御回路とを有する。制御回路はプログラムにしたがってその動作が決定される。

半導体基板の外部から与えられる判定基準電圧と前記電圧生成手段で生成される電圧との関係を判定する判定回路は、判定基準電圧と前記電圧生成手段で生成される電圧とを直接比較する構成、或は、前記電圧生成手段で生成される電圧によって電流が制御される経路の電圧を前記判定基準電圧と比較する構成の何れであってもよい。前者は電圧トリミングに、後者は電流トリミングに最適である。

半導体集積回路は判定回路を内蔵するからテスタなどの評価装置に複数個接続して並列的にトリミング処理が可能になる。データレジスタ、判定回路及び制御回路を有するから、トリミングを自己完結的に行うことができ、制御回路のプログラム次第で一旦設定した制御情報の手直しも容易である。

《制御データのイニシャルロード》前記制御回路は、テストモードのような第１動作モードに応答して前記判定回路の出力を参照しながらデータレジスタ上で制御データを決定し、前記決定された制御データを前記データレジスタから前記不揮発性記憶手段に格納する処理を行い、リセット動作若しくはリセット指示解除のような第２動作モードに応答して前記不揮発性記憶手段から制御データを前記データレジスタにロードする処理を行うことが可能である。

《ＣＰＵ》前記制御回路は例えば中央処理装置である。このとき、前記中央処理装置によってアクセス可能なＲＡＭを有し、前記中央処理装置は、前記第１動作モードに応答して前記ＲＡＭの所定領域に保持されているプログラムを実行する。

前記第２動作モードに応答して、前記不揮発性記憶手段から制御データを前記データレジスタにロードする処理を行う。

《昇圧》前記電圧生成回路は外部から供給される電源電圧を昇圧する昇圧回路である。このとき、前記不揮発性記憶手段はフラッシュメモリであり、前記電圧生成手段はフラッシュメモリの消去及び書き込みのための高電圧を供給可能である。

〔３〕本発明の第２の態様として単体フラッシュメモリのような半導体集積回路を想定する。

《フラッシュッメモリ》半導体集積回路は、電気的に消去及び書き込み可能な複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子の一部の不揮発性記憶素子からデータレジスタにロードされる制御データに基づいて前記複数の不揮発性記憶素子に対する消去及び書き込み用の高電圧を生成可能な電圧生成手段と、前記一部の不揮発性記憶素子に保持させる前記制御データの生成に利用される処理回路とを１個の半導体基板に有し、前記処理回路は、半導体基板の外部から与えられる判定基準電圧と前記電圧生成手段で生成される電圧との関係を判定する判定回路と、前記判定回路の出力を参照しながら制御データを決定する制御回路とを有する。前記制御回路はプログラムによってその動作が決定される。

《制御データのイニシャルロード》前記制御回路は、第１動作モードに応答して前記判定回路の出力を参照しながら前記データレジスタ上で制御データを決定し、決定した制御データを前記データレジスタから前記一部の不揮発性記憶素子に格納する処理を行い、第２動作モードに応答して前記一部の不揮発性記憶素子から制御データを前記データレジスタにロードする処理を行う。

例えば、前記電圧生成回路は外部から供給される電源電圧を昇圧する昇圧回路である。このとき、前記不揮発性記憶素子はフラッシュメモリ素子であり、前記電圧生成手段はフラッシュメモリ素子の消去及び書き込みのための高電圧を供給可能である。

〔４〕本発明の第３の態様としてパルス幅トリミングを想定する。半導体集積回路は、データレジスタにロードされる制御データに応じた信号周期のクロック信号を出力するクロック生成回路と、前記制御データを保有する不揮発性記憶手段と、前記不揮発性記憶手段に保有させる前記制御データの生成に利用する処理回路とを１個の半導体基板に有する。前記処理回路は、基準パルス信号のパルス幅と前記クロック生成回路で生成されるクロック信号のパルス幅との関係を判定する判定回路と、前記判定回路の出力を参照しながらデータレジスタ上で制御データを決定する制御回路とを有する。前記制御回路はプログラムによってその動作が決定される。例えば、前記クロック生成回路は、発振回路と、前記発振回路から出力される発振信号をデータレジスタにロードされる制御データに基づいて分周する分周回路とから構成してよい。

前記制御回路は、前記決定した制御データを前記不揮発性記憶手段に格納する。このとき、前記制御回路は、第１動作モードに応答して前記判定回路の出力を参照しながら制御データを決定し、決定した制御データを前記不揮発性記憶手段に格納する処理を行い、第２動作モードに応答して前記不揮発性記憶手段から制御データを前記データレジスタにロードする処理を行う。

前記制御回路は中央処理装置である。例えば、前記中央処理装置によってアクセス可能なＲＡＭを有し、前記中央処理装置は、前記第１動作モードに応答して前記ＲＡＭの所定領域に保持されているプログラムを実行する。前記分周回路の出力信号は書き込み制御クロック信号であり、前記不揮発性記憶手段はフラッシュメモリであり、前記書き込み制御クロック信号は前記フラッシュメモリの書き込みのための書き込みパルスのパルス幅を決定する。

〔５〕本発明に係るテスト方法は複数個の半導体集積回路に対して並列的にトリミング処理を行う。

第１の態様は電圧トリミングである。即ち、データレジスタにロードされる制御データに基づいて電圧を生成可能な電圧生成手段と、前記制御データを保有する不揮発性記憶手段と、前記不揮発性記憶手段に保有させる前記制御データの生成に利用される処理回路とを１個の半導体基板に有する半導体集積回路を複数個並列的にテストする方法は、前記複数個の半導体集積回路に外部から判定基準電圧を並列的に入力する第１処理と、夫々の半導体集積回路の処理回路にテスト動作を実行させ、前記データレジスタに設定された制御データに基づいて前記電圧生成手段で生成される電圧と前記判定基準電圧との関係を判定し、判定結果が目的状態に達するまで制御データを更新し、判定結果が目的状態に達したときの制御データを前記不揮発性記憶手段に格納する第２処理と、を含む。これにより、電圧やパルス幅などを決定する制御情報の設定を複数個の半導体集積回路に対して並列的に且つ容易に行うことができる。

前記夫々の半導体集積回路にテストプログラムをロードする第３処理を更に含み、前記第２処理は、前記判定を前記処理回路の判定回路を用いて行う処理と、前記制御データの更新及び不揮発性記憶手段への格納を前記処理回路の中央処理装置に前記テストプログラムを実行させて行う処理とを含む。

前記電圧生成回路は外部から供給される電源電圧を昇圧する昇圧回路である。前記不揮発性記憶手段はフラッシュメモリであり、前記電圧生成手段はフラッシュメモリの消去及び書き込みのための高電圧を供給可能である。

第２の態様はパルス幅トリミングである。発振回路と、前記発振回路から出力される発振信号の分周比をデータレジスタにロードされる制御データに基づいて制御する分周回路と、前記制御データを保有する不揮発性記憶手段と、前記不揮発性記憶手段に保有させる前記制御データの生成に利用する処理回路とを１個の半導体基板に有する半導体集積回路を複数個並列的にテストする方法は、前記夫々の半導体集積回路にテスト動作を指示する第１処理と、夫々の半導体集積回路の処理回路にテスト動作を実行させ、前記データレジスタに設定された制御データに基づいて前記分周回路で生成される周期信号のパルス幅と前記基準パルス信号のパルス幅との関係を判定させ、判定結果が目的状態に達するまで制御データを更新させ、判定結果が目的状態に達したときの制御データを前記不揮発性記憶手段に格納する第２処理と、を含む。例えば、前記夫々の半導体集積回路にテストプログラムをロードする第３処理を更に含み、前記第２処理は、前記判定を前記処理回路の判定回路を用いて行う処理と、前記制御データの更新及び不揮発性記憶手段への格納を前記処理回路の中央処理装置に前記テストプログラムを実行させて行う処理とを含む。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、外部から期待値の電圧、電流等を入力し、所定のプログラムを内蔵ＣＰＵ等で実行するだけで、期待値と一致するトリミングの値を得ることができる。書き込み、消去パルスを生成する制御クロックの周波数トリミングも同様である。外部から与える期待値の電圧、電流、パルスは、複数のＬＳＩに対して共通に供給できる。また、トリミングプログラムは内蔵ＣＰＵ等の制御回路で実行するため、複数のＬＳＩで並列的に実行できる。このため、複数のＬＳＩの並列トリミングが容易であり、全体としてのテスト時間を短縮できる。また、評価装置にリレーなどの切り替え装置を持たせる必要もない。

したがって、電圧やパルス幅などを決定する制御情報の設定を自己完結的に行うことができ、電圧やパルス幅などを決定する制御情報の設定を並列的に且つ容易に行うことができ、制御情報の手直しも容易である。

《マイクロコンピュータ》図１には本発明の半導体集積回路の一例であるデータプロセッサとしてのマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ１は、単結晶シリコンのような１個の半導体基板（半導体チップ）に例えば公知のＣＭＯＳ集積回路製造技術によって形成される。同図に従えば、マイクロコンピュータ１は、演算制御回路若しくは制御回路としてのＣＰＵ２、システムコントローラ３、揮発性メモリとしてのＲＡＭ４、不揮発性メモリとしてのフラッシュメモリ５、昇圧回路６、電圧トリミング回路７、分周回路８、分周比トリミング回路９、発振器１０、フラッシュメモリコントローラ１１、バスコントローラ１２、入出力ポート１３、及びタイマなどの其の他の周辺回路１４を有し、それら回路モジュールはバス１５に接続される。バス１５はアドレスバス、データバス、コントロールバスを含んでいる。特に図示はしないが、バス１５はそれに接続される回路モジュールの動作速度や処理能力等に応じて複数種類に階層化されて構成されてよい。

前記システムコントローラ３には外部から複数ビットのモード信号１７及びリセット信号１６などが入力される。マイクロコンピュータ１のパワーオンリセット或はハードウェアリセットによりリセット信号１６がローレベルにされると、そのローレベル期間においてマイクロコンピュータ１の内部でリセット動作が行われる。リセット信号１６によるリセットの解除後、複数ビットのモード信号１７の状態に応じて、マイクロコンピュータ１の動作モードが決定される。ＣＰＵ２は、その動作モードに応じたプログラム領域の先頭ベクタをリードし、そのアドレスの命令をフェッチし、フェッチした命令を解読して、命令実行を開始する。ＲＡＭ４はＣＰＵ２のワーク領域若しくはデータ又はプログラムの一時記憶領域としても利用される。

前記フラッシュメモリ５はＣＰＵ２のプログラムやデータの記憶領域とされ、電気的に書換え可能にされる。フラッシュメモリコントローラ１１は、ＣＰＵ２の初期設定にしたがってフラッシュメモリ５に対する消去及び書込み動作手順を制御する。フラッシュメモリ５に対する消去及び書込みのための高電圧Ｖｐｐは、電源電圧を昇圧する昇圧回路６で生成する。ここで、高電圧Ｖｐｐとは正の高電圧及び負の高電圧を意味する。電圧トリミング回路７は昇圧回路６による書圧電圧を微調整する回路である。分周回路８は発振回路１０で生成される発振信号φを分周して消去・書込み制御クロック信号φ／ｎを生成し、フラッシュメモリ５に与える。消去・書込み制御クロック信号φ／ｎは、フラッシュメモリ５に対する消去電圧印可時間を規定する消去パルス信号、そしてフラッシュメモリ５に対する書込み電圧印可時間を規定する書込みパルス信号を生成するための基準とされる。

入出力ポート１３は外部アドレスバス及び外部データバスへの接続、周辺回路１４の外部インタフェース等に用いられる。

ＣＰＵ２は、特に図示はしないが、算術論理演算器ＡＬＵ等の演算器や汎用レジスタ及びプログラムカウンタ等のレジスタ類を有する演算部と、プログラムカウンタで示される命令アドレスの命令を解読して命令実行手順を制御する命令制御部とを有する。

図２にはフラッシュメモリ５のブロック図が示される。フラッシュメモリ５は、メモリセルアレイ２０、データラッチアレイ（ＤＬＡ）２１、センスアンプアレイ（ＳＡＡ）２２、ワード線デコーダ（ＷＤＥＣ）２３、ウェルデコーダ（ＳＤＥＣ）２４、ビット線デコーダ（ＣＤＥＣ）２５、カラムスイッチアレイ（ＣＳＷ）２６、データバッファ（ＤＢＵＦ）２７、アドレスバッファ（ＡＢＵＦ）２８、及びタイミングコントローラ（ＴＣＮＴ）２９を有する。メモリセルアレイ２０はマトリクス配置された不揮発性記憶素子としてのフラッシュッメモリセル（図示せず）を有する。フラッシュメモリセルは、特に制限されないが、半導体基板若しくはウェル領域にソース、ドレインを有し、チャネルの上方に夫々絶縁膜を介してフローティングゲート及びコントロールゲートが形成されたスタック構造を有し、ソースをソース線に、ドレインをビット線に、コントロールゲートをワード線に接続して構成される。

フラッシュメモリセルはその閾値電圧がプログラム可能にされ、プログラムされた閾値電圧に応じて情報を保持する。例えば、１個のフラッシュメモリセルが１ビットの情報を保持する場合に、相対的に高い閾値電圧状態を書き込み状態、相対的に低い閾値電圧状態を消去状態と称する。書き込み状態を得る為の書き込み動作は、特に制限されないが、コントロールゲートに１０Ｖ、ドレインに例えば５Ｖ、ソース及び基板に例えば０Ｖを印加して、ドレイン・ソース間に電流を流し、これによってホットエレクトロン注入が起こり、フローティングゲートに電子が蓄積され、メモリセルの閾値電圧が高くなる。前記消去状態を得る為の消去動作は、特に制限されないが、コントロールゲートに−１０Ｖ、基板に例えば＋１０Ｖを印加し、さらにソースとドレインを例えば開放（フローティング）にして、フローティングゲートに蓄積された電子を基板に放出させ、これによってメモリセルの閾値電圧が低くなる。

前記ＴＣＮＴ２９は、前記バス１５に含まれるコントロールバス１５Ｃからメモリアクセスなどに関するバスコマンドが入力され、また、フラッシュメモリコントローラ１１から書き込み及び消去動作の制御情報１１Ｃが供給される。更に消去及び書き込み用の前記高電圧Ｖｐｐ及び制御クロック信号φ／ｎが供給される。ＴＣＮＴ２９は、制御情報１１Ｃ及びバスコマンドによりフラッシュメモリ５に指示される読み出し、消去、又は書き込み動作に応じて、必要な動作電圧と動作タイミングを生成して各部に供給する。

アドレスバッファ２８は前記バス１５に含まれるアドレスバス１５Ａからアドレス信号を入力する。アドレスバッファ２８に入力されたアドレス信号はＷＤＥＣ２３、ＣＤＥＣ２５に入力されて夫々デコードされる。ＷＤＥＣ２３はそのデコード結果に従ってワード線を選択する。ＣＤＥＣ２５はそのデコード結果に従ってＣＳＷ２６を介してビット線を選択する。ワード線選択及びビット線選択によってフラッシュメモリセルが選択される。読み出し動作では、前記選択されたフラッシュメモリセルの読み出しデータは、ＳＡＡ２２にて検出され、データバッファ２７を経て前記バス１５に含まれるデータバス１５Ｄに出力される。書き込み動作では、前記データバス１５Ｄからデータバッファ２７に与えられる書き込みデータがデータラッチアレイ２１にラッチされ、ワード線選択されたメモリセルに対し、ラッチデータに従って書き込み・書き込み阻止が制御される。消去はウェル単位で行われ、制御情報１１Ｃに含まれる消去ブロック情報がＴＣＮＴ２９経由でＷＥＤＥＣ２４に与えられ、ＷＥＤＥＣ２４で選択されたウェル内のメモリセルブロックが消去対象とされる。

図３にはフラッシュメモリのメモリマットが例示される。フラッシュメモリ５のメモリセルアレイ２０は、第１記憶領域としてのブートマットＴｍａｔと、第２記憶領域としてのユーザマットＭｍａｔと、第３記憶領域としてのリペア及びトリミングマットＲｍａｔとを有する。前記ブートマットＴｍａｔ及びユーザマットＭｍａｔは夫々ＣＰＵ２のアドレス空間における先頭アドレスである０番地（Ｈ’０００００００）をスタートアドレスとしてメモリ空間が割り当てられる。要するに、前記ブートマットＴｍａｔ及びユーザマットＭｍａｔはアドレス空間がオーバラップされ、前記アドレスデコーダＷＤＥＣ２３、ＣＤＥＣ２５はどのマットを利用するかの指示に応答してアドレスデコード論理が選択されることになる。どのマットを利用するかは前記モード信号１７で指示されるマイクロコンピュータの動作モードなどによって決まる。前記ブートマットＴｍａｔには、フラッシュッメモリ１５の消去及び書込み処理プログラムやテスト用のプログラム等が格納されている。リペア及びトリミングマットＲｍａｔはメモリセルアレイにおける欠陥救済アドレスや回路の特性に応じた合わせ込みのためのトリミング回路、例えば前記電圧トリミング回路７及び分周比トリミング回路９に設定すべき制御データが格納される。個々に格納された制御データは、リセット解除後に所定のシーケンスで読み出されて、夫々前記電圧トリミング回路７及び分周比トリミング回路９のトリミングレジスタにイニシャルロードされる。これにより、それ以降、前記電圧トリミング回路７及び分周比トリミング回路９は、イニシャルロードされた制御データにより、予め回路特性に合わせ込みされた、高電圧Ｖｐｐ及び制御クロック信号φ／ｎを電圧トリミング回路７及び分周比トリミング回路９から発生させ、これがフラッシュメモリ５に供給される。

《電圧トリミング》次に前記リペア及びトリミングマットＲｍａｔに格納すべき電圧トリミング回路のための制御データの生成について説明する。

図４には電圧トリミングのための回路構成が例示される。昇圧６回路は６０〜６６で示される回路要素により構成される。即ち、昇圧回路６はチャージポンプ回路などを用いた昇圧部６０を有する。昇圧部６０は電圧発生制御レジスタ６１に動作開始の指示データをセットすることによりチャージポンプ動作が可能になる。昇圧部６０から出力される昇圧電圧Ｖｐｐは分圧回路６２で分圧され、分圧された複数の分圧電圧の一つがセレクタ６３で選択される。選択された分圧電圧と基準電圧との差電圧が差動アンプ６４で形成されて昇圧部６０に帰還され、この負帰還制御により、昇圧電圧Ｖｐｐのレベルが決定される。セレクタ６３はデコーダ６５の出力で選択され、デコーダ６５にはトリミングレジスタ６６の設定値が供給される。トリミングレジスタ６６に設定される制御データの値に応じて帰還量が変化される。制御データを適当に選ぶことによって、高電圧Ｖｐｐの値を微調整（トリミング調整）することができる。

上記微調整により高電圧Ｖｐｐに目標値を得るために、外部の評価装置１８から与えたれる比較用電圧としての期待電圧Ｖｒｅｆと前記昇圧部６０で生成される電圧Ｖｐｐとを比較する判定回路としての比較回路７０と、比較回路７０による比較結果が保持される判定レジスタ７１とが設けられる。判定レジスタ７１は、トリミングレジスタ６６、電圧発生制御レジスタ６１と同様に、バス１５に接続され、ＣＰＵ２によってアクセス可能にされる。トリミング調整処理にとって前記ＣＰＵ２は、判定レジスタ７１の値を参照しながらトリミングレジスタ６６上で制御データを決定し、前記決定された制御データを前記トリミングレジスタ６６から前記フラッシュメモリ５のリペア及びトリミングマットＲｍａｔに格納する制御回路としての機能を実現する。

特に制限されないが、ＣＰＵ２によるトリミング調整処理の動作は、モード信号１７でシステムコントローラ３にテストモードが指示されることに応答して可能にされる。

図５にはトリミング調整用の制御データを取得する処理の全体的なフローチャートが例示される。評価装置１８はマイクロコンピュータ１にテストモードを設定し、トリミング調整処理のためのプログラム(トリミングプログラム)をＲＡＭ４の所定エリアにダウンロードする（Ｓ１）。次いで、評価装置１８は期待電圧Ｖｒｅｆをボンディングパッドのような電極パッドＰａｄを介して比較回路７０に供給し（Ｓ２）、ＣＰＵ２にトリミングプログラムの実行を指示する（Ｓ３）。

ＣＰＵ２はトリミングプログラムを実行し、先ず、電圧発生制御レジスタ６１に動作開始データをセットし（Ｓ４）、トリミングレジスタ６６に最小電圧を指定する制御データをセットする（Ｓ５）。ＣＰＵ２は所定時間ＮＯＰ（ノンオペレーション）命令を実行して昇圧部６０による昇圧動作の安定を待つ（Ｓ６）。この間、比較回路７０は生成される昇圧電圧Ｖｐｐと期待電圧Ｖｒｅｆを比較し、Ｖｒｅｆ＞Ｖｐｐであれば判定レジスタ７１に“０”がセットされ、Ｖｒｅｆ≦Ｖｐｐであれば判定レジスタ７１に“１”がセットされる。ＣＰＵ２は、所定時間ＮＯＰ命令を実行した後、判定レジスタ７１の値を判定し（Ｓ７）、“０”ならトリミングレジスタ６６の制御データを更新して昇圧電圧Ｖｐｐに次に高い電圧を指定し、所定時間ＮＯＰ（ノンオペレーション）命令を実行して昇圧部６０による昇圧動作の安定を待ち（Ｓ８）、上記判定動作（Ｓ７）を繰り返す。判定動作（Ｓ７）により“１”を判別すると、判定処理のループを抜け、トリミング調整用の制御データを取得する処理を終了する。

上述のようにマイクロコンピュータ１は、トリミングレジスタ６６、比較回路７０及びＣＰＵ２を有するから、トリミング調整用の制御データの取得処理を自己完結的に行うことができる。従って、図６に例示されるように評価装置１８に複数個のマイクロコンピュータを接続して、それらを並列動作させて能率的にトリミング調整処理を行うことができる。

各マイクロコンピュータ１がトリミング調整用の制御データを取得した後、夫々のマイクロコンピュータ１にトリミングレジスタ６６の制御データをフラッシュメモリのリペア及びトリミングマットＲｍａｔの所定エリアに書込みをする指示を与える。その指示を受けると、ＣＰＵ２は前記トリミング処理プログラムの対応する処理ルーチンを実行し、トリミングレジスタ６６の制御データをフラッシュメモリ５のデータラッチ回路２１にラッチさせ、データラッチ回路２１の前記データをリペア及びトリミングマットＲｍａｔの所定エリアに書込みをする。

一旦制御データをリペア及びトリミングマットＲｍａｔに書込んだ後も、マイクロコンピュータ１がパッケージングされる前であれば、電極パッドＰａｄが露出している限り、制御データの書換えも可能である。制御データの取得及び書込み処理は評価装置１８からダウンロードされるプログラム次第で任意に行うことが可能だからである。

比較例として、従来は図７に例示されるように測定端子から昇圧電圧を評価装置に与え、図８に例示されるように評価装置に判定させて、その結果にしたがってトリミングレジスタの値を更新させなければならない。それ故に、図９に例示されるように、評価装置はマイクロコンピュータを１個ずつ順番にトリミング調整していかなければならない。

図１０には図４の構成の変形例に係るマイクロコンピュータ１Ａが示される。図４との相違点は、比較回路７０の入力電圧を分圧回路６２による一つの分圧電圧としたことである。例えば昇圧電圧Ｖｐｐが１０Ｖのような高電圧であっても、比較回路７０の耐圧を低くすることが可能になり、評価装置１８も電圧レベルの低い期待電圧Ｖｒｅｆを出力すれば済むようになる。

図１１には図４の構成の別の変形例に係るマイクロコンピュータ１Ｂが示される。図４との相違点は複数の昇圧部６０，６０に対応する構成とされる。即ち、期待電圧Ｖｒｅｆを入力する電極パッドＰａｄを複数個の比較回路７０，７０に共通化し、選択スイッチ７２で選択された一つの比較回路７０に期待電圧Ｖｒｅｆを供給可能にされる。選択スイッチ７２はＣＰＵ２のアドレス空間に配置された選択レジスタ７３の設定値に従って選択される。図１１の例では判定レジスタ７１は複数個の比較回路７０，７０に共有される。図１１の例では、選択スイッチ７２はＶｒｅｆ入力を切り換えているが、分圧回路６２の出力を切り換えて、比較回路７０を１個にすることも可能である。図１１の構成により、トリミング処理のみに利用される電極パッドＰａｄの数を減らすことができる。

図１２には図４の構成の更に別の変形例に係るマイクロコンピュータ１Ｃが示される。同図に示される例は電流トリミングに適用されるものである。例えば周辺回路１４に含まれる回路の電流源ＭＯＳトランジスタ１４０の電流値が回路特性に大きな影響を与える場合に、そのバイアス電圧発生部６０Ｃのバイアス電圧Ｖｂａｓを微調整可能にする。そのために、前記電流源ＭＯＳトランジスタ１４０と同一プロセスで形成されるダミーＭＯＳトランジスタ７４を用意し、バイアス電圧発生部６０Ｃのバイアス電圧ＶｂａｓをダミーＭＯＳトランジスタ７４のゲート電極に印可する。ダミーＭＯＳトランジスタ７４のドレイン電極は電極パッドＰａｄに接続される。電極パッドＰａｄには評価装置１８より抵抗素子を介して定電流が供給される。比較回路７０はダミーＭＯＳトランジスタ７４に流れる電流に応じて形成される電圧を期待電圧Ｖｒｅｆと比較する。この構成において、期待電圧ＶｒｅｆはダミーＭＯＳトランジスタ７４とＶｂａｓを共用するＭＯＳトランジスタ１４０の電流値を規定するものである。

この構成において、比較回路７０の比較結果に応じてバイアス電圧Ｖｂａｓを更新することにより、ＭＯＳトランジスタ１４０の電流を規定の電流値とするバイアス電圧Ｖｂａｓを生成する制御データをトリミングレジスタ６６に得ることができる。トリミング手順は図４の場合と同じであり、それと同様の効果を得ることができる。

図１３には図４の構成の別の変形例に係るマイクロコンピュータ１Ｄが示される。図４との相違点は電圧トリミングの構成を負電圧昇圧にも適用した点である。負電圧昇圧のために、負電圧昇圧部６０Ｄと負電圧に対応する分圧回路６２Ｄが用意されている。負電圧昇圧を用いる場合にも、トリミング手順は図４の場合と同じであり、それと同様の効果を得ることができる。

図１４には図４の構成の別の変形例に係るマイクロコンピュータ１Ｅが示される。図４と図１３を組み合わせた構成を有する。判定レジスタ７１は正電圧昇圧のトリミングと負電圧昇圧のトリミングに共用される。

《分周比トリミング》次に分周比トリミング回路９のための制御データの生成について説明する。

図１５には分周比トリミングのための回路構成が例示される。発振回路１０は例えばリングオシレータにより構成され、クロック信号φを出力する。分周回路８は分周部８０と分周比トリミングレジスタ８１によって構成される。発振回路１０の発振周波数は図１６に例示されるように、それを構成するＭＯＳトランジスタのゲート長寸法（Ｌｇ）のばらつきにより変動する。分周部８０は前記クロック信号φを分周して、書込み制御クロック信号φ／ｎと、比較パルスφ／ｍを生成する。ｎ≦ｍであり、比較パルスφ／ｍは制御クロック信号φ／ｎに対して更にｎ／ｍ分周された関係にある。書込み制御クロック信号φ／ｎはフラッシュメモリ５において、図１７に例示されるように書込みパルス信号のパルス幅を規定するクロック信号として利用される。制御クロック信号φ／ｎが比較的遅いクロックの場合、パルス幅の頻度を十分とることができない。このため、さらに分周比を上げたφ／ｎを比較パルスとして使用する。

パルス幅を微調整するためにパルス幅比較回路７８と判定レジスタ７７が設けられる。パルス幅比較回路７８は電極パッドＰａｄ３を介して評価装置１８から供給される基準パルスＰＬＳと前記比較パルスφ／ｍとのパルス幅（例えば正極性パルス幅）を比較し、比較結果を判定レジスタ７７に返す。例えば分周比トリミングレジスタ８１にパルス幅最大の制御データから設定していく場合には、比較パルスφ／ｍの正極性パルス幅が基準パルスＰＬＳの正極性パルス幅よりも小さくなったか否かを判定し、大きいときは“０”、小さいときは“１”を設定する。ＣＰＵ２は、判定レジスタ７７から判定結果を参照しながら分周比トリミングレジスタ８１上で制御データを決定する演算処理を行う。例えば、判定結果が“０”なら、比較パルス幅を小さくするように制御データを更新し、比較結果が“０”から“１”に変化したときの制御データをフラッシュメモリ５の前記リペア及びトリミングマットＲｍａｔに格納する制御を行う。

分周比トリミング調整用の制御データを取得するとき、評価装置１８は、分周比トリミング調整処理のためのプログラムをＲＡＭ４の所定エリアにダウンロードする。ＣＰＵ２に分周比トリミングプログラムの実行を指示する。ＣＰＵ２はトリミングプログラムを実行し、先ず、分周比トリミングレジスタ８１に例えば最大パルス幅を指定する制御データをセットする。次いで、評価装置１８は基準パルスＰＬＳをボンディングパッドのような電極パッドＰａｄ３を介してパルス幅比較回路７８に供給し、この間、パルス幅比較回路７８は生成された比較パルスφ／ｍの正極性パルス幅が基準パルスＰＬＳの正極性パルス幅よりも小さくなったか否かを判定する。大きければ判定レジスタ７７に“０”をセットし、小さくければ判定レジスタ７７に“１”をセットする。ＣＰＵ２は、判定レジスタ７７の値を検査し、“０”なら分周比トリミングレジスタ８１の制御データを更新して、比較パルスφ／ｍのパルス幅を１段階狭め、再度上記判定動作を繰り返す。判定動作により“１”を判別すると、判定処理のループを抜け、分周比トリミング調整用の制御データを取得する処理を終了する。

上述のようにマイクロコンピュータ１は、分周比トリミングレジスタ８１、パルス幅比較回路７８及びＣＰＵ２を有するから、分周比トリミング調整用の制御データの取得処理を自己完結的に行うことができる。従って、評価装置１８に複数個のマイクロコンピュータ１を接続して、それらを並列動作させて能率的に分周比トリミング調整処理を行うことができる。

各マイクロコンピュータ１が分周比トリミング調整用の制御データを取得した後、夫々のマイクロコンピュータ１に分周比トリミングレジスタ８１の制御データをフラッシュメモリ５のリペア及びトリミングマットＲｍａｔの所定エリアに書込みする指示を与える。その指示を受けると、ＣＰＵ２は前記トリミング処理プログラムの対応する処理ルーチンを実行し、分周比トリミングレジスタ８１の制御データをフラッシュメモリ５のデータラッチ回路２１にラッチさせ、データラッチ回路２１の前記データをリペア及びトリミングマットＲｍａｔの所定エリアに書込みする。

一旦制御データをリペア及びトリミングマットＲｍａｔに書込んだ後も、マイクロコンピュータ１がパッケージングされる前に前であれば、電極パッドＰａｄ３が露出している限り、制御データの書換えも可能である。制御データの取得及び書込み処理は評価装置１８からダウンロードされるプログラムの内容にしたがって任意に行うことが可能だからである。

図１８には分周比トリミングのための別の回路構成が例示される。図１５との相違点は基準パルスを生成する基準時間生成レジスタ７９をマイクロコンピュータ１に内蔵したことである。この基準時間生成レジスタ７９の１ビットは基準時間生成ビットとされ、そのビットが基準パルスＰＬＳ１としてパルス幅比較回路７８に供給される。基準時間生成ビットはバス１５を介してＣＰＵ２により設定される。ＣＰＵ２が基準時間生成ビットに“１”をセットしてから、所定のサイクル数だけＣＰＵ２にＮＯＰ命令を実行させ、其の後、基準時間生成ビットを“０”にクリアすれば、前記ＮＯＰ命令の連続実行時間に呼応する正極性パルス状の基準パルスＰＬＳ１を生成することができる。これを外部からの基準パルスＰＬＳに代えて利用する。その他の構成は図１５と同じであり同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。

図１９には図１８において分周比トリミング調整用の制御データを取得する処理の全体的なフローチャートが例示される。

分周比トリミング調整用の制御データを取得するとき、評価装置１８は、分周比トリミング調整処理のためのプログラムをＲＡＭ４の所定エリアにダウンロードする（Ｓ１１）。そして、ＣＰＵ２に分周比トリミングプログラムの実行を指示する（Ｓ１２）。ＣＰＵ２はトリミングプログラムを実行し、先ず、分周比トリミングレジスタ８１に例えば最大パルス幅を指定する制御データをセットする（Ｓ１３）。そしてＣＰＵ２は基準時間生成ビットに“１”をセットし（Ｓ１４）、分周部８０に分周動作を開始させると共に所定のサイクル数だけＮＯＰ命令を実行し（Ｓ１５）、其の後、基準時間生成ビットを“０”にクリアする（Ｓ１６）。これにより、前記ＮＯＰ命令の連続実行時間に呼応する正極性パルス状の基準パルスＰＬＳ１を生成することができる。パルス幅比較回路７８では、分周部８０で生成される比較パルスφ／ｍの正極性パルス幅(分周回路出力幅)が基準パルスＰＬＳ１の正極性パルス幅（基準時間）よりも小さいか否かを判定する（Ｓ１７）。大きければ判定レジスタ７７に“０”をセットし（Ｓ１８）、小さくければ判定レジスタ７７に“１”をセットする（Ｓ１９）。ＣＰＵ２は、判定レジスタ７７の値を判定し（Ｓ２０）、“０”なら分周比トリミングレジスタ８１の制御データを更新して、比較パルスφ／ｍのパルス幅を１段階狭め（Ｓ２１）、上記判定動作を繰り返す。判定動作により“１”を判別すると、判定処理のループを抜け、分周比トリミング調整用の制御データを取得する処理を終了する。

マイクロコンピュータ１が分周比トリミング調整用の制御データを取得した後、マイクロコンピュータ１に分周比トリミングレジスタ８１の制御データをフラッシュメモリ５のリペア及びトリミングマットＲｍａｔの所定エリアに書込みをする指示を与える。その指示を受けると、ＣＰＵ２は前記トリミング処理プログラムの対応する処理ルーチンを実行し、分周比トリミングレジスタ８１の制御データをフラッシュメモリ５のデータラッチ回路２１にラッチさせ、データラッチ回路２１の前記データをリペア及びトリミングマットＲｍａｔの所定エリアに書込みする。

図２０には前記分周比トリミングレジスタ８１の設定値とそれによって得られる分周比都の関係が例示される。図２０に従えば、分周比トリミングレジスタ８１は３ビットであり、其の設定値に応じて分周比は１／６４〜１／３６に変化される。したがってトリミング後の書込み制御クロックφ／ｎとして周波数１．０ＭＨｚを目標値とする場合を想定するとき、図２０には、リングオシレータ発振周波数と分周比との関係が例示列挙されている。

図２１には基準時間生成ビットで規定される基準パルスＰＬＳ１と、比較パルスφ／ｍのパルス幅の関係が例示される。トリミング処理の最初は（Ａ）のように、分周比トリミングレジスタ８１の設定値は（０，０，０）にされ、比較パルスφ／ｍのパルス幅は最大にされる。（Ｂ）にはトリミングレジスタの設定値を順次更新して、比較パルスφ／ｍのパルス幅が基準パルスＰＬＳ１のパルス幅よりも小さくなった直後の状態が例示される。

図２２には前記分周部８０の詳細が例示される。図２３には図２２の回路の動作タイミングチャートが例示される。分周部８０は、カウンタ８２を主体に構成され、分周比（パルス幅）を調整するためのデコーダ８３及び一致判定回路８４を有する。カウンタ８２はクロック信号φの２相クロックφ１、φ２をカウントするφ／２〜φ／１２８の７段のカウンタ段を有する。ここでは、例えばφ／６４をφ／ｎ＝φ／ｍと考える。デコーダ８３は分周比トリミングレジスタ８１の制御データをデコードし、その制御データに応ずる一つの信号を活性化して出力する。一致判定回路８４はデコーダ８３から出力される活性化信号の位置が、クロック信号φの第１サイクルから第１６サイクルまでのどのサイクルの位置に一致するかを判定する。判定結果は、φ２同期でラッチされ、φ／２、φ／４、φ／８のカウンタ段に計数値のリセット信号として与えられる。図２３の例では、クロック信号φの第１３サイクルがリセットタイミングとされ、そこで、φ／２、φ／４、φ／８のカウンタ段の計数値がリセットされ、その状態が上位カウンタ段に伝達される。この結果、φ／１６のクロック信号の１サイクルが更新され、φ／３２のクロック信号の半サイクルが更新され、φ／６４は更新されたφ／３２のサイクルに依存し、φ／１２８は更新されたφ／６４のサイクルに依存して、φ／ｎ、φ／ｍのパルス幅が微調整される。要するに、φ／ｎ、φ／ｍの分周比が微調整される。

図２４には図１８の構成の別の変形例に係るマイクロコンピュータ１Ｆが示される。図１８との相違点は、発振周波数に対するトリミング機能付きの発振回路１０Ａを採用し、制御データを周波数トリミングレジスタ１００に設定するようにした点である。周波数をトリミング可能にするには、リングオシレータの発振ループに挿入する容量素子などの遅延素子の数もしくは遅延量を、トリミングレジスタ１００内の制御データの値に応じて変更可能にすればよい。

《フラッシュッメモリチップ》図２５には本発明の半導体集積回路の一例であるフラッシュメモリチップが例示される。同図に示されるフラッシュッメモリチップ５Ａは単体のフラッシュッメモリを構成する。フラッシュッメモリチップ５Ａは基本的な構成として図２と同様の、メモリセルアレイ２０、ＤＬＡ２１、ＳＡＡ２２、ＷＤＥＣ２３、ＷＥＤＥＣ２４，ＣＤＥＣ２５、ＣＳＷ２６、ＤＢＵＦ２７、ＡＢＵＦ２８を有する。ＡＢＵＳはアドレスバス、ＤＢＵＳはデータバス、ＣＢＵＳはコントロールバスを意味する。

フラッシュッメモリチップ５Ａは昇圧回路６Ａ及びトリミング回路７Ａを有する。昇圧回路６Ａは消去及び書込みに必要な高電圧Ｖｐｐを生成してタイミングコントローラ５０に与える。トリミング回路７Ａはその高電圧Ｖｐｐを微調整するための回路である。トリミング回路７Ａによるトリミング調整に利用される期待電圧Ｖｒｅｆを入力するテスト用ボンディングパッドのような電極パッドＰａｄ１が設けられ、また、テストモードを指示するテスト用ボンディングパッドのような電極パッドＰａｄ２が設けられている。

タイミングコントローラ（ＴＣＮＴ）５０はコントロールバスバッファ（ＣＢＵＦ）５１を介してデータバスＤＢＵＳから消去及び書込み動作の制御情報が設定され、コントロールバスＣＢＵＳからバスコマンド等が供給される。要するに、タイミングコントローラ５０は、それに与えられる制御情報及びバスコマンドに応答して、リード動作、消去動作、及び書込み動作等を行うための制御手順にしたがって内部タイミング信号及び書込み電圧や消去電圧などの動作電圧を生成して各部に供給する。前記書込み電圧や消去電圧などの動作電圧は昇圧回路６Ａで生成された高電圧Ｖｐｐを利用して生成される。

図２６には電圧トリミングのための回路構成が例示される。トリミング回路７Ａ及び昇圧回路６Ａの基本的な構成は図４と同じであり、それと同一機能を有する回路要素には同一符号を付して其の詳細な説明を省略する。相違点は、図４のＣＰＵ２に代えて専用シーケンサ７６とフラッシュヒューズ回路５２を搭載した点である。この専用シーケンサ７６は、判定レジスタ７１の値を参照しながらトリミングレジスタ６６上で制御データを決定し、前記決定された制御データを前記トリミングレジスタ６６からフラッシュヒューズ回路５２に格納する制御回路としての機能を実現する処理に特化した、例えばハードワイヤードロジックにより構成される。前記専用シーケンサ７６及びフラッシュヒューズ回路７７はタイミングコントローラ５０に内蔵されている。前記専用シーケンサ７６による処理は電極パッドＰａｄ２から与えられるテストモードの指示などに応答して開始される。前記フラッシュヒューズ回路５２はフラッシュメモリセルのような電気的に書込み可能な不揮発性記憶素子によって構成される。コントロールバスＣＢＵＳなどを介してリセット信号が入力され、或は電源が投入されると、フラッシュヒューズ回路５２に記憶された制御データがトリミングレジスタにイニシャルロードされるようになっている。これにより、それ以降、前記電圧トリミング回路７Ａは、イニシャルロードされた制御データにより、予め回路特性に合わせ込みされた高電圧Ｖｐｐをタイミングコントローラ５０に供給可能になる。

図２７にはトリミング調整用の制御データを取得する処理の全体的なフローチャートが例示される。評価装置１８は、期待電圧Ｖｒｅｆをボンディングパッドのような電極パッドＰａｄを介して比較回路７０に供給し（Ｓ２１）、専用シーケンサ７６にトリミング調整処理のための処理の開始を指示する。専用シーケンサ７６は、先ず、電圧発生制御レジスタ６１に動作開始データをセットし（Ｓ２２）、トリミングレジスタ６６に最小電圧を指定する制御データをセットする（Ｓ２３）。専用シーケンサ７６は昇圧部６０による昇圧動作の安定を待つ（Ｓ２４）。この間、比較回路７０は生成される昇圧電圧Ｖｐｐと期待電圧Ｖｒｅｆを比較し、Ｖｒｅｆ＞Ｖｐｐであれば判定レジスタ７１に“０”がセットされ、Ｖｒｅｆ≦Ｖｐｐであれば判定レジスタ７１に“１”がセットされる。専用シーケンサ７６は、判定レジスタ７１の値を判定し（Ｓ２５）、“０”ならトリミングレジスタ６６の制御データを更新して昇圧電圧Ｖｐｐに次に高い電圧を指定し、昇圧部６０による昇圧動作の安定を待ち（Ｓ２６）、上記判定動作（Ｓ２５）を繰り返す。判定動作（Ｓ２５）により“１”を判別すると、判定処理のループを抜け、トリミング調整用の制御データを取得する処理を終了する。調整用の制御データを取得した後、専用シーケンサ７６はトリミングレジスタ６６の制御データをフラッシュヒューズ回路５２に書込みする。

フラッシュッメモリチップ１は、トリミングレジスタ６６、比較回路７０及び専用シーケンサ７６を有するから、トリミング調整用の制御データの取得処理を自己完結的に行うことができる。従って、評価装置１８に複数個のフラッシュッメモリチップを接続して、それらを並列動作させて能率的にトリミング調整処理を行うことができる。

図２８には図２６の構成の別の変形例に係るフラッシュメモリチップ５Ｂが示される。図２６との相違点は専用シーケンサ７６が設けられていない点である。前記電圧発生制御レジスタ６１、トリミングレジスタ６６、判定レジスタ７１、及びフラッシュヒューズ回路５２は内部バス５１を介して評価装置１８に接続される。前記専用シーケンサ７６の機能は評価装置１８が担うことになる。この時のトリミング調整用の制御データを取得する処理の全体的なフローチャートは図２９のようになる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、昇圧電圧トリミング用の制御データを格納する不揮発性メモリはプログラムとデータを格納する不揮発性メモリとは異なる別の不揮発性記憶手段であってよい。例えば電気的にプログラム可能な電気ヒューズもしくは電気的に絶縁破壊可能なアンチヒューズであってもよい。不揮発性記手段は所謂フラッシュメモリに限定されず、強誘電体メモリ等の別の記憶形式のメモリであってもよい。また、トリミング対象とされる回路は昇圧回路や分周回路に限定されずバイアス回路等であってもよい。また、不揮発性記憶素子もしくは不揮発性記憶手段は２値の情報記憶を行うものに限定されず、４値以上の情報記憶を行うものであってもよい。

本発明の半導体集積回路の一例であるマイクロコンピュータを例示するブロック図である。 フラッシュメモリのブロック図である。 フラッシュメモリのメモリマットを例示する説明図である。 図１のマイクロコンピュータにおいて電圧トリミングのための回路構成を例示するブロック図である。 トリミング調整用の制御データを取得する処理を全体的に示すフローチャートである。 評価装置に複数個のマイクロコンピュータを接続してそれらを並列動作させるときの接続状態を示す説明図である。 測定端子から昇圧電圧を評価装置に与える従来構造を示す説明図である。 評価装置に判定させてその結果にしたがってトリミングレジスタの値を更新させる従来のトリミング方式を示す説明図である。 評価装置でマイクロコンピュータを１個ずつ順番にトリミング調整していく場合の従来の接続形態を示す説明図である。 図４の構成の変形例に係るマイクロコンピュータの概略を例示するブロック図である。 図４の構成の別の変形例に係るマイクロコンピュータの概略を例示するブロック図である。 図４の構成の更に別の変形例に係るマイクロコンピュータの概略を例示するブロック図である。 図４の構成の別の変形例に係るマイクロコンピュータの概略を例示するブロック図である。 図４の構成の別の変形例に係るマイクロコンピュータの概略を例示するブロック図である。 マイクロコンピュータにおいて分周比トリミングのための回路構成を例示するブロック図である。 発振回路の発振周波数のばらつきを例示する説明図である。 書込み制御クロック信号がフラッシュメモリにおいて書込みパルス信号のパルス幅を規定するクロック信号であることを例示する説明図である。 分周比トリミングのための別の回路構成を例示するブロック図である。 図１８において分周比トリミング調整用の制御データを取得する処理を全体的に例示するフローチャートである。 分周比トリミングレジスタの設定値とそれによって得られる分周比との関係を例示する説明図である。 基準時間生成ビットで規定される基準パルスと比較パルスφ／ｍのパルス幅の関係を例示するタイミング図である。 分周部の詳細を例示する論理回路図である。 図２２の回路の動作タイミングチャートである。 図１８の構成の別の変形例に係るマイクロコンピュータを例示するブロック図である。 本発明の半導体集積回路の一例であるフラッシュメモリチップを例示するブロック図である。 電圧トリミングのための回路構成を例示するブロック図である。 トリミング調整用の制御データを取得する処理を全体的に示すフローチャートである。 図２６の構成の別の変形例に係るフラッシュメモリチップを例示するブロック図である。 トリミング調整用の制御データを取得する処理を全体的に示すフローチャートである。

符号の説明

１ マクロコンピュータ
２ ＣＰＵ
３ システムコントローラ
４ ＲＡＭ
５ フラッシュッメモリ
６ 昇圧回路
Ｖｐｐ 高電圧
７ 電圧トリミング回路
８ 分周回路
φ／ｎ 書込み制御クロック
φ／ｍ 比較パルス
９ 分周比トリミング回路
１０ 発振回路
１０Ａ 発振周波数トリミング機能付き発振回路
１１ フラッシュッメモリコントローラ
１６ リセット信号
１７ モード信号
１８ 評価装置
２０ メモリセルアレイ
Ｒｍａｔ リペア及びトリミングマット
Ｔｍａｔ ブートマット
２９ タイミングコントローラ
５０ タイミングコントローラ
５２ フラッシュヒューズ回路
６０ 昇圧部
６６ トリミングレジスタ
７０ 比較回路
７１ 判定レジスタ
Ｖｒｅｆ 期待電圧
Ｐａｄ 電極パッド
７４ ダミーＭＯＳトランジスタ
７７ 判定レジスタ
７８ パルス幅比較回路
７９ 基準時間生成レジスタ
８０ 分周部
８１ 分周比トリミングレジスタ

Claims (4)

1. データレジスタにロードされる電源トリミング情報としての制御データに基づいて電圧を生成可能な電圧生成手段と、前記制御データを保有する不揮発性記憶手段と、
   前記不揮発性記憶手段に保有させる前記制御データの生成に利用される処理回路とを１個の半導体基板に有する半導体集積回路を複数個並列的にテストする方法であって、前記半導体集積回路各々に有する電圧生成手段が生成する前記不揮発性記憶手段に情報を書き込む際に使用する高電圧をトリミングするための電源トリミング情報の決定において、
   前記複数個の半導体集積回路の夫々の端子を介して外部から判定基準電圧を並列的に入力する第１処理と、
   夫々の半導体集積回路の処理回路にテスト動作を実行させ、前記データレジスタに設定された前記制御データに基づいて前記電圧生成手段で生成される電圧と前記判定基準電圧とを比較器を用いて比較判定し、判定結果が目的状態に達するまで前記制御データを更新し、判定結果が目的状態に達したときの前記制御データを前記不揮発性記憶手段に格納する第２処理と、
   を含むことを特徴とする半導体集積回路のテスト方法。
2. 前記夫々の半導体集積回路にテストプログラムをロードする処理第３処理を更に含み、
   前記第２処理は、前記判定を前記処理回路の判定回路を用いて行う処理と、前記制御データの更新及び不揮発性記憶手段への格納を前記処理回路の中央処理装置に前記テストプログラムを実行させて行う処理とを含むことを特徴とする請求項１記載の半導体集積回路のテスト方法。
3. 前記電圧生成手段は外部から供給される電源電圧を昇圧する昇圧回路であることをと特徴とする請求項１又は２記載の半導体集積回路のテスト方法。
4. 前記不揮発性記憶手段はフラッシュメモリであり、前記電圧生成手段はフラッシュメモリの消去及び書き込みのための高電圧を供給可能であることを特徴とする請求項３記載の半導体集積回路のテスト方法。

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