CN110770831A - 用于校准半导体装置的阻抗的基于定时的仲裁方法和设备 - Google Patents

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Abstract

提供用于基于定时的ZQ校准的仲裁器电路的系统和设备。实例系统包含电阻器和多个芯片。所述多个芯片中的每一个进一步包含耦合到所述电阻器的端子以及校准电路。所述校准电路至少部分地基于对于所述多个芯片中的对应的芯片唯一的定时信息确定所述电阻器是否是可供使用的。所述多个芯片中的每个芯片的所述定时信息具有所述多个芯片共用的固定持续时间。

Description

用于校准半导体装置的阻抗的基于定时的仲裁方法和设备
背景技术
高数据可靠性、高速存储器存取和减小的芯片大小是半导体存储器所需的特征。近年来，已致力于进一步增大存储器存取的速度。
在用于半导体存储器装置的常规的外围电路中，举例来说，衬垫和数据输入/输出电路以跨越层的对应的方式布置。举例来说，半导体存储器装置可包含数据输入/输出电路。为了实现高速传输，应该控制数据输入/输出电路的阻抗。为了控制阻抗，可以耦合外部电阻，例如，ZQ电阻器。包含多个芯片的半导体存储器装置通常配备有一个外部ZQ电阻器。当两个或大于两个两个芯片同时请求使用ZQ电阻器时，通常使用仲裁器电路来确定哪个芯片应该存取ZQ电阻器。相应地，一个芯片可以存取ZQ电阻器，且后续芯片可在已完成针对这一个芯片的ZQ校准之后存取ZQ电阻器。
举例来说，仲裁器电路可依赖于基于电压的仲裁方案来确定哪个芯片，主芯片或从芯片已发布ZQ校准请求。在基于电压的仲裁方案中，由主芯片发布的ZQ校准请求可具有强下拉，而由从芯片发布的ZQ校准请求可具有弱下拉。因此，可以经由ZQ衬垫电压确定ZQ电阻器的使用的各种状态。然而，具有多个芯片的芯片封装和/或低功率消耗类型的芯片封装可能无法通过基于电压的仲裁方案经由ZQ衬垫电压在多个状态之间进行有效地区分。
举例来说，一些近期的半导体装置(例如，低功率双数据速率同步DRAM)，例如，低功率双数据速率4(LPDDR4)，采用基于时间的仲裁方案。在基于时间的仲裁方案之下，共享ZQ电阻器的每个芯片以唯一的时间延迟编程以形成主从层级。此基于时间的仲裁方案使得每个封装的半导体存储器装置中的任何数量的芯片能够使用ZQ电阻器，然而根据芯片的数量所需要的时间以指数方式增加。举例来说，包含共享单个ZQ电阻器的16个芯片的半导体存储器装置可能需要16个不同的延迟变化用于16个芯片。
因此，对于具有大量的芯片的半导体存储器装置来说在没有用于ZQ校准请求仲裁的延长时间的情况下要完成ZQ校准需要实施仲裁方案的仲裁电路。
发明内容
根据本发明的实施例的实例系统可包含电阻器；以及多个芯片。多个芯片中的每个芯片可包含：端子，其耦合到电阻器；以及校准电路，其经配置以至少部分地基于对于多个芯片的对应的芯片唯一的定时信息确定电阻器是否是可供使用的。多个芯片中的每个芯片的定时信息可具有多个芯片共用的固定持续时间。
根据本发明的实施例的实例设备可包含耦合在电源电压与端子之间的电阻器；以及芯片。芯片可包含：端子，其耦合到电阻器；以及校准电路，其经配置以至少部分地基于定时信息确定电阻器是否是可供使用的。芯片的定时信息可包含对于对应的芯片唯一的二进制代码。
根据本发明的实施例的实例方法可包含检测多个芯片之中的一个芯片中的端子处的电压。端子可以耦合到电阻器。多个芯片中的每个芯片可以耦合到电阻器。根据实施例的方法可进一步包含基于定时信息启用包含在芯片中的驱动器电路达一段持续时间。定时信息可以是对于多个芯片的其它芯片之中的芯片是唯一的并且具有多个芯片共用的固定持续时间。根据实施例的方法可进一步包含：基于定时信息上拉或下拉电压达一段持续时间；以及基于在上拉电压之后的电压确定电阻器是否是可供使用的。
根据本发明的实施例的另一实例方法可包含检测多个芯片之中的一个芯片中的端子处的电压。端子可以耦合到电阻器。多个芯片中的每个芯片可以耦合到电阻器。根据实施例的方法可进一步包含基于定时信息启用和停用包含在芯片中的驱动器电路达一段持续时间。定时信息可以是对于多个芯片的其它芯片之中的芯片唯一的。根据实施例的方法可进一步包含：响应于启用和停用驱动器电路相应地上拉和下拉电压达一段持续时间；以及基于在上拉电压之后的电压确定电阻器是否是可供使用的。定时信息可包含在定时信息中用信号发送启用和停用的对于多个芯片的其它芯片之中的芯片唯一的二进制代码。
附图说明
图1是根据本发明的实施例包含多个芯片的半导体存储器装置的示意性框图。
图2是根据本发明的实施例的半导体存储器装置的芯片的示意性框图。
图3是根据本发明的实施例的ZQ校准电路的电路图。
图4A是根据本发明的实施例的ZQ校准仲裁的流程图。
图4B是根据本发明的实施例在ZQ校准仲裁中的仲裁时钟和ZQ衬垫电压的时序图。
图5是根据本发明的实施例在ZQ校准电路中的仲裁器电路的示意图。
图6A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图6B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图6C是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图7A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图7B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图7C是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图7D是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图7E是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图8A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图8B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图9A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图9B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图10A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
图10B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。
具体实施方式
下文将参考附图详细解释本发明的各种实施例。以下详细描述参考借助于说明示出可以实践的本发明的特定方面和实施例的附图。这些实施例通过足够的细节描述来使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下可以利用其它实施例，且可以作出结构、逻辑和电性改变。本文中所公开的各种实施例不必相互排斥，因为一些所公开的实施例可以与一或多个其它所公开的实施例组合以形成新的实施例。
图1是根据本发明的实施例包含多个芯片135、140、145和150的半导体存储器装置100的示意性框图。半导体存储器装置100可包含控制器105、命令/地址总线110、相应的I/O总线IO_A 115、IO_B 120、IO_C 125和IO_D 130、芯片A 135、芯片B 140、芯片C 145、芯片D150，以及ZQ电阻器155。举例来说，半导体存储器装置100可以封装在多芯片封装(MCP)或封装上封装(POP)中。在以下实施例中，术语芯片和裸片可互换使用。在一些实施例中，控制器105可以是存储器控制器。控制器105可被实施为相同芯片的部分、单独的芯片，或集成到例如微处理器的另一芯片中。控制器105可经由命令/地址总线110耦合到芯片135、140、145和150中的每一个。控制器105可经由相应的I/O总线115、120、125和130相应地进一步耦合到芯片135、140、145和150中的每一个。芯片135、140、145和150中的每一个可随后使其校准端子耦合到ZQ电阻器155。相应地，ZQ电阻器155可以在芯片135、140、145和150之中共享。举例来说，芯片135、140、145和150中的每一个可单独地是存储器装置，包含但不限于，NAND快闪存储器、动态随机存取存储器(DRAM)和同步DRAM(SDRAM)。替代地，芯片中的每一个可以是半导体装置，例如，控制器(例如，控制器105)。
在这些实施例中，因为ZQ电阻器155在芯片135、140、145和150之中共享并且耦合到控制器105的命令/地址总线110也可以在芯片135、140、145和150之中共享，所以芯片135、140、145和150中的每一个可经配置以同时接收命令，包含ZQ校准命令。如先前论述，ZQ校准操作通常不可在芯片135、140、145和150之中同时执行，因此需要仲裁来确定请求ZQ校准的芯片135、140、145和150可执行ZQ校准操作的次序。相应地，可提供仲裁器电路以控制ZQ校准操作。虽然在图1中共享命令/地址总线110，但是这不应被视为限制性实例。因此，在其它实施例中，命令/地址总线110可包含从控制器105到芯片135、140、145和150的相应的线路。
图2是根据本发明的实施例的半导体存储器装置200的芯片235的示意性框图。举例来说，半导体存储器装置200可包含ZQ电阻器(RZQ)255和多个芯片，包含芯片235。举例来说，包含芯片235和ZQ电阻器(RZQ)255的半导体存储器装置200可被用作先前关于图1描述的包含芯片135和ZQ电阻器155的半导体存储器装置100。
举例来说，芯片235可包含时钟输入电路205、内部时钟产生器207、定时产生器209、地址命令输入电路215、地址解码器220、命令解码器225、多个行解码器230、包含感测放大器250和转移栅极295的存储器单元阵列245、多个列解码器240、多个读取/写入放大器265、输入/输出(I/O)电路270、ZQ电阻器(RZQ)255、ZQ校准电路275和电压产生器290。半导体存储器装置200可包含多个外部端子，其包含耦合到命令/地址总线210的地址和命令端子、时钟端子CK和/CK、数据端子DQ、DQS和DM、电源端子VDD、VSS、VDDQ和VSSQ，以及校准端子ZQ。芯片235可安装在衬底260上，例如，存储器模块衬底、母板或类似者上。
存储器单元阵列245包含：多个存储体，每个存储体包含多个字线WL、多个位线BL，以及布置在多个字线WL和多个位线BL的交叉点处的多个存储器单元MC。用于每个存储体的字线WL的选择通过对应的行解码器230执行，并且位线BL的选择通过对应的列解码器240执行。多个感测放大器250针对它们的对应的位线BL定位并且耦合到至少一个相应的本地I/O线，所述本地I/O线进一步经由转移栅极TG 295耦合到至少两个主要I/O线对中的相应的一个，所述转移栅极充当开关。
地址/命令输入电路215可经由命令/地址总线210在命令/地址端子处从外部接收地址信号和存储体地址信号，并且将所述地址信号和存储体地址信号发射到地址解码器220。地址解码器220可对从地址/命令输入电路215接收的地址信号进行解码且将行地址信号XADD提供到行解码器230，并且将列地址信号YADD提供到列解码器240。地址解码器220还可接收存储体地址信号且将存储体地址信号BADD提供到行解码器230和列解码器240。
地址/命令输入电路215可经由命令/地址总线210在命令/地址端子处从外部(例如，存储器控制器105)接收命令信号，并且将命令信号提供到命令解码器225。命令解码器225可对命令信号进行解码并且提供产生各种内部命令信号。举例来说，内部命令信号可包含行命令信号以选择字线、列命令信号，例如，读取命令或写入命令，以选择位线，以及可激活ZQ校准电路275的ZQ校准命令。
相应地，当发布读取命令并及时向行地址和列地址供应读取命令时，可从存储器单元阵列245中通过行地址和列地址指定的存储器单元读取读取数据。读取/写入放大器265可接收读取数据DQ并且将读取数据DQ提供到IO电路270。IO电路270可经由数据端子DQ、DQS和DM将读取数据DQ连同在DQS处的数据选通信号和在DM处的数据掩码信号提供到外部。类似地，当发布写入命令并及时向行地址和列地址供应写入命令时，并且随后输入/输出电路270可在数据端子DQ、DQS、DM处接收写入数据连同在DQS处的数据选通信号和在DM处的数据掩码信号，并且经由读取/写入放大器265将写入数据提供到存储器单元阵列245。因此，写入数据可写入由行地址和列地址指定的存储器单元中。
转向包含在半导体装置200中的外部端子的阐释，时钟端子CK和/CK可相应地接收外部时钟信号和互补的外部时钟信号。外部时钟信号(包含互补的外部时钟信号)可被供应到时钟输入电路205。时钟输入电路205可接收外部时钟信号并且产生内部时钟信号ICLK。时钟输入电路205可将内部时钟信号ICLK提供到内部时钟产生器207。内部时钟产生器207可基于接收到的内部时钟信号ICLK和来自地址/命令输入电路215的时钟启动信号CKE产生相位控制内部时钟信号LCLK。虽然并不限于此，但是DLL电路可被用作内部时钟产生器207。内部时钟产生器207可将相位控制内部时钟信号LCLK提供到IO电路270和定时产生器209。IO电路270可使用相位控制器内部时钟信号LCLK作为定时信号以用于确定读取数据的输出定时。定时产生器209可接收内部时钟信号ICLK并且产生各种内部时钟信号。
电源端子可接收电源电压VDD和VSS。这些电源电压VDD和VSS可被供应到电压产生器电路290。电压产生器电路290可基于电源电压VDD及VSS产生各种内部电压VPP、VOD、VARY、VPERI及类似者。内部电压VPP主要用于行解码器230中，内部电压VOD和VARY主要用于包含在存储器单元阵列245中的感测放大器250中，并且内部电压VPERI用于许多其它电路块中。电源端子还可接收电源电压VDDQ和VSSQ。IO电路270可接收电源电压VDDQ和VSSQ。举例来说，电源电压VDDQ和VSSQ可以是相应地与电源电压VDD和VSS相同的电压。然而，专用的电源电压VDDQ和VSSQ可以用于IO电路270和ZQ校准电路275。
半导体存储器装置200的校准端子ZQ可以耦合到ZQ校准电路275。ZQ校准电路275可参考ZQ电阻器(RZQ)255的阻抗执行校准操作。举例来说，ZQ电阻器(RZQ)255可以安装在耦合到校准端子ZQ的衬底260上。举例来说，ZQ电阻器(RZQ)255可以耦合到电源电压(VDDQ)。通过校准操作获取的阻抗代码ZQCODE可提供到IO电路270，并且因此规定包含在IO电路270中的输出缓冲器(未示出)的阻抗。
图3是根据本发明的实施例的ZQ校准电路375的电路图。举例来说，多个芯片335、340、345和350中的每个芯片可包含ZQ校准电路375和校准端子ZQ(例如，ZQ衬垫)336。举例来说，ZQ校准电路375可包含仲裁器电路380。仲裁器电路380可以是响应于芯片的激活(例如，通电等)被激活的。举例来说，仲裁器电路380可提供下拉(PDN)代码信号。ZQ校准电路375可包含数据端子(DQ)上拉(PUP)驱动器电路382和数据端子(DQ)下拉(PDN)驱动器电路383以及数据端子(DQ)下拉(PDN)驱动器电路384的组合以用于仲裁以及校准，所述电路是附接到实际数据端子DQ的数据端子(DQ)上拉(PUP)驱动器电路、数据端子(DQ)下拉(PDN)驱动器电路和数据端子(DQ)下拉(PDN)驱动器电路的复本电路。DQ PDN驱动器电路384可从仲裁器电路380接收PDN代码信号，并且可响应于PDN代码信号在校准端子ZQ 336处下拉ZQ衬垫电压(VZQ)。ZQ衬垫电压(VZQ)可以提供到开关385(例如，多路复用器Mux)。DQ PUP驱动器电路382和DQ PDN驱动器电路383的组合可在DQ PUP驱动器电路382与DQ PDN驱动器电路383的组合之间的中间节点388处执行中间ZQ电压(iVZQ)的调节。举例来说，DQ PUP驱动器电路382可包含在电源端子VDDQ与中间节点388之间并联耦合的多个晶体管。DQ PDN驱动器电路383可包含在电源端子VSSQ与中间节点388之间并联耦合的多个晶体管。中间ZQ电压(iVZQ)可以提供到开关385。取决于ZQ校准电路375是否执行仲裁或ZQ校准，开关385可相应地提供ZQ衬垫电压VZQ或中间ZQ电压iVZQ。举例来说，ZQ校准电路375可包含比较器386。比较器386可比较通过开关385提供的ZQ衬垫电压VZQ或中间ZQ电压iVZQ与通过参考电压产生器390提供的ZQ参考电压ZQVREF或ZQ仲裁参考电压。举例来说，参考电压产生器390可以包含在ZQ校准电路375中，或者图2中的电压产生器290可替代地提供ZQ参考电压ZQVREF和ZQ仲裁参考电压。举例来说，比较器386可确定ZQ衬垫电压(VZQ)是否已经受到另一请求芯片控制或者ZQ电阻器RZQ 255当前是否在使用中。
比较器386可将比较器结果信号提供到仲裁器电路380和ZQ校准代码控制电路381。举例来说，仲裁器电路380可经由DQ PDN驱动器电路384根据对芯片唯一的ZQ定时模式提供ZQ衬垫电压控制，其具有多个芯片共用的固定持续时间。仲裁器电路380可提供PDN代码直至在校准端子ZQ 336处的ZQ衬垫电压(VZQ)使用ZQ仲裁参考电压，其可以不同于ZQ参考电压ZQVREF。ZQ定时模式是对每个芯片唯一的，以便确定请求芯片是否应该获取对ZQ电阻器RZQ 355的存取。ZQ定时模式可以是经编程的，或以其它方式针对每个芯片存储。举例来说，用于芯片335的仲裁器电路380可包含用于芯片335的寄存器(未示出)，所述寄存器可以在对芯片共用的持续时间通过对芯片335特定的ZQ定时模式信息编程。因此，用于每个相应的芯片的每个仲裁器电路380可经配置以存储持续时间的ZQ定时模式信息，所述持续时间的ZQ定时模式信息不同于存储在其它芯片的寄存器上的具有相同持续时间的ZQ定时模式信息。举例来说，定时信息可以是对于半导体存储器装置200的多个芯片之中的个体芯片唯一的。寄存器可包含但不限于可编程熔丝、反熔丝、模式寄存器，或其它合适的组件。因此，可经由寄存器对芯片的优先级进行设置或编程。ZQ校准代码控制电路381可以包含在ZQ校准电路375中。ZQ校准代码控制电路381可响应于比较器结果信号将PUP代码和PDN代码相应地提供到DQ PUP驱动器电路382和DQ PDN驱动器电路383直至在中间节点388处的中间ZQ电压iVZQ可匹配ZQ参考电压ZQVREF。
图4A是根据本发明的实施例的ZQ校准仲裁的流程图。图4B是根据本发明的实施例在ZQ校准仲裁中的仲裁时钟和ZQ衬垫电压VZQ的时序图。举例来说，ZQ校准可以基于固定长度时间的仲裁开始(S400)。每个芯片可使用ZQ电阻器(例如，ZQ电阻器255、355)提供对ZQ校准的请求。基于固定长度时间的仲裁的第一步骤(步骤1，S401)是标头检测。举例来说，基于固定长度时间的仲裁的初始状态可以是ZQ衬垫电压被设置成浮动高状态(例如，停用DQPDN驱动器电路384)以提供标头。举例来说，标头可以是通过维持在逻辑高电平达三个时钟循环的ZQ衬垫电压VZQ用信号发送的。在三个时钟循环的每个时钟循环结束时可以比较(例如，通过比较器386)ZQ衬垫电压VZQ与ZQ仲裁参考电压。举例来说，ZQ仲裁参考电压可以在用信号发送逻辑低状态的下拉电压范围(例如，基本上是0V)与用信号发送逻辑高状态的电源电压VDDQ之间。因为ZQ电阻器可以耦合到电源电压VDDQ(或VSS)并且标头在逻辑高状态(或逻辑低状态)，所以另一芯片可以执行ZQ校准仲裁过程或ZQ校准过程，前提是ZQ衬垫电压VZQ在下拉电压范围中，低于ZQ仲裁参考电压。因此，当前请求失败并且重复ZQ仲裁的步骤1以重新请求ZQ校准。如果在步骤1期间ZQ衬垫电压VZQ高于ZQ仲裁参考电压，那么请求可前进到第二步骤。第二步骤可包含下拉ZQ衬垫电压达某一周期(步骤2，S402)以用信号发送ZQ校准被请求到另一芯片。举例来说，此下拉的持续时间可以是两个时钟循环，或其它时钟循环，但不限于此。
基于固定长度时间的仲裁的第三步骤(步骤3，S403)可包含二进制译码和检测。对于每个芯片，可以是对于每个芯片唯一的二进制代码的裸片编号可以是指派的并且用信号发送为唯一ZQ定时模式。裸片编号可用于确定芯片优先级。在对芯片共用的ZQ定时模式的固定持续时间的每个时钟循环结束时可以比较(例如，通过比较器386)ZQ衬垫电压VZQ与ZQ仲裁参考电压。对于每个芯片，如果用于当前芯片的裸片编号中的位是高的话，那么下拉ZQ衬垫电压VZQ可以停用达一个时钟循环。因为ZQ电阻器可以耦合到电源电压VDDQ(或VSS)并且用于当前芯片的裸片编号对应于逻辑高状态(或逻辑低状态)，所以另一芯片可以优先级执行ZQ校准仲裁过程或ZQ校准，前提是ZQ衬垫电压VZQ在下拉电压范围中(或在上拉电压范围中)。因此，当前请求失败并且重复ZQ仲裁的步骤1以重新请求ZQ校准。举例来说，增大两个逻辑高状态之间的逻辑低状态的最小时钟循环可改进比较器的比较器结果的检测。在步骤3(S403)之后，请求可包含下拉ZQ衬垫电压达某一周期的第四步骤(步骤4，S405)以用信号发送ZQ校准被请求到另一芯片。举例来说，此下拉的持续时间可以是两个时钟循环，或其它时钟循环，但不限于此。
基于固定长度时间的仲裁的第五步骤(步骤5，S405)可包含停止位检测。对于每个芯片，对芯片共用的ZQ定时模式的固定持续时间(例如，一个时钟循环)的共用停止位可以是通过停用下拉ZQ衬垫电压VZQ达对应于停止位的固定持续时间(例如，一个时钟循环)用信号发送的。在用信号发送停止位的固定持续时间(例如，一个时钟循环)结束时可以比较(例如，通过比较器386)ZQ衬垫电压VZQ与ZQ仲裁参考电压。ZQ电阻器可以耦合到电源电压VDDQ并且对应于停止位的ZQ衬垫电压VZQ应该在逻辑高状态。因此，如果ZQ衬垫电压VZQ在逻辑高状态(例如，在上拉电压范围中)，那么可以起始用于当前芯片的仲裁传递和ZQ校准过程。如果ZQ衬垫电压VZQ在下拉电压范围中，那么另一芯片可以执行ZQ校准仲裁处理器ZQ校准过程，并且当前请求失败且重复下一个ZQ仲裁的步骤1以重新请求ZQ校准。
图5是根据本发明的实施例在ZQ校准电路中的仲裁器电路50的示意图。举例来说，仲裁器电路50可以是图3中的仲裁器电路380。仲裁器电路50可包含指示在半导体存储器装置中的多个芯片之中的当前芯片(裸片)的裸片编号的集合<3:0>信号(例如，在图4A和4B的步骤3S403中的裸片编号)的熔丝的集合。举例来说，仲裁器电路50可包含可相应地在步骤3(S403)中接收和提供裸片编号<0>、裸片编号<1>、裸片编号<2>和裸片编号<3>的缓冲器500、501、502和503。仲裁器电路50可包含输出端子510、511、512和513。在步骤3中输出端子510可提供裸片编号<0>信号作为ZQ定时模式的第一位(位0)。在步骤3中输出端子511可提供裸片编号<1>信号作为ZQ定时模式的第二位(位1)。在步骤3中输出端子512可提供裸片编号<2>信号作为ZQ定时模式的第三位(位2)。在步骤3中输出端子513可提供裸片编号<3>信号作为ZQ定时模式的第四位(位3)。
仲裁器电路50还可包含逻辑电路504(例如，或非电路)和输出端子514。当在步骤3(S403)中请求具有所有裸片编号<0>-<3>信号未激活(例如，逻辑低电平)的芯片用于ZQ校准时，逻辑电路504可接收裸片编号<0>-<3>信号并且提供激活状态信号(例如，在逻辑高电平)。在步骤3中输出端子514可提供激活状态信号作为ZQ定时模式的第五位(位4)以指示具有所有裸片编号<0>-<3>信号的芯片是否被请求用于ZQ校准。
图6A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。举例来说，多个芯片可包含Die0、Die1、Die2和Die3。在基于固定长度时间的仲裁中，每个芯片Die0、Die1、Die2和Die3可使用ZQ电阻器(例如，ZQ电阻器255、355)提供对ZQ校准的请求。基于固定长度时间的仲裁的第一步骤是可以通过ZQ衬垫电压控制执行的标头检测(例如，在图4A中的步骤1，S401)，方法是将ZQ衬垫电压设置到浮动高状态(例如，通过停用DQ PDN驱动器电路384)以提供标头。举例来说，标头可以是针对从T0开始的三个时钟循环用信号发送的，其对于多个芯片Die0、Die1、Die2和Die3中的任何芯片是共用的。在步骤1(S401)期间在T1、T2和T3在每个时钟循环结束时请求ZQ校准的每个芯片可比较ZQ衬垫电压VZQ(例如，通过比较器386)与在下拉电压范围与电源电压VDDQ之间的ZQ仲裁参考电压。因为ZQ电阻器可以耦合到电源电压VDDQ并且ZQ衬垫电压控制请求ZQ校准将ZQ衬垫电压上拉到逻辑高状态的任何芯片，所以另一芯片可以执行ZQ校准仲裁过程或ZQ校准过程，前提是ZQ衬垫电压VZQ在下拉电压范围中，低于ZQ仲裁参考电压。因此，当前请求失败并且重复ZQ仲裁以重新请求ZQ校准。如果ZQ衬垫电压VZQ高于ZQ仲裁参考电压达步骤1(S401)的每个时钟循环，那么基于固定长度时间的仲裁可前进到第二步骤(步骤2，S402)。可以执行在步骤1之后下拉ZQ衬垫电压达某一周期的第二步骤(步骤2，S402)以用信号发送ZQ校准被请求到另一芯片。举例来说，此下拉的持续时间可以是如图6A中所示的从T3到T5的两个时钟循环。替代地其它时钟循环可以用于步骤2，但不限于此。
基于固定长度时间的仲裁的第三步骤(步骤3，S403)可包含二进制译码和检测，如图6A中所示从T5到T12。对于每个芯片，可以是对于每个芯片唯一的二进制代码的裸片编号可以是指派的并且用信号发送为唯一ZQ定时模式。裸片编号可用于确定芯片优先级。对于每个芯片，如果用于当前芯片的裸片编号中的位是高的话，那么下拉ZQ衬垫电压VZQ可以停用达一个时钟循环。举例来说，Die0可具有裸片编号“001”，并且下拉ZQ衬垫电压VZQ可以停用达对应于“001”中的第三位“1”的从T11到T12的时钟循环。Die1可具有裸片编号“010”，并且下拉ZQ衬垫电压VZQ可以停用达对应于“010”中的第二位“1”的从T8到T9的时钟循环。Die2可具有裸片编号“011”，并且下拉ZQ衬垫电压VZQ可以停用达对应于“011”中的第二位“1”的从T8到T9的时钟循环和对应于“011”中的第三位“1”的从T11到T12的时钟循环。Die3可具有裸片编号“100”，并且下拉ZQ衬垫电压VZQ可以停用达对应于“100”中的第一位“1”的从T5到T6的时钟循环。在对芯片共用的ZQ定时模式的固定持续时间的每个时钟循环结束时可以比较(例如，通过比较器386)ZQ衬垫电压VZQ与ZQ仲裁参考电压。如果ZQ衬垫电压VZQ在下拉电压范围中，那么另一芯片可以执行具有优先级的ZQ校准仲裁过程或ZQ校准，因此当前请求失败且重复ZQ仲裁的步骤1以重新请求ZQ校准。在完成步骤3(S403)之后，请求可前进到下拉ZQ衬垫电压达某一周期的第四步骤(步骤4，S405)以用信号发送ZQ校准被请求到另一芯片。举例来说，此下拉的持续时间可以是两个时钟循环(例如，图6A中的T12到T14)，或其它时钟循环，但不限于此。
基于固定长度时间的仲裁的第五步骤(步骤5，S405)可包含停止位检测。对于每个芯片，对于芯片共用的ZQ定时模式的固定持续时间(例如，在图6A中从T14到T15)的共用停止位可以是通过在步骤5期间停用下拉ZQ衬垫电压VZQ用信号发送的。在用信号发送停止位的固定持续时间结束时(例如，在图6A中的T15)可以比较(例如，通过比较器386)ZQ衬垫电压VZQ与ZQ仲裁参考电压。因此，如果ZQ衬垫电压VZQ在逻辑高状态(例如，在上拉电压范围中)，那么可以起始用于当前芯片的仲裁传递和ZQ校准过程。如果ZQ衬垫电压VZQ在下拉电压范围中，那么另一芯片可以执行ZQ校准仲裁过程或ZQ校准过程，并且当前请求失败且重复ZQ仲裁的步骤1以重新请求ZQ校准。
图6B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A中且先前参考图6A描述的组件和步骤(步骤1、2、4和5)的组件和步骤的描述。基于固定长度时间的仲裁的第三步骤(步骤3，S403)可包含另一二进制译码和检测，如图6B中所示从T5到T12。举例来说，Die0可具有裸片编号“100”并且其它芯片Die1到Die3可具有可以直接地从裸片标识符“1”到“3”二进制译码的裸片编号“001”到“011”。
图6C是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A中且先前参考图6A描述的组件和步骤(步骤1、2、4和5)的组件和步骤的描述。基于固定长度时间的仲裁的第三步骤(步骤3，S403)可包含另一二进制译码和检测，如图6C中所示从T5到T21。在步骤3期间针对每个芯片二进制译码的裸片编号可以在图6C的时序图中成镜像以相对于ZQ定时模式的中心对称(例如，在时域中)。举例来说，Die0可具有裸片编号“001100”，Die1可具有裸片编号二进制代码“010010”。Die2可具有裸片编号“011110”。Die3可具有裸片编号“100001”。成镜像的ZQ定时模式可以是对具有较大振荡器变化的混叠更具有抗性的。
图7A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C中且先前参考图6A到6C描述的组件和步骤的组件和步骤的描述。如果多个芯片中的一个芯片(例如，裸片B)的时钟循环长于多个芯片中的另一芯片(例如，裸片A)的时钟循环，并且在一个芯片(裸片B)的步骤5中用信号发送停止位的逻辑高状态中的脉冲宽度可以长于在另一芯片(裸片A)的步骤1中的第一选通与第三选通之间的周期。因此，另一芯片(裸片A)可能无法检测到一个芯片(裸片B)前进到ZQ校准。为了防止此类失败，一个芯片(裸片B)的浮动状态中的脉冲宽度可以经配置短于另一芯片(裸片A)的两个时钟循环，如在下方不等式中所表达。
FPW裸片B<2T裸片A…(不等式1)
图7B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C中且先前参考图6A到6C描述的组件和步骤的组件和步骤的描述。如果在一个芯片(例如，裸片B)的逻辑高状态中在步骤3中的最后一个位的脉冲宽度长于另一芯片(例如，裸片A)的时钟循环，并且最后一个位之后是停止位，那么在一个芯片(裸片B)的步骤3中的最后一个位的脉冲宽度可仍然与在另一芯片(裸片A)中的步骤1的第一选通和第二选通重叠并且在一个芯片(裸片B)的步骤5中的停止位可与在另一芯片(裸片A)中的步骤1的第三选通一致。因此，另一芯片(裸片A)可能无法检测到一个芯片(裸片B)前进到ZQ校准。为了防止此类失败，在步骤2和步骤4中下拉ZQ衬垫电压的持续时间可经配置以长于两个时钟循环，并且在步骤3和步骤5中在浮动高状态中的脉冲宽度可经配置以短于一个时钟循环。
图7C是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C中且先前参考图6A到6C描述的组件和步骤的组件和步骤的描述。如果多个芯片中的一个芯片(例如，裸片B)的时钟循环是另一芯片(例如，裸片A)的三个时钟循环或在多个芯片中较长，那么对应于在逻辑高状态中在步骤3中用于另一芯片(裸片A)的裸片编号“00100”的第三位的脉冲宽度可与在步骤3中的一个芯片(裸片B)的裸片编号“11xxx(x：不需要在意)”的第一位一致，并且用于在步骤5中的另一芯片(裸片A)的停止位可与一个芯片(裸片B)的裸片编号的第二位一致。因此，一个芯片(裸片B)可能无法检测到另一芯片(裸片A)前进到ZQ校准。为了防止此类失败，芯片之间的时钟循环差异可经配置以限制在±33％内。
图7D是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C中且先前参考图6A到6C描述的组件和步骤的组件和步骤的描述。假设多个芯片中的一个芯片(例如，裸片B)的时钟循环大约是另一芯片(例如，裸片A)的一个半时钟循环或在多个芯片中较长，那么对应于在逻辑高状态中在步骤3中用于另一芯片(裸片A)的裸片编号“00100”的第三位的脉冲宽度可与在步骤3中的一个芯片(裸片B)的裸片编号“0101x(x：不需要在意)”的第二位一致，并且用于在步骤5中的另一芯片(裸片A)的停止位可与一个芯片(裸片B)的裸片编号的第四位一致。因此，一个芯片(裸片B)可能无法检测到另一芯片(裸片A)前进到ZQ校准。为了防止此类失败，裸片编号“00100”可以被分类为非法的且被禁用(例如，替代地，使用裸片编号“10100”)。信号的逻辑电平，尤其是在上文描述的实施例中使用和/或禁止的二进制译码的裸片编号仅是实例且并不限于在上文中专门描述的那些。
图7E是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C中且先前参考图6A到6C描述的组件和步骤的组件和步骤的描述。如果多个芯片中的一个芯片(例如，裸片B)的时钟循环是另一芯片(例如，裸片A)的两个时钟循环或在多个芯片中较长，那么对应于在逻辑高状态中在步骤3中用于另一芯片(裸片A)的裸片编号“01010”的第二位、第四位和在步骤5中的停止位的脉冲宽度可相应地与在步骤3中的一个芯片(裸片B)的裸片编号“111xx(x：不需要在意)”的第一位到第三位一致。因此，一个芯片(裸片B)可能无法检测到另一芯片(裸片A)前进到ZQ校准。如果芯片之间的时钟循环差异可经配置以如上文参考图7C所描述的限制在±33％内，那么可以防止此情境。
图8A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C中且先前参考图6A到6C描述的组件的组件和步骤的描述。基于时间的仲裁的第一步骤是标头检测(例如，图8A中的浮动和高检测)。举例来说，标头可以是通过在逻辑高电平达三个时钟循环的ZQ衬垫电压VZQ用信号发送的。如果在标头检测期间ZQ衬垫电压VZQ高于ZQ仲裁参考电压，那么请求可前进到下拉ZQ衬垫电压达某一周期的第二步骤(例如，图8A中的振荡器对齐下拉)以用信号发送ZQ校准被请求到另一芯片。举例来说，此下拉的持续时间可以是九个时钟循环，或其它时钟循环，但不限于此。基于时间的仲裁的第三步骤(例如，图8A中的同步检测)可包含同步位检测。对于每个芯片，对芯片共用的ZQ定时模式的固定持续时间(例如，一个时钟循环)的共用同步位可以是通过停用下拉ZQ衬垫电压VZQ达对应于同步位的固定持续时间(例如，一个时钟循环)用信号发送的。一旦检测到同步位，则基于时间的仲裁的第四步骤可包含ZQ校准请求检测(例如，图8A中的交错请求)。对于每个芯片，具有对于芯片唯一的相同宽度和延迟的脉冲可以是指派的并且用信号发送为唯一ZQ定时模式。举例来说，如果对芯片的ZQ校准的优先级较高，那么延迟可以是较长的。如果在脉冲期间ZQ衬垫电压VZQ高于ZQ仲裁参考电压，那么请求可前进到ZQ校准。
图8B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C和8A中且先前参考图6A到6C和8A描述的组件的组件和步骤的描述。举例来说，包含三个时钟循环的第一步骤的定时(例如，相位)对于多个芯片可能是不同的。举例来说，Die1的第一步骤可具有从Die0的第一步骤的半时钟循环的延迟，Die0的第一步骤可具有从Die2和Die3的第一步骤的半时钟循环的延迟。举例来说，包含三个时钟循环的第二步骤的持续时间对于多个芯片可能是不同的，这是由于用于多个芯片的振荡器(例如，图3中的振荡器307)的不同的时钟循环，外加用于多个芯片的第二步骤的不同的定时。举例来说，Die2和Die3可在相同时间进入第二步骤，然而，Die2可早于Die3的前进而前进到第三步骤(例如，基于时钟信号CLK在三个时钟循环之前，如图8B中所示)。
图9A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C中且先前参考图6A到6C描述的组件的组件和步骤的描述。举例来说，ZQ校准可以基于固定长度时间的仲裁开始。基于固定长度时间的仲裁的第一步骤是标头检测(例如，在图9A中的浮动和高检测)。举例来说，标头可以是通过在逻辑高电平达三个时钟循环的ZQ衬垫电压VZQ用信号发送的。如果在标头检测期间ZQ衬垫电压VZQ高于ZQ仲裁参考电压，那么请求可前进到基于固定长度时间的仲裁的第二步骤，所述第二步骤可包含ZQ校准请求检测(例如，图9A中的第一检测)。对于每个芯片，具有对于芯片唯一的相同宽度和延迟的脉冲可以是指派的并且在第二步骤的相同持续时间中用信号发送为唯一ZQ定时模式。举例来说，如果对芯片的ZQ校准的优先级较高，那么延迟可以是较长的。如果在脉冲期间ZQ衬垫电压VZQ低于ZQ仲裁参考电压，那么请求可能失败并且重复ZQ仲裁的步骤1以重新请求ZQ校准。在第二步骤之后，可以执行基于固定长度时间的仲裁的第三步骤(例如，图9A中的同步和请求检测)。对于每个芯片，通过下拉ZQ衬垫电压VZQ的用于多个时钟循环(例如，在图9A中在逻辑低状态中的六个时钟循环)的共用请求周期之后是通过停用下拉ZQ衬垫电压VZQ达固定的持续时间(例如，一个时钟循环)的共用同步位可以是用信号发送的。一旦通过检测ZQ衬垫电压VZQ在逻辑高状态(例如，在上拉电压范围中)检测到同步位，则可以起始用于当前芯片的仲裁传递和ZQ校准过程。如果ZQ衬垫电压VZQ在下拉电压范围中，那么另一芯片可以执行ZQ校准仲裁过程或ZQ校准过程，并且当前请求失败且重复ZQ仲裁的步骤1以重新请求ZQ校准。
图9B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C、8B和9A中且先前参考图6A到6C、8B和9A描述的组件的组件和步骤的描述。举例来说，包含三个时钟循环的第一步骤的定时(例如，相位)对于多个芯片可能是不同的。举例来说，Die1的第一步骤可具有从Die0的第一步骤的半时钟循环的延迟，Die0的第一步骤可具有从Die2和Die3的第一步骤的半时钟循环的延迟。对于每个芯片，具有相同数量的时钟循环(一个时钟循环)和延迟(例如，唯一数量的时钟循环)的脉冲可以是指派的并且在用于第二步骤的每个芯片的相同数量的时钟循环中作为唯一ZQ定时模式用信号发送。举例来说，包含脉冲的第二步骤的持续时间对于多个芯片可能是不同的，这是由于用于第二步骤的相同数量的时钟循环中的多个芯片的不同的时钟循环，外加用于多个芯片的第二步骤的不同的定时。在第二步骤之后，可以执行基于固定长度时间的仲裁的第三步骤(例如，图9A中的同步和请求检测)。举例来说，Die2和Die3可在相同时间进入第二步骤，然而，Die2可早于Die3前进而前进到第三步骤的同步位(例如，在六个时钟循环之前，如图8B中所示)，这是由于用于多个芯片的振荡器(例如，图3中的振荡器307)的不同的时钟循环。
图10A是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C和9A中且先前参考图6A到6C和9A描述的组件的组件和步骤的描述。在第二步骤中，不同于在图9A中包含一个脉冲，ZQ定时模式包含两个脉冲。类似于图6C，针对每个芯片线性译码的裸片编号可以在图10A的时序图中成镜像以相对于ZQ定时模式的第二步骤的中心对称。因此在第二步骤中第一脉冲包含在第一周期(例如，图10A中的第一检测)中并且第二脉冲包含在第二周期(例如，图10A中的最终请求检测)中。图10A中的成镜像的ZQ定时模式可以是对具有较大振荡器变化的混叠更具有抗性的。
图10B是根据本发明的实施例用于多个芯片的多个仲裁信号模式的时序图。将不再重复对应于包含在图6A到6C、8B和10A中且先前参考图6A到6C、8B和10A描述的组件的组件和步骤的描述。举例来说，包含三个时钟循环的第一步骤的定时(例如，相位)对于多个芯片可能是不同的。对于每个芯片，具有在图10B的时序图中成镜像的相同数量的时钟循环(一个时钟循环)和延迟(例如，唯一数量的时钟循环)以相对于ZQ定时模式的第二步骤的中心对称的两个脉冲可以是指派的并且在用于第二步骤的每个芯片的相同数量的时钟循环中作为唯一ZQ定时模式用信号发送。举例来说，包含脉冲的第二步骤的持续时间对于多个芯片可能是不同的，这是由于用于第二步骤的相同数量的时钟循环中的多个芯片的不同的时钟循环，外加用于多个芯片的第二步骤的不同的定时。举例来说，Die2和Die3可在相同时间进入第二步骤，然而，Die2可早于Die3的前进而前进到ZQ校准，这是由于用于多个芯片的振荡器(例如，图3中的振荡器307)的不同的时钟循环。成镜像的ZQ定时模式可以是对具有较大振荡器变化的混叠更具有抗性的。
在上文所描述的实施例中使用的信号的逻辑电平仅是实例。然而，在其它实施例中，可使用除在本发明中所专门描述的信号的逻辑电平的组合之外的那些信号的逻辑电平的组合而不脱离本发明的范围。
虽然已经在某些优选实施例和实例的情境中公开了本发明，但是所属领域的技术人员应理解，本发明延伸超出专门公开的实施例到其它替代实施例和/或本发明以及其显而易见的修改和等效物的使用。此外，基于本发明，在本发明的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期可进行实施例的特定特征和方面的各种组合或子组合，并仍然落入本发明的范围内。应理解，所公开的实施例的各种特征和方面可以彼此组合或替代彼此以便形成本发明的不同的模式。因此，希望本文中所公开的本发明的至少一些的范围不应受上文所描述的特定的公开的实施例的限制。

Claims (28)

1.一种系统，其包括：
电阻器；以及
多个芯片，
其中所述多个芯片中的每个芯片包括：
端子，其耦合到所述电阻器；以及
校准电路，其经配置以至少部分地基于对于所述多个芯片中的对应的芯片唯一的定时信息确定所述电阻器是否是可供使用的，以及
其中所述多个芯片中的每个芯片的所述定时信息具有所述多个芯片共用的固定持续时间。
2.根据权利要求1所述的系统，其中所述定时信息是基于执行校准的优先级。
3.根据权利要求1所述的系统，其中所述多个芯片中的每个芯片的所述校准电路包括：
驱动器电路，其耦合到所述端子；以及
仲裁器电路，其经配置以在确定所述电阻器是否是可供使用的之前启用所述驱动器电路以改变所述端子的所述电压。
4.根据权利要求3所述的系统，其中所述多个芯片中的每个芯片的所述校准电路进一步包括耦合到所述驱动器电路的校准控制电路，所述校准控制电路经配置以在所述校准电路确定所述电阻器是可供使用的之后调节所述驱动器电路的阻抗。
5.根据权利要求3所述的系统，其中所述仲裁器电路进一步经配置以基于对于所述多个芯片之中的每个相应的芯片唯一的所述定时信息启用和停用所述驱动器电路达所述固定持续时间。
6.根据权利要求5所述的系统，其中所述校准电路经配置以基于在所述端子处的所述电压确定所述电阻器的所述可供使用性而所述仲裁器电路经配置以在所述固定持续时间中停用所述驱动器电路以改变所述端子的所述电压。
7.根据权利要求6所述的系统，其中所述驱动器电路是下拉电路，
其中所述电阻器进一步耦合到电源电压，以及
其中当在所述端子处的所述电压在逻辑高状态的范围处时所述电阻器被确定为是可供使用的。
8.根据权利要求6所述的系统，其中所述驱动器电路是上拉电路，
其中所述电阻器进一步耦合到接地电源电压，以及
其中当在所述端子处的所述电压在逻辑低状态的范围处时所述电阻器被确定为是可供使用的。
9.根据权利要求6所述的系统，其中所述仲裁器电路经配置以在所述固定持续时间的起点中停用所述驱动器电路达预定时间以改变所述端子的所述电压并且进一步经配置以在所述预定时间之后启用所述驱动器电路。
10.根据权利要求6所述的系统，其中所述仲裁器电路经配置以在所述固定持续时间的结尾中停用所述驱动器电路达预定时间以改变所述端子的所述电压并且进一步经配置以在所述预定时间之前启用所述驱动器电路。
11.根据权利要求1所述的系统，其中对于所述多个芯片之中的每个相应的芯片唯一的所述定时信息包含二进制代码，所述二进制代码包含对于所述多个芯片之中的每个相应的芯片唯一的在第一逻辑状态中的至少一个第一周期以及在第二逻辑状态中的至少一个第二周期的组合。
12.根据权利要求11所述的系统，其中所述二进制代码包括成镜像的二进制代码，所述成镜像的二进制代码经配置以在时域中相对于所述成镜像的二进制代码的中心对称。
13.根据权利要求11所述的系统，其中用于所述多个芯片之中的每个相应的芯片的所述二进制代码是选自具有预定数量的位的二进制代码的集合的，以及
其中所述二进制代码的集合中的任一个经选择使得所述预定数量的位并不等于具有所述预定数量的位的预定的禁止的代码。
14.根据权利要求1所述的系统，其中所述多个芯片中的第一芯片的第一时钟速度与所述多个芯片中的第二芯片的第二时钟速度之间的差异在±33％内。
15.一种设备，其包括：
电阻器，其耦合在电源电压与端子之间；以及
芯片，其包括：
端子，其耦合到所述电阻器；以及
校准电路，其经配置以至少部分地基于定时信息确定所述电阻器是否是可供使用的，
其中所述芯片的所述定时信息包含对于所述对应的芯片唯一的二进制代码。
16.根据权利要求15所述的设备，其中所述二进制代码包括成镜像的二进制代码，所述成镜像的二进制代码经配置以在时域中相对于所述成镜像的二进制代码的中心对称。
17.根据权利要求15所述的设备，其中用于所述芯片的所述二进制代码选自具有预定数量的位的码长的二进制代码的集合，以及
其中所述二进制代码的集合中的任一个经选择使得所述码长并不等于具有所述码长的预定的禁止的代码。
18.根据权利要求15所述的设备，其中所述二进制代码包含对于所述芯片唯一的在第一逻辑状态中的至少一个第一周期以及在第二逻辑状态中的至少一个第二周期的组合，
其中所述校准电路包括：
驱动器电路，其耦合到所述端子；以及
仲裁器电路，其经配置以在所述至少一个第二周期中启用所述驱动器电路以将所述端子的所述电压变为所述第二逻辑状态并且进一步经配置以在基于所述二进制代码确定所述电阻器是否是可供用于所述芯片周期之前在所述至少一个第一中停用所述驱动器电路以将所述端子的所述电压变为所述第一逻辑状态。
19.根据权利要求18所述的设备，其中所述仲裁器电路经配置以停用所述驱动器电路达第一预定时间以改变所述端子的所述电压并且进一步经配置以在基于所述二进制代码启用和停用所述驱动器电路之前启用所述驱动器电路达第二预定时间。
20.根据权利要求19所述的设备，其中所述仲裁器电路经配置以启用所述驱动器电路达第三预定时间以改变所述端子的所述电压并且进一步经配置以在基于所述二进制代码启用和停用所述驱动器电路之后停用所述驱动器电路达第四预定时间。
21.根据权利要求18所述的设备，其中所述校准电路进一步包括比较器，所述比较器经配置以比较所述端子的所述电压与参考电压并且进一步经配置以在所述至少一个第一周期中将比较器结果提供到所述仲裁器电路。
22.根据权利要求18所述的设备，其中所述驱动器电路是下拉电路。
23.一种方法，其包括：
检测在多个芯片之中的一个芯片中的端子处的电压，其中所述端子耦合到电阻器并且其中所述多个芯片中的每个芯片耦合到所述电阻器；
基于定时信息启用包含在所述芯片中的驱动器电路达一段持续时间，其中所述定时信息对于所述多个芯片的其它芯片之中的所述芯片是唯一的并且具有所述多个芯片共用的固定持续时间；
基于所述定时信息上拉或下拉所述电压达所述一段持续时间；以及
在上拉所述电压之后基于所述电压确定所述电阻器是否是可供使用的。
24.根据权利要求23所述的方法，其进一步包括：
在所述持续时间之后将启用信号发射到所述驱动器电路达第一预定时间；以及
在所述第一预定时间之后将停用信号发射到所述驱动器电路达第二预定时间。
25.根据权利要求23所述的方法，其进一步包括停用所述驱动器电路，
其中所述启用和停用所述驱动器电路是基于在所述定时信息中的二进制代码的，
其中所述二进制代码包括用于启用所述驱动器电路的第一逻辑电平以及用于停用所述驱动器电路的第二逻辑电平。
26.一种方法，其包括：
检测在多个芯片之中的一个芯片中的端子处的电压，其中所述端子耦合到电阻器并且其中所述多个芯片中的每个芯片耦合到所述电阻器；
基于定时信息启用和停用包含在所述芯片中的驱动器电路达一段持续时间，其中所述定时信息对于所述多个芯片的其它芯片之中的所述芯片是唯一的；
响应于所述启用和停用所述驱动器电路相应地上拉和下拉所述电压达所述持续时间；以及
在上拉所述电压之后基于所述电压确定所述电阻器是否是可供使用的，
其中所述定时信息包含在所述定时信息中用信号发送启用和停用的对于所述多个芯片的其它芯片之中的所述芯片唯一的二进制代码。
27.根据权利要求26所述的方法，其中所述二进制代码包括成镜像的二进制代码，所述成镜像的二进制代码经配置以在时域中相对于所述成镜像的二进制代码的中心对称。
28.根据权利要求26所述的方法，其中所述二进制代码选自具有预定数量的位的二进制代码的集合，以及
其中所述二进制代码的集合中的任一个经选择使得所述预定数量的位并不等于具有所述预定数量的位的预定的禁止的代码。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863065A (zh) * 2020-08-04 2020-10-30 西安紫光国芯半导体有限公司 一种zq校准器、方法及存储器
CN115473521A (zh) * 2022-11-02 2022-12-13 深圳大学 基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构
WO2024082566A1 (zh) * 2022-10-19 2024-04-25 长鑫存储技术有限公司 Zq校准方法以及zq校准电路

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10193711B2 (en) * 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
US10530324B1 (en) * 2018-08-21 2020-01-07 Xilinx, Inc. On-die resistor measurement
US10504571B1 (en) * 2018-10-04 2019-12-10 Microa Technology, Inc. Apparatus with a calibration mechanism
US11003370B2 (en) * 2018-10-30 2021-05-11 Samsung Electronics Co., Ltd. System on chip performing a plurality of trainings at the same time, operating method of system on chip, electronic device including system on chip
CN109817258B (zh) * 2019-01-02 2021-04-27 长江存储科技有限责任公司 一种zq校准电路和方法
CN109887529A (zh) * 2019-03-19 2019-06-14 济南德欧雅安全技术有限公司 一种共享电阻器的多芯片计算机存储设备
JP2021044035A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 メモリシステム
KR102642194B1 (ko) * 2019-10-11 2024-03-05 삼성전자주식회사 전압 컨트롤러 및 이를 포함하는 메모리 장치
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
CN115705149A (zh) * 2021-08-05 2023-02-17 三星电子株式会社 近存储器处理模块、与主机系统的同步方法和存储器系统
US20240021235A1 (en) * 2022-07-12 2024-01-18 Micron Technology, Inc. Memory device training

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160042769A1 (en) * 2014-08-07 2016-02-11 Qualcomm Incorporated Semiconductor package on package memory channels with arbitration for shared calibration resources
US20170109091A1 (en) * 2015-10-14 2017-04-20 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US20170162238A1 (en) * 2015-12-02 2017-06-08 Samsung Electronics Co., Ltd. Memory device for performing calibration operation

Family Cites Families (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2494010B1 (fr) 1980-11-07 1986-09-19 Thomson Csf Mat Tel Dispositif d'arbitration decentralisee de plusieurs unites de traitement d'un systeme multiprocesseur
US4745548A (en) 1984-02-17 1988-05-17 American Telephone And Telegraph Company, At&T Bell Laboratories Decentralized bus arbitration using distributed arbiters having circuitry for latching lockout signals gated from higher priority arbiters
US4986183A (en) 1989-10-24 1991-01-22 Atlas Powder Company Method and apparatus for calibration of electronic delay detonation circuits
US5254883A (en) 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
DE69434906T2 (de) 1993-11-29 2007-08-30 Fujitsu Ltd., Kawasaki Integrierte Halbleiterschaltung und Abschlussvorrichtung
US5894238A (en) 1997-01-28 1999-04-13 Chien; Pien Output buffer with static and transient pull-up and pull-down drivers
JP3579856B2 (ja) 1997-07-08 2004-10-20 株式会社日立製作所 半導体集積回路システム
US6442644B1 (en) 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
US6094075A (en) 1997-08-29 2000-07-25 Rambus Incorporated Current control technique
US6091300A (en) 1997-10-20 2000-07-18 Lucent Technologies, Inc. Method and apparatus for adjusting the input common mode voltage of a differential amplifier
US6262625B1 (en) 1999-10-29 2001-07-17 Hewlett-Packard Co Operational amplifier with digital offset calibration
JP2000049583A (ja) 1998-07-27 2000-02-18 Hitachi Ltd 出力回路
US7239198B1 (en) 1998-12-14 2007-07-03 Ati International Srl Single gate oxide differential receiver and method
US6377117B2 (en) 1999-07-27 2002-04-23 Conexant Systems, Inc. Method and system for efficiently transmitting energy from an RF device
JP3515025B2 (ja) 1999-09-22 2004-04-05 株式会社東芝 半導体装置
JP3975629B2 (ja) 1999-12-16 2007-09-12 ソニー株式会社 画像復号装置及び画像復号方法
US6661860B1 (en) 2000-01-04 2003-12-09 Massachusetts Institute Of Technology Multiple arbiter jitter estimation system and related techniques
KR100375986B1 (ko) 2000-11-27 2003-03-15 삼성전자주식회사 프로그래머블 임피던스 제어회로
DE20101605U1 (de) 2001-01-31 2002-06-13 Ic Haus Gmbh Vorrichtung zum Bereitstellen eines Eingangssignals für eine ausgangsseitig fehlangepasste Leitung
DE10107386C1 (de) 2001-02-16 2002-08-22 Infineon Technologies Ag Schaltungsanordnung mit Temperaturschutz und Verfahren
US6779123B2 (en) 2001-02-28 2004-08-17 Intel Corporation Calibrating return time for resynchronizing data demodulated from a master slave bus
US6509778B2 (en) 2001-03-15 2003-01-21 International Business Machines Corporation BIST circuit for variable impedance system
TW520518B (en) 2001-11-16 2003-02-11 Via Tech Inc Circuit having self-compensation terminal resistor
US6836144B1 (en) 2001-12-10 2004-12-28 Altera Corporation Programmable series on-chip termination impedance and impedance matching
KR100446292B1 (ko) 2001-12-22 2004-09-01 삼성전자주식회사 능동 종단저항값 교정회로와 이를 구비하는 메모리 칩과능동 종단저항 교정방법
KR100487526B1 (ko) 2002-05-22 2005-05-03 삼성전자주식회사 반도체 장치
US6807650B2 (en) 2002-06-03 2004-10-19 International Business Machines Corporation DDR-II driver impedance adjustment control algorithm and interface circuits
KR100465759B1 (ko) 2002-06-14 2005-01-13 삼성전자주식회사 반도체 장치
US6965529B2 (en) 2002-06-21 2005-11-15 Intel Coproration Memory bus termination
KR100495660B1 (ko) 2002-07-05 2005-06-16 삼성전자주식회사 온-다이 종결 회로를 구비한 반도체 집적 회로 장치
DE10245536B4 (de) 2002-09-30 2005-02-03 Infineon Technologies Ag Kalibrieren von Halbleitereinrichtungen mittels einer gemeinsamen Kalibrierreferenz
US6967500B1 (en) 2002-11-27 2005-11-22 Lattice Semiconductor Corporation Electronic circuit with on-chip programmable terminations
US6949949B2 (en) 2002-12-17 2005-09-27 Ip-First, Llc Apparatus and method for adjusting the impedance of an output driver
US6832177B2 (en) 2002-12-27 2004-12-14 Intel Corporation Method of addressing individual memory devices on a memory module
KR100506976B1 (ko) 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
US7129738B2 (en) 2003-03-04 2006-10-31 Micron Technology, Inc. Method and apparatus for calibrating driver impedance
US6836170B2 (en) 2003-04-17 2004-12-28 Kabushiki Kaisha Toshiba Impedance trimming circuit
US6873543B2 (en) 2003-05-30 2005-03-29 Hewlett-Packard Development Company, L.P. Memory device
JP4201128B2 (ja) 2003-07-15 2008-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
KR100583636B1 (ko) 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
JP4086757B2 (ja) 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
KR100541557B1 (ko) 2004-04-13 2006-01-10 삼성전자주식회사 메모리 모듈 및 이 모듈의 반도체 메모리 장치의 임피던스교정 방법
US7138824B1 (en) 2004-05-10 2006-11-21 Actel Corporation Integrated multi-function analog circuit including voltage, current, and temperature monitor and gate-driver circuit blocks
KR100610007B1 (ko) 2004-06-14 2006-08-08 삼성전자주식회사 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법
JP4159553B2 (ja) 2005-01-19 2008-10-01 エルピーダメモリ株式会社 半導体装置の出力回路及びこれを備える半導体装置、並びに、出力回路の特性調整方法
KR100575006B1 (ko) 2005-04-12 2006-04-28 삼성전자주식회사 Ｏｃｄ 회로와 ｏｄｔ 회로를 제어할 수 있는 반도체 장치및 제어 방법
US7432731B2 (en) 2005-06-30 2008-10-07 Intel Corporation Method and apparatus to calibrate DRAM on resistance (Ron) and on-die termination (ODT) values over process, voltage and temperature (PVT) variations
US7535250B2 (en) 2005-08-22 2009-05-19 Micron Technology, Inc. Output impedance calibration circuit with multiple output driver models
KR100744039B1 (ko) 2005-09-27 2007-07-30 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100805696B1 (ko) 2005-09-29 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR100733408B1 (ko) 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법
US7451053B2 (en) 2005-09-29 2008-11-11 Hynix Semiconductor Inc. On die thermal sensor of semiconductor memory device and method thereof
US7626416B2 (en) 2005-12-12 2009-12-01 Micron Technology, Inc. Method and apparatus for high resolution ZQ calibration
KR20070088845A (ko) 2006-02-27 2007-08-30 삼성전자주식회사 메모리 모듈 및 메모리 모듈에 포함되는 반도체디바이스들의 임피던스 교정방법
JP5069507B2 (ja) 2006-06-30 2012-11-07 エスケーハイニックス株式会社 データ入出力ドライバのインピーダンスを調整可能な半導体装置
KR100870427B1 (ko) 2006-08-24 2008-11-26 주식회사 하이닉스반도체 온 다이 터미네이션 장치.
US7557603B2 (en) 2006-08-29 2009-07-07 Micron Technology, Inc. Method and apparatus for output driver calibration, and memory devices and system embodying same
JP2008072460A (ja) 2006-09-14 2008-03-27 Renesas Technology Corp 半導体装置およびインピーダンス調整方法
US7443193B1 (en) 2006-12-30 2008-10-28 Altera Corporation Techniques for providing calibrated parallel on-chip termination impedance
US20080198666A1 (en) 2007-02-20 2008-08-21 Aaron Nygren Semiconductor device including adjustable driver output impedances
US7646213B2 (en) 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
US20090009212A1 (en) 2007-07-02 2009-01-08 Martin Brox Calibration system and method
JP4939327B2 (ja) 2007-07-10 2012-05-23 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備える半導体装置、並びに、メモリモジュール
JP4480745B2 (ja) 2007-08-09 2010-06-16 株式会社ルネサステクノロジ 半導体集積回路のテスト方法
US7733118B2 (en) 2008-03-06 2010-06-08 Micron Technology, Inc. Devices and methods for driving a signal off an integrated circuit
JP2009237678A (ja) 2008-03-26 2009-10-15 Fujitsu Microelectronics Ltd メモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイス
JP2010166299A (ja) 2009-01-15 2010-07-29 Elpida Memory Inc キャリブレーション回路及びキャリブレーション方法
US8949520B2 (en) 2009-01-22 2015-02-03 Rambus Inc. Maintenance operations in a DRAM
CN101552606B (zh) 2009-04-29 2011-03-09 西安理工大学 基于芯片内建时钟晶振的智能自校准芯片及自校准方法
WO2010144624A1 (en) 2009-06-09 2010-12-16 Google Inc. Programming of dimm termination resistance values
KR101046242B1 (ko) 2009-06-30 2011-07-04 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
JP2011081893A (ja) 2009-09-11 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
JP2011101143A (ja) 2009-11-05 2011-05-19 Elpida Memory Inc 半導体装置及びそのシステムとキャリブレーション方法
KR101024244B1 (ko) 2009-11-30 2011-03-29 주식회사 하이닉스반도체 임피던스 조절 장치
US7973553B1 (en) 2010-03-11 2011-07-05 Altera Corporation Techniques for on-chip termination
KR101138834B1 (ko) 2010-05-25 2012-05-10 에스케이하이닉스 주식회사 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치, 터미네이션 임피던스 값 설정방법
KR101168337B1 (ko) 2010-07-08 2012-07-24 에스케이하이닉스 주식회사 데이터 출력 임피던스를 조절할 수 있는 집적회로 및 데이터 출력 임피던스 조절방법
KR101694804B1 (ko) 2010-08-16 2017-01-11 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP2012049838A (ja) 2010-08-27 2012-03-08 Elpida Memory Inc 半導体装置およびその特性調整方法
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR101806817B1 (ko) 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
US8298168B2 (en) 2011-01-27 2012-10-30 Medtronic Xomed, Inc. Adjustment for hydrocephalus shunt valve
KR20120087662A (ko) 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 반도체 장치와 이를 위한 임피던스 조정 회로
JP6084764B2 (ja) 2011-02-22 2017-02-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2013021528A (ja) 2011-07-12 2013-01-31 Elpida Memory Inc 半導体装置、及び出力バッファのインピーダンスを調整する方法
US9104547B2 (en) 2011-08-03 2015-08-11 Micron Technology, Inc. Wear leveling for a memory device
US9711189B1 (en) 2011-08-12 2017-07-18 Altera Corporation On-die input reference voltage with self-calibrating duty cycle correction
JP2013081079A (ja) 2011-10-04 2013-05-02 Elpida Memory Inc 半導体装置
JP2013085078A (ja) 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
KR101839881B1 (ko) 2011-11-08 2018-03-20 에스케이하이닉스 주식회사 임피던스 조절회로 및 이를 포함하는 반도체 장치
KR101964261B1 (ko) 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US8766663B2 (en) 2012-06-18 2014-07-01 International Business Machines Corporation Implementing linearly weighted thermal coded I/O driver output stage calibration
KR101997079B1 (ko) 2012-07-26 2019-07-08 삼성전자주식회사 가변 저항 메모리를 포함하는 저장 장치 및 그것의 동작 방법
KR102047930B1 (ko) * 2012-12-17 2019-11-22 에스케이하이닉스 주식회사 임피던스 조정 기능을 갖는 적층형 반도체 회로
US9437257B2 (en) 2012-12-31 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sensing circuit, memory device and data detecting method
KR102089613B1 (ko) 2013-01-02 2020-03-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
US9142272B2 (en) 2013-03-15 2015-09-22 International Business Machines Corporation Dual asynchronous and synchronous memory system
JP2015023308A (ja) 2013-07-16 2015-02-02 マイクロン テクノロジー， インク． 半導体装置、及び出力回路のインピーダンス調整方法
JP2015032325A (ja) 2013-07-31 2015-02-16 マイクロン テクノロジー， インク． 半導体装置
US9316183B2 (en) 2013-08-15 2016-04-19 Ford Global Technologies, Llc Air intake duct ice ingestion features
US9779039B2 (en) 2013-08-29 2017-10-03 Micron Technology, Inc. Impedance adjustment in a memory device
KR102083005B1 (ko) 2013-10-31 2020-02-28 삼성전자주식회사 종단 저항을 보정하는 반도체 메모리 장치 및 그것의 종단 저항 보정 방법
KR20150091893A (ko) 2014-02-04 2015-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것을 포함하는 시스템
US9293176B2 (en) 2014-02-18 2016-03-22 Micron Technology, Inc. Power management
KR102126716B1 (ko) 2014-03-21 2020-06-25 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치
JP2015216513A (ja) 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
WO2015179068A1 (en) 2014-05-21 2015-11-26 Micron Technology, Inc. Device having multiple channels with calibration circuit shared by multiple channels
JP2015219936A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
KR20150142426A (ko) 2014-06-12 2015-12-22 에스케이하이닉스 주식회사 캘리브레이션 동작을 수행하는 메모리들을 포함하는 반도체 장치
JP2016018430A (ja) 2014-07-09 2016-02-01 ソニー株式会社 メモリ管理装置
KR102229942B1 (ko) 2014-07-09 2021-03-22 삼성전자주식회사 멀티 다이들을 갖는 멀티 채널 반도체 장치의 동작 방법 및 그에 따른 반도체 장치
KR102260369B1 (ko) 2014-10-28 2021-06-03 에스케이하이닉스 주식회사 보정 회로 및 이를 포함하는 보정 장치
KR20160068394A (ko) 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 장치
KR102226370B1 (ko) 2015-01-13 2021-03-15 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
US10025685B2 (en) 2015-03-27 2018-07-17 Intel Corporation Impedance compensation based on detecting sensor data
US10025747B2 (en) 2015-05-07 2018-07-17 Samsung Electronics Co., Ltd. I/O channel scrambling/ECC disassociated communication protocol
US9531382B1 (en) 2015-09-01 2016-12-27 Sandisk Technologies Llc Search for impedance calibration
US9665462B2 (en) 2015-10-14 2017-05-30 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
KR102529968B1 (ko) 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US9767921B1 (en) 2016-12-30 2017-09-19 Micron Technology, Inc. Timing based arbiter systems and circuits for ZQ calibration
US10193711B2 (en) * 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
KR20190017112A (ko) 2017-08-10 2019-02-20 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10147721B1 (en) 2017-12-20 2018-12-04 Advanced Micro Devices, Inc. Method and apparatus for dynamic calibration of on-die-precision-resistors
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
KR102649322B1 (ko) 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
US10504571B1 (en) 2018-10-04 2019-12-10 Microa Technology, Inc. Apparatus with a calibration mechanism
US11720719B2 (en) 2019-10-01 2023-08-08 Micron Technology, Inc. Apparatuses and methods for signal encryption in high bandwidth memory
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160042769A1 (en) * 2014-08-07 2016-02-11 Qualcomm Incorporated Semiconductor package on package memory channels with arbitration for shared calibration resources
US20170109091A1 (en) * 2015-10-14 2017-04-20 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
US20170162238A1 (en) * 2015-12-02 2017-06-08 Samsung Electronics Co., Ltd. Memory device for performing calibration operation

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863065A (zh) * 2020-08-04 2020-10-30 西安紫光国芯半导体有限公司 一种zq校准器、方法及存储器
CN111863065B (zh) * 2020-08-04 2023-01-17 西安紫光国芯半导体有限公司 一种zq校准器、方法及存储器
WO2024082566A1 (zh) * 2022-10-19 2024-04-25 长鑫存储技术有限公司 Zq校准方法以及zq校准电路
CN115473521A (zh) * 2022-11-02 2022-12-13 深圳大学 基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构
CN115473521B (zh) * 2022-11-02 2023-01-24 深圳大学 基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构

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