CN115473521A - 基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构 - Google Patents

基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构 Download PDF

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CN115473521A CN202211361163.3A CN202211361163A CN115473521A CN 115473521 A CN115473521 A CN 115473521A CN 202211361163 A CN202211361163 A CN 202211361163A CN 115473521 A CN115473521 A CN 115473521A
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Abstract

本发明公开了一种基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，包括第一电平移位器、第二电平移位器及仲裁器及多个串联的反相器电路；反相器电路包括两个反相器阵列，相邻两级的反相器电路之间设置有多路复用器；反相器阵列均由多个扼流反相器并联组成；反相器电路中一个反相器阵列的多个扼流反相器的电压输出端均与多路复用器的第一输入端相连接、另一个反相器阵列的多个扼流反相器的电压输出端均与多路复用器的第二输入端相连接。上述电路结构由多级反相器电路串联组成，每一级反相器电路包括两个反相器阵列，多级反相器电路因扼流管的钳位作用，由物理特性误差引起的电信号变化将非线性地传输到下一级，提高了该电路的抗攻击性。

Description

基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构
技术领域
本发明涉及集成电路硬件安全技术领域，尤其涉及一种基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构。
背景技术
随着第五代移动通信技术 (5G) 趋于成熟，其延迟低、连接多等特点推动多种物联网场景落地，物联网硬件终端也随着迅速发展。与此同时，物联网硬件终端之间的无授权通信和不信任访问也给物联网安全以及企事业信息泄漏带来严峻的挑战。传统的物联网安全主要依赖于基于软件层面的算法、协议加密，对其本身所依赖的硬件终端算力和成本有较高的要求。针对此，物理不可克隆函数 (Physical Unclonable Function, PUF) 因为其功耗低、成本低等轻量化的优势，已成为硬件安全领域热门的研究领域。PUF 主要可以分为弱 PUF 和强 PUF，分别主要用于密钥生成和设备认证，在物联网硬件终端安全中均具有广阔的研究和应用前景。
近年来，强物理不可克隆函数因为可用于移动物联网设备的身份认证而格外受到广泛研究。自从2005年作为最经典强PUF的仲裁器（Arbiter）结构被提出后，轻量化的安全电路开始被广泛研究。然而，在2010年时，基于逻辑回归 (LR) 和支持向量机(SVM)算法的机器学习技术被提出用来攻击仲裁器PUF（Arbiter PUF，APUF）及其诸如基于Arbiter的环形振荡器PUFs 和异或Arbiter PUFs的变种结构，并达到了高达90%以上的预测准确率。随后在2018年，Arbiter PUF新的变种结构基于APUFs的多路复用器结构 (MPUF)被提出并被证明可有效的阻止已有的机器学习算法攻击。直到2020年，一种被命名为近似攻击的新型机器学习攻击方法被提出并成功应用攻破了MPUF。此外，还有其他种类的应用亚阈值区非线性特性的电路结构被提出，但由于其结构单一，都有潜在被近似算法攻破的可能，其工作的安全性较差，并且功耗较高。因此，现有技术方法中的基于仲裁器的强物理不可克隆函数电路结构存在抗攻击性较差、功耗较高的问题。
发明内容
本发明实施例提供了一种基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，旨在解决技术方法中的强物理不可克隆函数电路结构所存在的抗攻击性较差、功耗较高的问题。
本发明实施例提供了一种基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述电路结构包括第一电平移位器、第二电平移位器及仲裁器及多个串联的反相器电路；
所述反相器电路包括两个反相器阵列，相邻两级的所述反相器电路之间设置有多路复用器；所述反相器阵列均由多个扼流反相器并联组成；
所述反相器电路中一个所述反相器阵列的多个扼流反相器的电压输出端均与所述多路复用器的第一输入端相连接、另一个所述反相器阵列的多个扼流反相器的电压输出端均与所述多路复用器的第二输入端相连接；
所述反相器电路中两个反相器阵列的输入端相连接以接收输入电压信号或分别连接上一级所述反相器阵列中多路复用器的第一输出端及第二输出端，所述反相器阵列的多个扼流反相器的电压输入端相连接形成所述反相器阵列的输入端，所述反相器电路中两个反相器阵列的第一输入端均与第一稳压端相连接以获取第一稳压电压；所述反相器电路中两个反相器阵列的第二输入端均与第二稳压端相连接以获取第二稳压电压；
所述第一电平移位器的输入端连接末级的所述反相器电路中一个所述反相器阵列的输出端，所述第一电平移位器的输出端连接所述仲裁器的第一输入端；所述第二电平移位器的输入端连接末级的所述反相器电路中另一个所述反相器阵列的输出端，所述第二电平移位器的输出端连接所述仲裁器的第二输入端，所述仲裁器的输出端输出比较信号；
每一所述反相器阵列中多个扼流反相器的控制输入端均与对应的一个译码器进行连接，与所述反相器阵列对应的一个所述译码器分别发出译码控制信号至该反相器阵列的每一扼流反相器；
所述译码器及所述多路复用器均与控制信号输入端相连接，以接收来自所述控制信号输入端的控制信号。所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述扼流反相器包括第一MOS管、第二MOS管、第三MOS管、第四MOS管以及作为选通开关的第五MOS管、第六MOS管；
所述第一MOS管的栅极与所述反相器阵列的第一输入端相连接，其漏极连接反相器阵列的供电电源，其源极与所述第二MOS管的源极相连接；所述第二MOS管的漏极连接所述第三MOS管的漏极，且连接点作为所述扼流反相器的电压输出端，该电压输出端连接作为选通管的第五MOS管，第五MOS管的栅极作为控制输入端连接对应的一个译码器的输出端；所述第二MOS管的栅极连接所述第三MOS管的栅极，且连接点作为所述扼流反相器的电压输入端；
所述第三MOS管的源极连接所述第四MOS管的漏极，所述第四MOS管的栅极与是反相器阵列的第二输入端相连接，所述第四MOS管的源极接作为选通管的第六MOS管，该第六MOS管的另一端接地。
所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述第一MOS管为工作在亚阈值区域的Native N-MOS管。所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述第二MOS管为P- MOS管，所述第三MOS管及所述第四MOS管均为N-MOS管。
所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述多路复用器包括四个MOS管组合单元；所述MOS管组合单元包括第七MOS管及第八MOS管，所述第七MOS管的栅极作为所述MOS管组合单元的输入端；所述第七MOS管的源极与所述第八MOS管的源极相连接，且连接点作为所述MOS管组合单元的第一连接端；所述第七MOS管的漏极与所述第八MOS管的漏极相连接，且连接点作为所述MOS管组合单元的第二连接端；所述第八MOS管的栅极作为所述MOS管组合单元的输出端；
四个所述MOS管组合单元的输入端均与对应的一个译码器进行连接；
所述多路复用器的第一输入端连接第一个所述MOS管组合单元的第一连接端及第三个所述MOS管组合单元的第二连接端；所述多路复用器的第二输入端连接第二个所述MOS管组合单元的第一连接端及第四个所述MOS管组合单元的第一连接端；
所述多路复用器的第一输出端连接第一个所述MOS管组合单元的第二连接端及第四个所述MOS管组合单元的第二连接端；所述多路复用器的第二输出端连接第二个所述MOS管组合单元的第二连接端及第三个所述MOS管组合单元的第一连接端。
所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述第七MOS管为P-MOS管、所述第八MOS管为N-MOS管。
所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述MOS管组合单元的输出端接地。
所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述第一电平移位器及所述第二电平移位器均由三个移位扼流反相器串联组成；三个所述移位扼流反相器接入的电源电压依次升高。
本发明实施例提供了一种基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，包括第一电平移位器、第二电平移位器及仲裁器及多个串联的反相器电路；反相器电路包括两个反相器阵列，相邻两级的反相器电路之间设置有多路复用器；反相器阵列均由多个扼流反相器并联组成；反相器电路中一个反相器阵列的多个扼流反相器的电压输出端均与多路复用器的第一输入端相连接、另一个反相器阵列的多个扼流反相器的电压输出端均与多路复用器的第二输入端相连接。上述电路结构由多级反相器电路串联组成，每一级反相器电路包括两个反相器阵列，多级反相器电路因扼流管的钳位作用，使得输出电压为低于电源电压、高于地的模拟信号，因此由物理特性误差引起的电信号变化将非线性地传输到下一级，大幅提高了对机器学习攻击的抵抗能力，提高了该电路的抗攻击性。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构的整体电路结构图；
图2为本发明实施例提供的扼流反相器的电路结构图；
图3为本发明实施例提供的多路复用器的电路结构图；
图4为本发明实施例提供的第一电平移位器的电路结构图；
图5为本发明实施例提供的移位扼流反相器的电路结构图；
图6为本发明实施例提供的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构的效果示意图；
图7为本发明实施例提供的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构的另一效果示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和 “包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/ 或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1至图5，如图所示，本申请实施例公开了一种基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其中，所述电路结构包括第一电平移位器LS1、第二电平移位器LS2及仲裁器A及多个串联的反相器电路；所述反相器电路包括两个反相器阵列SA，相邻两级的所述反相器电路之间设置有多路复用器MUX；所述反相器阵列SA均由多个扼流反相器S并联组成；所述反相器电路中一个所述反相器阵列SA的多个扼流反相器S的电压输出端Vout均与所述多路复用器MUX的第一输入端INA相连接、另一个所述反相器阵列SA的多个扼流反相器S的电压输出端Vout均与所述多路复用器MUX的第二输入端INB相连接；所述反相器电路中两个反相器阵列SA的输入端相连接以接收输入电压信号或分别连接上一级所述反相器阵列SA中多路复用器MUX的第一输出端OUTA及第二输出端OUTB，所述反相器阵列SA的多个扼流反相器S的电压输入端Vin相连接形成所述反相器阵列SA的输入端，所述反相器电路中两个反相器阵列SA的第一输入端均与第一稳压端Va相连接以获取第一稳压电压；所述反相器电路中两个反相器阵列SA的第二输入端均与第二稳压端Vb相连接以获取第二稳压电压；所述第一电平移位器LS1的输入端连接末级的所述反相器电路中一个所述反相器阵列SA的输出端，所述第一电平移位器LS1的输出端连接所述仲裁器A的第一输入端；所述第二电平移位器LS2的输入端连接末级的所述反相器电路中另一个所述反相器阵列SA的输出端，所述第二电平移位器LS2的输出端连接所述仲裁器A的第二输入端，所述仲裁器A的输出端输出比较信号；每一所述反相器阵列SA中多个扼流反相器S的控制输入端均与对应的一个译码器D进行连接，与所述反相器阵列SA对应的一个所述译码器D分别发出译码控制信号C至该反相器阵列SA的每一扼流反相器S；所述译码器D及所述多路复用器MUX均与控制信号输入端相连接，以接收来自所述控制信号输入端的控制信号。
每级反相器电路有两个反相器阵列SA，如本申请中的PUF电路结构由2N个新型扼流反相器组成，则包含N级反相器电路，每一级反相器电路中的两个扼流反相器S作为延迟单元分别由译码器D发出的译码控制信号控制；由多路复用器MUX用于对相邻的反相器电路之间的两条传输路径进行连接，多路复用器MUX均由译码器D发出的译码控制信号进行驱动控制。在最后一级反相器电路的两个传输路径的末端分别连接两个快速转换电平移位器，也即图1中所示的第一电平移位器LS1及第二电平移位器LS2，快速转换电平移位器均由三个具有逐渐增加的电源电压的正常扼流反相器组成，具体连接结构如图4所示，其中，正常扼流反相器也即移位扼流反相器INV，移位扼流反相器INV的具体结构如图5所示；仲裁器对首先到达的输出信号进行识别，并输出对应的响应信号R，也即两个快速转换电平移位器的输出信号输出至仲裁器进行仲裁。上述电路设计中，多级反相器电路因物理特性误差引起的电信号变化将非线性地传输到下一级，大幅提高了对机器学习攻击的抵抗能力，也即可以有效地抵抗机器学习的攻击。
本申请实施例中，控制信号输入端输出的控制信号为2mn+m-1位（bit），其中，n为各反相器阵列SA所包含扼流反相器的数量，m为反相器电路的级数，控制信号中2mn位的信号用于对各反相器阵列SA中的扼流反相器进行控制，制信号中m-1位的信号用于对各多路复用器MUX进行驱动控制。
在更具体的实施例中，所述扼流反相器S包括第一MOS管M3、第二MOS管M4、第三MOS管M5、第四MOS管M6以及作为选通开关的第五MOS管Q1、第六MOS管Q2；所述第一MOS管M3的栅极与所述反相器阵列SA的第一输入端相连接，其漏极连接反相器阵列SA的供电电源，其源极与所述第二MOS管M4的源极相连接；所述第二MOS管M4的漏极连接所述第三MOS管M5的漏极，且连接点作为所述扼流反相器S的电压输出端Vout，该电压输出端连接第五MOS管Q1，第五MOS管Q1的栅极作为控制输入端连接对应的一个译码器D的输出端；所述第二MOS管M4的栅极连接所述第三MOS管M5的栅极，且连接点作为所述扼流反相器S的电压输入端Vin；所述第三MOS管M5的源极连接所述第四MOS管M6的漏极，所述第四MOS管M6的栅极与是反相器阵列SA的第二输入端相连接，所述第四MOS管M6的源极接作为选通管的第六MOS管Q2，该第六MOS管Q2的另一端接地，具体结构如图2所示。
本申请实施例中采用新型结构的扼流反相器，该新型结构的扼流反相器如图2所示，与图5所示的常规反向器不同的是，它包含两个额外的晶体管，可以防止输出电压被嵌位在电源电压或地上。输出电压不是数字信号，而是较高（逻辑“1”）或较低（逻辑“0”）的模拟信号，将被传输到下一级单元。因此，由工艺误差引起的电气性能差异可以在电路中进行非线性传输。具体而言，对于图2的扼流反相器，输出电压将通过第一MOS管M3和第二MOS管M4上拉，输入信号为较低电压（VL0，逻辑“0”）。当输出电压稳定时，由于本级第一MOS管M3工作在亚阈值区域，其漏电流可以表示为等式（1）；
Figure 386303DEST_PATH_IMAGE001
（1）；
其中，
Figure 382072DEST_PATH_IMAGE002
，μ对应于载流子迁移率，Cox是晶体管氧化物层 的电容密度，W和L是晶体管沟道的宽度和长度，m是亚阈值斜率因子，Vth是阈值电压，VT是 热电压, Vgs是MOS管的栅极-源极电压，Vds是漏极-源极电压。此外，由于低阻抗第二MOS管 M4在深度线性区域中工作，所以M4的漏极-源极电压（Vds，M4）接近于零。因此，第一MOS管M3 的漏极-源极电压（Vds，M3）大于150mV，这可以忽略等式（1）中的指数因子。因此，第一MOS管 M3的电流可以表示为等式（2）。之后，当输出电压VIN为VL0（逻辑“0”）时的输出电压VH0（逻辑 “1”）可以导出为等式（3）。
Figure 224126DEST_PATH_IMAGE003
（2）；
Figure 166806DEST_PATH_IMAGE004
（3）；
其中，Ileakage是处于截止状态的晶体管的漏电流。此外，稳定的输出电压VIN为VH0（逻辑‘1’），可根据上述等式进行推导。在这方面，当输入电压为VH0时，MOS管M3、M4、M5和M6在具有VA和VB的特定偏置的亚阈值区域中工作。并且MOS管M3和M4的漏极-源极电压大于150mV，因此输出电压VL0可以由等式（5）到等式（4）推断。
Figure 43495DEST_PATH_IMAGE005
（4）；
Figure 600378DEST_PATH_IMAGE006
（5）；
因此，本申请中的新型扼流反相器具有电压VH0和VL0作为逻辑“1”和“0”，这取决于相应晶体管的参数。以这种方式，逻辑单元的电性能可以非线性地传输到与数字信号不同的下一级单元。更重要的是，这些延迟单元的充电时间或放电时间与输入电压具有较强不可预测性的关系，可以有效地抵抗机器学习攻击。具体而言，输出节点的电流-电压关系可以如等式（6）所示。
Figure 414881DEST_PATH_IMAGE007
（6）；
这里，Vout是输出电压，CL是输出节点的寄生电容，IC是流入或流出它的电流。根据定义，上升时间τ上升或下降时间τ下降是指输出电压从10%变化到90%或从90%变化到10%的时间。根据等式（6），新型扼流反相器的τ随VIN从逻辑“1”变为逻辑“0”而上升，τ随VIN从逻辑“0'变为逻辑”1而下降，如等式（7）和等式（8）所示。
Figure 472836DEST_PATH_IMAGE008
（7）；
Figure 945975DEST_PATH_IMAGE009
（8）；
其中，Icharge和Idischarge是VIN激活时的充电电流和放电电流。通常，Icharge和Idischarge在等式（7）和等式（8）之间不同，因为不同的VIN变化将导致电路中不同的导电通道。在更具体的实施例中，所述第一MOS管M3为工作在亚阈值区域的Native N-MOS管。具体的，所述第二MOS管M4为P-MOS管，所述第三MOS管M5及所述第四MOS管M6均为N-MOS管。在更具体的实施例中，所述多路复用器MUX包括四个MOS管组合单元Z1、Z2、Z3及Z4；所述MOS管组合单元包括第七MOS管M1及第八MOS管M2，所述第七MOS管M1的栅极作为所述MOS管组合单元的输入端；所述第七MOS管M1的源极与所述第八MOS管的源极相连接，且连接点作为所述MOS管组合单元的第一连接端；所述第七MOS管M1的漏极与所述第八MOS管M2的漏极相连接，且连接点作为所述MOS管组合单元的第二连接端；所述第八MOS管M2的栅极作为所述MOS管组合单元的输出端；四个所述MOS管组合单元的输入端均与对应的一个译码器D进行连接；所述多路复用器MUX的第一输入端INA连接第一个所述MOS管组合单元的第一连接端及第三个所述MOS管组合单元的第二连接端；所述多路复用器MUX的第二输入端INB连接第二个所述MOS管组合单元的第一连接端及第四个所述MOS管组合单元的第一连接端；所述多路复用器MUX的第一输出端OUTA连接第一个所述MOS管组合单元的第二连接端及第四个所述MOS管组合单元的第二连接端；所述多路复用器MUX的第二输出端OUTB连接第二个所述MOS管组合单元的第二连接端及第三个所述MOS管组合单元的第一连接端。具体的，所述第七MOS管M1为P-MOS管、所述第八MOS管M2为N-MOS管。其中，所述MOS管组合单元的输出端接地。例如，在本申请图3中，多路复用器MUX包括第一个MOS管组合单元Z1、第二个MOS管组合单元Z2、第三个MOS管组合单元Z3及第四个MOS管组合单元Z4，共四个MOS管组合单元。
MOS管组合单元的输入端与译码器D进行连接，则MOS管组合单元的输入端的电压 为译码控制信号C对应的电压值，MOS管组合单元的输出端的电压为
Figure 1656DEST_PATH_IMAGE010
，当MOS管组合单元的 输出端接地时，则MOS管组合单元的输出端的电压
Figure 303455DEST_PATH_IMAGE010
为零。
在更具体的实施例中，所述第一电平移位器LS1及所述第二电平移位器LS2均由三个移位扼流反相器INV串联组成；三个所述移位扼流反相器INV接入的电源电压依次升高。如图4所示，第一个移位扼流反相器INV接入的电源电压为600mV，第二个移位扼流反相器INV接入的电源电压为900mV，第三个移位扼流反相器INV接入的电源电压为1.2V。则三个移位扼流反相器INV接入的电源电压呈等差排列。
移位扼流反相器INV的具体结构如图5所示，移位扼流反相器INV也即传统技术方法的扼流反相器，也是最简单的延迟逻辑单元。移位扼流反相器INV由第九MOS管M7及第十MOS管组成M8，其中，第九MOS管M7的栅极与第十MOS管组成M8的栅极相连接，用于接收输入电压，第九MOS管M7的源极用于接收控制信号C，第十MOS管M8的源极接地，第九MOS管M7的漏极与第十MOS管M8的漏极相连接，且连接点作为输出端输出至下一级逻辑电路，其中，第九MOS管M7为N-MOS管，第十MOS管M8为P-MOS管。在上述传统扼流反相器中，当输入电压从低变为高（或从高变为低）时，第十MOS管组成M8（或第九MOS管M7）很快在饱和区域中工作，然后进入到线性区域；这些区域中的电气关系相对不复杂，也即其不可预测性较弱，输出电压将被上拉至电源电压或下拉至地，并传输至下一级的逻辑电路。因此，除了逻辑关联之外，每一级的电学状态都是独立的，这不利于抵抗机器学习的攻击。
为了进一步分析本申请的PUF电路结构的非线性特性，通过蒙特卡罗方法对不同结构反向器的逻辑“0”和“1”电压分布进行了1000次模拟。在这种情况下，反向器链中较低或较高的输出电压被定义为逻辑“0”或“1”，输入信号从接地变为电源电压。如图6中的（a）图和（b）图所示，正常反向器的逻辑“0”电压与接地电压、逻辑“1”电压与电源电压之差的电压分布说明了逻辑单元中数字信号的特性。逻辑“0”和“1”总是分别被嵌位在地电压或电源电压，标准偏差均小于4×10-3mV。相反，VA=200mV和VB=200mV的新型反向器的标准偏差可达到16.63mV和25.87mV，平均电压分别为16.63 mV和602.06 mV，逻辑“0”和“1”，如图6中的（c）图和（d）图所示。因此，本申请中的扼流反向器的输出电压是由工艺参数和输入电压确定的可变模拟电压值。此外，这些变量将作用于整个系统，这导致与使用特定数字信号的传统仲裁器PUF电路相比，本申请中的新型仲裁器PUF具有较强非线性性，从而具有较强机器学习攻击抵御性。此外，VA和VB的偏置电压在本申请中的电路中具有显著影响，因为嵌位晶体管的阻抗显著依赖于它们。随着偏置电压的增加，输出逻辑“0”和“1”电压的分布越来越集中。例如，在VA=400mV和VB=400mV时，标准偏差将分别降低至6.64mV和23.95mV。
此外，为了分析新型扼流反相器链中传递的非线性特性，如图7所示，测试得到了本申请中的PUF中不同级的电压分布，图7中的（a）图为在VA=200mV，VB=400mV下本申请中的PUF电路结构第三级电压的分布情况，图7中的（b）图为在VA=200mV，VB=400mV下本申请中的PUF电路结构第四级电压的分布情况，图7中的（c）图为在VA=200mV，VB=400mV下本申请中的PUF电路结构第五级电压的分布情况，图7中的（d）图为在VA=200mV，VB=400mV下本申请中的PUF电路结构第六级电压的分布情况。为了消除输入有源信号的影响，输入有源信号从地电压到电源电压急剧变化，将第三级到第六级的电压分布提取制作成分布图。很明显，在新型扼流反相器链中，随着熵源的转移，相同逻辑的输出电压的平均值和标准差都在增加。如图7所示，逻辑“0”和“1”的电压标准偏差分别从第三级（图7中的（a）图）的13.53 mV增加到第五级（图7中的（c）图）的18.20 mV和第四级（图7中的（b）图）的16.61 mV，变化到第六级（图7中的（d）图）的22.04 mV。增加率的比例分别为34.52%和32.69%时，说明在本申请中的PUF电路中，随着串联的增加，可以有效地传递和增强新型逆变器的非线性特性，从而与普通仲裁器PUF相比，具有更强的抗机器学习攻击能力。
根据以上分析，与传统的仲裁器相比，本申请所公开的新型仲裁器具有稳定性更强、非线性性更复杂的电气结构的特性，使得它具有较强的机器学习攻击抵御性能，在SVM算法测试下，抗机器学习攻击测试结果约为50%，与传统的结构测试结果高于90%相比，性能有极大的提高。
功耗是指电路工作时需要消耗的能量，由电源电压与工作电流相乘得到；能耗比指的是PUF电路每产生1 bit需要消耗的能量。这两个都是PUF电路设计的一个重要指标，特别是如今移动物联网飞速发展，对移动硬件的功耗、能耗比有着更高的要求。本设计的强PUF电路中延时单元由于具有钳位晶体管，起到了扼流作用，因此整个电路都一直工作在亚阈值区，电流都比较小，在1.2V供电下，在100K工作频率下，动态电流可低至56.6nA，功耗为67.9nW，能耗比为0.68pJ/bit，由于传统的APUF延时单元采用数字逻辑结构，因此在输出切换瞬间，单元电路具有短暂的从电源到地的通路，引起较大的动态功耗，因此与传统的仲裁器PUF相比，本申请所公开的新颖APUF电路功耗减少了20倍以上，能耗比减小了10倍以上。
在本发明实施例所提供的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，包括第一电平移位器、第二电平移位器及仲裁器及多个串联的反相器电路；反相器电路包括两个反相器阵列，相邻两级的反相器电路之间设置有多路复用器；反相器阵列均由多个扼流反相器并联组成；反相器电路中一个反相器阵列的多个扼流反相器的电压输出端均与多路复用器的第一输入端相连接、另一个反相器阵列的多个扼流反相器的电压输出端均与多路复用器的第二输入端相连接。上述电路结构由多级反相器电路串联组成，每一级反相器电路包括两个反相器阵列，多级反相器电路因物理特性误差引起的电信号变化将非线性地传输到下一级，大幅提高了对机器学习攻击的抵抗能力，提高了电路结构工作的安全性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其特征在于，所述电路结构包括第一电平移位器、第二电平移位器及仲裁器及多个串联的反相器电路；
所述反相器电路包括两个反相器阵列，相邻两级的所述反相器电路之间设置有多路复用器；所述反相器阵列均由多个扼流反相器并联组成；
所述反相器电路中一个所述反相器阵列的多个扼流反相器的电压输出端均与所述多路复用器的第一输入端相连接、另一个所述反相器阵列的多个扼流反相器的电压输出端均与所述多路复用器的第二输入端相连接；
所述反相器电路中两个反相器阵列的输入端相连接以接收输入电压信号或分别连接上一级所述反相器阵列中多路复用器的第一输出端及第二输出端，所述反相器阵列的多个扼流反相器的电压输入端相连接形成所述反相器阵列的输入端，所述反相器电路中两个反相器阵列的第一输入端均与第一稳压端相连接以获取第一稳压电压；所述反相器电路中两个反相器阵列的第二输入端均与第二稳压端相连接以获取第二稳压电压；
所述第一电平移位器的输入端连接末级的所述反相器电路中一个所述反相器阵列的输出端，所述第一电平移位器的输出端连接所述仲裁器的第一输入端；所述第二电平移位器的输入端连接末级的所述反相器电路中另一个所述反相器阵列的输出端，所述第二电平移位器的输出端连接所述仲裁器的第二输入端，所述仲裁器的输出端输出比较信号；
每一所述反相器阵列中多个扼流反相器的控制输入端均与对应的一个译码器进行连接，与所述反相器阵列对应的一个所述译码器分别发出译码控制信号至该反相器阵列的每一扼流反相器；
所述译码器及所述多路复用器均与控制信号输入端相连接，以接收来自所述控制信号输入端的控制信号。
2.根据权利要求1所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其特征在于，所述扼流反相器包括第一MOS管、第二MOS管、第三MOS管、第四MOS管以及作为选通开关的第五MOS管、第六MOS管；
所述第一MOS管的栅极与所述反相器阵列的第一输入端相连接，其漏极连接反相器阵列的供电电源，其源极与所述第二MOS管的源极相连接；所述第二MOS管的漏极连接所述第三MOS管的漏极，且连接点作为所述扼流反相器的电压输出端，该电压输出端连接作为选通管的第五MOS管，第五MOS管的栅极作为控制输入端连接对应的一个译码器的输出端；所述第二MOS管的栅极连接所述第三MOS管的栅极，且连接点作为所述扼流反相器的电压输入端；
所述第三MOS管的源极连接所述第四MOS管的漏极，所述第四MOS管的栅极与是反相器阵列的第二输入端相连接，所述第四MOS管的源极接作为选通管的第六MOS管，该第六MOS管的另一端接地。
3.根据权利要求2所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其特征在于，所述第一MOS管为工作在亚阈值区域的Native N-MOS管。
4.根据权利要求2或3所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其特征在于，所述第二MOS管为P- MOS管，所述第三MOS管及所述第四MOS管均为N-MOS管。
5.根据权利要求1所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其特征在于，所述多路复用器包括四个MOS管组合单元；
所述MOS管组合单元包括第七MOS管及第八MOS管，所述第七MOS管的栅极作为所述MOS管组合单元的输入端；所述第七MOS管的源极与所述第八MOS管的源极相连接，且连接点作为所述MOS管组合单元的第一连接端；所述第七MOS管的漏极与所述第八MOS管的漏极相连接，且连接点作为所述MOS管组合单元的第二连接端；所述第八MOS管的栅极作为所述MOS管组合单元的输出端；
四个所述MOS管组合单元的输入端均与对应的一个译码器进行连接；
所述多路复用器的第一输入端连接第一个所述MOS管组合单元的第一连接端及第三个所述MOS管组合单元的第二连接端；所述多路复用器的第二输入端连接第二个所述MOS管组合单元的第一连接端及第四个所述MOS管组合单元的第一连接端；
所述多路复用器的第一输出端连接第一个所述MOS管组合单元的第二连接端及第四个所述MOS管组合单元的第二连接端；所述多路复用器的第二输出端连接第二个所述MOS管组合单元的第二连接端及第三个所述MOS管组合单元的第一连接端。
6.根据权利要求5所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其特征在于，所述第七MOS管为P-MOS管、所述第八MOS管为N-MOS管。
7.根据权利要求5所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其特征在于，所述MOS管组合单元的输出端接地。
8.根据权利要求1所述的基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构，其特征在于，所述第一电平移位器及所述第二电平移位器均由三个移位扼流反相器串联组成；三个所述移位扼流反相器接入的电源电压依次升高。
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