WO2024082566A1 - Zq校准方法以及zq校准电路 - Google Patents

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WO2024082566A1
WO2024082566A1 PCT/CN2023/086077 CN2023086077W WO2024082566A1 WO 2024082566 A1 WO2024082566 A1 WO 2024082566A1 CN 2023086077 W CN2023086077 W CN 2023086077W WO 2024082566 A1 WO2024082566 A1 WO 2024082566A1
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WO
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chip
calibration
master
slave
target
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PCT/CN2023/086077
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English (en)
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Inventor
刘志扬
田凯
顾勋
Original Assignee
长鑫存储技术有限公司
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Definitions

  • the present disclosure relates to the technical field of integrated circuits, and in particular to a ZQ calibration method and a ZQ calibration circuit.
  • the resistance value of the ODT resistor varies greatly with factors such as temperature. Therefore, ZQ calibration needs to be introduced in the memory chip to calibrate the ODT resistor. However, the calibration function of the traditional ZQ calibration method is poor and the ZQ calibration method needs to be improved.
  • a ZQ calibration method and a ZQ calibration circuit are provided.
  • a ZQ calibration method is provided, which is applied to a semiconductor chip at a wafer level, and the method includes:
  • the target chip After the target chip is powered on, identifying whether the target chip has been set as a master chip;
  • a corresponding calibration method is selected to perform ZQ calibration on the target chip
  • identifying whether the target chip has been set as the master chip includes:
  • a first parameter value of the target chip is identified to determine whether the target chip has completed the main chip programming setting.
  • selecting a corresponding calibration method to perform ZQ calibration on the target chip according to the identification result of the target chip includes:
  • a slave chip ZQ calibration is performed on the target chip in a receiving trigger manner.
  • the step of switching the master-slave chip setting of the target chip in the test mode includes:
  • the target chip When the target chip is not set as the master chip, in the test mode, the target chip is switched from a slave chip to a master chip by changing the second parameter value of the target chip.
  • the step of recalibrating the target chip comprises:
  • the target chip After the target chip is switched from a slave chip to a master chip, the target chip is triggered by a second parameter. Perform ZQ calibration on the main chip.
  • the method further includes:
  • the master chip ZQ calibration is performed on the target chip by clock triggering; and/or,
  • the master chip ZQ calibration is performed on the target chip by means of a calibration command trigger.
  • the switching of the master-slave chip setting of the target chip in the test mode also includes:
  • the target chip When the target chip has been set as a master chip, in a test mode, by changing a third parameter value of the target chip, the target chip is switched from a master chip to a slave chip;
  • the re-calibrating the target chip further includes:
  • a slave chip ZQ calibration is performed on the target chip by receiving a trigger.
  • a ZQ calibration method is also provided, which is applied to a multi-chip packaging structure, and the method includes:
  • the slave chip ZQ calibration is performed on other chips until all chips complete a ZQ calibration
  • the main chip is determined from multiple chips in the package structure, including:
  • the chip that has completed the main chip burning setting is determined as the main chip
  • the second parameter value of one of the chips in the packaging structure is changed to set it as the master chip and the other chips as slave chips.
  • the performing a master chip ZQ calibration on the master chip once comprises:
  • a main chip ZQ calibration is performed on the main chip through a first parameter triggering method
  • a master chip ZQ calibration is performed on the master chip in a second parameter triggering manner.
  • all chips in the package structure are cascaded in sequence, and the last-level chip is connected to the first-level chip;
  • the slave chip ZQ calibration is performed on other chips until all chips complete a ZQ calibration, including:
  • the master chip When the master chip ZQ calibration is completed, the master chip sends a ZQ calibration pulse signal to the next-level chip, and the next-level chip performs a slave chip ZQ calibration by receiving a trigger. After the next-level chip completes the slave chip ZQ calibration, it sends a ZQ calibration pulse signal to the adjacent next-level chip, instructing the adjacent next-level chip to perform a slave chip ZQ calibration;
  • the above-mentioned ZQ calibration pulse signal sending process is repeated between the cascaded chips until the master chip receives the ZQ calibration pulse signal sent by the previous chip, indicating that all chips have completed a ZQ calibration.
  • the current master chip is calibrated by the clock trigger, and the slave chip ZQ calibration is performed on other chips in turn; and/or,
  • the master chip ZQ calibration is performed on the current master chip through the calibration command trigger mode, and the slave chip ZQ calibration is performed on other chips in turn.
  • the switching of the master chip to a slave chip, and the switching of any other slave chip to a master chip includes:
  • the third parameter value in the master chip mode register is changed to switch the master chip to a slave chip, and any slave chip is selected as a target slave chip, and the second parameter value in the target slave chip mode register is changed to switch the target slave chip to a master chip.
  • All chips in the packaging structure are switched to master chips in sequence, and after each switching, the switched master chip initiates a ZQ calibration for all chips.
  • a ZQ calibration is performed again on all chips, including:
  • a master chip ZQ calibration is performed on the switched master chip, and then slave chip ZQ calibration is performed on other chips in turn until all chips complete a ZQ calibration.
  • a ZQ calibration circuit including:
  • Identification circuit used to identify the master and slave chip settings of the chip
  • a calibration circuit connected to the identification circuit, for performing master chip ZQ calibration and slave chip ZQ calibration;
  • a switching circuit is connected to the identification circuit and is used to switch the master-slave chip setting of the chip.
  • the switching circuit includes a mode register, and the mode register is used to store a first parameter value, a second parameter value, and a third parameter value of the chip;
  • the identification circuit includes a reading circuit, the reading circuit is connected to the mode register, and is used to read the first parameter value, the second parameter value, and the third parameter value to identify the master and slave chip settings;
  • the calibration circuit comprises:
  • a calibration controller connected to the reading circuit, and configured to generate a calibration control signal according to the first parameter value, the second parameter value, and the third parameter value; when the first parameter value and the third parameter value are both first level values, or when the second parameter value is the first level value, the calibration control signal generated by the calibration controller is a first enable signal; otherwise, the calibration control signal generated by the calibration controller is a second enable signal;
  • a main chip trigger sub-circuit connected to the calibration controller, configured to receive the first enable signal to trigger execution of the main chip ZQ calibration;
  • a slave chip trigger sub-circuit connected to the calibration controller, configured to receive the second enable signal to trigger execution of slave chip ZQ calibration;
  • the calibration subcircuit is connected to the master chip trigger subcircuit and the slave chip trigger subcircuit, and is used to receive an enable signal of the master chip trigger subcircuit or the slave chip trigger subcircuit to perform master chip ZQ calibration or slave chip ZQ calibration.
  • the master chip trigger subcircuit includes a power-on detection circuit, a test mode conversion detection circuit, an internal pulse trigger, a clock trigger, and a command trigger
  • the slave chip trigger subcircuit includes an external pulse trigger
  • a semiconductor device including a semiconductor chip, wherein the semiconductor chip includes the ZQ calibration circuit described in any one of the above items.
  • a test device is also provided, which is connected to a ZQ calibration circuit and is used to implement the steps of any of the above methods using the ZQ calibration circuit.
  • a computer-readable storage medium is further provided, on which a computer program is stored.
  • the computer program is executed by a processor, the steps of any of the above methods are implemented.
  • FIG1 is a schematic diagram of a flow chart of a ZQ calibration method in one embodiment
  • FIG2 is a schematic diagram of a ZQ calibration process when the target chip is the main chip in one embodiment
  • FIG3 is a schematic diagram of a ZQ calibration process when the target chip is a slave chip in one embodiment
  • FIG4 is a schematic flow chart of a ZQ calibration method in another embodiment
  • FIG5 is a block diagram of a ZQ calibration circuit in one embodiment
  • FIG6 is a block diagram of a ZQ calibration circuit in another embodiment
  • FIG7 is a partial circuit diagram of a ZQ calibration circuit in another embodiment
  • FIG8 is a schematic diagram of ZQ calibration logic of multiple chips in a packaging structure in one embodiment
  • FIG9 is a schematic diagram of the ZQ calibration logic after the packaging structure in FIG8 switches the master and slave chips;
  • FIG. 10 is a timing diagram of ZQ calibration of multiple chips in a package structure in one embodiment.
  • first, second, etc. used in the present disclosure may be used herein to describe various parameter values, level values, etc., but these parameter values, level values, etc. are not limited by these terms. These terms are only used to distinguish a first parameter value, level value, etc. from another parameter value, level value, etc.
  • connection in the following embodiments should be understood as “electrical connection”, “communication connection”, etc. if there is transmission of electrical signals or data between the connected objects.
  • a ZQ calibration method for semiconductor chips at the wafer level. The method comprises:
  • Step S110 after the target chip is powered on, identifying whether the target chip has been set as a master chip;
  • Step S120 selecting a corresponding calibration method to perform ZQ calibration on the target chip according to the identification result of the target chip;
  • Step S130 switching the master and slave chip settings of the target chip in the test mode
  • Step S140 calibrating the target chip again.
  • each chip can be formed on the same wafer. Each chip is arranged at intervals. In the subsequent process, each chip can be separated by a cutting process to form an independent chip. After that, each chip can be packaged (such as stacked packaging) to form a package structure.
  • the target chip is a chip to be tested on a wafer.
  • each chip on a wafer can be used as a target chip.
  • some chips in a wafer can be selected as target chips, which is not limited here.
  • the target chip may be provided with a ZQ calibration circuit, which may include an identification circuit 100 , a calibration circuit 200 , and a switching circuit 300 .
  • step S110 it may be identified by the identification circuit 100 whether the target chip has been set as the master chip.
  • the chip Before performing ZQ calibration on the chip, the chip may be initially set in advance.
  • the identification circuit 100 may identify the initial setting of the target chip, thereby identifying whether the target chip has been set as the master chip.
  • step S120 the master chip ZQ calibration and the slave chip ZQ calibration may be performed by the calibration circuit 200 .
  • the target chip is a master chip
  • the target chip is a slave chip
  • step S130 in the test mode, the master and slave chip settings of the target chip may be switched by the switching circuit 300 .
  • the target chip when the target chip is set as the master chip, it can be switched to be a slave chip in the test mode.
  • the target chip when the target chip is set as the slave chip, it can be switched to be a master chip in the test mode.
  • step S140 after switching the master-slave chip setting of the target chip, the calibration mode may be changed and the target chip may be calibrated again.
  • the method of this embodiment can perform ZQ calibration on semiconductor chips at the wafer level, so that it can be determined whether the wafer-level chip has an abnormal ZQ calibration function according to the ZQ calibration situation.
  • both the master chip ZQ calibration and the slave chip ZQ calibration are performed on the target chip, thereby expanding its application scope.
  • the master chip ZQ calibration and the slave chip ZQ calibration are implemented through different circuits, it is easy to determine whether the cause of the calibration function abnormality is the chip itself or other problems.
  • step S110 includes:
  • Step S111 identifying the first parameter value of the target chip, and determining whether the target chip has completed the main chip burning setting.
  • the identification circuit 100 may include a reading circuit 110 .
  • the first parameter value may be stored in the mode register 310 of the target chip.
  • the first parameter value may be a fuse parameter value.
  • the chip Before performing ZQ calibration on the chip, the chip can be initially set in advance. When a chip is set as a master chip, it can be burned so that the first parameter value of the chip is a first level value. For a chip that has not performed the first parameter burning setting, the first parameter value of the chip is a second level value, and the chip can be confirmed as a slave chip.
  • the first level value can be, for example, "1", and the second level value is "0". Alternatively, the first level value can also be, for example, "0", and the second level value is "1".
  • the first parameter value in the mode register 310 of the target chip can be read by the reading circuit 110 to determine whether the target chip has completed the first parameter burn setting. According to the first parameter burn setting of the target chip, it can be determined whether the target chip has been set as the master chip.
  • the first parameter value when the first parameter value is a first level value, it can be determined that the target chip has completed the first parameter burning setting, thereby judging that the target chip has been set as the master chip.
  • the first parameter value is a second level value, it can be determined that the target chip has not completed the first parameter burning setting. The first parameter is burned and set, thereby determining that the target chip is not set as the main chip.
  • whether the target chip has been set as the master chip can be effectively determined by the first parameter value of the target chip.
  • step S120 includes:
  • Step S121 when the target chip has been set as the master chip, performing master chip ZQ calibration on the target chip through a first parameter triggering mode
  • Step S122 when the target chip is not set as the master chip, performing slave chip ZQ calibration on the target chip by receiving a trigger.
  • the identification circuit 100 may include a reading circuit 110
  • the calibration circuit 200 may include a calibration controller 210 , a master chip trigger subcircuit 220 , a slave chip trigger subcircuit 230 , and a calibration subcircuit 240 .
  • step S121 the process of performing ZQ calibration of the master chip on the target chip can be performed in the background mode by triggering the first parameter.
  • the process of performing ZQ calibration of the master chip on the target chip by triggering the first parameter can be:
  • the signal corresponding to the read first parameter value is transmitted to the calibration controller 210.
  • the calibration controller 210 When the signal corresponding to the first parameter value is a first level (such as a high level) signal, the calibration controller 210 generates a calibration control signal (such as a high level signal) to enable the main chip trigger subcircuit 220.
  • the main chip trigger subcircuit 220 may include a power-on detection circuit 221 and an internal pulse trigger 223.
  • the signal corresponding to the read first parameter value can also be transmitted to the power-on detection circuit 221.
  • the power-on detection circuit 221 can detect the level jump of the signal.
  • the initial value of the input end of the power-on detection circuit 221 is "0".
  • the first parameter value read is "1”
  • the level jumps from a low level to a high level; or the initial value of the input end of the power-on detection circuit 221 is "1".
  • the first parameter value read is "0"
  • the level jumps from a high level to a low level.
  • a ZQ calibration pulse signal is generated and sent to the internal pulse trigger 223.
  • the internal pulse trigger 223 can send an enable signal to the calibration circuit 200 so that the calibration circuit 200 performs the main chip ZQ calibration.
  • step S122 when the target chip is not set as the master chip, the process of performing slave chip ZQ calibration on the target chip by receiving trigger (Rx trigger) may be:
  • the signal corresponding to the read first parameter value is transmitted to the calibration controller 210.
  • the calibration controller 210 When the signal corresponding to the first parameter value is a second level (such as a low level) signal, the calibration controller 210 generates a calibration control signal (such as a low level signal) to enable the slave chip trigger subcircuit 230.
  • the slave chip trigger subcircuit 230 may include an external pulse trigger 231.
  • an inverter may be provided between the external pulse trigger 231 and the calibration controller 210, and the calibration control signal (such as a low-level signal) sent by the calibration controller 210 may be converted from a high level to a low level through the inverter, thereby enabling the external pulse trigger 231.
  • the external pulse trigger 231 may be provided as an external pulse trigger 231 that can be directly enabled by the calibration control signal (such as a low-level signal) sent by the calibration controller 210.
  • an external ZQ calibration pulse signal can be input to it through the chip's receive (Rx) pin.
  • the external pulse trigger 231 After receiving the external ZQ calibration pulse signal, the external pulse trigger 231 sends an enable signal to the calibration circuit 200, so that the calibration circuit 200 performs the slave chip ZQ calibration.
  • the internal pulse generated by the power-on detection circuit 221 and the received external pulse respectively implement the master chip ZQ calibration and the slave chip ZQ calibration of the target chip, so that the ZQ calibration function verification can be completed for target chips with different settings.
  • the ZQ calibration method and ZQ calibration circuit disclosed in the present invention are more applicable to chips with different settings.
  • step S130 includes:
  • Step S132 when the target chip is not set as the master chip, in the test mode, the target chip is switched from a slave chip to a master chip by changing the second parameter value of the target chip.
  • the switching circuit 300 may include a mode register 310.
  • the mode register 310 may store a first parameter value, a second parameter value, and a third parameter value of the chip, and the above parameter values may be configured during initial settings. Among them, the second parameter value and the third parameter value may be changed in the test mode.
  • the first parameter may be, for example, a fuse parameter
  • the second parameter may be, for example, a TM parameter
  • the third parameter may be, for example, an MR parameter.
  • the chip When the chip is initially set, when a chip is set as a master chip, its first parameter value and third parameter value are initially set to the same value, and its mode register 310 can be programmed with a first parameter (such as a fuse parameter), so that the first parameter value of the chip is a first level value, and at the same time, the value of the third parameter (such as an MR parameter) can be written into its mode register 310 to make it a first level value.
  • a chip When a chip is not set as a master chip, its mode register 310 is not programmed with the first parameter, so that the first parameter value of the chip is a second level value, and at the same time, the third parameter value can be written into its mode register 310 to make it a second level value.
  • the second parameter value of the mode register 310 can be set to a second level value at the beginning.
  • the first level value can be, for example, "1”
  • the second level value can be, for example, "0".
  • the target chip When the target chip is not set as the master chip, its first parameter value, second parameter value and third parameter value can all be second level values. At this time, in the test mode, by changing the second parameter value of the target chip, the second level value is converted into the first level value, so that the target chip can be switched from a slave chip to a master chip. It can be understood that at this time, the first parameter value and the third parameter value of the target chip remain unchanged.
  • the slave chip can be switched to the master chip, and the master chip ZQ calibration is performed after the switch, which is convenient for verifying the master chip ZQ calibration function and the slave chip ZQ calibration function of each chip.
  • step S140 when the target chip is not set as the master chip, in the test mode, by changing the second parameter value of the target chip to switch the target chip from the slave chip to the master chip, step S140 includes:
  • Step S142 after the target chip is switched from a slave chip to a master chip, a master chip ZQ calibration is performed on the target chip in a second parameter triggering manner.
  • the main chip ZQ calibration process can be performed on the target chip through the second parameter triggering method.
  • the main chip trigger sub-circuit 220 may include a test mode conversion detection circuit 222 and an internal pulse trigger 223 .
  • the process of performing master chip ZQ calibration on the target chip by the second parameter triggering method may be:
  • the second parameter value of the mode register 310 can be read.
  • the signal corresponding to the read first level value is transmitted to the test mode conversion detection circuit 222, so that the test mode conversion detection circuit 222 (such as the initial value of its input end is low level) can detect the level jump of the signal (such as jumping from low level to high level), and then generate a ZQ calibration pulse signal and send it to the internal pulse trigger 223.
  • the internal pulse trigger 223 can send an enable signal to the calibration circuit 200 to enable the calibration circuit 200 to perform the main chip ZQ calibration.
  • step S121 performs ZQ calibration of the master chip on the target chip by the first parameter triggering method
  • step S142 performs ZQ calibration of the master chip on the target chip by the second parameter triggering method
  • the method further includes:
  • Step S150 in the background mode, at every preset time interval, the master chip ZQ calibration is performed on the target chip by clock triggering; and/or,
  • Step S160 in command mode, performing master chip ZQ calibration on the target chip by means of calibration command triggering.
  • step S121 includes step S150 and/or step S160, step S150 and/or step S160 are performed before step S130.
  • the master chip trigger sub-circuit 220 may further include a clock trigger 224 and/or a command trigger 225 .
  • a ZQ calibration pulse signal may be sent to the clock trigger 224 at every preset time interval.
  • the preset time interval may be configured through parameters of the mode register.
  • the clock trigger 224 may send an enable signal to the calibration circuit 200 to enable the calibration circuit 200 to perform the master chip ZQ calibration.
  • a ZQ calibration pulse signal may be sent to the command trigger 225 according to the command.
  • the command trigger 225 may send an enable signal to the calibration circuit 200 to enable the calibration circuit 200 to perform the master chip ZQ calibration.
  • step S130 further includes:
  • Step S131 when the target chip has been set as the master chip, in the test mode, the target chip is switched from the master chip to the slave chip by changing the third parameter value of the target chip.
  • the switching circuit 300 may include a mode register 310.
  • the mode register 310 may store a first parameter value, a second parameter value, and a third parameter value of the target chip.
  • the second parameter value and the third parameter value may be changed in the test mode.
  • the first parameter may be, for example, a fuse parameter
  • the second parameter may be, for example, a TM parameter
  • the third parameter may be, for example, an MR parameter.
  • the chip When the chip is initially set, when a chip is set as a master chip, its first parameter value and third parameter value are initially set to the same value, and its mode register 310 can be programmed with a first parameter (such as a fuse parameter), so that the first parameter value of the chip is a first level value, and at the same time, the value of the third parameter (such as an MR parameter) can be written into its mode register 310 to make it a first level value.
  • a chip When a chip is not set as a master chip, its mode register 310 is not programmed with the first parameter, so that the first parameter value of the chip is a second level value, and at the same time, the third parameter value can be written into its mode register 310 to make it a second level value.
  • the second parameter value of the mode register 310 can be set to a second level value at the beginning.
  • the first level value can be, for example, "1”
  • the second level value can be, for example, "0".
  • the target chip When the target chip is set as the master chip, its first parameter value and third parameter value can both be first level values, and the second parameter value can be second level values.
  • the target chip in the test mode, by changing the third parameter value of the target chip so that it is converted from the first level value to the second level value, the target chip can be switched from the master chip to the slave chip. It can be understood that at this time, the first parameter value and the second parameter value of the target chip remain unchanged.
  • the master chip can be switched to the slave chip, and the slave chip ZQ calibration is performed after the switch, which is convenient for verifying both the master chip ZQ calibration function and the slave chip ZQ calibration function of each chip.
  • step S140 may include:
  • Step S141 after the target chip is switched from the master chip to the slave chip, a slave chip ZQ calibration is performed on the target chip by receiving a trigger.
  • the identification circuit 100 may include a reading circuit 110
  • the calibration circuit 200 may include a calibration controller 210, a master chip trigger subcircuit 220, a slave chip trigger subcircuit 230, and a calibration subcircuit 240 mode register 310.
  • the slave chip trigger subcircuit 230 includes an external pulse trigger 231.
  • the read circuit 110 can be connected to the mode register 310 to read the first parameter value, the second parameter value and the third parameter value.
  • the calibration controller 210 can be connected to the read circuit 110 to generate a calibration control signal according to the first parameter value, the second parameter value and the third parameter value.
  • the calibration control signal generated by the calibration controller 210 is the first enable signal.
  • the first enable signal can enable the master chip to trigger the subcircuit 220.
  • the second parameter value is the first level value, it means that the chip is switched from the slave chip to the master chip.
  • the calibration control signal generated by the calibration controller 210 is also the first enable signal.
  • the calibration control signal generated by the calibration controller 210 is the second enable signal.
  • the first enable signal can enable the slave chip to trigger the sub-circuit 230.
  • the calibration controller 210 can automatically respond to the calibration control signal according to the chip master-slave setting to enable the corresponding calibration trigger subcircuit (master chip trigger subcircuit 220 or slave chip trigger subcircuit 230), thereby performing the corresponding ZQ calibration function verification.
  • the process of performing slave chip ZQ calibration on the target chip by receiving a trigger may be:
  • the first parameter value, the second parameter value and the third parameter value in the mode register 310 are read.
  • the first parameter value is a first level value
  • the third parameter value is a second level value, so that the first parameter value and the third parameter value are not satisfied that they are both first level values.
  • the second parameter value is a second level value, so that the second parameter value is not satisfied that the first level value.
  • the calibration controller 210 may include an AND gate and an OR gate.
  • the read first parameter value and the third parameter value can be connected to the AND gate, and the output of the AND gate and the read second parameter value can be connected to the OR gate, and the output of the OR gate can be used as the output of the calibration controller 210. Therefore, when the read first parameter value is a first level value, the third parameter value is a second level value, and the second parameter value is a second level value, the calibration controller 210 generates a second enable signal (calibration control signal), and the second enable signal enables the external pulse trigger 231 of the slave chip trigger subcircuit 230.
  • an external ZQ calibration pulse signal can be input to it through the chip's receive (Rx) pin.
  • the external pulse trigger 231 After receiving the external ZQ calibration pulse signal, the external pulse trigger 231 sends an enable signal to the calibration circuit 200 to enable the calibration circuit 200 to perform slave chip ZQ calibration.
  • the settings of the target chip may be restored to the initial settings (the first parameter value, the second parameter value, and the third parameter value are all restored to the initial settings.
  • a ZQ calibration method is also provided, which is applied to a multi-chip packaging structure.
  • the method includes:
  • Step S210 after the package structure is powered on, determining a main chip from a plurality of chips in the package structure;
  • Step S220 performing a master chip ZQ calibration on the master chip
  • Step S230 when the master chip ZQ calibration is completed, the slave chip ZQ calibration is performed on other chips until all chips complete a ZQ calibration;
  • Step S240 switching the master chip to a slave chip, and switching any other slave chip to a master chip
  • Step S250 After the master-slave chip setting switch is completed, a ZQ calibration is performed again on all chips.
  • step S210 after a plurality of chips are packaged to form a package structure, one of the chips is a master chip and the other chips are slave chips.
  • All chips (including the master chip and the slave chip) on the package structure may be provided with a ZQ calibration circuit, which may include an identification circuit 100 , a calibration circuit 200 , and a switching circuit 300 .
  • the identification circuit 100 on each chip can identify whether the chip where it is located has been set as the main chip, so that the main chip can be determined from multiple chips in the package structure.
  • step S220 the calibration circuit 200 on each chip has the functions of master chip ZQ calibration and slave chip ZQ calibration.
  • the master chip ZQ calibration may be performed once by the calibration circuit 200 on the master chip.
  • step S230 after the master chip ZQ calibration is completed, the slave chip ZQ calibration may be performed on other chips through the calibration circuit 200 on other chips.
  • all chips in the package structure can be cascaded in sequence, and the last chip is connected to the first chip.
  • the last chip can be regarded as the previous chip of the first chip
  • the first chip connection can be regarded as the next chip of the last chip.
  • step S230 may include:
  • the master chip When the master chip ZQ calibration is completed, the master chip sends a ZQ calibration pulse signal to the next-level chip, and the next-level chip performs a slave chip ZQ calibration by receiving a trigger. After the next-level chip completes the slave chip ZQ calibration, it sends a ZQ calibration pulse signal to the adjacent next-level chip, instructing the adjacent next-level chip to perform a slave chip ZQ calibration; The above ZQ calibration pulse signal sending process is repeated between the cascaded chips until the main chip receives the ZQ calibration pulse signal sent by the previous chip, indicating that all chips have completed a ZQ calibration.
  • each chip of the package structure is provided with a receiving (Rx) pin and a transmitting (Tx) pin.
  • the ZQ calibration pulse signal can be sent to the Rx pin of the next chip through the Tx pin on the previous chip.
  • the next chip is a slave chip, after the Rx pin receives the ZQ calibration pulse signal, it can be transmitted to the external pulse trigger 231.
  • chip 0 master chip
  • chip 0 sends a ZQ calibration pulse signal to the Rx pin of chip 1 (slave chip) through the Tx pin.
  • the Rx pin of chip 1 After the Rx pin of chip 1 receives the ZQ calibration pulse signal, it can be transmitted to the external pulse trigger 231.
  • the external pulse trigger 231 sends an enable signal to the calibration circuit 200 so that the calibration circuit 200 performs the slave chip ZQ calibration.
  • one of the slave chips may be switched to a master chip while the master chip is switched to a slave chip.
  • Step S250 After the master-slave chip setting switch is completed, a ZQ calibration is performed again on all chips.
  • step S250 after the master-slave chip setting switching is completed, a master chip ZQ calibration is performed on the switched master chip, and then slave chip ZQ calibration is performed on other chips in sequence until all chips complete a ZQ calibration.
  • all chips in the package structure may be switched to master chips in sequence, and after each switching, the switched master chip initiates and performs a ZQ calibration on all chips.
  • the master-slave chip settings can be switched again, so that the chip initially determined as the main chip is switched back to the main chip setting.
  • a master chip ZQ calibration may be performed on the current master chip after the switch, and then when the master chip ZQ calibration is completed, slave chip ZQ calibration may be performed on other chips until all chips complete a ZQ calibration.
  • both the master chip ZQ calibration and the slave chip ZQ calibration are performed, thereby expanding its application scope.
  • the master chip ZQ calibration and the slave chip ZQ calibration are implemented through different circuits, it is easy to determine whether the cause of the ZQ calibration abnormality is a chip circuit problem or other problems such as pulse signal transmission between chips.
  • the slave chip ZQ calibration is abnormal, but the master chip ZQ calibration is normal. It can be preliminarily determined that the calibration abnormality is a connection problem between the Tx pin and the Rx pin rather than a problem with the ZQ function of the chip itself.
  • the calibration function of the master and slave chips of each chip is verified. Therefore, in subsequent use, if the master and slave chips need to be switched, the normal execution of the ZQ calibration function after the switch can also be guaranteed.
  • step S210 includes:
  • Step S211 identifying the first parameter value of the chip in the package structure, and determining whether there is a chip in the package structure that has completed the main chip burning setting;
  • Step S212 when there is a chip in the package structure that has completed the main chip burning setting, the chip that has completed the main chip burning setting is determined as the main chip;
  • Step S213 when all chips have not completed the master chip burning setting, in the test mode, the second parameter value of one of the chips in the package structure is changed to set it as the master chip and the other chips as slave chips.
  • the identification circuit 100 may include a reading circuit 110 .
  • the switching circuit 300 may include a mode register 310 .
  • the mode register 310 may store a first parameter value, a second parameter value, and a third parameter value of the chip.
  • the second parameter value and the third parameter value may be changed in the test mode.
  • the first parameter may be, for example, a fuse parameter
  • the second parameter may be, for example, a TM parameter
  • the third parameter may be, for example, an MR parameter.
  • Each chip used to form a package structure can be initially set before packaging.
  • a chip is set as a master chip, its first parameter value and third parameter value are initially set to the same value, and its mode register 310 can be programmed with a first parameter (such as a fuse parameter), so that the first parameter value of the chip is a first level value, and at the same time, the value of the third parameter (such as an MR parameter) can be written to its mode register 310 to make it a first level value.
  • the first parameter is not programmed to its mode register 310, so that the first parameter value of the chip is a second level value, and at the same time, the third parameter value can be written to its mode register 310 to make it a second level value.
  • the second parameter value of the mode register 310 can be set to a second level value at the beginning.
  • the first level value can be, for example, "1”
  • the second level value can be, for example, "0".
  • Each chip in the package structure may have a master chip or may not have a master chip.
  • the first parameter value in the mode register 310 can be read by its reading circuit 110 to determine whether the chip has completed the first parameter burning setting, thereby determining whether the target chip has been set as the master chip.
  • the first parameter value of a chip is a first level value
  • the first parameter value of a chip is a second level value
  • the first parameter value of each chip can be read in turn.
  • the first parameter value of one of the chips is read as a first level value, it means that a chip in the package structure has completed the main chip burn setting. At this time, the chip that has completed can be determined as the main chip.
  • the first parameter values of all chips in the package structure are read as second level values, it means that all chips have not completed the main chip burn setting.
  • the second parameter value of one of the chips in the package structure can be changed in the test mode, so that it changes from the second level value to the first level value, so as to set it as the main chip and the other chips as slave chips.
  • whether the main chip is pre-set in the packaging structure can be determined during the ZQ calibration process.
  • step S220 includes:
  • Step S221 when the chip that has completed the main chip programming setting is determined as the main chip, a main chip ZQ calibration is performed on the main chip through a first parameter triggering method;
  • Step S222 When the main chip is set in the test mode, a main chip ZQ calibration is performed on the main chip in a second parameter triggering manner.
  • the identification circuit 100 may include a reading circuit 110
  • the calibration circuit 200 may include a calibration controller 210, a master chip trigger subcircuit 220, a slave chip trigger subcircuit 230, and a calibration subcircuit 240.
  • the master chip trigger subcircuit 220 may include a power-on detection circuit 221, a test mode conversion detection circuit 222, and an internal pulse trigger 223.
  • the main chip ZQ calibration process may be performed on the main chip by a first parameter triggering method.
  • the specific calibration process may be:
  • the signal corresponding to the read first parameter value is transmitted to the calibration controller 210.
  • the calibration controller 210 When the signal corresponding to the first parameter value is a first level (such as a high level) signal, the calibration controller 210 generates a calibration control signal (such as a high level signal) to enable the master chip trigger sub-circuit 220.
  • the signal corresponding to the read first parameter value can also be transmitted to the power-on detection circuit 221.
  • the power-on detection circuit 221 can detect the level jump of the signal.
  • the initial value of the input end of the power-on detection circuit 221 is 0.
  • the first parameter value read is "1”
  • the first parameter value read is "0”
  • a ZQ calibration pulse signal is generated and sent to the internal pulse trigger 223.
  • the internal pulse trigger 223 can send an enable signal to the calibration circuit 200 so that the calibration circuit 200 performs the master chip ZQ calibration.
  • step S222 the main chip can be triggered by the second parameter in the background mode to execute a main chip
  • the specific calibration process can be:
  • the second parameter value of the mode register 310 of the master chip can be read as a first level value.
  • the signal corresponding to the read first level value is transmitted to the test mode conversion detection circuit 222, so that the test mode conversion detection circuit 222 (such as the initial value of the input terminal is a low level) can detect the level jump of the signal (such as jumping from a low level to a high level), and then generate a ZQ calibration pulse signal and send it to the internal pulse trigger 223.
  • the internal pulse trigger 223 can send an enable signal to the calibration circuit 200 to enable the calibration circuit 200 to perform the master chip ZQ calibration.
  • the method further includes:
  • Step S260 in the background mode, at every preset time interval, the current master chip is subjected to master chip ZQ calibration by clock triggering, and slave chip ZQ calibration is performed on other chips in sequence; and/or,
  • Step S270 In the command mode, the master chip ZQ calibration is performed on the current master chip by means of a calibration command trigger, and the slave chip ZQ calibration is performed on other chips in sequence.
  • the master chip trigger sub-circuit 220 may further include a clock trigger 224 and/or a command trigger 225 .
  • a ZQ calibration pulse signal may be sent to the clock trigger 224 of the master chip at every preset time interval.
  • the clock trigger 224 may send an enable signal to the calibration circuit 200 to enable the calibration circuit 200 to perform the master chip ZQ calibration.
  • a ZQ calibration pulse signal may be sent to the command trigger 225 of the master chip according to the command.
  • the command trigger 225 may send an enable signal to the calibration circuit 200 to enable the calibration circuit 200 to perform master chip ZQ calibration.
  • multiple master-slave chip settings may be switched. After each switch is completed and before the next switch is performed, a master chip ZQ calibration may be performed on the switched master chip first, and then slave chip ZQ calibration may be performed on other chips in turn until all chips complete a ZQ calibration, and then step S260 and/or step S270 are performed.
  • step S240 includes:
  • Step S241 in the test mode, change the third parameter value in the master chip mode register 310 to switch the master chip to the slave chip, and select any slave chip as the target slave chip, change the second parameter value in the target slave chip mode register 310 to switch the target slave chip to the master chip, please refer to Figures 8 and 9.
  • the identification circuit 100 may include a reading circuit 110 .
  • the switching circuit 300 may include a mode register 310 .
  • the mode register 310 may store a first parameter value, a second parameter value, and a third parameter value of the chip.
  • the second parameter value and the third parameter value may be changed in the test mode.
  • the first parameter may be, for example, a fuse parameter
  • the second parameter may be, for example, a TM parameter
  • the third parameter may be, for example, an MR parameter.
  • Each chip used to form a package structure can be initially set before packaging.
  • the first parameter value of the chip is a first level value
  • the third parameter (such as an MR parameter) value is a first level value, that is, the first parameter value and the third parameter value are initially set to the same value.
  • the first parameter value of the chip is a second level value
  • the third parameter value is a second level value.
  • the second parameter value of the mode register 310 can be set to a second level value at the beginning.
  • the first level value can be, for example, "1”
  • the second level value can be, for example, "0".
  • step S240 can change the third parameter value in the master chip mode register 310 from the first level value to the second level value, thereby switching the master chip to the slave chip.
  • select any slave chip as the target slave chip change the second parameter value in the target slave chip mode register 310 from the second level value to the first level value, so as to switch the target slave chip to the master chip.
  • the master-slave chip settings can be switched simply and effectively, and a ZQ calibration is performed on all chips after the switch, which is convenient for verifying the master chip ZQ calibration function and the slave chip ZQ calibration function of each chip.
  • a ZQ calibration circuit including an identification circuit 100 , a calibration circuit 200 , and a switching circuit 300 .
  • the identification circuit 100 is used to identify the master and slave chip settings of the chip.
  • the calibration circuit 200 is connected to the identification circuit 100 and is used to perform master chip ZQ calibration and slave chip ZQ calibration;
  • the switching circuit 300 is connected to the identification circuit 100 and is used to switch the master-slave chip setting of the chip.
  • the switching circuit 300 includes a mode register 310 , and the mode register 310 is used to store a first parameter value, a second parameter value, and a third parameter value of the chip.
  • the identification circuit 100 includes a reading circuit 110 , which is connected to the mode register 310 and is used to read a first parameter value, a second parameter value, and a third parameter value to identify the master and slave chip settings.
  • the calibration circuit 200 includes a calibration controller 210 , a master chip trigger sub-circuit 220 , a slave chip trigger sub-circuit 230 , and a calibration sub-circuit 240 .
  • the calibration controller 210 is connected to the reading circuit 110, and is used to generate a calibration control signal according to the first parameter value, the second parameter value and the third parameter value; when the first parameter value and the third parameter value are both first level values, or when the second parameter value is the first level value, the calibration control signal generated by the calibration controller 210 is a first enable signal; otherwise, the calibration control signal generated by the calibration controller 210 is a second enable signal.
  • the calibration controller 210 may include an AND gate and an OR gate.
  • the read first parameter value and the third parameter value can be connected to the AND gate, the output of the AND gate and the read second parameter value can be connected to the OR gate, and the output of the OR gate can be used as the output of the calibration controller 210.
  • the AND gate output is "1"
  • the AND gate output is "0"
  • the output of the AND gate and the read second parameter value can be connected to the OR gate.
  • the calibration control signal generated by the calibration controller 210 is a first enable signal (high level signal).
  • the second parameter value is the second level value ("0")
  • the first parameter value and the third parameter value are both the first level value ("1"
  • the calibration control signal generated by the calibration controller 210 is a first enable signal (high level signal)
  • the calibration control signal generated by the calibration controller 210 is a second enable signal (low level signal).
  • the master chip trigger sub-circuit 220 is connected to the calibration controller 210 and is used to receive a first enable signal to trigger the execution of the master chip ZQ calibration.
  • the slave chip trigger sub-circuit 230 is connected to the calibration controller 210 and is used to receive a second enable signal to trigger the execution of slave chip ZQ calibration.
  • the calibration sub-circuit 240 is connected to the master chip trigger sub-circuit 220 and the slave chip trigger sub-circuit 230 , and is used to receive an enable signal of the master chip trigger sub-circuit 220 or the slave chip trigger sub-circuit 230 to perform chip ZQ calibration.
  • the master chip trigger sub-circuit 220 includes a power-on detection circuit 221, a test mode conversion detection circuit 222, an internal pulse trigger 223, a clock trigger 224 and a command trigger 225, and the slave chip trigger sub-circuit 230 includes an external pulse trigger 231.
  • the internal pulse trigger 223, the clock trigger 224, the command trigger 225 and the external pulse trigger 231 can all be connected to the calibration sub-circuit 240.
  • the internal pulse trigger 223 is connected to the power-on detection circuit 221 and the test mode conversion detection circuit 222.
  • the power-on detection circuit 221 and the test mode conversion detection circuit 222 are connected to the reading circuit 110.
  • the reading circuit 110 is connected to the mode register 310.
  • the power-on detection circuit 221 and the internal pulse trigger 223 can be used to implement the first parameter trigger mode.
  • the mode switching detection circuit 222 and the internal pulse trigger 223 can be used to implement the second parameter trigger mode.
  • the clock trigger 224 is used to implement the clock trigger mode.
  • the command trigger 225 is used to implement the command trigger mode.
  • the process of performing the main chip ZQ calibration on the main chip through the first parameter triggering mode may be:
  • the signal corresponding to the read first parameter value is transmitted to the calibration controller 210.
  • the calibration controller 210 When the signal corresponding to the first parameter value is a first level (such as a high level) signal, the calibration controller 210 generates a calibration control signal (such as a high level signal) to enable the master chip trigger subcircuit 220.
  • the master chip trigger subcircuit 220 may include a power-on detection circuit 221 and an internal pulse trigger 223.
  • the signal corresponding to the read first parameter value can also be transmitted to the power-on detection circuit 221.
  • the power-on detection circuit 221 can detect the level jump of the signal.
  • the initial value of the input end of the power-on detection circuit 221 is 0.
  • the first parameter value read is "1”
  • the first parameter value read is "0”
  • a ZQ calibration pulse signal is generated and sent to the internal pulse trigger 223.
  • the internal pulse trigger 223 can send an enable signal to the calibration circuit 200 so that the calibration circuit 200 performs the master chip ZQ calibration.
  • the process of performing the main chip ZQ calibration on the main chip can be:
  • the second parameter value of the mode register 310 of the master chip can be read as a first level value.
  • the signal corresponding to the read first level value is transmitted to the test mode conversion detection circuit 222, so that the test mode conversion detection circuit 222 (such as the initial value of the input terminal is a low level) can detect the level jump of the signal (such as jumping from a low level to a high level), and then generate a ZQ calibration pulse signal and send it to the internal pulse trigger 223.
  • the internal pulse trigger 223 can send an enable signal to the calibration circuit 200 to enable the calibration circuit 200 to perform the master chip ZQ calibration.
  • the process of performing ZQ calibration on the main chip by clock triggering can be:
  • the main chip ZQ calibration is performed on the main chip by clock triggering.
  • the process of performing ZQ calibration on the main chip by command triggering can be:
  • a ZQ calibration pulse signal is sent to the command trigger 225 of the master chip according to the command.
  • a semiconductor device including a semiconductor chip, wherein the semiconductor chip includes any one of the above-mentioned ZQ calibration circuits.
  • the semiconductor device may be a memory device, and may include a plurality of chips or a single chip.
  • the memory device includes a plurality of chips, the plurality of chips may be stacked, for example.
  • a test device is further provided, which is connected to the ZQ calibration circuit, so as to implement the steps of any of the above methods using the ZQ calibration circuit.
  • a computer-readable storage medium on which a computer program is stored.
  • the computer program is executed by a processor, the steps in the above-mentioned method embodiments are implemented.
  • any reference to memory, storage, database or other media used in the embodiments provided by the present disclosure can include at least one of non-volatile and volatile memory.
  • Non-volatile memory can include read-only memory (ROM), magnetic tape, floppy disk, flash memory or optical memory, etc.
  • Volatile memory can include random access memory (RAM) or external cache memory.
  • RAM can be in various forms, such as static random access memory (SRAM) or dynamic random access memory (DRAM).

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Abstract

一种ZQ校准方法以及ZQ校准电路，ZQ校准方法应用于晶圆级的半导体芯片时，包括：在目标芯片上电后，识别目标芯片是否已设置为主芯片（S110）；根据目标芯片的识别结果，选择对应的校准方式对目标芯片进行ZQ校准（S120）；在测试模式下切换目标芯片的主从芯片设置（S130）；对目标芯片再次执行校准（S140）。

Description

ZQ校准方法以及ZQ校准电路
相关申请的交叉引用
本公开要求于2022年10月19日提交中国专利局、申请号为2022112812546、发明名称为“ZQ校准方法、电路、半导体器件、测试设备”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及集成电路技术领域，特别是涉及一种ZQ校准方法以及ZQ校准电路。
背景技术
为了实现更强大的系统操作，对存储器设备的容量和操作速度的要求也越来越高，为解决单个存储器芯片容量和处理速度受限的问题，多芯片并行传输以及多通路高带宽的存储器系统应运而生，但多通路存储器系统会降低信号质量，为了减小IO的反射和串扰对信号完整性的影响，使用片上终端电路来降低信号噪声，提高信号路径上的阻抗匹配度，防止信号在电路上形成反射。
然而，ODT电阻的电阻值随着温度等因素变化较大，因此，在存储器芯片中需要引入ZQ校准对ODT电阻进行校准，但传统ZQ校准方法校准功能欠佳，ZQ校准方法尚待改善。
发明内容
根据本公开的各种实施例，提供一种ZQ校准方法以及ZQ校准电路。
根据本公开的各种实施例，提供一种ZQ校准方法，应用于晶圆级的半导体芯片，所述方法包括：
在目标芯片上电后，识别所述目标芯片是否已设置为主芯片；
根据所述目标芯片的识别结果，选择对应的校准方式对所述目标芯片进行ZQ校准；
在测试模式下切换所述目标芯片的主从芯片设置；
对所述目标芯片再次执行校准。
在一些实施例中，所述在目标芯片上电后，识别所述目标芯片是否已设置为主芯片，包括：
识别所述目标芯片的第一参数值，确定所述目标芯片是否已完成主芯片烧写设置。
在一些实施例中，所述根据所述目标芯片的识别结果，选择对应的校准方式对所述目标芯片进行ZQ校准，包括：
当所述目标芯片已设置为主芯片时，通过第一参数触发方式，对所述目标芯片执行主芯片ZQ校准；
当所述目标芯片未设置为主芯片时，通过接收触发方式对所述目标芯片执行从芯片ZQ校准。
在一些实施例中，
所述在测试模式下切换所述目标芯片的主从芯片设置，包括：
当所述目标芯片未设置为主芯片时，在测试模式下，通过改变所述目标芯片的第二参数值，以将所述目标芯片由从芯片切换为主芯片。
在一些实施例中，
所述对所述目标芯片再次执行校准，包括：
在所述目标芯片由从芯片切换为主芯片后，通过第二参数触发方式对所述目标芯片执 行主芯片ZQ校准。
在一些实施例中，在对所述目标芯片执行主芯片ZQ校准之后，还包括：
在后台模式下，每隔预设时间间隔，通过时钟触发方式对所述目标芯片执行主芯片ZQ校准；和/或，
在命令模式下，通过校准命令触发方式，对所述目标芯片执行主芯片ZQ校准。
在一些实施例中，
所述在测试模式下切换所述目标芯片的主从芯片设置，还包括：
当所述目标芯片已设置为主芯片时，在测试模式下，通过改变所述目标芯片的第三参数值，以将所述目标芯片由主芯片切换为从芯片；
所述对所述目标芯片再次执行校准，还包括：
在所述目标芯片由主芯片切换为从芯片后，通过接收触发方式对所述目标芯片执行从芯片ZQ校准。
根据本公开的各种实施例，还提供一种ZQ校准方法，应用于多芯片的封装结构，所述方法包括：
在封装结构上电后，从封装结构的多个芯片中确定主芯片；
对所述主芯片执行一次主芯片ZQ校准；
当所述主芯片ZQ校准完成后，对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准；
将所述主芯片切换为从芯片，且将其他任意一个从芯片切换为主芯片；
在完成主从芯片设置切换之后，再次对所有芯片执行一次ZQ校准。
在一些实施例中，
在封装结构上电后，从封装结构的多个芯片中确定主芯片，包括：
识别所述封装结构中的芯片的第一参数值，确定所述封装结构中是否有芯片已完成主芯片烧写设置；
当所述封装结构中有芯片已完成主芯片烧写设置时，将已完成主芯片烧写设置的芯片确定为主芯片；
当所有芯片均未完成主芯片烧写设置时，在测试模式下，改变所述封装结构中的其中一个芯片的第二参数值，以将其设置为主芯片，其他芯片为从芯片。
在一些实施例中，
所述对所述主芯片执行一次主芯片ZQ校准，包括：
当将已完成主芯片烧写设置的芯片确定为主芯片时，通过第一参数触发方式对所述主芯片执行一次主芯片ZQ校准；
当通过测试模式设置主芯片时，通过第二参数触发方式对所述主芯片执行一次主芯片ZQ校准。
在一些实施例中，所述封装结构中所有芯片依次级联，且最后一级芯片与第一级芯片连接；
所述当所述主芯片ZQ校准完成后，对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准，包括：
当所述主芯片ZQ校准完成后，所述主芯片向后一级芯片发送ZQ校准脉冲信号，所述后一级芯片通过接收触发方式执行一次从芯片ZQ校准，所述后一级芯片完成所述从芯片ZQ校准后，向相邻的后一级芯片发送ZQ校准脉冲信号，指示相邻的后一级芯片执行一次从芯片ZQ校准；
在级联的芯片之间，重复上述ZQ校准脉冲信号的发送过程，直至所述主芯片接收到前一级芯片发送的ZQ校准脉冲信号，指示所有芯片完成一次ZQ校准。
在一些实施例中，在所述对所述主芯片执行一次主芯片ZQ校准之后，且在将所述主 芯片切换为从芯片，且将其他任意一个从芯片切换为主芯片之前，还包括：
在后台模式下，每隔预设时间间隔，通过时钟触发方式对当前主芯片执行主芯片ZQ校准，并依次对其他芯片进行从芯片ZQ校准；和/或，
在命令模式下，通过校准命令触发方式，对当前主芯片执行主芯片ZQ校准，并依次对其他芯片进行从芯片ZQ校准。
在一些实施例中，所述将所述主芯片切换为从芯片，且将其他任意一个从芯片切换为主芯片，包括：
在测试模式下，改变所述主芯片模式寄存器中的第三参数值，将所述主芯片切换为从芯片，且选取任意一个从芯片作为目标从芯片，改变所述目标从芯片模式寄存器中的第二参数值，以将所述目标从芯片切换为主芯片。
在一些实施例中，
将所述封装结构中所有芯片依次切换为主芯片，并在每次切换后均分别由切换后的主芯片发起，对所有芯片执行一次ZQ校准。
在一个实施例中，在完成主从芯片设置切换之后，再次对所有芯片执行一次ZQ校准，包括：
在完成主从芯片设置切换之后，对切换后的主芯片执行一次主芯片ZQ校准，再依次对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准。
根据本公开的各种实施例，还提供一种ZQ校准电路，包括：
识别电路，用于识别芯片的主从芯片设置；
校准电路，连接所述识别电路，用于执行主芯片ZQ校准以及从芯片ZQ校准；
切换电路，连接所述识别电路，用于切换所述芯片的主从芯片设置。
在一些实施例中，
所述切换电路包括模式寄存器，所述模式寄存器用于存储芯片的第一参数值、第二参数值以及第三参数值；
所述识别电路包括读取电路，所述读取电路连接所述模式寄存器，用于读取所述第一参数值、所述第二参数值以及所述第三参数值而识别主从芯片设置；
所述校准电路包括：
校准控制器，连接所述读取电路，用于根据所述第一参数值、所述第二参数值以及所述第三参数值产生校准控制信号；当所述第一参数值以及所述第三参数值均为第一电平值时，或者所述第二参数值为第一电平值时，所述校准控制器产生的校准控制信号为第一使能信号；否则，所述校准控制器产生的校准控制信号为第二使能信号；
主芯片触发子电路，连接所述校准控制器，用于接收所述第一使能信号以触发执行主芯片ZQ校准；
从芯片触发子电路，连接所述校准控制器，用于接收所述第二使能信号以触发执行从芯片ZQ校准；
校准子电路，连接所述主芯片触发子电路以及所述从芯片触发子电路，用于接收所述主芯片触发子电路或所述从芯片触发子电路的使能信号，而执行主芯片ZQ校准或从芯片ZQ校准。
在一些实施例中，所述主芯片触发子电路包括上电检测电路、测试模式转换检测电路、内部脉冲触发器、时钟触发器以及命令触发器，所述从芯片触发子电路包括外部脉冲触发器。
根据本公开的各种实施例，还提供一种半导体器件，包括半导体芯片，所述半导体芯片包括上述任一项所述的ZQ校准电路。
根据本公开的各种实施例，还提供一种测试设备，连接ZQ校准电路，用于利用所述ZQ校准电路实现上述任一项所述的方法的步骤。
根据本公开的各种实施例，还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项所述的方法的步骤。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一个实施例中ZQ校准方法的流程示意图；
图2为一个实施例中当目标芯片为主芯片时的ZQ校准流程示意图；
图3为一个实施例中当目标芯片为从芯片时的ZQ校准流程示意图；
图4为另一个实施例中ZQ校准方法的流程示意图；
图5为一个实施例中ZQ校准电路的结构框图；
图6为另一个实施例中ZQ校准电路的结构框图；
图7为另一个实施例中ZQ校准电路的部分电路示意图；
图8为一个实施例中封装结构中的多个芯片ZQ校准逻辑示意图；
图9为图8中封装结构切换主从芯片后的ZQ校准逻辑示意图；
图10为一个实施例中封装结构中的多个芯片ZQ校准时序图。
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
可以理解，本公开所使用的术语“第一”、“第二”等可在本文中用于描述各种参数值、电平值等，但这些参数值、电平值等不受这些术语限制。这些术语仅用于将第一个参数值、电平值等与另一个参数值、电平值等区分。
需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
在一个实施例中，请参阅图1，提供了一种ZQ校准方法，应用于晶圆级的半导体芯 片。该方法包括：
步骤S110，在目标芯片上电后，识别目标芯片是否已设置为主芯片；
步骤S120，根据目标芯片的识别结果，选择对应的校准方式对目标芯片进行ZQ校准；
步骤S130，在测试模式下切换目标芯片的主从芯片设置；
步骤S140，对目标芯片再次执行校准。
在半导体加工过程中，同一晶圆片上可以形成有多个半导体芯片。各个芯片间隔设置。在后续过程中，可以通过切割工艺，将各个芯片分离，从而形成独立的芯片。之后各个芯片可以进行封装(如进行叠层封装)，从而形成封装结构。
目标芯片为晶圆上的待测芯片。例如，晶圆上的每个芯片均可以作为目标芯片。或者，也可以在晶圆中选取部分芯片作为目标芯片，这里对此不作限制。
目标芯片上可以设有ZQ校准电路。ZQ校准电路可以包括识别电路100、校准电路200以及切换电路300。
在步骤S110中，可以通过识别电路100识别目标芯片是否已设置为主芯片。
在对芯片进行ZQ校准之前，可以预先对芯片进行初始设置时。识别电路100可以识别目标芯片的初始设置，从而识别目标芯片是否已设置为主芯片。
在步骤S120中，可以通过校准电路200执行主芯片ZQ校准以及从芯片ZQ校准。
当目标芯片为主芯片时，可以选择对应的主芯片ZQ校准方式，对目标芯片进行主芯片ZQ校准。当目标芯片为从芯片时，可以选择对应的从芯片ZQ校准方式，对目标芯片进行从芯片ZQ校准。
在步骤S130中，在测试模式下，可以通过切换电路300切换目标芯片的主从芯片设置。
具体地，当目标芯片设置为主芯片时，可以在测试模式下，将其切换设置为从芯片。当目标芯片设置为从芯片时，可以在测试模式下，将其切换设置为主芯片。
在步骤S140中，在切换目标芯片的主从芯片设置之后，可以更换校准方式，再次对目标芯片再次执行校准。
本实施例方法可以对晶圆级的半导体芯片进行ZQ校准，从而可以根据ZQ校准情况，确定晶圆级的芯片是否存在ZQ校准功能异常。同时，对目标芯片既执行主芯片ZQ校准，又执行从芯片ZQ校准，从而扩展其应用范围。同时，由于主芯片ZQ校准与从芯片ZQ校准通过不同电路实现，从而可以便于确定导致校准功能异常的原因是芯片自身还是其他问题。
在一个实施例中，步骤S110包括：
步骤S111，识别目标芯片的第一参数值，确定目标芯片是否已完成主芯片烧写设置。
此时，芯片的ZQ校准电路中，识别电路100可以包括读取电路110。
第一参数值可以存储在目标芯片的模式寄存器310中。作为示例，第一参数值可以为fuse参数值。
在对芯片进行ZQ校准之前，可以预先对芯片进行初始设置时。当将一个芯片设置为主芯片时，可以对其进行烧写，从而使得该芯片的第一参数值为第一电平值。而未进行第一参数烧写设置的芯片，芯片的第一参数值为第二电平值，此时该芯片可确认为从芯片。第一电平值例如可以“1”，此时第二电平值为“0”。或者，第一电平值例如也可以“0”，此时第二电平值为“1”。
此时，识别目标芯片的第一参数值时，可以通过读取电路110读取目标芯片的模式寄存器310中的第一参数值，以确定目标芯片是否已完成第一参数烧写设置。根据目标芯片的第一参数烧写设置情况，可以判断目标芯片是否已设置为主芯片。
具体地，当第一参数值为第一电平值时，可以确定目标芯片已完成第一参数烧写设置，从而判断目标芯片已设置为主芯片。当第一参数值为第二电平值，可以确定目标芯片未完 成第一参数烧写设置，从而判断目标芯片未设置为主芯片。
在本实施例中，通过目标芯片的第一参数值，可以有效确定目标芯片是否已设置为主芯片。
在一个实施例中，步骤S120包括：
步骤S121，当目标芯片已设置为主芯片时，通过第一参数触发方式，对目标芯片执行主芯片ZQ校准；
步骤S122，当目标芯片未设置为主芯片时，通过接收触发方式对目标芯片执行从芯片ZQ校准。
此时，芯片的ZQ校准电路中，识别电路100可以包括读取电路110，校准电路200可以包括校准控制器210、主芯片触发子电路220、从芯片触发子电路230以及校准子电路240。
在步骤S121中，可以在后台模式下，通过第一参数触发方式，对目标芯片执行主芯片ZQ校准的过程。请参阅图7，当目标芯片已设置为主芯片时，通过第一参数触发方式，对目标芯片执行主芯片ZQ校准的过程可以为：
当对目标芯片的第一参数值的进行读取时，读取到的第一参数值对应的信号传输至校准控制器210。当第一参数值对应的信号为第一电平(如高电平)信号时，校准控制器210产生使能主芯片触发子电路220的校准控制信号(如高电平信号)。主芯片触发子电路220可以包括上电检测电路221以及内部脉冲触发器223。
当对目标芯片的第一参数值的进行读取时，还可以将读取到的第一参数值对应的信号传输至上电检测电路221。当完成对目标芯片的第一参数值的读取后，上电检测电路221可以检测到信号的电平跳变。上电检测电路221的输入端初始值为“0”，当读取到的第一参数值为“1”时，该电平跳变为由低电平跳变为高电平；或者上电检测电路221的输入端初始值为“1”，当读取到的第一参数值为“0”时，该电平跳变为由高电平跳变为低电平。上电检测电路221检测到信号的电平跳变之后，生成ZQ校准脉冲信号，并发送至内部脉冲触发器223。内部脉冲触发器223在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
在步骤S122中，当目标芯片未设置为主芯片时，通过接收触发(Rx触发)方式对目标芯片执行从芯片ZQ校准的过程可以为：
当对目标芯片的第一参数值的进行读取时，读取到的第一参数值对应的信号传输至校准控制器210。当第一参数值对应的信号为第二电平(如低电平)信号时，校准控制器210产生使能从芯片触发子电路230的校准控制信号(如低电平信号)。从芯片触发子电路230可以包括外部脉冲触发器231。
作为示例，外部脉冲触发器231与校准控制器210之间可以设有反相器，校准控制器210发送的校准控制信号(如低电平信号)可以经过反相器而实现高低电平转化，从而使能外部脉冲触发器231。当然，在一些示例中，也可以不设置反相器，而是设置外部脉冲触发器231为可直接被校准控制器210发送的校准控制信号(如低电平信号)使能的外部脉冲触发器231。
外部脉冲触发器231被校准控制器210发送的校准控制信号使能之后，可以通过芯片的接收(Rx)管脚向其输入外部的ZQ校准脉冲信号。外部脉冲触发器231在接收到外部的ZQ校准脉冲信号之后，向校准电路200发送使能信号，以使得校准电路200进行从芯片ZQ校准。
在实施例中，通过上电检测电路221生成的内部脉冲和接收的外部脉冲分别实现对目标芯片的主芯片ZQ校准与从芯片ZQ校准，从而使得对不同设置的目标芯片，均可完成ZQ校准功能的验证，本公开的ZQ校准方法和ZQ校准电路，使得对于不同设置的芯片适用性更强。
在一个实施例中，请参阅图3，步骤S130包括：
步骤S132，当目标芯片未设置为主芯片时，在测试模式下，通过改变目标芯片的第二参数值，以将目标芯片由从芯片切换为主芯片。
此时，芯片的ZQ校准电路中，切换电路300可以包括模式寄存器310。模式寄存器310中可以存储芯片的第一参数值、第二参数值以及第三参数值，以上参数值均可在初始设置时进行配置。其中，第二参数值以及第三参数值在测试模式下可以被改变。第一参数例如可以为fuse参数，第二参数例如可以为TM参数，第三参数例如可以为MR参数。
在对芯片进行初始设置时，当将一个芯片设置为主芯片时，其第一参数值和第三参数值在初始时设置为相同的值，可以对其模式寄存器310进行第一参数(如fuse参数)烧写，从而使得该芯片的第一参数值为第一电平值，同时，可以对其模式寄存器310写入第三参数(如MR参数)的值，使其为第一电平值。而将一个芯片未设置为主芯片时，不对其模式寄存器310进行第一参数烧写，从而使得该芯片的第一参数值为第二电平值，同时，可以对其模式寄存器310写入第三参数值，使其为第二电平值。
而对于所有芯片，模式寄存器310的第二参数值在起始时均可以设置为第二电平值。第一电平值例如可以为“1”，第二电平值例如可以为“0”。
当目标芯片未设置为主芯片时，其第一参数值、第二参数值以及第三参数值均可以为第二电平值。此时，在测试模式下，通过改变目标芯片的第二参数值，使其由第二电平值转化为第一电平值，从而可以将目标芯片由从芯片切换为主芯片。可以理解的是，此时，目标芯片的第一参数值与第三参数值不变。
在本实施例中，通过改变模式寄存器310的参数值，可以将从芯片切换为主芯片，并在切换后执行主芯片ZQ校准，方便于对每个芯片的主芯片ZQ校准功能和从芯片ZQ校准功能都进行验证。
在一个实施例中，请参阅图3，当目标芯片未设置为主芯片时，在测试模式下，通过改变目标芯片的第二参数值，以将目标芯片由从芯片切换为主芯片时，步骤S140包括：
步骤S142，在目标芯片由从芯片切换为主芯片后，通过第二参数触发方式对目标芯片执行主芯片ZQ校准。
可以在后台模式下，通过第二参数触发方式，对目标芯片执行主芯片ZQ校准的过程。
主芯片触发子电路220可以包括测试模式转换检测电路222以及内部脉冲触发器223。
请参阅图7，在目标芯片由从芯片切换为主芯片后，通过第二参数触发方式对目标芯片执行主芯片ZQ校准的过程可以为：
在改变目标芯片的第二参数值，使其由第二电平值转化为第一电平值之后，可以读取模式寄存器310的第二参数值。读取到的第一电平值对应的信号传输至测试模式转换检测电路222，从而使得测试模式转换检测电路222(如其输入端的初始值为低电平)可以在检测到信号的电平跳变(如由低电平跳变为高电平)，然后生成ZQ校准脉冲信号，并发送至内部脉冲触发器223。内部脉冲触发器223在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
在一个实施例中，请参阅图2以及图3，步骤S121通过第一参数触发方式，对目标芯片执行主芯片ZQ校准，或者步骤S142通过第二参数触发方式对目标芯片执行主芯片ZQ校准之后，还包括：
步骤S150，在后台模式下，每隔预设时间间隔，通过时钟触发方式对目标芯片执行主芯片ZQ校准；和/或，
步骤S160，在命令模式下，通过校准命令触发方式，对目标芯片执行主芯片ZQ校准。
可以理解的是，当步骤S121之后包括步骤S150和/或步骤S160时，步骤S150和/或步骤S160在步骤S130之前执行。
此时，主芯片触发子电路220还可以包括时钟触发器224和/或命令触发器225。
在步骤S150中，可以在后台模式下，每隔预设时间间隔，向时钟触发器224发出ZQ校准脉冲信号。预设时间间隔可通过模式寄存器的参数进行配置。
时钟触发器224在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
在步骤S160中，可以在命令模式下，根据命令向命令触发器225发出ZQ校准脉冲信号。命令触发器225在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
在一个实施例中，请参阅图2，步骤S130还包括：
步骤S131，当目标芯片已设置为主芯片时，在测试模式下，通过改变目标芯片的第三参数值，以将目标芯片由主芯片切换为从芯片。
如前述说明，芯片的ZQ校准电路中，切换电路300可以包括模式寄存器310。模式寄存器310中可以存储目标芯片的第一参数值、第二参数值以及第三参数值。其中，第二参数值以及第三参数值在测试模式下可以改变。第一参数例如可以为fuse参数，第二参数例如可以为TM参数，第三参数例如可以为MR参数。
在对芯片进行初始设置时，当将一个芯片设置为主芯片时，其第一参数值和第三参数值在初始时设置为相同的值，可以对其模式寄存器310进行第一参数(如fuse参数)烧写，从而使得该芯片的第一参数值为第一电平值，同时，可以对其模式寄存器310写入第三参数(如MR参数)的值，使其为第一电平值。而将一个芯片未设置为主芯片时，不对其模式寄存器310进行第一参数烧写，从而使得该芯片的第一参数值为第二电平值，同时，可以对其模式寄存器310写入第三参数值，使其为第二电平值。
而对于所有芯片，模式寄存器310的第二参数值在起始时均可以设置为第二电平值。第一电平值例如可以为“1”，第二电平值例如可以为“0”。
当目标芯片设置为主芯片时，其第一参数值与第三参数值均可以为第一电平值，第二参数值为第二电平值。此时，在测试模式下，通过改变目标芯片的第三参数值，使其由第一电平值转化为第二电平值，从而可以将目标芯片由主芯片切换为从芯片。可以理解的是，此时，目标芯片的第一参数值与第二参数值不变。
此时，通过改变模式寄存器310的第三参数值，可以将主芯片切换为从芯片，并在切换后执行从芯片ZQ校准，方便于对每个芯片的主芯片ZQ校准功能和从芯片ZQ校准功能都进行验证。
作为示例，步骤S140可以包括：
步骤S141，在目标芯片由主芯片切换为从芯片后，通过接收触发方式对目标芯片执行从芯片ZQ校准。
此时，芯片的ZQ校准电路中，识别电路100可以包括读取电路110，校准电路200可以包括校准控制器210、主芯片触发子电路220、从芯片触发子电路230以及校准子电路240模式寄存器310。从芯片触发子电路230包括外部脉冲触发器231。
其中，读取电路110可以连接模式寄存器310，进而可以读取第一参数值、第二参数值以及第三参数值。校准控制器210可以连接读取电路110，进而可以根据第一参数值、第二参数值以及第三参数值产生校准控制信号。
当第一参数值以及第三参数值均为第一电平值时，此时表示芯片在起始设置阶段被设置为了主芯片。此时，校准控制器210产生的校准控制信号为第一使能信号。第一使能信号可以使能主芯片触发子电路220。除此之外，第二参数值为第一电平值时，表示芯片由从芯片切换为主芯片。此时，校准控制器210产生的校准控制信号也为第一使能信号。
而在其他情况下，表示芯片设置为从芯片，此时校准控制器210产生的校准控制信号为第二使能信号。第一使能信号可以使能从芯片触发子电路230。
此时，通过对模式寄存器310的第一参数值、第二参数值以及第三参数值的读取，可 以使得校准控制器210可以根据芯片主从设置情况，自动相应的校准控制信号以使能相应的校准触发子电路(主芯片触发子电路220或从芯片触发子电路230)，从而进行相应的ZQ校准功能验证。
请参阅图7，在目标芯片由主芯片切换为从芯片后，通过接收触发方式对目标芯片执行从芯片ZQ校准的过程可以为：
在目标芯片由主芯片切换为从芯片后，读取模式寄存器310中的第一参数值、第二参数值以及第三参数值。此时，第一参数值为第一电平值，而第三参数值为第二电平值，从而不满足第一参数值以及第三参数值均为第一电平值。同时，第二参数值为第二电平值，从而不满足第二参数值为第一电平值。作为示，校准控制器210可以包括与门与或门。读取的第一参数值以及第三参数值可以接入与门，与门的输出与读取的第二参数值可以接入或门，或门的输出可以作为校准控制器210的输出。因此，当读取的第一参数值为第一电平值、第三参数值为第二电平值、第二参数值为第二电平值时，校准控制器210产生第二使能信号(校准控制信号)，第二使能信号使能从芯片触发子电路230的外部脉冲触发器231。
外部脉冲触发器231被使能之后，可以通过芯片的接收(Rx)管脚向其输入外部的ZQ校准脉冲信号。外部脉冲触发器231在接收到外部的ZQ校准脉冲信号之后，向校准电路200发送使能信号，以使得校准电路200进行从芯片ZQ校准。
作为示例，在步骤S140之后，可以将目标芯片的设置恢复为初始设置(第一参数值、第二参数值以及第三参数值均恢复为初始设置。
在一个实施例中，请参阅图4以及图10，还提供一种ZQ校准方法，应用于多芯片的封装结构。该方法包括：
步骤S210，在封装结构上电后，从封装结构的多个芯片中确定主芯片；
步骤S220，对主芯片执行一次主芯片ZQ校准；
步骤S230，当主芯片ZQ校准完成后，对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准；
步骤S240，将主芯片切换为从芯片，且将其他任意一个从芯片切换为主芯片；
步骤S250，在完成主从芯片设置切换之后，再次对所有芯片执行一次ZQ校准。
在步骤S210中，当多个芯片进行封装，形成封装结构之后，其中之一为主芯片，而其他芯片为从芯片。
封装结构上的所有芯片(包括主芯片与从芯片)上均可以设有ZQ校准电路。ZQ校准电路可以包括识别电路100、校准电路200以及切换电路300。
各芯片上的识别电路100可以识别其所在的芯片是否已设置为主芯片，从而可以从封装结构的多个芯片中确定主芯片。
在步骤S220中，每个芯片上的校准电路200均具有主芯片ZQ校准与从芯片ZQ校准功能。
可以通过主芯片上的校准电路200对其执行一次主芯片ZQ校准。
在步骤S230中，当主芯片ZQ校准完成后，可以通过其他芯片上的校准电路200对其他芯片执行从芯片ZQ校准。
作为示例，请参阅图8或图9，封装结构中所有芯片可以依次级联，且最后一级芯片与第一级芯片连接。此时，最后一级芯片可以视作第一级芯片的前一级芯片，第一级芯片连接可以视作最后一级芯片的后一级芯片。
此时，请参阅图8至图10，步骤S230可以包括：
当主芯片ZQ校准完成后，主芯片向后一级芯片发送ZQ校准脉冲信号，后一级芯片通过接收触发方式执行一次从芯片ZQ校准，后一级芯片完成从芯片ZQ校准后，向相邻的后一级芯片发送ZQ校准脉冲信号，指示相邻的后一级芯片执行一次从芯片ZQ校准； 在级联的芯片之间，重复上述ZQ校准脉冲信号的发送过程，直至主芯片接收到前一级芯片发送的ZQ校准脉冲信号，指示所有芯片完成一次ZQ校准。
具体地，封装结构的各个芯片上均设有接收(Rx)管脚以及发送(Tx)管脚。前一级芯片向后一级芯片发送ZQ校准脉冲信号时，可以通过前一级芯片上的Tx管脚向后一级芯片的Rx管脚发送ZQ校准脉冲信号。当后一级芯片为从芯片时，Rx管脚接收到ZQ校准脉冲信号后，可以将其传输至外部脉冲触发器231。例如，在图8中，芯片0(主芯片)通过Tx管脚向芯片1(从芯片)的Rx管脚发送ZQ校准脉冲信号。芯片1的Rx管脚接收到ZQ校准脉冲信号后，可以将其传输至外部脉冲触发器231。外部脉冲触发器231在接收到ZQ校准脉冲信号之后，向校准电路200发送使能信号，以使得校准电路200进行从芯片ZQ校准。
在步骤S240中，可以在将主芯片切换为从芯片的同时，将其中一个从芯片切换为主芯片。
步骤S250，在完成主从芯片设置切换之后，再次对所有芯片执行一次ZQ校准。
作为示例，步骤S250可以在完成主从芯片设置切换之后，对切换后的主芯片执行一次主芯片ZQ校准，再依次对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准。
此外，作为示例，将封装结构中所有芯片可以依次切换为主芯片，并在每次切换后均分别由切换后的主芯片发起，对所有芯片执行一次ZQ校准。
可以理解的是，在将封装结构中的、上电后确定的主芯片之外的其他所有芯片依次切换为主芯片之后，可以再次进行主从芯片设置切换，从而使得开始确定为主芯片的芯片再次切换回主芯片的设置。
每次切换主芯片之后，均可以先对切换后的当前主芯片执行一次主芯片ZQ校准，然后当主芯片ZQ校准完成后，对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准。
在本实施例中，对于多芯片的封装结构中的每个芯片，既执行主芯片ZQ校准，又执行从芯片ZQ校准，从而扩展其应用范围。同时，由于主芯片ZQ校准与从芯片ZQ校准通过不同电路实现可以便于确定导致ZQ校准异常的原因是芯片自身电路问题还是芯片间脉冲信号传输等其他问题。
例如，在一个芯片由于Rx管脚接收不到上一个芯片的Tx管脚输出的信号而进行校准时，对其进行从芯片ZQ校准异常，但是对其进行主芯片ZQ校准正常，则可以初步判断校准异常的问题是Tx管脚与Rx管脚的连接问题而不是芯片本身的ZQ功能问题。
此外，在本实施例中，对于每个芯片的主从芯片校准功能均完成校验。因此，在后续使用中，如果需要切换主从芯片，也可保证切换后ZQ校准功能的正常执行。
在一个实施例中，步骤S210包括：
步骤S211，识别封装结构中的芯片的第一参数值，确定封装结构中是否有芯片已完成主芯片烧写设置；
步骤S212，当封装结构中有芯片已完成主芯片烧写设置时，将已完成主芯片烧写设置的芯片确定为主芯片；
步骤S213，当所有芯片均未完成主芯片烧写设置时，在测试模式下，改变封装结构中的其中一个芯片的第二参数值，以将其设置为主芯片，其他芯片为从芯片。
此时，各芯片的ZQ校准电路中，识别电路100可以包括读取电路110。切换电路300可以包括模式寄存器310。
模式寄存器310中可以存储芯片的第一参数值、第二参数值以及第三参数值。其中，第二参数值以及第三参数值在测试模式下可以被改变。第一参数例如可以为fuse参数，第二参数例如可以为TM参数，第三参数例如可以为MR参数。
用于形成封装结构的各芯片在进行封装之前，可以进行初始设置。当将一个芯片设置为主芯片时，其第一参数值和第三参数值在初始时设置为相同的值，可以对其模式寄存器310进行第一参数(如fuse参数)烧写，从而使得该芯片的第一参数值为第一电平值，同时，可以对其模式寄存器310写入第三参数(如MR参数)的值，使其为第一电平值。而将一个芯片未设置为主芯片时，不对其模式寄存器310进行第一参数烧写，从而使得该芯片的第一参数值为第二电平值，同时，可以对其模式寄存器310写入第三参数值，使其为第二电平值。而对于所有芯片，模式寄存器310的第二参数值在起始时均可以设置为第二电平值。第一电平值例如可以为“1”，第二电平值例如可以为“0”。
封装结构的各芯片中，可以具有一个主芯片，也可以不具有主芯片。对于每个芯片，可以通过其读取电路110读取模式寄存器310中的第一参数值，以确定该芯片是否已完成第一参数烧写设置，从而判断目标芯片是否已设置为主芯片。
具体地，当一个芯片的第一参数值为第一电平值时，可以确定该芯片已完成第一参数烧写设置，从而判断该芯片已设置为主芯片。当一个芯片的第一参数值为第二电平值，可以确定该芯片未完成第一参数烧写设置，从而判断该芯片未设置为主芯片。
在确定封装结构中是否有芯片已完成主芯片烧写设置时，可以依次对各个芯片的第一参数值进行读取。当读取到其中一个芯片的第一参数值为第一电平值时，表示封装结构中有芯片已完成主芯片烧写设置。此时，可以将已完该芯片确定为主芯片。当封装结构的所有芯片的第一参数值读取均为第二电平值时，表示所有芯片均未完成主芯片烧写设置，此时，可以在测试模式下，改变封装结构中的其中一个芯片的第二参数值，使其由第二电平值变为第一电平值，从而以将其设置为主芯片，其他芯片为从芯片。
在本实施例中，封装结构中是否预先设置主芯片，均可以在ZQ校准过程中，确定主芯片。
在一个实施例中，步骤S220包括：
步骤S221，当将已完成主芯片烧写设置的芯片确定为主芯片时，通过第一参数触发方式对主芯片执行一次主芯片ZQ校准；
步骤S222，当通过测试模式设置主芯片时，通过第二参数触发方式对主芯片执行一次主芯片ZQ校准。
此时，各芯片的ZQ校准电路中，识别电路100可以包括读取电路110，校准电路200可以包括校准控制器210、主芯片触发子电路220、从芯片触发子电路230以及校准子电路240。主芯片触发子电路220可以包括上电检测电路221、测试模式转换检测电路222以及内部脉冲触发器223。
在步骤S221中，可以在后台模式下，通过第一参数触发方式，对主芯片执行主芯片ZQ校准的过程，具体校准过程可以为：
当对主芯片的第一参数值的进行读取时，读取到的第一参数值对应的信号传输至校准控制器210。当第一参数值对应的信号为第一电平(如高电平)信号时，校准控制器210产生使能主芯片触发子电路220的校准控制信号(如高电平信号)。
当对主芯片的第一参数值的进行读取时，还可以将读取到的第一参数值对应的信号传输至上电检测电路221。当完成对主芯片的第一参数值的读取后，上电检测电路221可以检测到信号的电平跳变。上电检测电路221的输入端初始值为0，当读取到的第一参数值为“1”时，该电平跳变为由低电平跳变为高电平；或者上电检测电路221的输入端初始值为1，当读取到的第一参数值为“0”时，该电平跳变为由高电平跳变为低电平。上电检测电路221检测到信号的电平跳变之后，生成ZQ校准脉冲信号，并发送至内部脉冲触发器223。内部脉冲触发器223在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
在步骤S222中，可以在后台模式下，通过第二参数触发方式对主芯片执行一次主芯 片ZQ校准，具体校准过程可以为：
可以读取主芯片的模式寄存器310的第二参数值为第一电平值。读取到的第一电平值对应的信号传输至测试模式转换检测电路222，从而使得测试模式转换检测电路222(如输入端初始值为低电平)可以在检测到信号的电平跳变(如由低电平跳变为高电平)，然后生成ZQ校准脉冲信号，并发送至内部脉冲触发器223。内部脉冲触发器223在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
在一个实施例中，步骤S220之后，步骤S240之前，还包括：
步骤S260，在后台模式下，每隔预设时间间隔，通过时钟触发方式对当前主芯片执行主芯片ZQ校准，并依次对其他芯片进行从芯片ZQ校准；和/或，
步骤S270，在命令模式下，通过校准命令触发方式，对当前主芯片执行主芯片ZQ校准，并依次对其他芯片进行从芯片ZQ校准。
此时，主芯片触发子电路220还可以包括时钟触发器224和/或命令触发器225。
在步骤S260中，可以在后台模式下，每隔预设时间间隔，向主芯片的时钟触发器224发出ZQ校准脉冲信号。时钟触发器224在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
在步骤S270中，可以在命令模式下，根据命令向主芯片的命令触发器225发出ZQ校准脉冲信号。命令触发器225在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
在一些实施例中，在可以进行多次主从芯片设置的切换。在每次切换完成之后，且在进行下一次切换之前，均可以首先对切换后的主芯片执行一次主芯片ZQ校准，再依次对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准，然后再执行步骤S260和/或步骤S270。
在一个实施例中，步骤S240包括：
步骤S241，在测试模式下，改变主芯片模式寄存器310中的第三参数值，将主芯片切换为从芯片，且选取任意一个从芯片作为目标从芯片，改变目标从芯片模式寄存器310中的第二参数值，以将目标从芯片切换为主芯片，请参阅图8以及图9。
如前述说明，此时，各芯片的ZQ校准电路中，识别电路100可以包括读取电路110。切换电路300可以包括模式寄存器310。
模式寄存器310中可以存储芯片的第一参数值、第二参数值以及第三参数值。其中，第二参数值以及第三参数值在测试模式下可以被改变。第一参数例如可以为fuse参数，第二参数例如可以为TM参数，第三参数例如可以为MR参数。
用于形成封装结构的各芯片在进行封装之前，可以进行初始设置。当将一个芯片设置为主芯片时，该芯片的第一参数值为第一电平值，同时，第三参数(如MR参数)值为第一电平值，即第一参数值和第三参数值在初始时设置为相同的值。具体地，。而将一个芯片未设置为主芯片时，该芯片的第一参数值为第二电平值，同时，第三参数值为第二电平值。而对于所有芯片，模式寄存器310的第二参数值在起始时均可以设置为第二电平值。第一电平值例如可以为“1”，第二电平值例如可以为“0”。
此时，步骤S240可以改变主芯片模式寄存器310中的第三参数值，使其由第一电平值变化为第二电平值，从而将主芯片切换为从芯片。同时，选取任意一个从芯片作为目标从芯片，改变目标从芯片模式寄存器310中的第二参数值，使其由第二电平值变化为第一电平值，以将目标从芯片切换为主芯片。
在本实施例中，测试模式下，通过改变模式寄存器310中的参数值，可以简便有效地进行主从芯片设置切换，并在切换后对所有芯片执行一次ZQ校准，方便于对每个芯片的主芯片ZQ校准功能和从芯片ZQ校准功能都进行验证。
应该理解的是，虽然图1-图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1-图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，请参阅图5，提供了一种ZQ校准电路，包括识别电路100、校准电路200以及切换电路300。
识别电路100用于识别芯片的主从芯片设置。
校准电路200连接识别电路100，用于执行主芯片ZQ校准以及从芯片ZQ校准；
切换电路300连接识别电路100，用于切换芯片的主从芯片设置。
在一个实施例中，请参阅图6，切换电路300包括模式寄存器310，模式寄存器310用于存储芯片的第一参数值、第二参数值以及第三参数值。
识别电路100包括读取电路110，读取电路110连接模式寄存器310，用于读取第一参数值、第二参数值以及第三参数值而识别主从芯片设置。
校准电路200包括校准控制器210、主芯片触发子电路220、从芯片触发子电路230以及校准子电路240。
校准控制器210连接读取电路110，用于根据第一参数值、第二参数值以及第三参数值产生校准控制信号；当第一参数值以及第三参数值均为第一电平值时，或者第二参数值为第一电平值时，校准控制器210产生的校准控制信号为第一使能信号；否则，校准控制器210产生的校准控制信号为第二使能信号。
作为示例，第一电平值为“1”，第二电平值为“0”。此时，校准控制器210可以包括与门与或门。读取的第一参数值以及第三参数值可以接入与门，与门的输出与读取的第二参数值可以接入或门，或门的输出可以作为校准控制器210的输出。当第一参数值以及第三参数值均为第一电平值(“1”)时，与门输出为“1”，否则与门输出为“0”。与门的输出与读取的第二参数值可以接入或门。因此，第二参数值为第一电平值(“1”)时，校准控制器210产生的校准控制信号为第一使能信号(高电平信号)。而当第二参数值为第二电平值(“0”)时，若第一参数值以及第三参数值均为第一电平值(“1”)，则校准控制器210产生的校准控制信号为第一使能信号(高电平信号)，否则，校准控制器210产生的校准控制信号为第二使能信号(低电平信号)。
主芯片触发子电路220连接校准控制器210，用于接收第一使能信号以触发执行主芯片ZQ校准。
从芯片触发子电路230连接校准控制器210，用于接收第二使能信号以触发执行从芯片ZQ校准。
校准子电路240连接主芯片触发子电路220以及从芯片触发子电路230，用于接收主芯片触发子电路220或从芯片触发子电路230的使能信号，而执行芯片ZQ校准。
在一个实施例中，请参阅图7，主芯片触发子电路220包括上电检测电路221、测试模式转换检测电路222、内部脉冲触发器223、时钟触发器224以及命令触发器225，从芯片触发子电路230包括外部脉冲触发器231。
其中，内部脉冲触发器223、时钟触发器224、命令触发器225以及外部脉冲触发器231可以均连接校准子电路240。同时，内部脉冲触发器223连接上电检测电路221以及测试模式转换检测电路222。上电检测电路221以及测试模式转换检测电路222连接读取电路110。读取电路110连接模式寄存器310。
上电检测电路221以及内部脉冲触发器223可以用于实现第一参数触发方式。测试 模式转换检测电路222以及内部脉冲触发器223可以用于实现第二参数触发方式。时钟触发器224用于实现时钟触发方式。命令触发器225用于实现命令触发方式。
其中，通过第一参数触发方式，对主芯片执行主芯片ZQ校准的过程可以为：
当对主芯片的第一参数值的进行读取时，读取到的第一参数值对应的信号传输至校准控制器210。当第一参数值对应的信号为第一电平(如高电平)信号时，校准控制器210产生使能主芯片触发子电路220的校准控制信号(如高电平信号)。主芯片触发子电路220可以包括上电检测电路221以及内部脉冲触发器223。
当对主芯片的第一参数值的进行读取时，还可以将读取到的第一参数值对应的信号传输至上电检测电路221。当完成对主芯片的第一参数值的读取后，上电检测电路221可以检测到信号的电平跳变。上电检测电路221的输入端初始值为0，当读取到的第一参数值为“1”时，该电平跳变为由低电平跳变为高电平；或者上电检测电路221的输入端初始值为1，当读取到的第一参数值为“0”时，该电平跳变为由高电平跳变为低电平。上电检测电路221检测到信号的电平跳变之后，生成ZQ校准脉冲信号，并发送至内部脉冲触发器223。内部脉冲触发器223在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
通过第二参数触发方式，对主芯片执行主芯片ZQ校准的过程可以为：
可以读取主芯片的模式寄存器310的第二参数值为第一电平值。读取到的第一电平值对应的信号传输至测试模式转换检测电路222，从而使得测试模式转换检测电路222(如输入端初始值为低电平)可以在检测到信号的电平跳变(如由低电平跳变为高电平)，然后生成ZQ校准脉冲信号，并发送至内部脉冲触发器223。内部脉冲触发器223在接收到ZQ校准脉冲信号之后，可以向校准电路200发送使能信号，以使得校准电路200进行主芯片ZQ校准。
通过时钟触发方式，对主芯片执行主芯片ZQ校准的过程可以为：
每隔预设时间间隔，通过时钟触发方式对主芯片执行主芯片ZQ校准。
通过命令触发方式，对主芯片执行主芯片ZQ校准的过程可以为：
根据命令向主芯片的命令触发器225发出ZQ校准脉冲信号。
关于ZQ校准电路的具体限定可以参见上文中对于ZQ校准方法的限定，在此不再赘述。
在一个实施例中，还提供一种半导体器件，包括半导体芯片，半导体芯片包括上述任一项ZQ校准电路。
具体地，半导体器件可以为存储器件，且可以包括多个芯片，也可以包括单个芯片。当存储器件包括多个芯片时，多个芯片例如可以层叠设置。
在一个实施例中，还提供一种测试设备，连接ZQ校准电路，从而利用ZQ校准电路实现上述任一项的方法的步骤。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述各方法实施例中的步骤。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本公开所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory，ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中 的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (20)

  1. 一种ZQ校准方法，应用于晶圆级的半导体芯片，所述方法包括：
    在目标芯片上电后，识别所述目标芯片是否已设置为主芯片；
    根据所述目标芯片的识别结果，选择对应的校准方式对所述目标芯片进行ZQ校准；
    在测试模式下切换所述目标芯片的主从芯片设置；
    对所述目标芯片再次执行校准。
  2. 根据权利要求1所述的ZQ校准方法，其中，所述在目标芯片上电后，识别所述目标芯片是否已设置为主芯片，包括：
    识别所述目标芯片的第一参数值，确定所述目标芯片是否已完成主芯片烧写设置。
  3. 根据权利要求2所述的ZQ校准方法，其中，所述根据所述目标芯片的识别结果，选择对应的校准方式对所述目标芯片进行ZQ校准，包括：
    当所述目标芯片已设置为主芯片时，通过第一参数触发方式，对所述目标芯片执行主芯片ZQ校准；
    当所述目标芯片未设置为主芯片时，通过接收触发方式对所述目标芯片执行从芯片ZQ校准。
  4. 根据权利要求1至3任一项所述的ZQ校准方法，其中，
    所述在测试模式下切换所述目标芯片的主从芯片设置，包括：
    当所述目标芯片未设置为主芯片时，在测试模式下，通过改变所述目标芯片的第二参数值，以将所述目标芯片由从芯片切换为主芯片。
  5. 根据权利要求4所述的ZQ校准方法，其中，
    所述对所述目标芯片再次执行校准，包括：
    在所述目标芯片由从芯片切换为主芯片后，通过第二参数触发方式对所述目标芯片执行主芯片ZQ校准。
  6. 根据权利要求3或5任一项所述的ZQ校准方法，其中，在对所述目标芯片执行主芯片ZQ校准之后，还包括：
    在后台模式下，每隔预设时间间隔，通过时钟触发方式对所述目标芯片执行主芯片ZQ校准；和/或，
    在命令模式下，通过校准命令触发方式，对所述目标芯片执行主芯片ZQ校准。
  7. 根据权利要求1至6任一项所述的ZQ校准方法，其中，
    所述在测试模式下切换所述目标芯片的主从芯片设置，还包括：
    当所述目标芯片已设置为主芯片时，在测试模式下，通过改变所述目标芯片的第三参数值，以将所述目标芯片由主芯片切换为从芯片；
    所述对所述目标芯片再次执行校准，还包括：
    在所述目标芯片由主芯片切换为从芯片后，通过接收触发方式对所述目标芯片执行从芯片ZQ校准。
  8. 一种ZQ校准方法，应用于多芯片的封装结构，其中，所述方法包括：
    在封装结构上电后，从封装结构的多个芯片中确定主芯片；
    对所述主芯片执行一次主芯片ZQ校准；
    当所述主芯片ZQ校准完成后，依次对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准；
    将所述主芯片切换为从芯片，并将其他任意一个从芯片切换为主芯片；
    在完成主从芯片设置切换之后，再次对所有芯片执行一次ZQ校准。
  9. 根据权利要求8所述的ZQ校准方法，其中，
    在封装结构上电后，从封装结构的多个芯片中确定主芯片，包括：
    识别所述封装结构中的芯片的第一参数值，确定所述封装结构中是否有芯片已完成主 芯片烧写设置；
    当所述封装结构中有芯片已完成主芯片烧写设置时，将已完成主芯片烧写设置的芯片确定为主芯片；
    当所有芯片均未完成主芯片烧写设置时，在测试模式下，改变所述封装结构中的其中一个芯片的第二参数值，以将其设置为主芯片，其他芯片为从芯片。
  10. 根据权利要求9所述ZQ校准方法，其中，
    所述对所述主芯片执行一次主芯片ZQ校准，包括：
    当将已完成主芯片烧写设置的芯片确定为主芯片时，通过第一参数触发方式对所述主芯片执行一次主芯片ZQ校准；
    当通过测试模式设置主芯片时，通过第二参数触发方式对所述主芯片执行一次主芯片ZQ校准。
  11. 根据权利要求8-10任一项所述的ZQ校准方法，其中，所述封装结构中所有芯片依次级联，且最后一级芯片与第一级芯片连接；
    所述当所述主芯片ZQ校准完成后，对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准，包括：
    当所述主芯片ZQ校准完成后，所述主芯片向后一级芯片发送ZQ校准脉冲信号，所述后一级芯片通过接收触发方式执行一次从芯片ZQ校准，所述后一级芯片完成所述从芯片ZQ校准后，向相邻的后一级芯片发送ZQ校准脉冲信号，指示相邻的后一级芯片执行一次从芯片ZQ校准；
    在级联的芯片之间，重复上述ZQ校准脉冲信号的发送过程，直至所述主芯片接收到前一级芯片发送的ZQ校准脉冲信号，指示所有芯片完成一次ZQ校准。
  12. 根据权利要求8-11任一项所述的ZQ校准方法，其中，在所述对所述主芯片执行一次主芯片ZQ校准之后，且在所述将所述主芯片切换为从芯片，并将其他任意一个从芯片切换为主芯片之前，还包括：
    在后台模式下，每隔预设时间间隔，通过时钟触发方式对当前主芯片执行主芯片ZQ校准，并依次对其他芯片进行从芯片ZQ校准；和/或，
    在命令模式下，通过校准命令触发方式，对当前主芯片执行主芯片ZQ校准，并依次对其他芯片进行从芯片ZQ校准。
  13. 根据权利要求8-12任一项所述的ZQ校准方法，其中，所述将所述主芯片切换为从芯片，且将其他任意一个从芯片切换为主芯片，包括：
    在测试模式下，改变所述主芯片模式寄存器中的第三参数值，将所述主芯片切换为从芯片，且选取任意一个从芯片作为目标从芯片，改变所述目标从芯片模式寄存器中的第二参数值，以将所述目标从芯片切换为主芯片。
  14. 根据权利要求8-13任一项所述的ZQ校准方法，其中，
    将所述封装结构中所有芯片依次切换为主芯片，并在每次切换完成后由切换后的主芯片发起，对所有芯片执行一次ZQ校准。
  15. 根据权利要求8-14任一项所述的ZQ校准方法，其中，
    在完成主从芯片设置切换之后，再次对所有芯片执行一次ZQ校准，包括：
    在完成主从芯片设置切换之后，对切换后的主芯片执行一次主芯片ZQ校准，再依次对其他芯片进行从芯片ZQ校准，直至所有芯片完成一次ZQ校准。
  16. 一种ZQ校准电路，包括：
    识别电路(100)，用于识别芯片的主从芯片设置；
    校准电路(200)，连接所述识别电路(100)，用于执行主芯片ZQ校准以及从芯片ZQ校准；
    切换电路(300)，连接所述识别电路(100)，用于切换所述芯片的主从芯片设置。
  17. 根据权利要求16所述的ZQ校准电路，其中，
    所述切换电路(300)包括模式寄存器(310)，所述模式寄存器(310)用于存储芯片的第一参数值、第二参数值以及第三参数值；
    所述识别电路(100)包括读取电路(110)，所述读取电路(110)连接所述模式寄存器(310)，用于读取所述第一参数值、所述第二参数值以及所述第三参数值而识别主从芯片设置；
    所述校准电路(200)包括：
    校准控制器(210)，连接所述读取电路(110)，用于根据所述第一参数值、所述第二参数值以及所述第三参数值产生校准控制信号；当所述第一参数值以及所述第三参数值均为第一电平值时，或者所述第二参数值为第一电平值时，所述校准控制器(210)产生的校准控制信号为第一使能信号；否则，所述校准控制器(210)产生的校准控制信号为第二使能信号；
    主芯片触发子电路(220)，连接所述校准控制器(210)，用于接收所述第一使能信号以触发执行主芯片ZQ校准；
    从芯片触发子电路(230)，连接所述校准控制器(210)，用于接收所述第二使能信号以触发执行从芯片ZQ校准；
    校准子电路(240)，连接所述主芯片触发子电路(220)以及所述从芯片触发子电路(230)，用于接收所述主芯片触发子电路(220)或所述从芯片触发子电路(230)的使能信号，而执行主芯片ZQ校准或从芯片ZQ校准。
  18. 根据权利要求17所述的ZQ校准电路，其中，所述主芯片触发子电路(220)包括上电检测电路(221)、测试模式转换检测电路(222)、内部脉冲触发器(223)、时钟触发器(224)以及命令触发器(225)，所述从芯片触发子电路(230)包括外部脉冲触发器(231)。
  19. 根据权利要求16-18任一项所述的ZQ校准电路，其中，所述ZQ校准电路应用于半导体器件，所述半导体器件包括半导体芯片，所述半导体芯片包括权利要求16至18中任一项所述的ZQ校准电路。
  20. 根据权利要求16-19任一项所述的ZQ校准电路，其中，所述ZQ校准电路连接测试设备，所述测试设备用于利用所述ZQ校准电路实现权利要求1至15中任一项所述的方法的步骤。
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