CN113345508A - 测试电路及电子装置 - Google Patents

测试电路及电子装置 Download PDF

Info

Publication number
CN113345508A
CN113345508A CN202010138215.5A CN202010138215A CN113345508A CN 113345508 A CN113345508 A CN 113345508A CN 202010138215 A CN202010138215 A CN 202010138215A CN 113345508 A CN113345508 A CN 113345508A
Authority
CN
China
Prior art keywords
test
circuit
signal
data
internal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010138215.5A
Other languages
English (en)
Inventor
萧钧元
唐伯元
陈韦廷
郭峰志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Vanguard International Semiconductor America
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN202010138215.5A priority Critical patent/CN113345508A/zh
Publication of CN113345508A publication Critical patent/CN113345508A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

本发明提供了一种测试电路及电子装置，用以测试一存储电路，并包括一控制器、一图案产生电路、一比较电路以及一暂存器。控制器用以产生多个内部测试信号，并接收一测试结果。图案产生电路根据内部测试信号，写入一测试数据于存储电路的一存储区块中，并读取存储区块，用以产生一读取数据。比较电路比较测试数据及读取数据，用以产生测试结果。暂存器用以存储测试结果。控制器根据暂存器所存储的测试结果，判断存储电路是否正常。

Description

测试电路及电子装置
技术领域
本发明有关于一种测试电路，特别是有关于一种用以测试存储电路的测试电路。
背景技术
随着工艺的进步，集成电路的体积愈来愈小。在测试阶段，由于测试机台的测试频率受到排线、探针卡和封装脚位等限制，而无法提高。
发明内容
本发明提供一种测试电路，用以测试一存储电路，并包括一控制器、一图案产生电路、一比较电路以及一暂存器。控制器用以产生多个内部测试信号并接收一测试结果。图案产生电路根据内部测试信号，写入一测试数据于存储电路的一存储区块中，并读取存储区块，用以产生一读取数据。比较电路比较测试数据及读取数据，用以产生测试结果。暂存器用以存储测试结果。控制器根据第一暂存器所存储的测试结果，判断存储电路是否正常。
本发明更提供一种电子装置，包括一存储电路；以及一测试电路。测试电路用以测试存储电路，并包括一控制器、一图案产生电路、一比较电路以及一暂存器。控制器用以产生多个内部测试信号。图案产生电路根据内部测试信号，写入一测试数据于存储电路的一存储区块中，并读取存储区块，用以产生一读取数据。比较电路比较测试数据及读取数据，用以产生一测试结果。暂存器暂存测试结果。控制器根据第一暂存器所存储的该测试结果，判断存储电路是否正常。
附图说明
图1为本发明的测试系统的示意图。
图2A为本发明的测试电路的一可能实施例。
图2B为本发明的测试电路的一可能实施例。
图3为本发明的控制器的另一可能实施例。
符号说明：
100：测试系统
110：测试机台
120：待测装置
130：连接线
EXT：外部测试信号
MBE：模式选择信号
UTT：测试结果
MBT：测试输出信号
121、200A、200B：测试电路
122：存储电路
TSTE、TSTI、TSTM：测试图案
DTE、DTI：测试数据
ADE、ADI：存取地址
CME、CMI：控制指令
DTR：读取数据
210：测试存取电路
220：图案产生电路
230：比较电路
240、260：暂存器
250：控制器
221：数据产生器
222：地址产生器
223：控制产生器
224～226：选择电路
SD：内部数据
SSEL：选择信号
SA：地址信号
SC：控制信号
DF1～DF3、DF21～DF2N：D型正反器
OPF：操作时脉
STR1～STRN：状态码
251、252、310、320：组合逻辑电路
SQ1～SQ3、SO、SQ21～SQ2N：输出信号
STR：状态信号
SP/F：测试结果
270：逻辑门
SI：串列数据
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。
图1为本发明的测试系统的示意图。如图所示，测试系统100包括一测试机台110以及一待测装置120。测试机台110用以提供一外部测试信号EXT，并接收待测装置120所回传的一测试结果UTT。在一可能实施例中，测试机台110通过一连接线130耦接待测装置120，用以提供外部测试信号EXT予待测装置120。在其它实施例中，测试机台110也通过连接线130，接收来自待测装置120的测试结果UTT。在一些实施例中，测试机器110可能利用无线(wireless)方式，输出外部测试信号EXT，并接收待测装置120回传的测试结果UTT。本发明并不限定外部测试信号EXT的格式。在一可能实施例中，外部测试信号EXT包含一测试数据、一存取地址以及一控制指令。在其它实施例中，外部测试信号EXT更包括一模式选择信号MBE。
在本实施例中，待测装置120为一电子装置，其根据模式选择信号MBE的特征参数，操作于一正常测试模式(normal test mode)、一自我测试模式(self-test mode)或是一混合测试模式。举例而言，当模式选择信号MBE的特征参数符合一第一预设条件时，待测装置120进入一正常测试模式。在正常测试模式下，待测装置120根据外部测试信号EXT，产生测试信号予内部的存储电路122。当模式选择信号MBE的特征参数符合一第二预设条件时，待测装置120进入一自我测试模式。在自我测试模式下，待测装置120自行产生测试信号予内部的存储电路122。在此模式下，待测装置120不理会外部测试信号EXT。当模式选择信号MBE的特征参数符合一第三预设条件时，待测装置120进入一混合测试模式。在混合测试模式下，待测装置120根据外部测试信号EXT的部分成分，并搭配内部自行产生的测试信号，对存储电路122进行测试。
本发明并不限定待测装置120的种类。在一可能实施例中，待测装置120为一非易失性存储器(Non-Volatile Memory)或是一易失性存储器(Volatile Memory)。在其它实施例中，待测装置120为其它种类的电子元件。在本实施例中，待测装置120包括一测试电路121以及一存储电路122。
当模式选择信号MBE的特征参数符合一第一预设条件时，测试电路121接收并处理外部测试信号EXT，用以产生测试图案(test pattern)TSTE。在一可能实施例中，测试图案TSTE包括测试数据DTE、存取地址ADE以及控制指令CME。在此例中，存储电路122根据控制指令CME执行一写入操作或是一读取操作。举例而言，当控制指令CME为一写入指令时，存储电路122执行写入操作，用以将测试数据DTE写入存取地址ADE所对应的存储区块中。当控制指令CME为一读取指令时，存储电路122执行读取操作，用以读取存取地址ADE所对应的存储区块的数据，并产生一读取数据DTR。
当模式选择信号MBE的特征参数符合一第二预设条件时，测试电路121自行产生一测试图案TSTI予存储电路122。在一可能实施例中，测试图案TSTI包括测试数据DTI、存取地址ADI以及控制指令CMI。存储电路122根据控制指令CMI执行一写入操作或是一读取操作。举例而言，当控制指令CMI为一写入指令时，存储电路122执行写入操作，用以将测试数据DTI写入存取地址ADI所对应的存储区块中。当控制指令CMI为一读取指令时，存储电路122执行读取操作，用以读取存取地址ADI所对应的存储区块的数据，并产生一读取数据DTR。
当模式选择信号MBE的特征参数符合一第三预设条件时，测试电路121根据外部测试信号EXT及自行产生的测试信号，产生一测试图案TSTM。在一可能实施例中，测试图案TSTM包括测试数据DTE、存取地址ADI以及控制指令CMI。存储电路122根据控制指令CMI执行一写入操作或是一读取操作。举例而言，当控制指令CMI为一写入指令时，存储电路122执行写入操作，用以将测试数据DTE写入存取地址ADI所对应的存储区块中。当控制指令CMI为一读取指令时，存储电路122执行读取操作，用以读取存取地址ADI所对应的存储区块的数据，并产生一读取数据DTR。
本发明并不限定存储电路122的种类。存储电路122可能为一非易失性存储电路或是一易失性存储电路。在一可能实施例中，存储电路122为一静态随机存取存储器(StaticRandom Access Memory；SRAM)。
测试电路121根据存储电路122所提供的读取数据DTR，判断存储电路122是否正常动作。本发明并不限定测试电路121如何根据读取数据DTR，判断存储电路122是否正常动作。在一可能实施例中，测试电路121将读取数据DTR与一预设数据作比较。当读取数据DTR等于预设数据时，表示存储电路122的存取操作正常。然而，当读取数据DTR不等于预设数据时，表示存储电路122的存取操作异常。在一可能实施例中，测试电路121记录存储电路122的存取操作异常的次数。在另一可能实施例中，一旦存储电路122发生异常，测试电路121立即通知测试机台110。
图2A为本发明的测试电路的一可能实施例。如图所示，测试电路200A包括一测试存取电路210、一图案产生电路220、一比较电路230、一暂存器240以及一控制器250。测试存取电路210用以接收并处理外部测试信号EXT，用以产生测试数据DTE(或称外部测试数据)、存取地址ADE以及控制指令CME。在一可能实施例中，测试数据DTE、存取地址ADE以及控制指令CME均具有多个位。在本实施例中，测试数据DTE、存取地址ADE以及控制指令CME构成测试图案TSTE。
本发明并不限定测试存取电路210的架构。任何可由外部测试信号EXT中，解码出测试数据DTE、存取地址ADE以及控制指令CME的电路架构，均可作为测试存取电路210。在一可能实施例中，测试存取电路210包括一测试存取端口(test access port；TAP)。
在其它实施例中，测试存取电路210更输出一模式选择信号MBE以及一串列数据SI予控制器250。在一可能实施例中，当模式选择信号MBE的特征参数符合一第一预设条件时，测试存取电路210接收并处理外部测试信号EXT，用以产生测试图案TSTE。然而，当模式选择信号MBE的特征参数符合一第二预设条件时，测试存取电路210不处理外部测试信号EXT。当模式选择信号MBE的特征参数符合一第三预设条件时，测试存取电路210处理外部测试信号EXT，用以产生测试数据DTE。
图案产生电路220用以提供测试图案TSTE、TSTI或TSTM予存储电路122。举例而言，在一正常测试模式下(如模式选择信号MBE的特征参数符合一第一预设条件)，图案产生电路220提供测试图案TSTE予存储电路122。在一自我测试模式下(如模式选择信号MBE的特征参数符合一第二预设条件)，图案产生电路220处理内部测试信号(如内部数据SD、地址信号SA及控制信号SC)，用以产生测试图案TSTI，并提供测试图案TSTI予存储电路122。在一混合测试模式下(如模式选择信号MBE的特征参数符合一第三预设条件)，图案产生电路220A根据外部测试信号EXT以及内部测试信号产生测试图案TSTM，并输出测试图案TSTM予存储电路122。在本实施例中，测试图案TSTE包括测试数据DTE、存取地址ADE、控制指令CME。另外，测试图案TSTI包括测试数据DTI、存取地址ADI、控制指令CMI。在其它实施例中，测试图案TSTM包括测试数据DTE、存取地址ADI、控制指令CMI。
本发明并不限定图案产生电路220的架构。任何可产生测试图案的电路，均可作为图案产生电路220。在本实施例中，图案产生电路220包括一数据产生器(data generator)221、一地址产生器(address generator)222、一控制产生器(control generator)223以及选择电路224～226。
数据产生器221根据内部数据SD，产生一测试数据DTI(或称内部测试数据)。本发明并不限定数据产生器221如何产生测试数据DTI。在一可能实施例中，数据产生器221利用一特定演算法，计算内部数据SD，用以产生测试数据DTI。举例而言，内部数据SD的数值为01。在此例中，数据产生器221转换并处理内部数据SD，用以产生测试数据DTI，其数值可能为01010101 0101 0101。
选择电路224根据一选择信号SSEL，输出测试数据DTI或是DTE予存储电路122。举例而言，当选择信号SSEL为一第一电平(如低电平)时，选择电路224输出测试数据DTI。当选择信号SSEL为一第二电平(如高电平)时，选择电路224输出测试数据DTE。本发明并不限定选择电路224的架构。在一可能实施例中，选择电路224为一多工器(multiplexer)。
地址产生器222根据地址信号SA，产生一存取地址ADI。本发明并不限定地址产生器222如何产生存取地址ADI。在一可能实施例中，地址产生器222具有一计数器(counter)。计数器根据地址信号SA调整一计数值。在此例中，地址产生器222根据内部计数器(未显示)的计数值，产生存取地址ADI。在一可能实施例中，计数器为一上数计数器或是一下数计数器。
选择电路225根据选择信号SSEL，输出存取地址ADI或ADE予存储电路122。举例而言，当选择信号SSEL为一第一电平时，选择电路225输出存取地址ADI。当选择信号SSEL为一第二电平时，选择电路225输出存取地址ADE。本发明并不限定选择电路225的架构。在一可能实施例中，选择电路225为一多工器。
控制产生器223根据控制信号SC，产生一控制指令CMI。在一可能实施例中，当控制信号SC为一第一电平时，控制产生器223产生一写入指令，用以命令存储电路122执行一写入操作。当控制信号SC为一第二电平时，控制产生器223产生一读取指令，用以命令存储电路122执行一读取操作。
选择电路226根据选择信号SSEL，输出控制指令CMI或CME予存储电路122。举例而言，当选择信号SSEL为一第一电平时，选择电路226输出控制指令CMI。当选择信号SSEL为一第二电平时，选择电路226输出控制指令CME。本发明并不限定选择电路226的架构。在一可能实施例中，选择电路226为一多工器。
在其它实施例中，选择电路224～226分别由一第一选择信号、一第二选择信号以及一第三选择信号控制。当选择电路224～226由不同的选择信号控制时，选择电路224～226可选择性地输出内部或外部的测试信号予存储电路122。举例而言，当模式选择信号MBE的特征参数符合一第一预设条件时，控制器250可能设定第一至第三选择信号的每一者为一第二电平(如高电平)。因此，选择电路224输出测试数据DTE、选择电路225输出存取地址ADE、选择电路226输出控制指令CME。在此例中，测试数据DTE、存取地址ADE与控制指令CME构成测试图案TSTE。
当模式选择信号MBE的特征参数符合一第二预设条件时，控制器250可能设定第一至第三选择信号的每一者为一第一电平(如低电平)。因此，选择电路224输出测试数据DTI、选择电路225输出存取地址ADI、选择电路226输出控制指令CMI。在此例中，测试数据DTI、存取地址ADI及控制指令CMI构成测试图案TSTI。
当模式选择信号MBE的特征参数符合一第三预设条件时，控制器250可能设定第一选择信号为一第二电平(如高电平)并设定第二及第三选择信号为一第一电平(如低电平)。因此，选择电路224输出测试数据DTE、选择电路225输出存取地址ADI、选择电路226输出控制指令CMI。在此例中，测试数据DTE、存取地址ADI及控制指令CMI构成测试图案TSTM。在一可能实施例中，测试数据DTE则是由使用者自行设定。在此例中，使用者可能通过测试机台110提供测试数据DTE予测试电路200A。
存储电路122根据测试图案TSTE、TSTI或TSTM而动作。以测试图案TSTI为例，存储电路122根据控制指令CMI进入一写入模式或是一读取模式。举例而言，当控制指令CMI符合一预设值时，存储电路122进入一写入模式，用以将测试数据DTI写入存取地址ADI所对应的存储区块中。当控制指令CMI不符合预设值时，存储电路122进入一读取模式。在读取模式下，存储电路122读取存取地址ADI所对应的存储区块的数据，用以产生读取数据DTR。在本实施例中，读取数据DTR具有多个位，如16位。
比较电路230比较测试数据DTI/DTE与读取数据DTR，用以产生一测试结果SP/F。在正常测试模式及混合测试模式下，比较电路230比较测试数据DTE与读取数据DTR。在自我测试模式下，比较器230比较测试数据DTI与读取数据DTR。在本实施例中，测试数据DTI/DTE与读取数据DTR具有多个位(如16位)，而测试结果SP/F仅具有单一位。
暂存器240暂存测试结果SP/F。在本实施例中，暂存器240为一D型正反器DF1。D型正反器DF1的输入端D接收测试结果SP/F，其时脉端clk接收一操作时脉OPF。在此例中，操作时脉OPF用以触发D型正反器DF1。在操作时脉OPF的一第一周期(cycle)，D型正反器DF1接收测试结果SP/F。在操作时脉OPF的一第二周期间，D型正反器DF1将测试结果SP/F作为一输出信号SQ1提供予控制器250。在本实施例中，输出信号SQ1具有单一位。
控制器250用以产生内部数据SD、地址信号SA及控制信号SC，并根据输出信号SQ1，判断存储电路122是否正常动作。在一可能实施例中，当存储电路122进行一写入操作时，控制器250不理会输出信号SQ1，停止检测存储电路122是否正常。然而，当存储电路122进行一读取操作时，控制器250开始根据输出信号SQ1，检测存储电路122的运作是否正常，并根据检测结果，产生一测试输出信号MBT。
在一可能实施例中，控制器250根据模式选择信号MBE的特征参数，决定是否产生内部数据SD、地址信号SA及控制信号SC。举例而言，当模式选择信号MBE的特征参数符合一第一预设条件时，控制器250停止提供内部数据SD、地址信号SA及控制信号SC予图案产生电路220。此时，控制器250利用选择信号SSEL，要求图案产生电路220提供测试数据DTE、存取地址ADE以及控制指令CME予存储电路122。然而，当模式选择信号MBE的特征参数符合一第二预设条件时，控制器250提供内部数据SD、地址信号SA及控制信号SC。因此，图案产生电路220根据内部数据SD、地址信号SA及控制信号SC，产生测试数据DTI、存取地址ADI以及控制指令CMI。在此例中，控制器250利用选择信号SSEL，要求图案产生电路220提供测试数据DTI、存取地址ADI以及控制指令CMI予存储电路122。当模式选择信号MBE的特征参数符合一第三预设条件时，控制器250提供地址信号SA及控制信号SC。此时，图案产生电路220根据地址信号SA及控制信号SC，产生存取地址ADI以及控制指令CMI。在此例中，控制器250利用选择信号SSEL，要求图案产生电路220提供来自外部测试机台的测试数据DTE、存取地址ADI以及控制指令CMI予存储电路122。
本发明并不限定控制器250的电路架构。在本实施例中，控制器250包括组合逻辑电路(combinational logic circuit)251、252以及一D型正反器DF2。组合逻辑电路251根据输出信号SQ1，得知存储电路122是否正常动作。当存储电路122动作异常时，组合逻辑电路251将异常信号解码成对应的异常状态码，并记录异常的信息于D型正反器DF2。举例而言，在自我测试模式或混合测试模式下，如果读取数据DTR不符测试数据DTI，输出信号SQ1可能为一高电平。相反地，如果读取数据DTR符合测试数据DTI，则输出信号SQ1可能为一低电平。因此，根据输出信号SQ1的电平，组合逻辑电路251可得知存储电路122是否正常动作。
在一可能实施例中，当存储电路122动作异常时，组合逻辑电路251可能产生一状态信号STR，此信号可经由D型正反器DF2和组合逻辑电路252，解码成一异常通知信号(如MBT)予外部的测试机台。在其它实施例中，D型正反器DF2记录存储电路122异常的次数。在本实施例中，每当组合逻辑电路251检测一读取数据DTR后，组合逻辑电路251产生一状态信号STR。
D型正反器DF2由操作时脉OPF触发，并接收状态信号STR。在此例中，D型正反器DF2将状态信号STR作为一输出信号SQ2。如图所示，D型正反器DF2的输入端D接收状态信号STR，其输出端Q提供输出信号SQ2，其时脉端clk接收操作时脉OPF。在一可能实施例中，当D型正反器DF1提供输出信号SQ1予组合逻辑电路251时(即操作时脉OPF的第二周期)，D型正反器DF2提供输出信号SQ2予组合逻辑电路252。
组合逻辑电路252根据输出信号SQ2，产生内部数据SD、地址信号SA、控制信号SC及测试输出信号MBT。在一可能实施例中，每当组合逻辑电路252接收到输出信号SQ2，组合逻辑电路252便产生内部数据SD、地址信号SA、控制信号SC及测试输出信号MBT。在一些实施例中，测试输出信号MBT用以表示存储电路122的存取是否正常。在此例中，测试存取电路210处理(如编码)测试输出信号MBT，用以产生测试结果UTT予外部测试机台(如图1的110)。
为方便说明，组合逻辑电路252称为一第一组合逻辑电路，图案产生电路220称为一第二组合逻辑电路，比较电路230称为一第三组合逻辑电路，而组合逻辑电路251称为一第四组合逻辑电路。当第二组合逻辑电路输出测试图案(TSTE、TSTI或TSTM)时，存储电路122产生一读取数据DTR。第三组合逻辑电路再根据读取数据DTR，产生并提供测试结果SP/F予第四组合逻辑电路。由于存储电路122与第四组合逻辑电路之间的元件较多，而每一元件具有固定的延迟时间，故第四组合逻辑电路需等待一段很长的时间，才能接收到测试结果SP/F。
然而，通过暂存器240暂存测试结果SP/F，便可缩短待测装置120的自我测试的工作周期，进而提高自我测试的速度。举例而言，在操作时脉OPF的第一周期中，第一至第三组合逻辑电路动作，因而产生第一测试结果。在操作时脉OPF的第二周期(落后并相邻第一周期)中，D型正反器DF1存储第一测试结果，并将第一测试结果作为输出信号SQ1，并提供输出信号SQ1予第四组合逻辑电路(即251)。此时，第一至第三组合逻辑电路动作，因而产生第二测试结果。在操作时脉OPF的第三周期中(落后并相邻第二周期)，D型正反器DF1存储第二测试结果，并将第二测试结果作为输出信号SQ1，并提供输出信号SQ1予第四组合逻辑电路(即251)。此时，因第一至第三组合逻辑电路动作，产生第三测试结果，并且D型正反器DF1在操作时脉OPF的第四周期中(落后并相邻第三周期)存储第三测试结果。
在本实施例中，通过D型正反器DF1暂存前一测试结果，第一至第三组合逻辑电路不需等待第四组合逻辑电路完成操作，便可立即产生新的测试结果，故可缩短工作周期。再者，由于第三组合逻辑电路输出单一位的测试结果SP/F，故只需利用单一暂存器240。
图2B为本发明的测试电路的另一可能实施例。图2B相似图2A，不同之处在于，图2B多了一暂存器260以及一逻辑门270。暂存器260用以暂存测试结果SP/F。在一可能实施例中，暂存器260为一D型正反器DF3。D型正反器DF3根据操作时脉OPF，接收测试结果SP/F，并将测试结果SP/F作为一输出信号SQ3。在本实施例中，D型正反器DF3的输入端D接收测试结果SP/F，其时脉端clk接收操作时脉OPF，其输出端Q提供一输出信号SQ3。
逻辑门270耦接暂存器240及260的输出端，并根据输出信号SQ1及SQ3，产生一输出信号SO。本发明并不限定逻辑门270的种类。在一可能实施例中，逻辑门270为一或门(ORgate)。当输出信号SQ1及SQ3为高电平时(例如读取数据DTR不符测试数据DTI/DTE)，逻辑门270输出高电平的输出信号SO。当输出信号SQ1及SQ3为低电平时，表示读取数据DTR符合测试数据DTI/DTE。因此，逻辑门270输出低电平的输出信号SO。在此例中，控制器250根据输出信号SO的电平，便可得知读取数据DTR是否符合测试数据DTI/DTE。
在本实施例中，由于暂存器240及260均存储测试结果SP/F，故当暂存器240及260之一者故障时，另一者仍可输出测试结果SP/F予逻辑门270。举例而言，当读取数据DTR不符合测试数据DTI/DTE时，输出信号SQ1及SQ3应为高电平。然而，如果暂存器240发生故障，并产生低电平的输出信号SQ1时，由于暂存器240仍产生高电平的输出信号SQ3，故逻辑门270输出高电平的输出信号SO。
由于暂存器240及260存储相同的测试结果，故当暂存器240及260的一者故障时，另一者仍可正常地将测试结果SP/F作为输出信号SQ1或SQ3提供予逻辑门270。因此，控制器250可根据逻辑门270所产生的输出信号SO，判断存储电路122的存取操作是否正常。
在其它实施例中，逻辑门270为一与门(AND gate)。当读取数据DTR符合测试数据DTI/DTE时，输出信号SQ1及SQ3均为高电平。因此，逻辑门270输出高电平的输出信号SO。然而，当读取数据DTR不符合测试数据DTI/DTE时，输出信号SQ1及SQ3均为低电平。因此，逻辑门270输出低电平的输出信号SO。
图3为本发明的控制器250的另一实施例。如图所示，控制器300包括组合逻辑电路310、320以及D型正反器DF21～DF2N。组合逻辑电路310根据模式选择信号MBE、输出信号SO、一串列数据SI，判断存储电路122是否正常动作。组合逻辑电路310将判断结果解码成状态码STR1～STRN，并输出状态码STR1～STRN予D型正反器DF21～DF2N。由于组合逻辑电路310的特性与图2A的组合逻辑电路251的特性相似，故不再赘述。
D型正反器DF21～DF2N由操作时脉OPF触发。每一D型正反器接收一状态码，并将状态码作为一输出信号。以D型正反器DF21为例，D型正反器DF21的输入端D接收状态码STR1，其输出端Q提供输出信号SQ21，其时脉端clk接收操作时脉OPF。由于D型正反器DF21～DF2N的特性与图2A中的D型正反器DF2的特性相似，故不再赘述。
组合逻辑电路320根据输出信号SQ21～SQ2N，产生内部数据SD、地址信号SA、控制信号SC、测试输出信号MBT及选择信号SSEL。由于组合逻辑电路320的特性与图2A的组合逻辑电路252的特性相似，故不再赘述。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中具有通常知识者的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来说，本发明实施例所述的系统、装置或是方法可以硬体、软体或硬体以及软体的组合的实体实施例加以实现。因此本发明的保护范围当视上述的权利要求所界定者为准。

Claims (20)

1.一种测试电路，用以测试一存储电路，其特征在于，还包括：
一控制器，用以产生多个内部测试信号；
一图案产生电路，根据所述内部测试信号，写入一测试数据于所述存储电路的一存储区块中，并读取所述存储区块，用以产生一读取数据；
一比较电路，比较所述测试数据及所述读取数据，用以产生一测试结果；以及
一第一暂存器，暂存所述测试结果；
其中所述控制器根据所述第一暂存器所存储的所述测试结果，判断所述存储电路是否正常。
2.根据权利要求1所述的测试电路，其特征在于，所述存储电路为一静态随机存取存储电路。
3.根据权利要求1所述的测试电路，其特征在于，在一正常测试模式下，所述图案产生电路根据多个外部测试信号，产生所述测试数据，在一自我测试模式下，所述图案产生电路根据所述内部测试信号，产生所述测试数据。
4.根据权利要求3所述的测试电路，其特征在于，还包括：
一测试存取电路，用以接收所述外部测试信号以及一模式选择信号；
其中：
当所述模式选择信号的一特征参数符合一第一预设条件时，所述测试存取电路命令所述控制器停止提供所述内部测试信号，使得所述图案产生电路根据所述外部测试信号，产生所述测试数据；
当所述模式选择信号的所述特征参数符合一第二预设条件时，所述测试存取电路命令所述控制器提供所述内部测试信号，使得所述图案产生电路根据所述内部测试信号，产生所述测试数据。
5.根据权利要求3所述的测试电路，其特征在于，所述图案产生电路包括：
一数据产生器，根据所述内部测试信号中的至少一内部数据，产生一内部测试数据；
一第一选择电路，根据一选择信号，将所述内部测试数据或是所述外部测试信号中的一外部测试数据作为所述测试数据；
一地址产生器，根据所述内部测试信号中的至少一地址信号，产生一第一存取地址；
一第二选择电路，根据所述选择信号，输出所述第一存取地址或是所述外部测试信号中的一第二存取地址予所述存储电路；
一控制产生器，根据所述内部测试信号中的至少一控制信号，产生一第一控制指令；以及
一第三选择电路，根据所述选择信号，输出所述第一控制指令或是所述外部测试信号中的第二控制指令予所述存储电路。
6.根据权利要求1所述的测试电路，其特征在于，所述第一暂存器为一第一D型正反器，所述第一D型正反器根据一操作时脉，接收所述测试结果，并将所述测试结果作为一第一输出信号提供予所述控制器。
7.根据权利要求6所述的测试电路，其特征在于，所述控制器包括：
一第一组合逻辑电路，接收所述第一输出信号，当所述第一输出信号表示所述读取数据符合所述测试数据时，所述第一组合逻辑电路产生状态信号；
一第二D型正反器，根据所述操作时脉，接收所述状态信号，并将所述状态信号作为一第二输出信号；以及
一第二组合逻辑电路，根据所述第二输出信号，产生所述内部测试信号。
8.根据权利要求7所述的测试电路，其特征在于，当所述第一D型正反器输出所述第一输出信号时，所述第二D型正反器输出所述第二输出信号。
9.根据权利要求1所述的测试电路，其特征在于，还包括：
一第二暂存器，用以暂存所述测试结果，以及
一逻辑门，耦接所述第一暂存器及第二暂存器，并根据第一暂存器及第二暂存器所存储的所述测试结果，产生一输出信号；
其中所述控制器根据所述输出信号，判断所述存储电路是否正常。
10.根据权利要求9所述的测试电路，其特征在于，所述逻辑门为一或门。
11.一种电子装置，其特征在于，包括：
一存储电路；以及
一测试电路，用以测试所述存储电路，并包括：
一控制器，用以产生多个内部测试信号；
一图案产生电路，根据所述内部测试信号，写入一测试数据于所述存储电路的一存储区块中，并读取所述存储区块，用以产生一读取数据；
一比较电路，比较所述测试数据及所述读取数据，用以产生一测试结果；以及
一第一暂存器，暂存所述测试结果；
其中所述控制器根据所述第一暂存器所存储的所述测试结果，判断所述存储电路是否正常。
12.根据权利要求11所述的电子装置，其特征在于，所述存储电路为一静态随机存取存储电路。
13.根据权利要求11所述的电子装置，其特征在于，在一正常测试模式下，所述图案产生电路根据多个外部测试信号，产生所述测试数据，在一自我测试模式下，所述图案产生电路根据所述内部测试信号，产生所述测试数据。
14.根据权利要求13所述的电子装置，其特征在于，所述测试电路还包括：
一测试存取端口，用以接收所述外部测试信号以及一模式选择信号；
其中：
当所述模式选择信号的一特征参数符合一第一预设条件时，所述测试存取端口命令所述控制器停止提供所述内部测试信号，使得所述图案产生电路根据所述外部测试信号，产生所述测试数据；
当所述模式选择信号的所述特征参数符合一第二预设条件时，所述测试存取端口命令所述控制器提供所述内部测试信号，使得所述图案产生电路根据所述内部测试信号，产生所述测试数据。
15.根据权利要求13所述的电子装置，其特征在于，所述图案产生电路包括：
一数据产生器，根据所述内部测试信号中的至少一第一数据信号，产生一内部测试数据；
一第一选择电路，根据一选择信号，将所述内部测试数据或是所述外部测试信号中的一外部测试数据作为所述测试数据；
一地址产生器，根据所述内部测试信号中的至少一地址信号，产生一第一存取地址；
一第二选择电路，根据所述选择信号，输出所述第一存取地址或是所述外部测试信号中的一第二存取地址予所述存储电路；
一控制产生器，根据所述内部测试信号中的至少一控制信号，产生一第一控制指令；以及
一第三选择电路，根据所述选择信号，输出所述第一控制指令或是所述外部测试信号中的第二控制指令予所述存储电路。
16.根据权利要求11所述的电子装置，其特征在于，所述第一暂存器为一第一D型正反器，所述第一D型正反器根据一操作时脉，接收所述测试结果，并将所述测试结果作为一第一输出信号提供予所述控制器。
17.根据权利要求16所述的电子装置，其特征在于，所述控制器包括：
一第一组合逻辑电路，接收所述第一输出信号，当所述第一输出信号表示所述读取数据符合所述测试数据时，所述第一组合逻辑电路产生一状态信号；
一第二D型正反器，根据所述操作时脉，接收所述状态信号，并将所述状态信号作为一第二输出信号；以及
一第二组合逻辑电路，根据所述第二输出信号，产生所述内部测试信号。
18.根据权利要求17所述的电子装置，其特征在于，当所述第一D型正反器输出所述第一输出信号时，所述第二D型正反器输出所述第二输出信号。
19.根据权利要求11所述的电子装置，其特征在于，还包括：
一第二暂存器，用以暂存所述测试结果，以及
一逻辑门，耦接所述第一暂存器及第二暂存器，并根据第一暂存器及第二暂存器所存储的信息，产生一输出信号；
其中所述控制器根据所述输出信号，判断所述存储电路是否正常。
20.根据权利要求19所述的电子装置，其中所述逻辑门为一或门。
CN202010138215.5A 2020-03-03 2020-03-03 测试电路及电子装置 Pending CN113345508A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010138215.5A CN113345508A (zh) 2020-03-03 2020-03-03 测试电路及电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010138215.5A CN113345508A (zh) 2020-03-03 2020-03-03 测试电路及电子装置

Publications (1)

Publication Number Publication Date
CN113345508A true CN113345508A (zh) 2021-09-03

Family

ID=77467333

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010138215.5A Pending CN113345508A (zh) 2020-03-03 2020-03-03 测试电路及电子装置

Country Status (1)

Country Link
CN (1) CN113345508A (zh)

Similar Documents

Publication Publication Date Title
KR100308621B1 (ko) 반도체 메모리 장치를 위한 프로그램 가능한 내장 자기 테스트 시스템
US6226766B1 (en) Method and apparatus for built-in self-test of smart memories
US20230195994A1 (en) Chip design verification system, chip design verification method, and computer readable recording media with stored program
US20140089752A1 (en) Method, system and apparatus for evaluation of input/output buffer circuitry
US5553025A (en) Semiconductor memory device executing a memory test in a plurality of test modes
JP2868710B2 (ja) 集積回路装置及びその試験方法
US5946245A (en) Memory array test circuit and method
US9543044B2 (en) System and method for improving memory performance and identifying weak bits
KR100825783B1 (ko) 테스트 패턴 발생회로 및 이를 구비하는 반도체 메모리장치
US11309044B2 (en) Test circuit for testing a storage circuit
US6516430B1 (en) Test circuit for semiconductor device with multiple memory circuits
US7134063B2 (en) Apparatus and method for testing on-chip ROM
US20080222460A1 (en) Memory test circuit
US7149944B2 (en) Semiconductor integrated circuit device equipped with read sequencer and write sequencer
US20210279391A1 (en) Semiconductor integrated circuit, circuit designing apparatus, and circuit designing method
US20100017664A1 (en) Embedded flash memory test circuit
KR20100103212A (ko) 복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템
CN113345508A (zh) 测试电路及电子装置
TWI719841B (zh) 測試電路及電子裝置
KR100684548B1 (ko) 자체 기능 테스트 가능한 시스템 온 칩 및 그 기능 테스트방법
US7082513B2 (en) Integrated memory and method for checking the functioning of an integrated memory
JP4724774B2 (ja) 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法
US20240310436A1 (en) Mechanism capable of performing on-chip test and verification
JP3955708B2 (ja) 組込み自己試験用回路
JPH05151017A (ja) マイクロコンピユータ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination