JP2005309543A - テストボード、ｃｐｕ内蔵半導体集積回路のテストシステム、そのテスト方法、セルフテストプログラムおよび可読記録媒体 - Google Patents

Abstract

【課題】 例えば映像データなどのような膨大なデータ量をデータ処理するようなＬＳＩのシステムレベルでの機能テストを効率よく行う。
【解決手段】 半導体集積回路のテストシステム１は、テスタ２０を用いてＣＰＵ内蔵ＬＳＩ１１をセルフテストする。ＣＰＵ内蔵ＬＳＩ１１をセルフテストさせるための制御プログラムを格納するフラッシュメモリ１２と、ＣＰＵ内蔵ＬＳＩ１１との通信を制御する通信制御回路と、テストデータを格納したＦＰＧＡ１４と、ＦＰＧＡ用のコンフィグレーションデバイス１３とを有して、実動作モードまたは実動作周波数でのテストを行う。
【選択図】 図１

Description

本発明は、例えば映像データ処理を行うＣＰＵ内蔵半導体集積回路（ＣＰＵ内蔵ＬＳＩ）の通信テストなどの各種の機能テストをするための例えばＢＯＳＴ（Ｂｕｉｌｔ−Ｏｕｔ Ｓｅｌｆ−Ｔｅｓｔ）ボードなどのテストボード、これを使用したＣＰＵ内蔵半導体集積回路のテストシステムおよびそのテスト方法、さらにはこれに用いるセルフテストプログラムおよび可読記録媒体に関する。

近年、電子機器の高性能化に伴ないそれに使用されるＬＳＩ（半導体集積回路）にも高機能、高速化が常に要求されている。

従来、テスタを用いてこのようなＬＳＩの機能テストを行う場合、テスタは、ＬＳＩの該当端子に機能テストのための入力信号を与え、その入力信号に対してＬＳＩ論理回路から読み込んだ出力信号と所定の期待値とを比較し、その比較結果に基づいてＬＳＩの良品選別を行っている。

特に、映像データ伝送を行うＬＳＩについては、その機能評価をするために映像データを取り扱う必要があるが、そのデータ量が膨大なものになるため、使用するテスタ（特にローエンドのテスタ）によっては、テスタ自体のメモリ容量の制限からＬＳＩの機能テストパターン作成にあったてそのパターン長に制約があった。さらに、ＰＬＬ回路を内蔵して内部で高速動作させるＬＳＩでは、内部の実動作周波数がテスタの許容動作周波数を越えれば、実動作周波数でのテストが不可能であった。

従来のテスト手法では、機能テストのためのテストパーターンを作成し、テスタからテストパターンを入力して、ＬＳＩからの出力波形をテスタにより期待値と比較する手法が一般的であるが、ＬＳＩの高機能化が進むにつれて、ＬＳＩの機能テストも複雑化するため、テストパターンも長くなる。ＬＳＩの故障を検出するにあたっては、ＬＳＩの機能ブロック別にテストパターンを作成し検証を行うが、多くの場合、特定のテストモードでの検証となり、それは実動作モードとは異なっている。

ＬＳＩが最終のシステムに組み込まれた際の動作検証を行うには、実動作モードでの検証を行うことが有効な手法ではあるが、実動作モード検証の場合、ブロック別テストパターンによりパターンが長くなり、テスタのメモリ容量を越える場合が多い。特に、映像データ処理を行うＬＳＩでは、そのデータ量が膨大なものとなるため、テストパターンを限定する必要があった。

このように、映像データ処理ではデータ量が膨大なものとなるため、テスタのメモリ容量よりも大きくなってしまう。これに対して、例えば特許文献１ではデータをデータ圧縮しており、例えば特許文献２ではポインタを設定することにより重複パターンは格納しないという事例が開示されている。
特開２００１−５１０２８号公報 特開２００１−２２８２１７公報

しかし、上記従来の構成では、別途、圧縮用手段が必要になったり、テストパターンに制限が生じたりして、十分なテストができないという危険性がある。さらには、テスタから被テスト回路（ＬＳＩ）までの配線長やテスタの許容動作周波数などから高速の実動作テストが難しいことには変わりはない。

本発明は、上記従来の問題を解決するもので、例えば映像データなどのような膨大なデータ量をデータ処理するようなＣＰＵ内蔵半導体集積回路（ＬＳＩ）のシステムレベルでの機能テストを効率よく容易かつ確実に行うことができるテストボード、これを用いたＣＰＵ内蔵半導体集積回路のテストシステム、ＣＰＵ内蔵半導体集積回路のテスト方法、セルフテストプログラムおよび可読記録媒体を提供することを目的とする。

本発明のテストボードは、ＣＰＵ内蔵半導体集積回路をセルフテストするためのテストボードであって、該ＣＰＵ内蔵半導体集積回路をセルフテストするためのセルフテストプログラムを格納したメモリ手段と、該ＣＰＵ内蔵半導体集積回路とのデータ通信を制御可能とすると共に、所定のテストデータを格納したＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）手段とを有し、該ＣＰＵ内蔵半導体集積回路が該メモリ手段およびＦＰＧＡ手段と接続可能とするように設置され、該ＣＰＵ内蔵半導体集積回路とＦＰＧＡ手段間で通信テストを行う構成とするものであり、そのことにより上記目的が達成される。

また、本発明のテストボードにおけるＣＰＵ内蔵半導体集積回路は、前記ＦＰＧＡ手段から送信されたテストデータを暗号化するデータ処理手段と、暗号化したテストデータを所定の期待値と比較する暗号化データ比較手段とを有する。

さらに、本発明のテストボードにおけるＣＰＵ内蔵半導体集積回路は、前記ＦＰＧＡ手段から送信されたテストデータを復号化するデータ処理手段と、復号化したテストデータを該ＦＰＧＡ手段に送信するデータ送信手段とを有する。

さらに、本発明のテストボードにおけるＦＰＧＡ手段は、前記ＣＰＵ内蔵半導体集積回路から受信した復号化テストデータとオリジナルテストデータとを比較する復号化データ比較手段を有する。

本発明のＣＰＵ内蔵半導体集積回路のテストシステムは、テスタ手段を用いて、請求項１〜４のいずれかに記載のテストボード上のＣＰＵ内蔵半導体集積回路をセルフテストするためのＣＰＵ内蔵半導体集積回路のテストシステムであって、該テスタ手段は、該ＣＰＵ内蔵半導体集積回路の一方入力端子が該テスタ手段と前記メモリ手段のうち該メモリ手段側に接続されるように接続制御する接続制御信号を該テストボード上の一方のスイッチ手段に出力可能とする手段と、前記ＣＰＵ内蔵半導体集積回路の他方入力端子が該テスタ手段と前記ＦＰＧＡ手段のうち該ＦＰＧＡ手段に接続されるように接続制御する接続制御信号を該テストボード上の他方のスイッチ手段に出力可能とする手段と、該ＣＰＵ内蔵半導体集積回路に対してクロック信号および、テストスタートのトリガとなるリセット信号を出力可能とする手段とを有するものであり、そのことにより上記目的が達成される。

また、本発明のＣＰＵ内蔵半導体集積回路のテストシステムでは、ＣＰＵ内蔵半導体集積回路とＦＰＧＡ手段との通信テストを、該ＣＰＵ内蔵半導体集積回路の実動作モードおよび実動作周波数で実行可能とする。

本発明のＣＰＵ内蔵半導体集積回路のテスト方法は、テストボード手段上のＣＰＵ内蔵半導体集積回路をセルフテストするＣＰＵ内蔵半導体集積回路のテスト方法において、該テストボード手段上のメモリ手段内のセルフテストプログラムに基づいて、テストデータを格納したＦＰＧＡ手段と該ＣＰＵ内蔵半導体集積回路との間の通信テストを行う通信テストステップと、該通信テストの結果を良否判定するテスト結果処理ステップとを有するものであり、そのことにより上記目的が達成される。

また、本発明のＣＰＵ内蔵半導体集積回路のテスト方法における通信テストステップは、前記ＦＰＧＡ手段から前記ＣＰＵ内蔵半導体集積回路に前記テストデータを送信するステップと、送信されたテストデータを該ＣＰＵ内蔵半導体集積回路が暗号化するステップと、暗号化したテストデータを所定の期待値と比較する比較ステップとを有する。

さらに、本発明のＣＰＵ内蔵半導体集積回路のテスト方法におけるテスト結果処理ステップは、前記比較ステップによる比較結果が不一致の場合にそれを明示すると共に前記通信テストを終了処理するステップを有する。

さらに、本発明のＣＰＵ内蔵半導体集積回路のテスト方法における通信テストステップは、前記比較ステップによる比較結果が一致の場合に、暗号化したテストデータを前記ＣＰＵ内蔵半導体集積回路から前記ＦＰＧＡ手段に送信するステップと、受信した暗号化データを該ＦＰＧＡ手段からＣＰＵ内蔵半導体集積回路に返信するステップと、返信された暗号化データを該ＣＰＵ内蔵半導体集積回路で復号化するステップと、復号化したテストデータを該ＦＰＧＡ手段に再び送信するステップと、該ＦＰＧＡ手段で受信した復号化データとオリジナルテストデータとを比較するステップとを有する。

さらに、本発明のＣＰＵ内蔵半導体集積回路のテスト方法における通信テストステップの前段階として、前記ＣＰＵ内蔵半導体集積回路が前記メモリ手段およびＦＰＧＡ手段に接続されるようにテスタ手段から接続制御するステップと、該ＣＰＵ内蔵半導体集積回路に対してクロック信号および、テストスタートのトリガとなるリセット信号を該テスタ手段からテストボード手段を介して出力するステップとを有し、該テスタ手段を用いてテストボード手段上の該ＣＰＵ内蔵半導体集積回路をセルフテストする。

本発明のセルフテストプログラムは、請求項７〜１１に記載のＣＰＵ内蔵半導体集積回路のテスト方法における各ステップをコンピュータに実行させるものであり、そのことにより上記目的が達成される。

本発明の可読記録媒体は、請求項１２に記載のセルフテストプログラムが記録されたコンピュータ読み取り可能なものであり、そのことにより上記目的が達成される。

上記構成により、以下、本発明の作用を説明する。

本発明においては、ＬＳＩのシステムレベルの動作検証を行うために、テストボード手段を有する。このテストボードは、メモリ手段およびＦＰＧＡ手段を搭載し、これらとテスト対象のＣＰＵ内蔵ＬＳＩとの接続手段を有する。

この接続手段は、ＬＳＩがパッケージ品の場合は、そのパッケージ品に対応したソケット手段であり、ＬＳＩがウエハ状態であればそのウエハをプローブするためのプローブカード手段であってもよい。

システムレベルの検証を行う前に、まず、各機能ブロック別のテストを行うが、これは従来のテスト手法に従いテスタからテストパターンを入力して、ＬＳＩからの出力波形をテスタ手段により所定の期待値と比較することにより行う。このとき、使用するテスタ手段によっては、ＬＳＩを実動作周波数でテストできないが、後で述べるＢＯＳＴによるシステムレベルのテストを行うため、ここでは、使用するテスタ手段で可能な最速の周波数でテストを行なえばよい。前記したように従来のテスト手法による各機能ブロックの検証が終わった後、ＢＯＳＴによるシステムレベルのテストを開始する。

ＢＯＳＴ用のテストボードには、前述したようにフラッシュメモリなどのメモリ手段およびＦＰＧＡ手段を有している。ここで、フラッシュメモリなどのメモリ手段にはテスト対象のＬＳＩ内部のＣＰＵにセルフテストを実行させるためのソフトウエア（セルフテストプログラム）を格納し、ＦＰＧＡ手段にはテスト対象のＬＳＩが取り扱うテストデータとしてのデータフォーマット、例えば映像データおよびテスト対象ＬＳＩとの通信を制御するデータ通信回路を持っておく必要があるが、この回路情報は、後述するＦＰＧＡ手段用コンフィグレーションデバイスに格納しておけばよい。

テスタ手段は、従来のテスト手法のように大量のテストパターンを出力する必要はなく、テスト対象のＬＳＩを動作させるためのクロック信号および、テストスタートのトリガとなるリセット信号を出力する。

このテスタ手段からのリセット信号が解除されると、ＬＳＩに内蔵されたＣＰＵはフラッシュメモリなどのメモリ手段からソフトウエア（セルフテストプログラム）を読み込み、ＬＳＩのテストを開始する。

ＦＰＧＡ手段とのデータ通信テスト終了後、ＣＰＵはＬＳＩの後述する汎用ポートなどにそのテスト結果を出力する。システムレベルテスト中、テスタ手段はクロックのみ出力し続けていればよく、そのテスト結果は所定の時間経過後にＣＰＵが出力するテスト結果を汎用ポートでモニタして確認すればよい。

以上により、本発明によれば、テストボード手段上にメモリ手段およびＦＰＧＡ手段を設け、ＣＰＵ内蔵半導体集積回路がメモリ手段およびＦＰＧＡ手段と接続するように設置されて、ＣＰＵ内蔵半導体集積回路とＦＰＧＡ手段間で通信テストを行うため、膨大なデータの機能テストが必要になる映像データ伝送を行うＣＰＵ内蔵ＬＳＩの機能テストを効率よく容易かつ確実に行うことができる。これには、テスタ手段も比較的ローエンドのテスタ手段を用いることができる。

また、映像データを、従来のように膨大なテストパターンでテストする必要がなく、しかもシステムレベル（実動作レベル）での機能テストをテスタレベルで実施できるため、早期にＬＳＩの故障を検出できる。

さらに、機能テスト用のセルフテストプログラムをテストボード手段上のメモリ手段内に格納し、エミュレート回路（通信制御回路）をＦＰＧＡ手段内で実現しているため、テストフローの変更が容易にできる。即ち、テストの内容は、ＦＰＧＡ手段内のデータ通信回路およびメモリ手段内のセルフテストプログラムにより容易に変更可能である。

以下に、本発明のテストボードおよび、これを用いたテストシステム、そのテスト手法の実施形態について図面を参照しながら説明する。

図１は、本実施形態におけるテストシステムの概略構成例を示すブロック図である。

図１において、テストシステム１は、機能テスト対象のＣＰＵ内蔵ＬＳＩ１１を所定位置にセットして各種の機能テストを行うためのテストボード手段としてのテストボード１０と、テストボード１０上のＣＰＵ内蔵ＬＳＩ１１を良品選別するために各種の出力信号を出力すると共に、テストボード１０からの入力信号により良否判定可能とするテスタ手段としてのテスタ２０とを有している。

テストボード１０には、機能テスト対象のＣＰＵ内蔵ＬＳＩ１１と、ＢＯＳＴ用のメモリ手段としてのフラッシュメモリ１２と、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）手段としてのＦＰＧＡ１３と、ＦＰＧＡ用コンフィグレーションデバイス１４と、スイッチ手段としてのリレー素子１５，１６とを有している。

ＣＰＵ内蔵ＬＳＩ１１は、制御部であるＣＰＵ（中央演算処理装置）１１１の他に、フラッシュメモリ１２およびテスタ２０のメモリＩ／Ｆに対する外部メモリインターフェイス１１２と、映像データ処理回路１１３と、ＦＰＧＡ１３および、テスタ２０の映像データＩ／ＦおよびベースバンドＩ／Ｆに対するベースバンドＩ／Ｆ１１４と、タイマおよび割り込みコントローラなどのペリフェラル回路１１５と、汎用ポート１１６と、ＰＬＬ回路１１７とを有しており、外部メモリとしてのＢＯＳＴ用のフラッシュメモリ１２内の制御プログラム（セルフテストプログラム）に基づいて例えば通信テストなどの各種の機能テスト動作を行う。即ち、ＣＰＵ内蔵ＬＳＩ１１は、ＭＰＥＧ映像データを無線伝送可能とするシステムＬＳＩであって、映像データ処理回路１１３でＭＰＥＧデータを所定のフォーマットデータ（暗号化データや複合化データ）に変換し、外部のベースバンドチップにベースバンドＩ／Ｆ回路１１４を介して送信および受信する機能を有している。

ＣＰＵ１１１は、暗号化したテストデータを所定の期待値と比較する暗号化データ比較手段１１１ａを有している。

映像データ処理回路１１３は、ＦＰＧＡ１３から送信されたテストデータを暗号化または復号化する。

ＢＯＳＴ用のフラッシュメモリ１２は、その内部にセルフテスト用の制御プログラム（セルフテストプログラム）を格納している。

ＦＰＧＡ用コンフィグレーションデバイス１３は、後述する通信制御回路の回路情報を格納している。

ＦＰＧＡ１４は、機能テスト対象のＣＰＵ内蔵ＬＳＩ１１が取り扱うテスト用ＭＰＥＧフォーマットデータ（テストデータ）を格納するテストデータ格納手段１４ａと、ベースバンドチップをエミュレートするデータ通信回路１４ｂ（テスト対象のＣＰＵ内蔵ＬＳＩ１１との通信を制御す通信制御回路）と、ＣＰＵ内蔵ＬＳＩ１１から受信した、映像データ処理回路１１３による復号化テストデータとオリジナルテストデータとを比較する復号化データ比較手段１４ｃとを有する。

リレー素子１５は、ＢＯＳＴ時にフラッシュメモリ１２側に接続され、それ以外の時にはテスタチャネル側に接続されるようにテスタ２０から設定制御される。

リレー素子１６は、ＢＯＳＴ時にＦＰＧＡ１４側に接続され、それ以外の時にはテスタチャネル側に接続されるようにテスタ２０から設定制御される。

なお、これらのフラッシュメモリ１２およびＦＰＧＡ用コンフィグレーションデバイス１３はソケット（ソケット部）に装着してもよいが、オンボードにて書き込みができる方が望ましい。テスト対象のＣＰＵ内蔵ＬＳＩ１１がパッケージ品の場合にはテストボード１０上に対応するソケットを搭載し、ウエハレベルの場合にはプローブカードにテストボード１０を接続すればよい。

テスタ２０は、ＣＰＵ内蔵ＬＳＩ１１の複数の該当端子に機能テストのためのテストパターンを出力すると共に、そのテストパターンに対するＣＰＵ内蔵ＬＳＩ１１からの出力信号と期待値とを比較し、その比較結果に基づいてテスト対象のＣＰＵ内蔵ＬＳＩ１１の良品選別を行う。また、テスタ２０は、ＢＯＳＴ時に、従来のテスト手法のように大量のテストパターンを出力する必要はなく、テスト対象のＣＰＵ内蔵ＬＳＩ１１を動作させるためのクロック信号、およびテストスタートのトリガとなるリセット信号を、テストボード１０上のＣＰＵ内蔵ＬＳＩ１１に出力すればよい。

ここで、ＢＯＳＴ用のテストボード１０とテスタ２０との接続について、以下に、詳細に説明する。テスト対象のＣＰＵ内蔵ＬＳＩ１１の全ての端子をテスタ２０のテスタチャネルにテストボード１０を介して接続するが、ＢＯＳＴ時に使用するフラッシュメモリ１２とＦＰＧＡ１４に接続される端子はそれぞれ、リレー素子１５，１６をそれぞれ介して各テスタチャネルに接続される。

具体的には、リレー素子１５に対してメモリインターフェース信号であるアドレス信号、データバス信号およびチップセレクト信号のテスタ２０の各端子を接続し、また、リレー素子１６に対して映像データインターフェース信号、ベースバンドインターフェース信号、汎用ポート（ＢＯＳＴ時のテストスタート信号、テスト終了信号、テスト結果信号）のテスタ２０の各端子を接続する。

次に、本実施形態のＣＰＵ内蔵ＬＳＩ１１のテスト手法を図２および図３に示している。

図２は、図１のテストシステムにおけるテスト動作例を示すフローチャートであり、図３は、図２の通信テスト実行ステップの詳細例を示すフローチャートである。

図２に示すように、まず、ステップＳ１で、テスタ２０により各機能ブロック別のテストを行う。ここでのテストは従来のテスト手法に従いＣＰＵ内蔵ＬＳＩ１１の全端子をテスタ２０のテスタチャネルにテストボード１０を介して接続し、テスタ２０からテストパターンをテストボード１０を介してＣＰＵ内蔵ＬＳＩ１１に入力する。このとき、リレー素子１５，１６は、テスタ２０のテスタチャネル側に接続されるようにテスタ２０から設定制御が為されている。

次に、ステップＳ２ではテスタ２０からのテストパターンに対する、ＣＰＵ内蔵ＬＳＩ１１からの出力信号をテスタ２０で受けて、この出力信号と期待値とを比較し、その比較結果が不一致の場合（ＮＯ）にはＣＰＵ内蔵ＬＳＩ１１が不良品であると判断してテストを中止する。その比較結果が一致の場合（ＹＥＳ）には次のステップＳ３の処理に移行する。

ステップＳ３ではＢＯＳＴによる実動作周波数、実動作モードのテストを行うため、テストボード１０の設定をＢＯＳＴ用に切り換える。具体的には、ＣＰＵ内蔵ＬＳＩ１１の電源をオフ（ＯＦＦ）にした後、リレー素子１５，１６をテスタチャネル側から切り離し、それぞれフラッシュメモリ１２、ＦＰＧＡ１４側にそれぞれ接続するようにテスタ２０から設定制御する。

このように、テストボード１０をＢＯＳＴ用に設定した後、ステップＳ４でＣＰＵ内蔵ＬＳＩ１１の電源をオン（ＯＮ）にし、これと同時にテストボード１０上のフラッシュメモリ１２、ＦＰＧＡ１４およびＦＰＧＡ用コンフィグレーションデバイス１３の電源もオン（ＯＮ）にする。テスタ２０からＣＰＵ内蔵ＬＳＩ１１にテストボード１０を介してクロック信号を出力し、ＣＰＵ内蔵ＬＳＩ１１のリセットが解除されると、ＣＰＵ内蔵ＬＳＩ１１はテストボード１０に搭載されたフラッシュメモリ１２に予め格納されたセルフテストプログラムをＣＰＵ１１１が読み込んで実行開始する。ここで、テスタ２０から出力されるクロック信号はＣＰＵ内蔵ＬＳＩ１１内のＰＬＬ回路１１７に入力され、実動作周波数までＮ逓倍されてＣＰＵ内蔵ＬＳＩ１１内部の各ブロックに供給されることになる。

ステップＳ５でＣＰＵ内蔵ＬＳＩ１１はセルフテストプログラムの内容にしたがって、ステップＳ６で実行される通信テストのための各機能ブロックの初期設定を行ない、初期設定が完了した後、通信テストスタート信号をセットする。この通信テストスタート信号はリレー素子１６を介してＦＰＧＡ１４に出力される。

ここで、ステップＳ６の通信テストの詳細を図３のフローチャートに示して詳細に説明する。

図３に示すように、まず、ステップＳ６１でＦＰＧＡ１４はＣＰＵ内蔵ＬＳＩ１１からのテストスタート信号を受信するまではウエイト状態にある。

ＦＰＧＡ１４はテストスタート信号を受信すると（ステップＳ６１でＹＥＳ）、ステップＳ６２において、予め格納しておいたＭＰＥＧフォーマットデータをＣＰＵ内蔵ＬＳＩ１１に送信する。

ステップＳ６３でＣＰＵ内蔵ＬＳＩ１１はＦＰＧＡ１４から送信されてきたＭＰＥＧフォーマットデータをベースバンドＩ／Ｆ１１４が受信する。この受信したＭＰＥＧフォーマットデータを映像データ処理回路１１３が暗号化し、暗号化したＭＰＥＧフォーマットデータを、ステップＳ６５でＦＰＧＡ１４のベースバンドエミュレート回路（通信制御回路）に再び送信する。

ここで、ステップＳ６３とステップＳ６５の間にはステップＳ６４が設けられ、ステップＳ６４では、ＣＰＵ１１１の暗号化データ比較手段１１１ａによる暗号化データのチェックが行われる。これはＦＰＧＡ１４に予め格納されているＭＰＥＧフォーマートデータに対する暗号化の期待値をセルフテストプログラムの中に格納しておいてＣＰＵ１１１の暗号化データ比較手段１１１ａが実際に暗号化した暗号化データと期待値との比較を行うもので、通常の実動作ではこの処理は行なわれない。その比較結果として不一致が発生した場合（ＮＧ）には、テスタ２０にそのチェック結果としてＰａｓｓ／ｆａｉｌ信号を出力してテストを中止する。また、その比較結果として一致の場合（ＹＥＳ）にはステップＳ６５の処理に移行する。ここまでで、暗号化されたＭＰＥＧフォーマットデータをＦＰＧＡ１４のベースバンドエミュレート回路（データ通信回路１４ｂ）に送信するステップＳ６５までのフローが完了する。

次に、受信側のフローチャートを説明する。ＦＰＧＡ１４のベースバンドエミュレート回路（データ通信回路１４ｂ）はＣＰＵ内蔵ＬＳＩ１１から受信した暗号化データを所定の時間経過後、ステップＳ６６でＣＰＵ内蔵ＬＳＩ１１に返信する。

さらに、ステップＳ６７において、ＣＰＵ内蔵ＬＳＩ１１に受信された暗号化データを復号化して、再びＦＰＧＡ１４に送信する。

さらに、ステップＳ６８において、ＦＰＧＡ１４は受信した復号化データと、ステップＳ６２でＣＰＵ内蔵ＬＳＩ１１に送信したオリジナルのＭＰＥＧフォーマットデータとの比較を行う。

ＦＰＧＡ１４はその比較結果であるテスト結果信号をセットした後、図２のステップＳ７で、ＣＰＵ内蔵ＬＳＩ１１にテスト終了信号として送信し、ＣＰＵ内蔵ＬＳＩ１１はＦＰＧＡ１４からのテスト終了信号を受信する。

ＣＰＵ内蔵ＬＳＩ１１は、ＦＰＧＡ１４からのテスト終了信号を受信後、ステップＳ８でテスト結果信号を読み込み、テスタ２０に対して最終のテスト結果をＰａｓｓ／Ｆａｉｌ信号として出力する。ここで、テストスタート信号、テスト終了信号、テスト結果信号およびＰａｓｓ／Ｆａｉｌ信号は、ＣＰＵ内蔵ＬＳＩ１１の汎用ポートを使用し、テストスタート信号、テスト終了信号、テスト結果信号はリレー素子１６を介してＦＰＧＡ１４に入力され、Ｐａｓｓ／Ｆａｉｌ信号はテスタ２０に入力される。

以上により、本実施形態の手法によれば、半導体集積回路のテストシステム１は、テストボード１０およびテスタ２０を用いてＣＰＵ内蔵ＬＳＩ１１をセルフテストする。テスタ２０が接続されるテストボード１０上には、ＣＰＵ内蔵ＬＳＩ１１をセルフテストするための制御プログラムとしてのセルフテストプログラムを格納するフラッシュメモリ１２と、ＣＰＵ内蔵ＬＳＩ１１との通信を制御するデータ通信回路１４ｂおよび、テストデータを格納したテストデータ格納手段１４ａを持つＦＰＧＡ１４と、ＦＰＧＡ用のコンフィグレーションデバイス１３とが設けられている。これにより、実動作モードまたは実動作周波数での機能テストを効率よく容易かつ確実に行うことができる。例えば映像データなどのような膨大なデータ量をデータ処理するようなＣＰＵ内蔵ＬＳＩ１１のシステムレベルでの機能テストであっても効率よく容易かつ確実に行うことができる。

テスト中、テスタ２０は所定周波数のクロックを出力するだけでよく、テストパターンの入力を必要としない。テスタ２０はリセット解除後、所定のクロックサイクル後にＰａｓｓ／Ｆａｉｌ信号をモニタして、良品または不良品の選別を行なえばよい。

なお、上記実施形態では特に詳細に説明しなかったが、半導体集積回路のテストシステム１において、メモリ手段１２などの可読記録媒体（ＲＯＭまたはＲＡＭ）に記録された制御プログラム（セルフテストプログラム）に基づいて、ＣＰＵ１１１が、前述したような各ステップを実行して、本発明の効果を奏する。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、例えば映像データ処理を行うＣＰＵ内蔵半導体集積回路（ＣＰＵ内蔵ＬＳＩ）の通信テストなどの各種の機能テストをするための例えばＢＯＳＴ（Ｂｕｉｌｔ−Ｏｕｔ Ｓｅｌｆ−Ｔｅｓｔ）ボードなどのテストボード、これを使用したＣＰＵ内蔵半導体集積回路のテストシステムおよびそのテスト方法、さらにはこれに用いるセルフテストプログラムおよび可読記録媒体の分野において、特に映像データのような膨大なデータ量を処理するようなＬＳＩのシステムレベルでの動作テストをより効率よく容易かつ確実に行うことができる。

本実施形態のテストシステムにおける概略構成例を示すブロック図である。 図１のテストシステムにおけるテスト動作例を示すフローチャートである。 図２の通信テスト実行ステップの通信テスト例の詳細を示すフローチャートである。

符号の説明

１ テストシステム
１０ テストボード（テストボード手段）
１１ ＣＰＵ内蔵ＬＳＩ（半導体集積回路）
１１１ ＣＰＵ（中央演算処理装置；制御部）
１１２ 外部メモリＩ／Ｆ
１１４ ベースバンドＩ／Ｆ
１１５ ペリフェラル回路
１１３ 映像データ処理回路
１１６ 汎用ポート
１１７ ＰＬＬ回路
１２ フラッシュメモリ（メモリ手段）
１３ ＦＰＧＡ用コンフィグレーションデバイス
１４ ＦＰＧＡ（ＦＰＧＡ手段）
１５，１６ リレー素子（スイッチ手段）
２０ テスタ（テスタ手段）

Claims (13)

1. ＣＰＵ内蔵半導体集積回路をセルフテストするためのテストボードであって、
   該ＣＰＵ内蔵半導体集積回路をセルフテストするためのセルフテストプログラムを格納したメモリ手段と、
   該ＣＰＵ内蔵半導体集積回路とのデータ通信を制御可能とすると共に、所定のテストデータを格納したＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）手段とを有し、
   該ＣＰＵ内蔵半導体集積回路が該メモリ手段およびＦＰＧＡ手段と接続可能とするように設置され、該ＣＰＵ内蔵半導体集積回路とＦＰＧＡ手段間で通信テストを行う構成としたテストボード。
2. 前記ＣＰＵ内蔵半導体集積回路は、
   前記ＦＰＧＡ手段から送信されたテストデータを暗号化するデータ処理手段と、
   暗号化したテストデータを所定の期待値と比較する暗号化データ比較手段とを有する請求項１に記載のテストボード。
3. 前記ＣＰＵ内蔵半導体集積回路は、
   前記ＦＰＧＡ手段から送信されたテストデータを復号化するデータ処理手段と、
   復号化したテストデータを該ＦＰＧＡ手段に送信するデータ送信手段とを有する請求項１に記載のテストボード。
4. 前記ＦＰＧＡ手段は、
   前記ＣＰＵ内蔵半導体集積回路から受信した復号化テストデータとオリジナルテストデータとを比較する復号化データ比較手段を有する請求項３に記載のテストボード。
5. テスタ手段を用いて、請求項１〜４のいずれかに記載のテストボード上のＣＰＵ内蔵半導体集積回路をセルフテストするためのＣＰＵ内蔵半導体集積回路のテストシステムであって、
   該テスタ手段は、
   該ＣＰＵ内蔵半導体集積回路の一方入力端子が該テスタ手段と前記メモリ手段のうち該メモリ手段側に接続されるように接続制御する接続制御信号を該テストボード上の一方のスイッチ手段に出力可能とする手段と、
   前記ＣＰＵ内蔵半導体集積回路の他方入力端子が該テスタ手段と前記ＦＰＧＡ手段のうち該ＦＰＧＡ手段に接続されるように接続制御する接続制御信号を該テストボード上の他方のスイッチ手段に出力可能とする手段と、
   該ＣＰＵ内蔵半導体集積回路に対してクロック信号および、テストスタートのトリガとなるリセット信号を出力可能とする手段とを有するＣＰＵ内蔵半導体集積回路のテストシステム。
6. 前記ＣＰＵ内蔵半導体集積回路とＦＰＧＡ手段との通信テストを、該ＣＰＵ内蔵半導体集積回路の実動作モードおよび実動作周波数で実行可能とする請求項５に記載のＣＰＵ内蔵半導体集積回路のテストシステム。
7. テストボード手段上のＣＰＵ内蔵半導体集積回路をセルフテストするＣＰＵ内蔵半導体集積回路のテスト方法において、
   該テストボード手段上のメモリ手段内のセルフテストプログラムに基づいて、テストデータを格納したＦＰＧＡ手段と該ＣＰＵ内蔵半導体集積回路との間の通信テストを行う通信テストステップと、
   該通信テストの結果を良否判定するテスト結果処理ステップとを有するＣＰＵ内蔵半導体集積回路のテスト方法。
8. 前記通信テストステップは、
   前記ＦＰＧＡ手段から前記ＣＰＵ内蔵半導体集積回路に前記テストデータを送信するステップと、
   送信されたテストデータを該ＣＰＵ内蔵半導体集積回路が暗号化するステップと、
   暗号化したテストデータを所定の期待値と比較する比較ステップとを有する請求項７に記載のＣＰＵ内蔵半導体集積回路のテスト方法。
9. 前記テスト結果処理ステップは、前記比較ステップによる比較結果が不一致の場合にそれを明示すると共に前記通信テストを終了処理するステップを有する請求項７に記載のＣＰＵ内蔵半導体集積回路のテスト方法。
10. 前記通信テストステップは、
    前記比較ステップによる比較結果が一致の場合に、暗号化したテストデータを前記ＣＰＵ内蔵半導体集積回路から前記ＦＰＧＡ手段に送信するステップと、
    受信した暗号化データを該ＦＰＧＡ手段からＣＰＵ内蔵半導体集積回路に返信するステップと、
    返信された暗号化データを該ＣＰＵ内蔵半導体集積回路で復号化するステップと、
    復号化したテストデータを該ＦＰＧＡ手段に再び送信するステップと、
    該ＦＰＧＡ手段で受信した復号化データとオリジナルテストデータとを比較するステップとを有する請求項８に記載のＣＰＵ内蔵半導体集積回路のテスト方法。
11. 前記通信テストステップの前段階として、
    前記ＣＰＵ内蔵半導体集積回路が前記メモリ手段およびＦＰＧＡ手段に接続されるようにテスタ手段から接続制御するステップと、
    該ＣＰＵ内蔵半導体集積回路に対してクロック信号および、テストスタートのトリガとなるリセット信号を該テスタ手段から出力するステップとを有し、
    該テスタ手段を用いてテストボード手段上の該ＣＰＵ内蔵半導体集積回路をセルフテストする請求項７〜１０のいずれかに記載のＣＰＵ内蔵半導体集積回路のテスト方法。
12. 請求項７〜１１に記載のＣＰＵ内蔵半導体集積回路のテスト方法における各ステップをコンピュータに実行させるためのセルフテストプログラム。
13. 請求項１２に記載のセルフテストプログラムが記録されたコンピュータ読み取り可能な可読記録媒体。
    

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