TWI677876B - 應用於快閃記憶體控制器的編碼器自我測試電路及相關的方法 - Google Patents

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Abstract

本發明揭露一種應用於快閃記憶體控制器的編碼器自我測試電路，其包含有一控制電路以及一編碼器。在編碼器自我測試電路的操作中，在不對任何快閃記憶體進行存取的情形下，該控制電路產生一輸入資料至該編碼器，該編碼器對該輸入資料進行編碼以產生一校驗碼至該控制電路，以供判斷該編碼器的功能是否正常。

Description

應用於快閃記憶體控制器的編碼器自我測試電路及相關的方法
本發明係有關於快閃記憶體控制器，尤指一種應用在快閃記憶體控制器中的編碼器自我測試電路。
在快閃記憶體控制器中會設計至少一個編碼器以對輸入資料進行編碼以產生相對應的校驗碼後，再連同輸入資料一併寫入到快閃記憶體晶片中。然而，考慮到編碼器在功能上的正確性，在工廠內的測試階段時，快閃記憶體控制器會與快閃記憶體晶片連結，之後快閃記憶體控制器會被控制以持續地將資料進行編碼後寫入至快閃記憶體晶片中，再將資料從快閃記憶體晶片中讀取出來並進行解碼，以判斷快閃記憶體控制器的編碼及解碼功能是否正常。然而，上述作法至少會遇到以下兩種問題，第一個問題是當判斷快閃記憶體控制器的編碼及解碼功能不正常時，與快閃記憶體控制器相連接的快閃記憶體晶片便浪費了，或是需要另外進行剝離(debonding)製程以使得快閃記憶體晶片可以重複使用；而第二個問題則是當判斷快閃記憶體控制器的編碼及解碼功能不正常時，無法正確迅速地判斷是編碼器的問題還是解碼器的問題，因而造成工程師的困擾。
因此，本發明的目的之一在於提供一種應用於快閃記憶體控制器的編碼器自我測試電路，其可以在不需要快閃記憶體晶片的情形下，單獨地對編碼器進行測試，以解決先前技術中的問題。
在本發明的一個實施例中，揭露一種應用於快閃記憶體控制器的編碼器自我測試電路，其包含有一控制電路以及一編碼器。在編碼器自我測試電路的操作中，在不對任何快閃記憶體進行存取的情形下，該控制電路產生一輸入資料至該編碼器，該編碼器對該輸入資料進行編碼以產生一校驗碼至該控制電路，以供判斷該編碼器的功能是否正常。
在本發明的另一個實施例中，揭露了一種應用於快閃記憶體控制器的編碼器自我測試方法，其包含有以下步驟：在不對任何快閃記憶體進行存取的情形下：產生一輸入資料至一編碼器；使用該編碼器對該輸入資料進行編碼以產生一校驗碼；以及根據該校驗碼以判斷該編碼器的功能是否正常。
第1圖為依據本發明一實施例之一快閃記憶體控制器110的示意圖，其中快閃記憶體控制器110係用以連接於一主裝置130以及一快閃記憶體模組120之間，且快閃記憶體控制器110用來根據主裝置130的讀取/寫入指令來存取快閃記憶體模組120。在本實施例中，快閃記憶體控制器110包含一微處理器112、一唯讀記憶體（Read Only Memory, ROM）112M、一控制邏輯114、一緩衝記憶體116、與一介面邏輯118。唯讀記憶體112M係用來儲存一程式碼112C，而微處理器112則用來執行程式碼112C以控制對快閃記憶體模組120之存取（Access）。控制邏輯114包含了一編碼器132以及一控制電路134，其中編碼器132用來對寫入到快閃記憶體模組120中的資料進行編碼以產生對應的校驗碼(或稱，錯誤更正碼(Error Correction Code)，ECC)，而控制電路134則是用來對編碼器132進行測試，特別是在快閃記憶體控制器110尚未與快閃記憶體模組120連結時對編碼器132進行測試。
於典型狀況下，快閃記憶體模組120包含了多個快閃記憶體晶片，而每一個快閃記憶體晶片包含複數個區塊（Block），而快閃記憶體控制器110對快閃記憶體模組120進行抹除資料運作係以區塊為單位來進行。另外，一區塊可記錄特定數量的資料頁（Page），其中快閃記憶體控制器110對快閃記憶體模組120進行寫入資料之運作係以資料頁為單位來進行寫入。在本實施例中，快閃記憶體模組120為一立體NAND型快閃記憶體(3D NAND-type flash)模組。
實作上，透過微處理器112執行程式碼112C之快閃記憶體控制器110可利用其本身內部之元件來進行諸多控制運作，例如：利用控制邏輯114來控制快閃記憶體模組120之存取運作（尤其是對至少一區塊或至少一資料頁之存取運作）、利用緩衝記憶體116進行所需之緩衝處理、以及利用介面邏輯118來與一主裝置（Host Device）130溝通。緩衝記憶體116係以隨機存取記憶體（Random Access Memory，RAM）來實施。例如，緩衝記憶體116可以是靜態隨機存取記憶體（Static RAM，SRAM），但本發明不限於此。
在一實施例中，快閃記憶體控制器110可以是位於可攜式記憶裝置（例如：符合SD/MMC、CF、MS、XD標準之記憶卡）中，且主裝置130為一可與可攜式記憶裝置連接的電子裝置，例如手機、筆記型電腦、桌上型電腦…等等。而在另一實施例中，快閃記憶體控制器110可以應用在固態硬碟或符合通用快閃記憶體儲存(Universal Flash Storage，UFS)或嵌入式多媒體記憶卡(Embedded Multi Media Card，EMMC)規格之嵌入式儲存裝置，以設置在一電子裝置中，例如設置在手機、筆記型電腦、桌上型電腦之中，而此時主裝置130可以是該電子裝置的一處理器。
第2圖為根據本發明一實施例之編碼器132與控制電路134的示意圖。如第2圖所示，控制電路134包含了一隨機資料產生電路210、一多工器220、一種子資料產生電路230以及一輸出電路240。在本實施例中，控制電路134與編碼器132係作為一編碼器自我測試電路，亦即透過控制電路134與編碼器132的運作可以檢測判斷出編碼器132的功能是否正常。此外，控制電路134與編碼器132的自我測試操作係在一晶圓級測試(wafer level test)中的晶片針測(Chip Probe，CP )階段、或是在一封裝後測試(package level test)中的最後測試(Final Test，FT)階段來進行，亦即編碼器132的自我測試操作並不需要對快閃記憶體模組120進行任何的存取操作(此時快閃記憶體控制器110與快閃記憶體模組120也尚未連結)。
在第2圖所示之實施例的操作中，首先，在晶圓級測試中的晶片針測階段或是在封裝後測試中的最後測試階段時，工程師會透過快閃記憶體控制器110的一接點(pad)或是一接腳(pin)202以自外部將一自我測試致能訊號BIST_EN輸入，以啟動編碼器132與控制電路134以進行自我測試操作。需注意的是，第2圖繪示了自我測試致能訊號BIST_EN直接輸入到編碼器132與控制電路134，但本發明並不以此為限，在其他的實施例中快閃記憶體控制器110中可包含另一電路以接收自我測試致能訊號BIST_EN後據以啟動編碼器132與控制電路134，這些設計上的變化均隸屬於本發明的範疇。
接著，控制電路134會先產生第1筆輸入資料至編碼器132，以供編碼器132進行編碼操作以產生一對應的校驗碼。具體來說，多工器220首先會切換至上方的通道以將一預設輸入資料作為第1筆輸入資料傳送至編碼器132中，而在本實施例中該預設輸入資料係為一全為邏輯值“1”的資料(0xFF)，且大小為2千位元組(KB)，但此並非是本發明的限制。編碼器132接著對該預設輸入資料進行編碼，例如低密度奇偶檢查碼（Low-density parity-check code，LDPC code）的編碼方式，以產生第1筆校驗碼，其中該校驗碼的大小係關連到編碼器132的設計，例如可以是248位元。接著，種子資料產生電路230對第1筆校驗碼進行循環冗餘校驗(Cyclic Redundancy Check，CRC)操作、或是其他任意適合的雜湊(hash)運算操作，以將第1筆校驗碼壓縮為第1筆種子資料(例如，16位元的種子資料)，其中第1筆種子資料係用來提供給隨機資料產生電路210以產生大小為2千位元組的第2筆輸入資料。
上述多工器220輸出第1筆輸入資料至編碼器132、編碼器132產生第1筆校驗碼至種子資料產生電路230、以及種子資料產生電路230產生第1筆種子資料至隨機資料產生電路210的操作可以視為第1個循環操作(loop)。
接著在第2個循環操作中，多工器220會切換至下方的通道以將隨機資料產生電路210所產生的第2筆輸入資料傳送至編碼器132中，編碼器132接著對第2筆輸入資料進行編碼以產生第2筆校驗碼至種子資料產生電路230，種子資料產生電路230接著對將第2筆校驗碼壓縮為第2筆種子資料，其中第2筆種子資料係用來提供給隨機資料產生電路210以產生大小為2千位元組的第3筆輸入資料。
在第3個循環操作中，多工器220持續維持在下方的通道以將隨機資料產生電路210所產生的第3筆輸入資料傳送至編碼器132中，編碼器132接著對第3筆輸入資料進行編碼以產生第3筆校驗碼至種子資料產生電路230，種子資料產生電路230接著對將第3筆校驗碼壓縮為第3筆種子資料，其中第3筆種子資料係用來提供給隨機資料產生電路210以產生大小為2千位元組的第4筆輸入資料。
在經過一定數量的循環操作之後，例如N個循環操作之後，輸出電路240會判斷對種子資料產生電路230所產生的第N筆種子資料的正確性以決定編碼器132的功能是否常，並將判斷結果BIST_OUT透過快閃記憶體控制器110的一接點或是一接腳204將判斷結果BIST_OUT輸出至其他裝置以供工程師參考。具體來說，由於工程師可以先透過模擬得知編碼器132與控制電路134在進行N個循環操作之後所產生的第N筆種子資料的正確數值，而此正確數值可以被預先儲存在控制電路134中或是由工程師另外輸入，因此，輸出電路240可以將N個循環操作之後種子資料產生電路230所產生的第N筆種子資料與此正確數值相比較，若是比較結果相符合則表示編碼器132的功能正常，而若是比較結果不符則表示編碼器132的功能異常。
在本發明的另一個實施例中，輸出電路240可以直接將種子資料產生電路230所產生的第N筆種子資料透過接點或是接腳204傳送至另一電子裝置，以供工程師判斷編碼器132的功能是否正常。
在第2圖所示的實施例中，輸出電路240係用來將第N筆種子資料與此正確數值相比較以判斷編碼器132的功能是否正常，然而，在另一實施例中，輸出電路240亦可以將編碼器132所產生的第N筆校驗碼與一正確校驗碼將比較以判斷編碼器132的功能是否正常，這些設計上的變化均應隸屬於本發明的範疇。
如上所述，透過上述的自我測試操作，可以快速有效地判斷出編碼器132的功能是否正常，且在自我測試的過程中不需要存取任何的快閃記憶體模組120，而可以獨立地就快閃記憶體控制器110本身來進行測試，故可以避免先前技術中因為編碼器132的功能異常而導致相連結的快閃記憶體模組120需要另外進行剝離製程的麻煩。此外，由於本實施例中的編碼器自我測試不需要牽涉到解碼操作(不需要使用到位於控制邏輯114中的解碼器)，因此可以避免先前技術中需要另外判斷是編碼器異常或是解碼器異常的問題。
在完成自我測試操作之後，工程師停止將自我測試致能訊號BIST_EN輸入至快閃記憶體控制器110，以使得編碼器132與控制電路134停止操作。
在以上的實施例中，編碼器132及控制電路134在自我測試操作中所進行的循環操作次數(例如，前述的“N”)可以是任何適合的數值，然而，考慮到編碼器132中有部分的電路可能會因為製程因素而需要較長時間的測試，因此編碼器132及控制電路134需要較高的循環操作次數，例如N大於1000，甚至N可以是10萬或是100萬次，以使得編碼器132中的瑕疵可以在多次循環操作中顯現出來。另一方面，為了讓編碼器132及控制電路134可以進行較完整全面的測試，工程師可以設計這些循環操作中不會產生相同的種子資料，亦即第1筆種子資料到第N筆種子資料中不會有任何兩筆相同的種子資料。
第3圖為根據本發明一實施例之應用於快閃記憶體控制器的編碼器自我測試方法的流程圖。同時參考以上第1、2圖的實施例所述，第3圖的流程如下。
步驟300：流程開始。
步驟302：透過快閃記憶體控制器的一接點/接腳接收一自我測試致能訊號以開始進行自我測試操作。
步驟304：使用控制電路及編碼器進行多個循環操作，其中每一個循環操作包含以下步驟304_1~304_3：
步驟304_1：隨機資料產生電路產生第K筆輸入資料；
步驟304_2：編碼器對該第K筆輸入資料進行編碼以產生第K筆校驗碼；
步驟304_3：種子資料產生電路根據第K筆校驗碼以產生第K筆種子資料至隨機資料產生電路，之後回到步驟304_1以產生第(K+1)筆輸入資料；
步驟306：判斷第N筆種子資料是否正確，以決定編碼器的功能是否正常。
步驟308：結束自我測試操作。
簡要歸納本發明，在本發明之應用於快閃記憶體控制器的編碼器自我測試電路，可以在不需要連結到快閃記憶體模組的情形下對快閃記憶體控制器中的編碼器進行功能測試，以準確地判斷出編碼器的功能是否異常。透過本發明可以讓快閃記憶體控制器單獨地進行編碼功能測試，以避免先前技術中需要讓快閃記憶體控制器與快閃記憶體模組相連後才能進行測試，而造成當快閃記憶體控制器有異常時導致相連結的快閃記憶體模組需要另外進行剝離製程的麻煩。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110‧‧‧快閃記憶體控制器
112‧‧‧微處理器
112C‧‧‧程式碼
112M‧‧‧唯讀記憶體
114‧‧‧控制邏輯
116‧‧‧緩衝記憶體
118‧‧‧介面邏輯
120‧‧‧快閃記憶體模組
130‧‧‧主裝置
132‧‧‧編碼器
134‧‧‧控制電路
202、204‧‧‧接腳
210‧‧‧隨機資料產生電路
220‧‧‧多工器
230‧‧‧種子資料產生電路
240‧‧‧輸出電路
300~308‧‧‧步驟
BIST_EN‧‧‧自我測試致能訊號
BIST_OUT‧‧‧判斷結果
第1圖為依據本發明一實施例之一快閃記憶體控制器的示意圖。 第2圖為根據本發明一實施例之編碼器與控制電路的示意圖。 第3圖為根據本發明一實施例之應用於快閃記憶體控制器的編碼器自我測試方法的流程圖。

Claims (20)

  1. 一種應用於快閃記憶體控制器的編碼器自我測試電路，包含有： 一控制電路；以及 一編碼器； 其中在不對任何快閃記憶體進行存取的情形下，該控制電路產生一輸入資料至該編碼器，該編碼器對該輸入資料進行編碼以產生一校驗碼至該控制電路，以供判斷該編碼器的功能是否正常。
  2. 如申請專利範圍第1項所述之編碼器自我測試電路，其中該控制電路係在接收到來自該快閃記憶體控制器外部的一自我測試致能訊號之後才會啟動以產生該輸入資料至該編碼器。
  3. 如申請專利範圍第2項所述之編碼器自我測試電路，其中該自我測試致能訊號係由該快閃記憶體控制器的一接點(pad)或是一接腳(pin)所輸入。
  4. 如申請專利範圍第3項所述之編碼器自我測試電路，其中該自我測試致能訊號係在一晶圓級測試(wafer level test)中的晶片針測(Chip Probe，CP )階段輸入，或是在一封裝後測試(package level test)中的最後測試(Final Test，FT)階段輸入。
  5. 如申請專利範圍第1項所述之編碼器自我測試電路，其中該控制電路判斷該校驗碼或是對該校驗碼進行壓縮所產生的一種子資料是否與一預設資料相符合，以判斷該編碼器的功能是否正常。
  6. 如申請專利範圍第1項所述之編碼器自我測試電路，其中該控制電路透過該快閃記憶體控制器的一接點或是一接腳將該校驗碼或是對該校驗碼進行壓縮所產生的一種子資料傳送出至另一裝置，以供該另一裝置判斷是否與一預設資料相符合，以判斷該編碼器的功能是否正常。
  7. 如申請專利範圍第1項所述之編碼器自我測試電路，其中判斷該編碼器的功能是否正常的過程中不涉及任何的解碼操作。
  8. 如申請專利範圍第1項所述之編碼器自我測試電路，其中該控制電路與該編碼器係進行多次循環操作，其中每一次循環操作包含了以下步驟： (a) 該控制電路產生第K筆輸入資料至該編碼器，其中K為一任意正整數；以及 (b) 該編碼器對該第K筆輸入資料進行編碼以產生第K筆校驗碼至該控制電路以供產生第(K+1)筆輸入資料； 其中該編碼器所產生的第N筆校驗碼係被用來判斷該編碼器的功能是否正常，其中N為一預設值。
  9. 如申請專利範圍第8項所述之編碼器自我測試電路，其中該控制電路包含有： 一隨機資料產生電路，用以產生該第(K+1)筆輸入資料至該編碼器；以及 一種子資料產生電路，耦接於該隨機資料產生電路，用以根據該第(K+1)筆校驗碼以產生一種子資料至該隨機資料產生電路，以供該隨機資料產生電路產生第(K+2)筆輸入資料。
  10. 如申請專利範圍第9項所述之編碼器自我測試電路，其中該種子資料產生電路係對該第K筆校驗碼進行一循環冗餘校驗(Cyclic Redundancy Check，CRC)操作以產生該種子資料。
  11. 如申請專利範圍第9項所述之編碼器自我測試電路，其中該控制電路另包含有： 一多工器，用以選擇性地將一預設輸入資料或是該隨機資料產生電路所產生之該第(K+1)筆輸入資料傳送至該編碼器，其中該預設輸入資料係作為該控制電路所產生至該編碼器的第一筆資料。
  12. 一種應用於快閃記憶體控制器的編碼器自我測試方法，包含有： 在不對任何快閃記憶體進行存取的情形下： 產生一輸入資料至一編碼器； 使用該編碼器對該輸入資料進行編碼以產生一校驗碼；以及 根據該校驗碼以判斷該編碼器的功能是否正常。
  13. 如申請專利範圍第12項所述之編碼器自我測試方法，其中產生該輸入資料至該編碼器的步驟包含有： 在接收到來自該快閃記憶體控至器外部的一自我測試致能訊號之後才會啟動一控制電路以產生該輸入資料至該編碼器。
  14. 如申請專利範圍第13項所述之編碼器自我測試方法，其中該自我測試致能訊號係由該快閃記憶體控制器的一接點(pad)或是一接腳(pin)所輸入。
  15. 如申請專利範圍第14項所述之編碼器自我測試方法，其中該自我測試致能訊號係在一晶圓級測試(wafer level test)中的晶片針測(Chip Probe，CP )階段輸入，或是在一封裝後測試(package level test)中的最後測試(Final Test，FT)階段輸入。
  16. 如申請專利範圍第12項所述之編碼器自我測試方法，其中根據該校驗碼以判斷該編碼器的功能是否正常的步驟包含有： 判斷該校驗碼或是對該校驗碼進行壓縮所產生的一種子資料是否與一預設資料相符合，以判斷該編碼器的功能是否正常。
  17. 如申請專利範圍第12項所述之編碼器自我測試方法，其中根據該校驗碼以判斷該編碼器的功能是否正常的步驟包含有： 透過該快閃記憶體控制器的一接點或是一接腳將該校驗碼或是對該校驗碼進行壓縮所產生的一種子資料傳送出至另一裝置，以供該另一裝置判斷是否與一預設資料相符合，以判斷該編碼器的功能是否正常。
  18. 如申請專利範圍第12項所述之編碼器自我測試電路，其中判斷該編碼器的功能是否正常的過程中不涉及任何的解碼操作。
  19. 如申請專利範圍第12項所述之編碼器自我測試方法，其中產生該輸入資料係由一控制電路來進行，該控制電路與該編碼器係進行多次循環操作，其中每一次循環操作包含了以下步驟： (a) 該控制電路產生第K筆輸入資料至該編碼器，其中K為一任意正整數；以及 (b) 該編碼器對該第K筆輸入資料進行編碼以產生第K筆校驗碼至該控制電路以供產生第(K+1)筆輸入資料； 其中該編碼器所產生的第N筆校驗碼係被用來判斷該編碼器的功能是否正常，其中N為一預設值。
  20. 如申請專利範圍第19項所述之編碼器自我測試方法，其中每一次循環操作另包含了以下步驟： 根據該第K筆校驗碼以產生一種子資料至該控制電路，以供該控制電路產生第(K+1)筆輸入資料。
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