JPH0651033A

JPH0651033A - データ出力インピーダンス制御

Info

Publication number: JPH0651033A
Application number: JP5122945A
Authority: JP
Inventors: Alfred L Sartwell; アルフレッド・レオナード・サルトウェル; Endre P Thoma; エンドレ・フィリップ・トーマ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-06-09
Filing date: 1993-05-25
Publication date: 1994-02-25
Anticipated expiration: 2012-02-19
Also published as: US5703495A; JP2582518B2; US5455517A; US5514975A; EP0573816A2; EP0573816A3; US5537053A

Abstract

(57)【要約】【目的】本発明の目的は、特殊なまたは専用のピンを
必要とせずに、集積回路上の特殊動作モードの機能を監
視するための方法および装置を提供することである。【構成】本発明によれば、モジュールのデータ出力ピ
ンを監視することによって、特殊動作モードでの動作と
その早すぎる中断が検出される。データ出力サイクル中
の低インピーダンス状態から高インピーダンス状態への
遷移の遅延が、特殊動作モードを示す。通常はその出力
線上にトライステート・デバイスを有するモジュール
が、そのデバイスが特殊動作モードに留まっている間、
データ出力サイクル中に低インピーダンス状態から高イ
ンピーダンス状態へのトライステート・デバイスの遷移
を遅延させる遅延回路を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全般的には集積回路の
分野に関し、具体的には、メモリ・モジュール上でのバ
ーンインその他の試験モードなど、集積回路モジュール
上での動作モードの維持を保証するための方法および装
置に関する。

【０００２】

【従来の技術】集積回路半導体デバイスまたはモジュー
ルは、１９６０年代に初めて製造され使用されて以来、
我々の世界に真の革命をもたらした。一般に集積回路チ
ップまたはコンピュータ・チップと称するこれらのデバ
イスまたはモジュールの開発と精巧化は、何年にもわた
って着実に加速されてきた。最初のチップには、ごく小
数の回路要素しかなかったが、現在のチップまたはモジ
ュールは、一般にその上に数万個の回路要素を有し、広
い範囲の精巧な機能を実行することができる。

【０００３】この精巧度の向上の一態様は、適切な信号
シーケンスを受け取った際に、モジュールが様々な特殊
動作モードに入れるようにする回路の追加に伴うもので
ある。モジュール内に組み込まれた回路によって実施さ
れる試験モードは、動作モードのうちの１つの広い範疇
を構成する。モジュールを特殊動作モードにするのに使
用される信号は、一般に、大部分の機能の間にモジュー
ルが普通に使用する標準信号からなるが、信号のシーケ
ンスが通常のものから変更されている。このため、特殊
な専用のピンや接続は不要である。しかし、電源中断な
どのグリッチが生じたり、正しい信号シーケンスを維持
できなかったりすると、モジュールが、もはや所望の動
作モードに留まっていないとの表示なしに、その特殊動
作モードを脱出することがある。

【０００４】ある場合には、電子産業では、様々な専門
組織から発表された、標準動作モードを有するモジュー
ルを製造する際に従うべき標準規格がある。The Solid
State Products Engineering Counsel、ＪＥＤＥＣ（電
子素子技術連合評議会）は、１９８７年４月２２日頃
に、LTRB JC-42.3-86-95A"Optional Special Modes For
Address Multiplexed DRAM"を承認した。このＪＥＤＥ
Ｃ刊行物を参照により本明細書に組み込む。このＪＥＤ
ＥＣ刊行物に示された標準規格では、ａ）アドレス多重
化されたＤＲＡＭの様々な特殊モードの制御、ｂ）特殊
モードへの進入、制御および脱出に必要な論理、および
ｃ）基本的な特殊試験モードへの進入、制御および脱出
に必要な論理、およびｃ）基本的な特殊試験モードなら
びにその他の特殊試験モードおよび動作モード用の体系
を定義している。この標準規格によっては解決されない
問題の１つが、そのモジュールが特殊動作モードにある
かどうかを判定し、そのモジュールが所望の時間の間そ
の特殊動作モードに留まり、その特殊動作モードから早
期に脱出しないよう保証するために、モジュールをどう
監視すべきかである。

【０００５】一例を挙げてこの問題を説明する。多重化
ＤＲＡＭに組み込まれたあるタイプの試験モード回路
は、起動された時、メモリ・セル内の電圧を、通常動作
中にセルが経験する通常電圧レベルより上のレベルに上
昇させる。メモリ・モジュールの製造のすぐ後に行われ
るバーンイン試験では、この特徴を使用することにな
る。バーンイン試験は、ａ）ＤＲＡＭのメモリ・セル内
の電圧を、通常動作中にそのＤＲＡＭが経験する通常電
圧より少なくとも１〜２Ｖ上の電位にまで上昇させるこ
とと、ｂ）そのＤＲＡＭを、通常経験する温度より高い
周囲温度に置くことと、ｃ）指定された時間の間これら
の条件を維持することからなる。チップまたはモジュー
ルを必要な試験モードにするのに適した装置を備える特
殊試験オーブンによって、一時に多数のモジュールに対
して大量試験を行うことができる。

【０００６】バーンイン試験では、ＤＲＡＭの酸化物接
続または誘電体接続に重点を置く。ＤＲＡＭの酸化物接
続または誘電体接続は、トランジスタのゲート、記憶コ
ンデンサとトランジスタの間の接続、トランジスタとビ
ット線の間の接続、ならびにそのＤＲＡＭ内の他の位置
に置かれる。バーンイン試験は、正しく行われる時、酸
化物接続または誘電体接続に欠陥のあるＤＲＡＭを除去
する助けとなる。これら欠陥のある接続が、通常動作中
のＤＲＡＭ障害の主原因となる可能性がある。その結
果、バーンイン試験が正しく行われる時は、これによっ
て最終製品の信頼性が向上する。

【０００７】ＪＥＤＥＣ標準規格には、行アドレス信号
（ＲＡＳ）、列アドレス信号（ＣＡＳ）および読取／書
込信号（Ｗ）のシーケンスを反転し、かつ行アドレスの
一部を復号することによる、ＤＲＡＭ上での試験モード
の開始が規定されている。しかし、試験モードでのモジ
ュール動作の監視に関する規定はない。さらに、当技術
分野で既知のように、ＤＲＡＭは、瞬間的な電源グリッ
チや不適切なリフレッシュ・サイクルを含むいくつかの
理由で、試験モードから早く脱出する可能性がある。瞬
間的な電源グリッチと適切なリフレッシュ・サイクル
は、どちらも、ＤＲＡＭの通常動作には影響を及ぼさ
ず、他の点ではその存在が認められない。バーンイン試
験の間にこのような障害が発生し、ＤＲＡＭがその試験
モードから外れる場合、現状技術では試験装置はこれを
感知せず、テスタがそのことの警告を受け取ることもな
い。試験がうまくいかないと、試験された多くのデバイ
スで、通常動作の際の通常の故障率より故障率が高くな
る。

【０００８】この問題を解決するための手法の１つは、
特殊動作モードの監視だけのためにＤＲＡＭに余分のピ
ンまたは接続を追加することであろう。しかし、この手
法は、普通なら他の目的に使用できるはずの貴重な接続
またはピンを使用する。

【０００９】

【発明が解決しようとする課題】本発明の目的は、特殊
なまたは専用のピンまたは接続をモジュールに追加する
必要なしに、試験モードおよび他の特殊動作モードを監
視し、そのような動作モードの喪失または変化を知らせ
るための方法および装置を提供することである。

【００１０】

【課題を解決するための手段】本発明は、１つまたは複
数の既存のデータ出力ピンを使用して、集積回路モジュ
ール上での特殊動作モードの維持を監視し、その適切な
機能を保証するための方法を提供する。この特徴によ
り、モジュール上に特殊なまたは専用の接続またはピン
を設ける必要がなくなる。本発明の方法は、さらに、動
作モードの監視に使用されるピンの通常の機能に干渉せ
ず、妨害もしないという長所を有する。

【００１１】本発明は、本発明の方法を実施するために
モジュールの既存の構造内に簡単に製造でき集積でき
る、効率的で簡単な、空間を節約する装置をも提供す
る。

【００１２】本発明の原理によれば、入力と、入力から
信号を受け取る内部回路と、内部回路から信号を受け取
り、内部回路が第１動作モードでの動作を完了した後に
第１の所定の時間遅延だけディスエーブルされる出力と
を有する集積回路モジュールは、内部回路が第２動作モ
ードで動作中であることを示すための回路を備える。こ
の回路は、入力に結合された、内部回路が第２動作モー
ドで動作中であることを検出するための第１手段と、第
１手段と出力とに結合された、内部回路が第２動作モー
ドでの動作を完了した後に第２の所定の時間遅延だけ出
力をディスエーブルするための第２手段とからなる。

【００１３】もう１つの態様では、第１手段に結合され
た、第２動作モードでの動作の早すぎる中断を検出し、
これに応答して、第１の所定の時間遅延の後に出力をデ
ィスエーブルする状態に戻るための第３手段が設けられ
る。

【００１４】本発明のもう１つの態様では、集積回路モ
ジュールの動作モードを監視するための出力制御回路が
設けられる。この出力制御回路は、データを受け取るた
めの入力接続と、データを送出するための出力接続と、
ディスエーブル信号に応答して、トライステート・デバ
イスをデータ送出が可能な低インピーダンス状態からデ
ータ送出が不可能な高インピーダンス状態に変化させる
ためのディスエーブル制御とを有するトライステート・
デバイスを含む。さらに、前記動作モードの完了時にデ
ィスエーブル信号を作成するディスエーブル回路が、第
１線と第２線の間でディスエーブル信号を切り換えるた
めの手段を備える。第１線と第２線は、トライステート
・デバイスのディスエーブル制御に接続される。第１線
は、トライステート・デバイスへのディスエーブル信号
の即時送出を可能にし、第２線は、トライステート・デ
バイスへのディスエーブル信号の送出を遅延させるため
の遅延手段を有する。動作モードの開始を検出し、これ
に応答してディスエーブル信号を第２線に接続するよう
に切換手段をセットするための検出手段も設けられる。
最後に、集積回路モジュールの動作を監視し、前記動作
モードの早すぎる中断を検出すると、ディスエーブル信
号を第１線に接続するように切換手段をセットするため
の監視手段も設けられる。

【００１５】単一のこのような出力制御装置が、異なる
動作モードまたは異なる試験モード用に異なる遅延を供
給することができる。多重出力モジュールでは、各出力
線が本発明の出力制御装置を備えることができる。

【００１６】本発明のもう１つの態様によれば、出力制
御回路を有する集積モジュールが試験モードであるかど
うかを判定する方法が提供される。出力制御回路は、こ
のモジュールの通常動作中、第１の期間の後に低インピ
ーダンス状態から高インピーダンス状態に遷移する。こ
の方法は、モジュールが試験モードで動作する前に前記
第１期間より長い第２期間の間出力制御回路の低インピ
ーダンス状態を維持するステップと、第１期間の終りか
ら第２期間の終りまでの間の時間にモジュールのデータ
出力をサンプリングするステップを含む。この方法はさ
らに、試験モードが早く中断した場合に、前記第１期間
の後に低インピーダンス状態から高インピーダンス状態
に切り換えるステップを含むことができる。

【００１７】本発明のもう１つの態様では、出力線上に
データを出力する集積回路モジュールの特殊動作モード
の変化を検出する方法が提供される。この方法はモジュ
ールの特殊動作モードの開始を検出するステップと、モ
ジュールの特殊動作モードの早すぎる中断を監視するス
テップと、特殊動作モードの早すぎる中断に応答して、
出力線上のデータの流れを変更するステップとを含む。
データ流れ変更ステップは、出力線上で低インピーダン
ス状態から高インピーダンス状態に遷移することよりデ
ータの流れを停止するステップを含むことができる。こ
の方法はさらに、ディスエーブル信号を供給するステッ
プと、前記ディスエーブル信号をある時間遅延だけ遅延
させるステップと、前記の遅延されたディスエーブル信
号に応答して前記出力線上のデータの流れを停止させる
ステップと、監視された前記特殊動作モードの早すぎる
中断に応答して前記時間遅延を短縮するステップを含む
ことができる。

【００１８】

【実施例】本発明の前記その他の態様、特徴および長所
は、添付の図面に示す本発明の好ましい実施例の以下の
詳細な説明から明らかになろう。

【００１９】本発明は、集積回路モジュールの特殊動作
モードを監視するための方法を提供する。本発明は、広
範囲の集積回路モジュール上で製造でき、そのようなモ
ジュール上での動作モードの監視に使用できるが、本明
細書に記載する好ましい実施例では、半導体メモリ・デ
バイス上、具体的にはＤＲＡＭ上で試験モードを監視す
るための本発明の使用を詳細に述べる。半導体メモリ・
デバイス、その製造および試験の方法は、当技術分野で
周知である。大部分の集積回路メモリ・デバイスまたは
ＤＲＡＭは、内部試験回路を含む。メモリ・デバイスま
たはＤＲＡＭに組み込まれた試験回路は、バーンイン試
験や時間遅延試験などの試験のためにメモリ・セル内の
電圧レベルを上昇させる能力を含めて、様々なオプショ
ンを提供する。このような試験とそれを実施するための
回路は、当技術分野で周知である。ＤＲＡＭ上に製造さ
れた試験回路を使用する初期試験は、通常は製造のすぐ
後に行われる。

【００２０】図１に、集積回路モジュール２０を、その
顕著な特徴および本発明のデータ出力インピーダンス制
御回路との関係と共に概略的に示す。データ出力インピ
ーダンス制御回路の４つの例の符号が２１Ａ、２１Ｂ、
２１Ｃ、２１Ｄ、で示されている。出力インピーダンス
制御回路２１Ａ〜２１Ｄは、それぞれ、トライステート
・デバイス２２Ａ、２２Ｂ、２２Ｃ、２２Ｄの出力を個
別に制御する手段を提供する。トライステート・デバイ
ス、その構造および機能は、当技術分野で周知である。
その１つのバージョンが、ＴＲＩ−ＳＴＡＴＥＧＡＴ
Ｅ^TM（Nationnal Semiconductor Corporation の登録商
標）として知られる。あるモジュールの出力接続の一部
として製造される時、トライステート・デバイスは、望
み通りに集積回路モジュールの出力をオン、オフできる
ようにする便利な切換手段を提供する。

【００２１】トライステート・デバイス２２Ａ〜２２Ｄ
は、データ・バス４３から、それぞれ線４６Ａ〜４６Ｄ
を介してデータを受け取る。データ・バス４３は、メモ
リ・アレイ２３に接続される。個々のトライステート・
デバイス２２Ａ〜２２Ｄが適切な制御信号によってオン
になる時、すなわち、低インピーダンス状態になる時、
データが、関連するトライステート・デバイスから出力
線４７Ａ〜４７Ｄに送られる。それに対応して、適切な
制御信号によってトライステート・デバイス２２Ａ〜２
２Ｄがオフになる時、すなわち、高インピーダンス状態
になる時、データがそれらのデバイスを介して出力線４
７Ａ〜４７Ｄ上に流れることをやめる。下で詳細に説明
する本発明の出力インピーダンス制御回路２１Ａ〜２１
Ｄは、低インピーダンス状態から高インピーダンス状態
への各トライステート・デバイスの遷移を別々に遅延さ
せる手段を提供する。この個々の各トライステート・デ
バイスの遷移の遅延は、出力線４７Ａ〜４７Ｄ上で監視
できる。出力インピーダンス制御回路２１Ａ〜２１Ｄと
その機能の開始は、下記で詳細に説明するように、特殊
動作モードの維持に応じて変わる。

【００２２】メモリ・アレイ２３は、標準の入力データ
・バス４４を介してデータを受け取る。標準のアドレス
・バス４４が、メモリ・アレイ２３と試験モード復号器
３３に接続される。出力イネーブルＧ線５９、行アドレ
ス選択（ＲＡＳ）線５８、列アドレス選択（ＣＡＳ）線
５７および読取／書込（Ｗ）線５６は、すべてメモリ・
アレイ２３および試験モード復号器３３に接続される。
これらすべての線の通常の機能は、当業者に周知であ
る。当技術分野で周知のデバイスである試験モード復号
器３３は、本明細書で前に引用したＪＥＤＥＣ標準規格
に準拠した特殊動作回路を実施する。

【００２３】メモリ・デバイスのフィーチャのうち、現
在の議論に密接に関係するものだけが図１に示されてい
る。図１に概略的に示した様々なデバイスと回路は、こ
のモジュールの様々な態様を試験するために、このモジ
ュールを様々な動作モードに置く方法を提供する。電圧
発生回路３２は、バーンインなどの試験で、メモリ・ア
レイ２３のメモリ・セルの電圧レベルを通常の最大レベ
ルより高い値に上げるのに使用される。回路３１は、最
大動作マージンと最小動作マージンを試験するために、
様々な信号のタイミングを変化させることができる。

【００２４】下記で説明する適切な信号を試験モード復
号器３３が受け取った時、集積回路モジュール２０が試
験モードに入る。ＪＥＤＥＣ標準規格で発表された適切
な信号シーケンスが、ＲＡＳ線５８、ＣＡＳ線５７およ
びＷ線５６を介してそれに入る時、試験モード復号器３
３が起動される。正しい信号シーケンスを受け取ると、
試験モード復号器３３は、線５５を介し、モード・セッ
ト信号ＭＳＥＴを用いて、モード・ラッチ２４Ａ〜２４
Ｎをセットする。また、試験モード復号器３３は、アド
レス・バス４４を介して受け取った１つまたは複数の行
アドレスを復号し、これに従って、場合に応じて１本ま
たは複数の制御線４８Ａ〜４８Ｎを介して、１つまたは
複数の特定のモード・ラッチを起動する。モード・ラッ
チの数と、関連する制御線の数は、ｎ番目のモード・ラ
ッチ２４Ｎによって象徴されるように、可変である。モ
ード・ラッチは、前に言及し本明細書に組み込んだＪＥ
ＤＥＣ標準規格で言及されたモードを含めて、様々な動
作モードを起動するのに使用される。

【００２５】たとえば、第１のモード・ラッチ２４Ａ
は、試験モード復号器３３から線５５を介してＭＳＥＴ
信号を受け取り、制御線４８Ａを介して適切な信号を受
け取った時、起動すると仮定する。次に、モード・ラッ
チ２４Ａは、バス４１を介して電圧発生回路３２を起動
する。電圧発生回路３２は、メモリ・セル内の電圧を通
常動作電位よりわずかに高く設定して、メモリ・アレイ
２３をバーンイン試験に備えて準備することが可能であ
る。それと同時に、モード・ラッチ２４Ａは、バス４１
に沿った適当な電気接続によって、本発明の出力制御回
路のうちの１つ、たとえば出力インピーダンス制御回路
２１Ａを起動する。次に、出力インピーダンス制御回路
２１Ａは、トライステート・デバイス２２Ａの出力を遅
延させ、その結果出力線４７Ａ上の出力信号特性が変化
し、それが集積回路モジュール２０の外部で監視され
る。同様に、モード・ラッチ２４Ｂ、２４Ｃ、２４Ｄな
どの他のモード・ラッチが、回路３１を用いるタイミン
グ試験などの他の試験を起動することもできる。モード
・ラッチは、起動された時、対応する出力制御回路を起
動する。

【００２６】何らかの理由でモード・ラッチ２４Ａが線
５４を介してリセット信号ＭＲＥＳＥＴを受け取り、あ
るいは瞬間的な電力喪失または他の何らかの理由でモー
ド・ラッチがリセットされた場合には、特殊動作モード
または試験モードが早く終了する。これが発生すると、
対応する出力インピーダンス制御回路２１Ａが、動作モ
ードの終了を引き起こしたのと同じ信号を、バス４１を
介して受け取る。その結果、出力線４７Ａ上に変化が生
じ、この変化が、モジュールの外部で監視でき、データ
出力サイクルの終りに低インピーダンスから高インピー
ダンスへの早すぎる遷移として認識できることになる。

【００２７】図２に、従来技術のメモリ・モジュールの
出力デバイスを示す。図に示すように、トライステート
・デバイス２２は、データ・バス４３からの線４６に沿
った入力と、出力線４７に沿った出力を有する。当技術
分野で周知のトライステート・デバイスは、低インピー
ダンス状態の時にはデータを出力するが、高インピーダ
ンス状態に切り換えられた時にはデータの通過を許さ
ず、したがって、スイッチと同様にその線をオフに遮断
する。出力ディスエーブル信号線６１は出力ディスエー
ブル信号を供給し、この信号が、データを送出できない
高インピーダンス状態と、トライステート・デバイス２
２を介してデータを送出できる低インピーダンス状態の
間でのトライステート・デバイス２２の遷移を制御す
る。

【００２８】図１に戻ると、当技術分野で周知のとお
り、ＲＡＳ線５８上の行アドレス選択信号ＲＡＳ、ＣＡ
Ｓ線５７上の列アドレス選択信号ＣＡＳ、あるいはバス
４１上を流れ、出力ディスエーブル信号線６１を介して
出力される２つの信号の何らかの組合せが、適当な時刻
にトライステート・デバイス２２を高インピーダンス状
態から低インピーダンス状態にまたはその逆に実際に遷
移させる、出力ディスエーブル信号として働く。

【００２９】次に、本発明の出力インピーダンス制御回
路を詳細に説明する。図３に、本発明の出力インピーダ
ンス制御回路２１の１つのバージョンを示す。出力イン
ピーダンス制御回路２１は、トライステート・デバイス
２２のディスエーブル制御１９に接続された第１線６５
と、やはりディスエーブル制御１９に接続された第２線
１７を含む。第２線１７は、遅延回路６４を含む。出力
ディスエーブル信号線６１上のディスエーブル信号を第
１線６５と第２線１７の間で選択的に切り換えるための
スイッチ６３が設けられている。スイッチの設定は、遅
延選択線６２を介して供給される制御信号によって制御
される。動作に際しては、バス４１から遅延選択線６１
を介して来る出力ディスエーブル信号が、その経路内で
スイッチ６３に遭遇する。スイッチ６３が第１線６５に
接続されている時、トライステート・デバイス２２は、
通常モードで動作する。スイッチ６３は、遅延選択線６
２を介して受け取った、特殊動作モードでの動作を示す
適当な信号に応答して、出力ディスエーブル信号線６１
を、遅延回路６４を含む第２線１７に接続する。遅延回
路６４を介する接続は、ディスエーブル信号の送出を遅
延させ、したがって、トライステート・デバイス２２の
低インピーダンス状態から高インピーダンス状態への遷
移を遅延させる。それに応じて、遷移の遅延が、当技術
分野で周知の適当な装置によって出力線４７上で監視さ
れることになる。スイッチ６３を制御する遅延選択線６
２は、バス４１を介して適当なモード・ラッチ２４に接
続され、そのモード・ラッチから受け取る信号によって
制御される。モード・ラッチ２４がセットされ、適切な
試験モードが実施されている限り、スイッチ６３は、遅
延回路６４に接続される。モード・ラッチ２４がリセッ
トされ、動作モードまたは試験状態が終了した場合、ス
イッチ６３は、第１線６５に接続され、出力線４７を監
視している装置が、データ出力サイクル中に期待される
低インピーダンスから高インピーダンスへの遷移の遅延
がない結果として、この変化を感知する。

【００３０】出力インピーダンス制御回路２１は、図４
に示すように複数の遅延線を備えることができる。図４
に示すバージョンは、出力ディスエーブル信号線６１
を、通常動作の第１線６５と第１遅延回路６４Ａと第２
遅延回路６４Ｂとの間で切り換える、三路スイッチを備
える。この配置は、必要に応じて異なるタイミング特性
を有する代替遅延回路を提供することになる。スイッチ
６６の設定は、線６２Ａおよび線６２Ｂを介して受け取
った信号によって制御される。

【００３１】第１遅延回路６４Ａと第２遅延回路６４Ｂ
は、たとえば異なる動作モードに関連する時間遅延な
ど、異なる時間遅延を提供することができる。第１遅延
回路６４Ａの内部回路は、たとえばインバータなど、単
安定デバイスの直列接続から構成することができる。そ
のような場合、この遅延回路は特定の時間遅延を提供す
ることになる。双安定デバイスまたはラッチの第２遅延
回路６４Ｂは、遅延回路用のもう１つの適切な遅延手段
を提供する。スイッチ６６が、出力ディスエーブル信号
線６１を第２遅延回路６４Ｂのラッチのセット線６７に
接続することによって、ラッチを含む第２遅延回路６４
Ｂをこの回路内に置いた後、そのラッチのリセット入力
線６８が適当なＲＥＳＥＴ（リセット）信号を受け取る
まで、出力ディスエーブル信号は、トライステート・デ
バイス２２に達しない。バス４１を介してリセット入力
線６８に送られる任意の数の異なる信号が、そのラッチ
をリセットするための信号を提供することができ、した
がって、トライステート・デバイス２２への出力ディス
エーブル信号の送出を許すことができる。メモリ・デバ
イスの次の動作サイクルを開始させる信号が、このよう
なリセット信号の潜在的な供給源の１つとなる。もちろ
ん、出力インピーダンス制御回路２１が、遅延回路を含
む追加の線を含むこともできる。

【００３２】次に、図５と図６のタイミング図を参照し
て、本発明の出力インピーダンス制御デバイスを組み込
んだメモリ・モジュールの動作を説明する。

【００３３】図５に、モジュールの通常の読取動作と書
込動作の間に遭遇する通常の動作信号シーケンスを示
す。行アドレス選択信号ＲＡＳは、列アドレス選択信号
ＣＡＳまたは読取／書込信号Ｗがロー状態に変化する前
にロー状態に変化する。このような信号発生は、図１の
試験モード復号器３３を起動しない。その結果、データ
出力線は、図５のデータ出力線上に示すように、通常の
期間である時間Ａの間、低インピーダンス状態に留ま
る。

【００３４】図６に、試験モード復号器を起動し、最終
的にはＪＥＤＥＣ標準規格に準拠する試験回路を起動す
るのに使用される信号シーケンスを示す。通常、行アド
レス選択信号ＲＡＳがロー状態になる前に、列アドレス
選択信号ＣＡＳと読取／書込信号Ｗがロー状態になる。
次に、図１の試験モード復号器３３がモード・セット信
号ＭＳＥＴを活動化し、線５５を介してモード・ラッチ
に送る。さらに、試験モード復号器３３は、アドレス・
バス４４を介して受け取った行アドレス番号を復号し、
適切なモード・ラッチを起動する。起動されたモード・
ラッチが、線５４を介してリセット信号ＭＲＥＳＥＴを
受け取ることによって、あるいは他の何らかの理由によ
ってリセットされない限り、読取サイクル中に出力線４
７上で監視される出力信号のインピーダンス特性は、図
６にデータ出力信号７９で示すようになる。実際には、
時間Ｂだけの高インピーダンスへの遷移の遅延が、読取
サイクル中のデータ出力信号に追加される。したがっ
て、時間Ｂの間、データ出力信号は低インピーダンス状
態に留まる。それに応じて、出力線４７を監視し、時間
Ｂの間に出力信号の状態に関してストローブ動作する適
当な試験装置または他の装置が低インピーダンス状態を
感知することになる。これとは対照的に、モード・ラッ
チがリセットされており、したがって動作モードまたは
試験モードが早く終了し、出力インピーダンス制御回路
２１内のスイッチの設定が第１線に戻った場合、出力線
４７でストローブ動作している装置は、図６にデータ出
力信号７８で示すように、時間Ｂの間ストローブ動作す
る時、高インピーダンス状態を検出することになる。こ
れは、動作モードまたは試験モードが失われたことを示
す信号を送る。

【００３５】図１の集積回路モジュール２０上で、一時
に複数の動作モード・ラッチを起動し、機能させること
ができる。試験モード復号機３３は、線５５を介してＭ
ＳＥＴ信号を送る時、アドレス・バス４４を介して複数
のアドレス信号も受け取り、これらを復号した後に、そ
れに応じて適当なモード・ラッチ、たとえば２４Ａ〜２
４Ｄを、適当な制御線４８〜４８Ｄを介して起動するこ
とになる。起動されたモード・ラッチはまた、バス４１
を介して、適当な出力インピーダンス制御回路、たとえ
ば２１Ａ〜２１Ｄを起動する。したがって、各モード・
ラッチの状況と、それによって開始される動作モード
を、対応する出力線４７Ａ〜４７Ｄ上で監視することが
できる。

【００３６】上述のシステムでは、様々な動作モードを
実施するためにモード・ラッチ２４によって生成される
信号が、出力インピーダンス制御回路２１をも制御す
る。したがって、出力インピーダンス制御回路は、モー
ド・ラッチから直接来る信号の変化には反応するが、動
作モードを実施する回路の内部状態、または集積回路モ
ジュール２０の全体条件もしくは全体状態を監視するこ
とから来る信号の変化には反応しない。あるいは別法と
して、製造時に集積回路モジュール２０に組み込まれ
た、図１の特殊な監視回路または比較回路２９によっ
て、集積回路モジュール２０上の実際の状態を監視する
ための直接手段を提供することもできる。当技術分野で
既知のこのような回路は、メモリ・セル内の電圧レベル
や他の動作モードを含めて、集積回路モジュール２０上
の様々な条件を直接に監視することができる。

【００３７】比較回路２９で示されるような比較回路
は、試験モード復号器３３によってモード・ラッチと同
様にして起動される。その後、この回路は、適当な信号
を生成し、この信号がバス４１を介して適当な出力イン
ピーダンス制御回路２１に送られ、その出力インピーダ
ンス制御回路を起動する。たとえば、このような起動に
よって、比較回路２９は、集積回路モジュール２０上の
動作モードまたは他の何らかの条件の実際の状態を監視
する。変化を検出した場合、この回路は適当なスイッチ
反転信号を出力インピーダンス制御回路２１に送る。し
たがって、モジュールの実際の状態が、スイッチ６３を
直接に制御し、したがって、出力線４７上で期待される
低インピーダンスから高インピーダンスへの遷移の遅延
が、データ出力サイクル中のこれに関するストローブ動
作の間に現れるか否かを直接に制御することになる。

【００３８】本発明の好ましい実施例に関して本発明を
具体的に示し説明してきたが、本発明の精神と範囲から
逸脱せずに、形態と詳細に様々な変更を行えることが、
当業者には理解されるであろう。

【図面の簡単な説明】

【図１】本発明の装置を含む集積回路メモリ・モジュー
ルの概略図である。

【図２】従来技術の出力制御回路を示す図である。

【図３】本発明の原理に従って構成された出力制御回路
を示す図である。

【図４】本発明の出力制御回路の代替バージョンを示す
図である。

【図５】読取サイクル中ならびに書込サイクル中のメモ
リ・モジュールの通常動作に関する信号のシーケンスを
示すタイミング図である。

【図６】集積回路メモリ・モジュールを試験モードにす
る信号のシーケンスと、読取サイクルの間に本発明によ
って生じる出力信号の相違とを示すタイミング図であ
る。

【符号の説明】

１９ディスエーブル制御２０集積回路モジュール２１出力インピーダンス制御回路２２トライステート・デバイス２３メモリ・アレイ２４モード・ラッチ２９比較回路３２電圧発生回路３３試験モード復号器４１バス４２入力データ・バス４３データ・バス４４アドレス・バス６３スイッチ６４遅延回路

フロントページの続き (72)発明者エンドレ・フィリップ・トーマアメリカ合衆国05446、バーモント州コルチェスター、バーチウッド・ドライブ 40

Claims

【特許請求の範囲】

【請求項１】人力と、入力から信号を受け取る内部回路
と、内部回路から信号を受け取る出力とを有し、内部回
路が第１動作モードでの動作を完了した後に第１の所定
の時間遅延だけ出力がディスエーブルされる集積回路モ
ジュールにおいて、入力に結合された、内部回路が第２動作モードで動作中
であることを検出するための第１手段と、前記第１手段と出力とに結合された、内部回路が前記第
２動作モードでの動作を完了した後に第２の所定の時間
遅延だけ出力をディスエーブルするための第２手段とを
備える、内部回路が第２動作モードで動作中であること
を示すための回路。
【請求項２】さらに、前記第１手段に結合された、第２
動作モードでの動作の早すぎる中断を検出し、これに応
答して、前記第１の所定の時間遅延の後に再び出力をデ
ィスエーブルするための第３手段を備える、請求項１の
回路。
【請求項３】データを受け取るための入力接続と、デー
タを送出するための出力接続と、ディスエーブル信号に
応答して、データ送信が可能な低インピーダンス状態か
らデータ送出が不可能な高インピーダンス状態にトライ
ステート・デバイスを変化させるためのディスエーブル
制御とを有するトライステート・デバイスと、前記動作モードの完了時にディスエーブル信号を生成す
るディスエーブル手段と、第１線および第２線が共に、トライステート・デバイス
のディスエーブル制御に接続され、第１線が前記ディス
エーブル制御へのディスエーブル信号の即時送出を可能
にし、第２線がディスエーブル制御へのディスエーブル
信号の送出を遅延させるための遅延手段を有するとい
う、第１線と第２線の間でディスエーブル信号を切り換
えるための手段と、動作モードの開始を検出し、これに応答してディスエー
ブル信号を第２線に接続するように切換手段をセットす
るための検出手段と、集積回路モジュールの動作を監視し、前記動作モードの
早すぎる中断を検出すると、ディスエーブル信号を第１
線に接続するように切換手段をセットするための監視手
段とを備える、集積回路モジュールの動作モードを監視
するための出力制御回路。
【請求項４】さらに、第３線を備え、前記第３線が、第
２線の遅延手段の遅延時間と異なる遅延時間だけディス
エーブル信号の送出を遅延させるための遅延手段を含
み、切換手段が、前記第１、第２および第３の線のうち
のいずれかに対して前記ディスエーブル信号を選択的に
接続できることを特徴とする、請求項３の回路。
【請求項５】切換手段が、ディスエーブル信号を（ａ）
モジュールの通常動作中は第１線に、（ｂ）モジュール
の第１試験モードでの動作中は第２線に、（ｃ）モジュ
ールの第２試験モードでの動作中は第３線に接続するよ
うにセットされることを特徴とする、請求項４の回路。
【請求項６】切換手段が、第１試験モードでのモジュー
ル動作の早すぎる中断を検出した時、および第２試験モ
ードでのモジュール動作の早すぎる中断を検出した時
に、ディスエーブル信号を第１線に接続するようにリセ
ットされることを特徴とする、請求項５の回路。
【請求項７】複数の出力線を有し、前記複数の出力線が
それぞれ、それに関連する出力制御回路を有する集積回
路モジュールであって、出力制御回路が、データを受け取るための入力接続と、データを送出する
ための出力接続と、ディスエーブル信号に応答して、デ
ータ送出が可能な低インピーダンス状態からデータ送出
が不可能な高インピーダンス状態にトライステート・デ
バイスを変化させるためのディスエーブル制御とを有す
るトライステート・デバイスと、ディスエーブル信号を作成するディスエーブル回路と、第１線および第２線が共にトライステート・デバイスの
ディスエーブル制御に接続され、第１線が前記ディスエ
ーブル制御へのディスエーブル信号の即時送出を可能に
し、第２線がディスエーブル制御へのディスエーブル信
号の送出を遅延させるための遅延手段を有するという、
第１線と第２線の間でディスエーブル信号を切り換える
ための手段と、ある条件の開始を検出し、これに応答してディスエーブ
ル信号を第２線に接続するように切換手段をセットする
ための条件検出手段と、条件を監視し、前記条件の変化を検出すると、ディスエ
ーブル信号を第１線に接続するように切換手段をセット
し、これによって異なる条件を同時に監視して当該の各
出力線の出力を制御できるようにするための監視手段と
を備える集積回路モジュール。
【請求項８】モジュールの通常動作中に、第１期間の後
に低インピーダンス状態から高インピーダンス状態に遷
移する出力制御回路を有する集積回路モジュールが、試
験モードであるかどうかを判定する方法であって、モジュールが試験モードで動作する時、前記第１期間よ
り長い第２期間の間出力制御回路の低インピーダンス状
態を維持するステップと、第１期間の終りから第２期間の終りまでの間に含まれる
時刻にモジュールのデータ出力をサンプリングするステ
ップとを含む方法。
【請求項９】さらに、試験モードの中断が早すぎる場合
に、前記第１期間の後に再び低インピーダンス状態から
高インピーダンス状態に切り換えるステップを含む、請
求項８の方法。