KR100308071B1 - 동기식 메모리 소자의 프리차지 장치 - Google Patents

동기식 메모리 소자의 프리차지 장치 Download PDF

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Abstract

본 발명은 동기식 메모리소자의 프리차지 장치에 관한 것으로, 특히 프리차지 명령신호의 조합에 의해 워드라인을 오프시키는 신호를 발생시키는 동기식 메모리소자의 프리차지 장치에 있어서, 최종 데이타입력을 나타내는 신호를 입력받아 이를 일정시간 딜레이시키는 딜레이부와, 상기 프리차지 장치의 출력단과 상기 딜레이부의 출력단에 각각 연결되며 테스트 모드를 나타내는 신호에 의해 동작이 제어되어 상기 두 출력단 신호를 선택적으로 출력시키는 스위칭부를 추가로 구비하므로써, 테스트 모드시 최종입력 데이타신호에 의해 프리차지 신호를 자동으로 발생시켜 저주파수 사이클로 고주파수동작 소자를 테스트할 때 발생되는 불량검출률 저하를 방지한 동기식 메모리소자의 프리차지 장치에 관한 것이다.

Description

동기식 메모리소자의 프리차지 장치
본 발명은 동기식 메모리소자의 프리차지 장치에 관한 것으로, 테스트 모드시 최종입력 데이타신호에 의해 프리차지 신호를 자동으로 발생시키므로써, 저주파수 사이클로 고주파수동작 소자를 테스트할 때 발생되는 불량검출률 저하를 방지한 동기식 메모리소자의 프리차지 장치에 관한 것이다.
도 1 은 종래의 동기식 메모리소자에서 사용된 프리차지 장치를 나타낸 회로도로, 프리차지 명령신호(a, b, c, d)의 조합에 의해 워드라인(word line)을 오프(off)시키는 출력신호(out)를 발생시킨다.
상기 구성을 갖는 동기식 메모리소자의 프리차지 장치는 외부 입력 클럭신호의 주기에 따라, 즉 주파수에 따라 상기 출력신호(out)의 천이구간이 달라지기 때문에 워드라인을 오프(off)시키는 시점이 달라지게 된다.
그런데, 통상적으로 반도체 메모리소자의 웨이퍼 테스트시에는 고주파수동작 소자를 스펙에 맞게 고주파수 주기로 테스트하지 못하고 기술적 문제 및 비용 문제로 인해 저주파수 주기로 테스트를 행하게 된다.
상기한 바와 같이, 고주파수동작 소자를 저주파수 주기로 테스트할 때, 라이트(write) 데이타의 입력과 워드라인(word line)의 오프되는 시점에 있어서 고주파수 주기 테스트와 저주파수 주기 테스트 적용시의 차이점으로 인해, 불량검출률이 저하되는 문제점이 있다.
도 2a 내지 도 2c 는 동기식 메모리소자에서 저주파수 및 고주파수시의 워드라인 구동 상태를 나타낸 동작 타이밍도로, 저주파수를 33MHz로 그리고, 고주파수를 100MHz로 하여 소자 테스트에 각각 적용하였을 때에 나타나는 워드라인의 온(on)되어 있는 기간의 차이를 나타낸다.
동 도면에서, tDPL로 나타낸 시간은 소자 외부에서 라이트(write) 데이타가 입력된 시점으로부터 워드라인을 오프(off)시켜주는 프리차지 명령신호까지의 시간을 의미한다.
그래서, 만약 테스트하고자 하는 소자가 100MHz의 고주파수 옵션을 지원하며, 상기 tDPL(data-in to precharge command period) 규격을 20nS라고 가정할 때, 33MHz의 저주파수 주기에서는 도 2a에 도시된 바와 같이, 클럭신호(clk)의 주기가 30nS이고, 그 동작이 상기 클럭신호(clk)에 동기되기 때문에 상기 tDPL이 소자의 규격인 20nS의 주기를 만들 수 없게 된다.
따라서, 도 2b에 도시된 바와 같은 동작특성을 갖는 100MHz의 고주파수동작 소자를 도 2a 에 도시된 바와 같은 동작특성의 33MHz의 저주파수 주기로 테스트시, 상기 tDPL 파라미터는 10nS 정도의 타이밍 마진을 제품 규격보다 더 갖게 된다. 이는 도 2c 에 도시된 바와 같이, 워드라인(word line)이 온(on)되는 기간이 10nS 정도 더 늘어나는 것을 의미한다.
그래서, 설계시에는 외부에서 라이트(write) 데이타를 입력한 시점으로부터 대략 20nS 내에 라이트한 데이타가 셀에 저장되도록 설정하였지만, 제조공정상의 여러 이유로 인해 신호지연이 발생하고, 이로인해 상기 tDPL 규격값 내에 저장되어야 할 라이트 데이타가 외부에서 데이타를 입력한 시점으로부터 21nS∼30nS가 되는 시간사이에 저장된다면, 고주파수 주기의 테스트시 충분히 불량으로 나타날 것이, 저주파수 주기로 테스트할 때에는 데이타가 불량검출없이 패스(pass)처리되는 문제점이 발생한다.
이로인해, 비트라인 콘택저항의 증가로 야기되는 라이트 불량이 발생된 셀을 검출할 수 없게되어, 소자가 고주파수 동작시에 오동작하는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 테스트 모드시 최종 데이타 입력에 의해 프리차지신호를 자동으로 발생시키므로써, 고주파수 주기에서 검출되던 비트라인 콘택저항 증가로 인한 불량발생 셀들을 저주파수 주기의 테스트시에도 검출할 수 있도록 하여 불량검출 효과를 높인 동기식 메모리소자의 프리차지 장치를 제공하는데 있다.
도 1 은 종래의 동기식 메모리소자에서 사용된 프리차지 장치를 나타낸 회로도
도 2a 내지 도 2c 는 동기식 메모리소자에서 저주파수 및 고주파수시의 워드라인 구동 상태를 나타낸 동작 타이밍도
도 3 은 본 발명에 따른 동기식 메모리소자의 프리차지 장치를 나타낸 회로도
<도면의 주요부분에 대한 부호의 설명>
10: 프리차지 신호 발생부 20: 딜레이부
30: 스위칭부
상기 목적을 달성하기 위하여, 본 발명은 프리차지 명령신호의 조합에 의해 워드라인을 오프시키는 신호를 발생시키는 동기식 메모리소자의 프리차지 장치에 있어서,
최종 데이타입력을 나타내는 신호를 입력받아 이를 일정시간 딜레이시키는 딜레이부와,
상기 프리차지 장치의 출력단과 상기 딜레이부의 출력단에 각각 연결되며, 테스트 모드를 나타내는 신호에 의해 동작이 제어되어 상기 두 출력단 신호를 선택적으로 출력시키는 스위칭부를 구비하는 것을 특징으로 하는 동기식 메모리소자의 프리차지 장치이다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3 은 본 발명에 따른 동기식 메모리소자의 프리차지 장치를 나타낸 회로도로, 프리차지 명령신호(a, b, c, d)의 조합에 의해 워드라인을 오프(off)시키는 신호를 노드(N1)로 발생시키는 프리차지 신호 발생부(10)와; 최종 데이타입력을 나타내는 신호(burst_end)를 입력받아 이를 일정시간 딜레이시켜 노드(N2)로 전달하는 딜레이부(20)와; 상기 프리차지 신호 발생부(10)의 출력단(N1)과 상기 딜레이부(20)의 출력단(N2)에 각각 연결되며, 테스트 모드를 나타내는 신호(test)에 의해 동작이 제어되어 상기 두 출력단(N1, N2) 신호를 선택적으로 출력시키는 스위칭부(30)로 구성된다.
상기 프리차지 신호 발생부(10)의 구성은 상기 도 1 에 도시된 종래의 동기식 디램에서 사용된 프리차지 장치의 회로 구성도와 동일하므로, 이하 생략하기로 한다.
그리고, 상기 딜레이부(20)는 워드라인(word line)의 전위레벨이 ‘하이’에서 ‘로우’로 천이되는 시점을 조절하는 역할로, 동 도면의 경우 인버터 체인(I1∼I4)으로 구성된다. 이는 캐패시터를 연결하여 구성할 수도 있다.
또한, 상기 스위칭부(30)는 테스트 모드가 아닐 경우 ‘로우’레벨로 입력되는 상기 제어신호(test)에 의해 턴-온되는 제1 스위칭소자가 상기 프리차지 신호 발생부(10)의 출력단(N1)에 연결되며, 테스트 모드시 ‘하이’레벨로 입력되는 상기 제어신호(test)에 의해 턴-온되는 제2 스위칭 소자가 상기 딜레이부(20)의 출력단(N2)에 연결되어 구성된다.
동 도면의 경우, 상기 제1 및 제2 스위칭소자는 각각 전달게이트(MT1, MT2)로 이루어진다.
이하, 상기 구성으로 이루어지는 본발명의 동작을 살펴보기로 한다.
우선, 테스트 모드가 아닐 경우에는, 상기 스위칭부(30)의 제어신호(test)로 ‘로우’레벨의 신호가 인가되어, 제1 스위칭소자(MT1)가 선택적으로 턴-온된다. 그래서, 상기 프리차지 신호 발생부(10)의 출력단(N1)신호가 최종 출력단(out)으로 출력되어 워드라인을 오프시키게 된다.
그리고, 테스트 모드시에는, 상기 스위칭부(30)의 제어신호(test)로 ‘하이’레벨의 신호가 인가되어, 제2 스위칭소자(MT2)가 선택적으로 턴-온된다. 그래서, 상기 프리차지 신호 발생부(10)의 출력단(N1)으로부터 발생되는 워드라인 오프 제어신호의 전달을 막고, 그대신 최종 데이타의 입력을 알려주는 신호(burst_end)가 딜레이 체인(I1∼I4)을 거쳐 소정의 시간 딜레이된 후 최종 출력단(out)으로 전달된다. 그 결과, 테스트 모드시에는 상기 딜레이부(20)에서 이루어진 소정의 딜레이시간만큼 지연된 후 워드라인(word line)을 오프(off)시키게 된다.
상기 동작에 의해, 테스트 모드시 워드라인이 오프되는 시점을 조절하므로써,저주파수 테스트 주기로도 고주파수 동작소자의 테스트가 가능해 지는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 동기식 메모리소자의 프리차지 장치에 의하면, 테스트시 워드라인이 오프되는 시점을 조절하므로써, 저주파수와 고주파수 주기의 테스트시 워드라인이 오프되는 시점의 차이로 인해 발생되는 불량검출의 저하를 방지할 수 있는 매우 뛰어난 효과가 있다.
또한, 이로인해 저주파수 테스트 주기로도 고주파수 동작소자의 테스트가 가능해져, 기존의 장치를 고주파수 동작에 적합한 장치로 업-그레이드 하거나 신규구입이 필요하지 않게 되어 비용을 절감할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 프리차지 명령신호의 조합에 의해 워드라인을 오프시키는 신호를 발생시키는 동기식 메모리소자의 프리차지 장치에 있어서,
    최종 데이타입력을 나타내는 신호를 입력받아 이를 일정시간 딜레이시키는 딜레이부와,
    상기 프리차지 장치의 출력단과 상기 딜레이부의 출력단에 각각 연결되며, 테스트 모드를 나타내는 신호에 의해 동작이 제어되어 상기 두 출력단 신호를 선택적으로 출력시키는 스위칭부를 구비하는 것을 특징으로 하는 동기식 메모리소자의 프리차지 장치.
  2. 제 1 항에 있어서,
    상기 딜레이부는 인버터 체인으로 구성되는 것을 특징으로 하는 동기식 메모리소자의 프리차지 장치.
  3. 제 1 항에 있어서,
    상기 딜레이부는 캐패시터로 구성되는 것을 특징으로 하는 동기식 메모리소자의 프리차지 장치.
  4. 제 1 항에 있어서,
    상기 스위칭부는,
    상기 프리차지 신호 발생부의 출력단에 연결되어 비테스트 모드시 턴-온되는 제1 스위칭소자와,
    상기 딜레이부의 출력단에 연결되어 테스트 모드시 턴-온되는 제2 스위칭 소자로 구성되는 것을 특징으로 하는 동기식 메모리소자의 프리차지 장치.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 스위칭소자는 각각 전달게이트로 구성되는 특징으로 하는 동기식 메모리소자의 프리차지 장치.
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