KR20090126607A - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 고속에서도 안정적으로 병렬 테스트를 수행가능하게 하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 스트로브 신호에 응답하여 뱅크로부터 독출된 데이터들이 압축된 압축결과를 데이터 입/출력 라인으로 전달하는 전달부; 및병렬 테스트시 상기 뱅크의 리드 명령이 인가되면 인에이블되는 상기 스트로브 신호를 생성하되, 클럭 주파수가 소정 주파수보다 높아지면 상기 스트로브 신호의 인에이블 구간을 늘리는 것을 특징으로 하는 제어부를 포함한다.
메모리장치, 병렬테스트, 고주파수

Description

반도체 메모리장치{Semiconductor memory device}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 고주파수에서도 안정적으로 병렬 테스트를 수행하게 해주는 기술에 관한 것이다.
공정 기술의 발달과 더불어 반도체 메모리장치가 고집적화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트장비로 장시간에 걸쳐 테스트를 하게 된다.
소자 테스트 기술은 신뢰성 있게 테스트하는 것도 중요하지만, 수천만 개의 셀에 대하여 고속으로 테스트 가능하여야 한다. 특히, 반도체 메모리소자의 개발기간의 단축과 아울러 제품 출하까지 테스트시간의 단축 여부가 곧 바로 제품 제조비용(cost)에 영향을 미치기 때문에 테스트시간의 단축은 생산의 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
일반적으로 반도체 메모리장치에서는, 메모리 칩(memory chip)을 생산하여 셀의 우량/불량(pass/fail)여부를 가리고자 할 때 1개의 셀(cell)씩 테스트를 할 경우, 고집적화된 메모리장치의 테스트시간은 오래 걸릴 뿐 아니라 비용의 증가를 가져온다.
따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트 모드를 사용한다.
병렬 테스트(parallel test)는 다수의 셀에 같은 데이터를 라이트한 후 리드시에 배타적 오아(exclusive or) 논리 게이트를 사용하여, 다수의 셀에서 같은 데이터가 읽혀지면 '1'로서 우량 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 '0'으로 불량 처리함으로써 테스트시간을 줄인다.
도 1은 종래의 반도체 메모리장치에서 병렬 테스트시 압축된 데이터가 칩 외부로 출력되는 경로를 도시한 도면이다.
제어부(140)는 스트로브 신호(STROBEB)를 생성한다. 스트로브 신호(STROBEB)는 병렬 테스트 중에 리드 명령의 인가시 해당 뱅크(110)가 선택되면 인에이블되는 신호이다. 스트로브 신호(STROBEB)는 자신을 인에이블 시킨 리드 명령 이후에 다른 뱅크(110 이외의 뱅크)의 리드 명령이 인가되면 디스에이블된다.
병렬 테스트시 뱅크(110)로부터는 한꺼번에 독출된 다수개의 데이터가 압축되어 하나의 결과(COMP_DATA)로 출력된다. 즉, 압축결과(COMP_DATA)는 뱅크(110)로부터 독출된 다수개의 데이터들이 모두 동일한 논리값을 가지는지 아니면 하나라도 다른 논리값을 가지는 데이터가 있는지에 대한 정보를 포함한다.
전달부(120)는 스트로브 신호(STROBEB)에 의해 스트로빙되며, 압축결과(COMP_DATA)를 데이터 입/출력 라인(GIO)으로 전달한다. 즉, 전달부(120)는 스트 로브 신호(STROBEB)의 인에이블 시점에 압축결과(COMP_DATA)를 데이터 입/출력 라인(GIO)으로 전달한다.
데이터 입/출력 라인(GIO)으로 전달된 압축결과(COMP_DATA)는 핀스트로브 신호(PINB, 파이프래치 입력신호 라고도 함)에 의해 스트로빙되며 DQ블록(130) 내의 파이프래치(pipe latch)에 입력되어 저장되며, 정렬된다. 그리고 파이프래치에 의해 정렬된 데이터는 DQ블록(130) 내의 출력 드라이버(output driver)를 통해 칩(chip) 외부로 출력된다.
도 2는 도 1의 동작을 도시한 타이밍도이다.
우선 도면 좌측의 저주파수(low freauency)일 때의 동작을 보면, 압축된 데이터(COMP_DATA)는 스트로브 신호(STROBEB)에 의해 스트로빙되며, 데이터 입/출력 라인(GIO)으로 전달된다. 앞서 설명한 바와 같이, 스트로브 신호(STROBEB)는 '로우'로 인에이블 되어 있다가, 자신을 인에이블시킨 리드 명령 이후에 다른 뱅크의 리드 명령이 인가되면 '하이'로 디스에이블된다. 저주파수에서는, 리드 명령이 연속적으로 입력된다고 하더라도 상당한 시간 차이를 두고 리드 명령이 인가되므로, 도면과 같이 압축결과(COMP_DATA)와 스트로브 신호(STROBEB) 사이에 상당한 마진(tMARGIN)을 확보할 수 있다.
데이터 입/출력 라인(GIO)으로 전달된 압축결과는 잘 알려진 바와 같이 핀스트로브 신호(PINB)에 의해 스트로빙되며 파이프래치에 입력되며, 출력드라이버를 통해 칩 외부로 출력된다. 참고로 데이터 입/출력 라인(GIO) 상에 도시된 압축결과를 상단의 압축결과와 다른 타이밍에 도시한 것은, 압축결과가 데이터 입/출력 라 인(GIO) 상에서 지연된 것을 표현한 것이다.
이제 도면 우측의 고주파수(high freauency)일 때의 동작을 보자. 역시 압축된 데이터(COMP_DATA)는 스트로브 신호(STROBEB)에 의해 스트로빙되며 데이터 입/출력 라인으로 전달된다. 고주파수에서는 리드 명령이 짧은 간격을 두고 연속적으로 인가될 수 있다. 따라서 도면과 같이 스트로브 신호(STROBEB)가 압축된 데이터(COMP_DATA)를 스트로빙 하기 위한 충분한 마진을 확보하지 못하고 다른 리드 명령에 의해 금방 '하이'로 디스에이블되는 경우가 발생한다. 이러한 경우 압축결과(COMP_DATA)가 데이터 입/출력 라인(GIO)으로 전달되기 위한 충분한 마진이 확보되지 못하므로, 잘못된 압축결과가 칩외부로 출력되는 페일(fail)이 발생할 수 있다.
즉, 종래의 고주파수 동작시에는 리드 명령이 짧은 간격을 두고 연속적으로 입력되기 때문에, 스트로브 신호(STROBEB)가 충분한 시간동안 인에이블되지 못하고, 이로 인해 압축결과(COMP_DATA)가 제대로 칩 외부로 출력되지 못한다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고주파수에서 병렬 테스트 동작이 이루어지더라도 안정적으로 동작하는 반도체 메모리장치를 제공하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리장치는, 스트로브 신호에 응답하여 뱅크로부터 독출된 데이터들이 압축된 압축결과를 데이터 입/출력 라인으로 전달하는 전달부; 및 병렬 테스트시 상기 뱅크의 리드 명령이 인가되면 인에이블되는 상기 스트로브 신호를 생성하되, 클럭 주파수가 소정 주파수보다 높아지면 상기 스트로브 신호의 인에이블 구간을 늘리는 것을 특징으로 하는 제어부를 포함한다.
본 발명에 따른 반도체 메모리장치는, 저주파수에서는 종래와 동일하게 동작하며, 고주파수에서는 데이터들이 압축된 압축결과를 데이터 입/출력 라인으로 전달하는 스트로브 신호의 인에이블 구간을 늘린다. 따라서 고주파수에서도 안정적으로 병렬 테스트 동작이 수행될 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도이다.
본 발명에 따른 반도체 메모리장치는, 뱅크(310), 전달부(320), DQ블록(330), 제어부(340)를 포함하여 구성된다.
본 발명의 뱅크(310), 전달부(320), DQ블록(330)은 종래와 동일하게 구성되고 동작한다. 제어부(340)는 병렬 테스트시에 뱅크(310)의 리드명령이 인가되면 인에이블되는 스트로브 신호(STROBEB)를 생성한다는 점에 있어서는 종래와 동일하게 구성되고 동작한다. 그러나 본 발명의 제어부(340)는 클럭 주파수(clock freauency)가 소정 주파수보다 높아지면 스트로브 신호(STROBEB)의 인에이블 구간을 종래보다 늘린다. 그리고 클럭 주파수가 소정 주파수보다 낮은 경우에는 종래와 동일하게 동작한다.
즉, 본 발명의 제어부(340)는 고주파수(하이 스피드)에서 스트로브 신호(STROBEB)의 인에이블 구간의 폭을 넓힌다. 배경기술 부분에서 설명한 바와 같이, 고주파수에서는 리드 명령이 짧은 간격으로 입력되기 때문에, 스트로브 신호(STROBEB)가 금방 디스에이블되어 압축결과(COMP_DATA)가 제대로 데이터 입/출력 라인으(GIO)로 전달되지 못하던 문제가 발생했었기 때문이다. 본 발명과 같이, 고주파수에서 스트로브 신호(STROBEB)의 인에이블 구간의 폭을 넓히면 종래와 같은 문제는 방지하는 것이 가능하다.
도면의, SELECT 신호는 클럭 주파수가 소정 주파수 이하일 때 인에이블되는 신호로서 이 신호를 이용해 제어부는 고주파수와 저주파수를 구별한다. 어떠한 기준을 가지고 고주파수와 저주파수를 구별할 것인지는 적용된 메모리장치의 스피드 설계 등에 따라 달라질 수 있다. 예를 들어, SELECT 신호는 tCK가 3ns 이하이면 '로우'로 디스에이블되며, tCK가 3ns 이상이면 '하이'로 인에이블되게 생성할 수 있다.
도 4는 도 3의 제어부(340)에서 스트로브 신호(STROBEB)의 펄스 폭을 조절하는 부분을 도시한 도면이다.
도면은 제어부(340)에서 스트로브 신호를 출력하는 출력단 부분을 도시한다. 도면의 STROBEB_OLD는 종래의 스트로브 신호(도 1의 STROBEB)와 동일한 신호를 나타낸다.
제어부(340)의 출력단에는 병렬 테스트시 뱅크의 리드 명령이 인가되면 인에이블되는 제1신호(STROBEB_OLD, 종래의 스트로브 신호)의 인에이블 구간을 늘린 제2신호(STROBEB_WIDTH)를 생성하는 펄스폭 조절부(410); 및 클럭 주파수가 소정 주파수 이상일 제2신호(STROBEB_WIDTH)를 스트로브 신호(STROBEB)로서 출력하며, 클럭 주파수가 소정 주파수 이하일때는 제1신호(STROBEB_OLD)를 스트로브 신호로(STROBEB)서 출력하는 선택부(420)를 포함한다.
펄스폭 조절부(410)는 제1신호(STROBEB_OLD)의 인에이블 구간의 넓이를 늘려 제2신호(STROBEB_WIDTH)를 출력한다. 펄스폭 조절부(410)에 대한 보다 상세한 설명 은 도면과 함께 후술하기로 한다.
선택부(420)는 클럭 주파수가 소정 주파수 이상일 때, 즉 SELECT 신호가 '로우'레벨일 때는, 제2신호(STROBEB_WIDTH)를 스트로브 신호(STROBEB)로서 출력한다. 그리고 클럭 주파수가 소정 주파수 이하일 때, 즉 SELECT 신호가 '하이'레벨일 때는, 제1신호(STROBEB_OLD)를 스트로브 신호(STROBEB)로서 출력한다.
따라서 제어부(340)는 저주파수에서는 종래와 동일한 스트로브 신호(STROBEB)를 출력하지만, 고주파수에서는 종래보다 인에이블 구간의 펄스 폭이 늘어난 스트로브 신호(STROBEB)를 출력하게 된다.
도 5는 도 4의 펄스폭 조절부(410)를 도시한 도면이다.
도면에 도시된 바와 같이, 펄스폭 조절부(410) 제1신호(STROBEB_OLD)를 지연시키기 위한 지연라인(510); 및 지연라인(510)의 출력신호(STROBEB_DELAY)와 제1신호(STROBEB_OLD)를 입력받아 제2신호(STROBEB_WIDTH)를 출력하는 앤드게이트(520)를 포함해 구성된다.
지연라인(510)에 의해서는 제1신호(STROBEB_OLD)가 지연되어 출력된다. 그리고 제1신호가 지연된 신호(STROBEB_DELAY)와 제1신호(STROBEB_OLD)는 앤드게이트(520)에 의해 논리조합된다. 제1신호(STROBEB_OLD)는 '로우'로 인에이블되는 신호이므로, 앤드게이트(520)에 의해 제1신호(STROBEB_OLD)와 제1신호를 지연시킨 신호(STROBEB_DELAY)가 조합되면 제1신호(STROBEB_OLD)의 인에이블 구간이 늘어난 제2신호(STROBEB_WIDTH)가 생성될 수 있다.
도 6은 도 5의 지연라인(510)을 도시한 도면이다.
도면에 도시된 바와 같이, 지연라인(510)은 제1신호(STROBEB_OLD)를 입력받으며, 자신의 출력단에 적어도 하나 이상의 저항을 구비하는 인버터(611, 613)와, 인버터(611, 613)의 출력단에 연결되는 캐패시터(612, 614)를 포함하여 구성될 수 있다. 그리고 지연라인(510)의 지연값을 얼마로 할 것인지에 따라 인버터(611, 613)와 캐패시터(612, 614)의 갯수는 늘어나고 줄어들 수 있다.
이렇게 구성되는 지연라인(510)은 잘 알려진 바와 같이, RC지연을 이용해 입력신호(STROBEB_OLD)를 지연시켜 출력하게 된다.
도 7은 제어부(340)의 동작을 도시한 타이밍도이다.
도면에는 제1신호(STROBEB_OLD)와, 지연된 제1신호(STROBE_DELAY), 제2신호(STROBE_WIDTH)를 도시하였다. 앞서 설명한 바와 같이, 제어부(340)는 고주파수에서는 제2신호(STROBE_WIDTH)를 스트로브 신호(STROBEB)로서 출력하며, 저주파수에서는 제1신호(STROBEB_OLD)를 스트로브 신호(STROBEB)로서 출력한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 지식을 가진 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치에서 병렬 테스트시 압축된 데이터가 칩 외부로 출력되는 경로를 도시한 도면.
도 2는 도 1의 동작을 도시한 타이밍도.
도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도.
도 4는 도 3의 제어부(340)에서 스트로브 신호(STROBEB)의 펄스 폭을 조절하는 부분을 도시한 도면.
도 5는 도 4의 펄스폭 조절부(410)를 도시한 도면
도 6은 도 5의 지연라인(510)을 도시한 도면.
도 7은 제어부(340)의 동작을 도시한 타이밍도.

Claims (5)

  1. 스트로브 신호에 응답하여 뱅크로부터 독출된 데이터들이 압축된 압축결과를 데이터 입/출력 라인으로 전달하는 전달부; 및
    병렬 테스트시 상기 뱅크의 리드 명령이 인가되면 인에이블되는 상기 스트로브 신호를 생성하되, 클럭 주파수가 소정 주파수보다 높아지면 상기 스트로브 신호의 인에이블 구간을 늘리는 것을 특징으로 하는 제어부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 제어부는,
    병렬 테스트시 상기 뱅크의 리드 명령이 인가되면 인에이블되는 제1신호의 인에이블 구간을 늘린 제2신호를 생성하는 펄스폭 조절부; 및
    상기 클럭 주파수가 소정 주파수 이상일 때는 상기 제2신호를 상기 스트로브 신호로서 출력하며, 상기 클럭 주파수가 소정 주파수 이하일 때는 상기 제1신호를 상기 스트로브 신호로서 출력하는 선택부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 펄스폭 조절부는,
    상기 제1신호를 지연시키기 위한 지연라인; 및
    상기 지연라인의 출력신호와 상기 제1신호를 입력받아 상기 제2신호를 출력하는 앤드게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 지연라인은,
    RC 지연을 이용해 상기 제1신호를 지연시키는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 3항에 있어서,
    상기 지연라인은,
    상기 제1신호를 입력받으며, 자신의 출력단에 적어도 하나 이상의 저항을 구비하는 인버터; 및
    상기 인버터의 출력단에 연결되는 캐패시터
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
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