KR20080088956A - 반도체 메모리 장치 및 그의 저항 레이아웃 방법 - Google Patents
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Abstract
본 발명은 저항 패턴을 포함하는 반도체 메모리 장치 및 상기 저항 패턴의 레이아웃 방법에 관한 것으로서, 제 1 레이어에 배치되는 제 1 저항; 제 2 레이어에 배치되며, 콘택을 통해 상기 제 1 저항과 전기적으로 연결되는 제 2 저항;을 포함하며, 최소한 상기 제 2 저항의 일부 영역이 상기 콘택 영역과 상기 제 1 저항에 오버랩됨을 특징으로 한다.
Description
도 1은 종래의 저항 레이아웃을 나타내는 도면.
도 2는 본 발명의 저항 레이아웃의 제 1 실시 예를 나타내는 도면.
도 3은 도 2의 저항 패턴(20,25)의 측면도.
도 4는 본 발명의 저항 레이아웃의 제 2 실시 예를 나타내는 도면.
도 5는 본 발명의 저항 레이아웃의 제 3 실시 예를 나타내는 도면.
도 6은 본 발명의 저항 레이아웃의 제 4 실시 예를 나타내는 도면.
본 발명은 반도체 메모리 장치 및 그의 저항 레이아웃 방법에 관한 것으로서, 더욱 상세하게는 저항 패턴을 포함하는 반도체 메모리 장치 및 상기 저항 패턴의 레이아웃 방법에 관한 것이다.
최근 반도체 메모리 장치의 고집적화 추세는 미세패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 이러한 고집적화를 위한 노력은 공정뿐만 아니라 레이아웃 설계에서도 이루어지고 있다.
일반적으로 반도체 메모리 장치에 사용되는 저항의 크기는 길이에 비례한다. 하지만, 실제 저항을 사용할 때에는 저항이 배치되는 자리가 정해져 있어, 요구되는 저항의 크기에 대응하여 긴 면적을 차지하는 직선 형태의 저항이 레이웃되기 어렵다. 따라서, 종래에는 제한된 공간 내에 저항을 적절히 배치하기 위해 직선 형태가 아닌 다중으로 꺾인 사행 형상(snake shape)의 저항이 주로 사용된다.
종래의 저항 레이아웃의 일 예를 도 1을 참조하여 살펴보면, 종래에는 일정 영역 내에 저항 패턴(10)이 사행 형상으로 레이아웃된다.
그리고, 저항 패턴(10)의 양 끝단에는 콘택 영역(12,13)이 레이아웃되며, 저항 패턴(10)의 상부 레이어(layer)에는 각 콘택 영역(12,13)에 형성되는 콘택들을 통해 저항 패턴(10)과 전기적으로 연결되는 메탈들(15,16)이 레이아웃된다. 또한, 다른 레이어의 소자 또는 배선과의 추가 연결을 위해 각 메탈(15,16)의 끝단에는 콘택 영역(18,19)이 추가 레이아웃될 수 있다.
이와 같이, 종래에는 저항 패턴(10)이 사행 형상으로 레이아웃되어 제한된 공간 내에 저항 패턴(10)이 적절한 크기로 배치될 수 있다.
하지만, 종래와 같이 저항이 사행 형상으로 레이아웃되더라도 기본적으로 저항의 크기에 비례하여 길이가 증가할 수밖에 없다. 따라서, 저항의 크기에 비례하여 저항이 차지하는 면적이 증가하므로, 다른 소자의 레이아웃 면적이 부족하여 효율적인 레이아웃이 어려운 문제점이 있다.
또한, 제한된 공간 내에 저항을 레이아웃하는 경우, 종래에는 상기 공간 내에 사행 형상의 저항 패턴(10) 이상의 크기를 갖는 저항을 레이아웃하기 어려우므 로, 저항 크기가 제한될 수밖에 없는 문제점이 있다.
아울러, 저항은 일반적으로 반도체 메모리 장치에서 인접한 N웰(well) 영역과 P웰 영역 중 어느 하나에 치우쳐 레이아웃된다. 이때, N웰 영역과 P웰 영역 중 어느 하나에 저항과 다른 소자, 예를 들어, 트랜지스터 등이 함께 존재하는 경우, 한쪽 웰 영역에 종래와 같이 저항이 레이아웃되면 나머지 웰 영역에는 공간 낭비가 발생하는 문제점이 있다.
저항과 다른 소자를 함께 레이아웃하지 않고 저항만 따로 레이아웃하는 경우에도 저항 영역이 다른 영역과 구분되어야하므로, 종래와 같이 저항이 레이아웃되면 특정 영역, 예를 들어, 셀 영역 등의 면적을 축소시켜 반도체 메모리 장치의 고집적화에 방해 요소가 되는 문제점이 있다.
따라서, 본 발명의 목적은 저항 레이아웃 면적을 줄이고자 함에 있다.
본 발명의 다른 목적은 제한된 공간 내에서 다양한 크기의 저항을 레이아웃하고자 함에 있다.
본 발명의 또 다른 목적은 최소한 둘 이상의 인접 웰 영역 중 어느 한 영역에 저항을 레이아웃되는 경우, 저항이 배치되지 않는 다른 웰 영역들의 공간 낭비를 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 제 1 레이어에 배치되는 제 1 저항; 제 2 레이어에 배치되며, 콘택을 통해 상기 제 1 저항과 전기적으로 연결되는 제 2 저항;을 포함하며, 최소한 상기 제 2 저항의 일부 영역이 상기 콘택 영역과 상기 제 1 저항에 오버랩됨을 특징으로 한다.
여기서, 상기 제 1 저항은 플레이트, 액티브, 및 게이트 저항 중 어느 하나이고, 상기 제 2 저항은 메탈 또는 상기 제 1 저항과 동일한 물질임이 바람직하다.
그리고, 상기 제 2 저항은 상기 제 1 저항의 상부 레이어에 형성되고, 상기 제 2 저항의 상부에는 각 층간 콘택 영역과 저항의 최소한 일부 영역이 하부 저항에 오버랩되는 제 3 저항들이 추가 적층됨이 바람직하다.
한편, 상기 제 2 저항의 전체 영역이 상기 제 1 저항에 오버랩됨이 바람직하다.
또는, 상기 제 1 저항과 상기 제 2 저항은 사행 형상으로 형성되고, 일단이 중첩되어 상기 콘택으로 연결됨이 바람직하다. 이때, 상기 제 1 저항과 상기 제 2 저항은 패턴이 서로 교차되게 형성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 저항 레이아웃 방법은, 제 1 레이어에 제 1 저항 패턴을 레이아웃하는 제 1 단계; 및 콘택을 통해 상기 제 1 저항 패턴과 전기적으로 연결되고, 최소한 상기 제 1 저항의 일부 영역이 오버랩되는 제 2 저항 패턴을 제 2 레이어에 레이아웃하는 제 2 단계;를 포함함을 특징으로 한다.
여기서, 상기 제 1 단계는 제 1 저항 패턴으로서 플레이트, 액티브, 및 게이트 저항 중 어느 하나를 레이아웃하며, 상기 제 2 단계는 상기 제 2 저항 패턴으로서 상기 제 1 저항 패턴과 동일한 물질 또는 메탈을 레이아웃함이 바람직하다.
그리고, 상기 제 2 단계는 상기 제 2 저항 패턴을 상기 제 1 저항 패턴의 상부 레이어에 레이아웃하며, 상기 제 2 저항 패턴의 상부에는 각 층간 콘택 영역과 저항 패턴의 최소한 일부 영역이 하부 저항 패턴에 오버랩되는 제 3 저항 패턴들이 적층 레이아웃되는 단계가 추가됨이 바람직하다.
한편, 상기 제 2 단계는 상기 제 2 저항 패턴의 전체가 상기 제 1 저항 패턴에 오버랩되도록 레이아웃함이 바람직하다.
또는, 상기 제 1 및 제 2 단계는 일단이 중첩되어 상기 콘택으로 연결되는 사행 형상의 상기 제 1 및 제 2 저항 패턴을 레이아웃함이 바람직하다. 이때, 상기 제 1 및 제 2 단계는 상기 제 1 및 제 2 저항 패턴을 서로 교차되게 레이아웃함이 바람직하다.
또는, 상기 제 2 단계는 제 2 저항 패턴이 상기 제 1 저항 패턴 영역에서 다른 영역으로 연장되도록 레이아웃함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명은 소정 저항 패턴의 상부(또는 하부) 레이어에 상기 저항 패턴과 유사한 저항 성분을 가진 패턴들을 적층 배치하되, 최소한 상기 적층 배치되는 패턴들의 일부 영역이 상기 저항 패턴에 오버랩되게 배치함으로써, 저항 레이아웃에 다양성을 제공할 수 있다.
구체적으로, 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 일 예로, 다중으로 꺾인 사행 형상을 갖는 저항 패턴(20)을 포함하며, 저항 패턴(20)의 양 끝 단에는 콘택 영역(22,23)이 배치된다. 이때, 저항 패턴(20)은 최소한 한 부분이 꺾인 형상으로 레이아웃되거나, 꺾인 부분이 없는 직선 형태로도 레이아웃될 수 있다.
이러한 구조를 갖는 저항 패턴(20)은 반도체 메모리 장치 내에서 저항 성분을 가진 모든 물질일 수 있으며, 일 예로, 플레이트(plate), 액티브(active), 및 게이트(gate) 저항 중 어느 하나가 저항 패턴(20)에 적용될 수 있다.
그리고, 다른 저항 패턴(25)이 저항 패턴(20)과 오버랩되게 배치되며, 저항 패턴(25)과 저항 패턴(20)은 콘택 영역(22)에 형성되는 콘택들을 통해 전기적으로 서로 연결된다.
여기서, 저항 패턴(25)은 도 3에 도시된 바와 같이, 저항 패턴(20)의 상부(또는 하부) 레이어에 저항 패턴(20)과 오버랩되게 배치되며, 콘택 영역(22)이 저항 패턴(20)의 일단에 배치되는 경우 저항 패턴(25)이 콘택 영역(22)에서 저항 패턴(20)과 동일한 방향성을 갖도록 형성될 수 있다.
이와 같이 저항 패턴(20)의 상부(또는 하부) 레이어에 배치되는 저항 패턴(25)은 저항 패턴(20)과 동일 물질로 이루어지거나, 메탈 등과 같이 저항 성분을 갖는 다른 물질로 이루어질 수 있다.
그리고, 저항 패턴(20)의 상부(또는 하부) 레이어에는 콘택 영역(23)에서 소정 방향으로 연장되는 메탈(26)이 배치되며, 메탈(26)과 저항 패턴(20)은 콘택 영역(23)에 형성되는 콘택들을 통해 전기적으로 서로 연결된다.
한편, 저항 패턴(25)의 일단에는 다른 레이어의 소자, 신호 배선, 또는 저항 패턴과의 연결을 위한 콘택 영역(28)이 추가 배치될 수 있다. 즉, 저항 패턴(25)의 상부(또는 하부) 레이어에 또 다른 저항 패턴이 배치되고, 콘택 영역(28)에 형성되는 콘택을 통해 저항 패턴(25)과 전기적으로 연결될 수 있다. 이때, 저항 패턴(25)의 상부(또는 하부) 레이어에 추가 배치되는 저항 패턴도 하부(또는 상부)의 저항 패턴(25)과 오버랩되게 배치됨이 바람직하다.
또한, 메탈(26)의 일단에는 다른 소자 또는 신호 배선과의 연결을 위한 콘택 영역(29)이 추가 배치될 수 있다.
상기 구조에서 알 수 있듯이, 본 발명의 반도체 메모리 장치는 저항 패턴(20)의 상부(또는 하부) 레이어에서 저항 패턴(20)과 오버랩되게 배치되는 다른 저항 패턴(25)을 최소한 하나 이상 포함함으로써, 저항 패턴(20)과 저항 패턴(25)이 직렬 연결된 것과 같은 효과를 얻는다.
즉, 저항 패턴(20)은 제한된 공간 내에 종래와 동일하게 레이아웃된다. 그리고, 저항 성분을 가진 저항 패턴(25)이 저항 패턴(20)과는 다른 레이어 상에서 저항 패턴(20)과 오버랩되게 배치되며, 콘택(22)을 통해 저항 패턴(20)과 저항 패턴(25)이 전기적으로 서로 연결된다.
이와 같이, 본 발명의 반도체 메모리 장치에서는 저항 패턴(25)이 저항 패턴(20)과 오버랩되게 배치됨으로써, 종래와 동일한 레이아웃 면적에서 저항 크기가 증가할 수 있는 효과가 있다.
또한, 도 1과 동일한 크기의 저항이 레이아웃되는 경우, 본 발명은 저항 패턴(20)의 길이를 줄이고, 저항 패턴(25)을 저항 패턴(20)의 상부(또는 하부) 레이 어에 저항 패턴(20)과 오버랩되게 배치함으로써, 저항 레이아웃 면적이 줄어들 수 있는 효과가 있다.
본 발명의 반도체 메모리 장치는 다른 예로, 도 4의 구조가 개시될 수 있다. 도 4를 참조하면, 마찬가지로 저항 패턴(20)이 사행 형상으로 레이아웃되고, 저항 패턴(20)의 상부에는 저항 패턴(20)과 교차되는 패턴을 가진 저항 패턴(40)이 레이아웃된다. 그리고, 저항 패턴(40)은 콘택(42)을 통해 신호 배선, 소자, 또는 다른 저항 패턴 등과 연결될 수 있다.
즉, 도 4와 같이 본 발명은 저항 패턴(20)이 배치된 공간 또는 주변 공간에 메탈 등과 같은 저항 패턴(40)을 이용하여 여러 형태의 다층형 저항을 구현할 수 있다. 그리고, 도 4와 같이 저항 패턴(20)과 저항 패턴(40)이 서로 교차되게 배치되는 경우, 오버랩되는 영역이 줄어듦으로써 캐패시턴스가 줄어들 수 있는 효과가 있다.
본 발명의 반도체 메모리 장치는 또 다른 예로, 도 5 및 도 6의 구조가 개시될 수 있다.
구체적으로, 도 5에서는 저항 패턴(50)이 저항 패턴(20)의 상부(또는 하부) 레이어에서 저항 패턴(20)과 동일한 형상을 갖고, 저항 패턴(50)의 꺾인 부분은 하부(또는 상부) 저항 패턴(20) 영역에서 가로 방향으로 연장된다. 즉, 저항 패턴(50)이 저항 패턴(20) 영역 내에 배치되지 않고, 저항 패턴(20) 영역에서 가로 방향으로 확장된다.
또한, 도 6에서는 저항 패턴(60)이 저항 패턴(20)의 상부(또는 하부) 레이어 에서 저항 패턴(20)과 교차되는 형상을 갖고, 저항 패턴(60)의 꺾인 부분은 하부(또는 상부) 저항 패턴(20) 영역에서 세로 방향으로 연장된다. 즉, 저항 패턴(60)이 저항 패턴(20) 영역 내에 배치되지 않고, 저항 패턴(20) 영역에서 세로 방향으로 확장된다.
그리고, 각 저항 패턴(50,60)은 콘택(52,62)을 통해 신호 배선, 소자, 또는 저항 메탈 등과 연결될 수 있다
도 5 및 도 6과 같이, 저항 패턴(50,60)이 저항 패턴(20)이 배치되는 영역에서 다른 영역으로 확장될 수 있으므로, 상기 다른 영역의 공간 낭비가 줄어들 수 있는 효과가 있다.
즉, N웰 영역과 P웰 영역 중 어느 하나에 저항과 다른 소자, 예를 들어, 트랜지스터 등이 함께 존재하는 경우, 트랜지스터만 배치되는 다른 웰 영역에 저항 패턴(50,60)이 연장되어 남는 공간이 줄어들 수 있는 효과가 있다.
이와 같이, 본 발명은 저항 패턴의 상부 또는 하부에 다른 저항 패턴을 최소한 하나 이상 적층하여 상기 저항 패턴에 연결함으로써, 상기 저항 패턴들이 차지하는 레이아웃 면적이 줄어들 수 있는 효과가 있다.
또한, 본 발명은 저항 패턴들을 다층으로 배치함으로써, 제한된 레이아웃 공간 내에서 다양한 크기의 저항을 배치할 수 있는 효과가 있다.
아울러, 본 발명은 최소한 둘 이상의 인접 웰 영역 중 어느 한 영역에 저항을 레이아웃되는 경우, 저항이 배치되지 않는 다른 웰 영역들의 상부에 저항 패턴 이 확장 배치될 수 있으므로, 공간 낭비를 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.
Claims (19)
- 제 1 레이어에 배치되는 제 1 저항;제 2 레이어에 배치되며, 콘택을 통해 상기 제 1 저항과 전기적으로 연결되는 제 2 저항;을 포함하며,최소한 상기 제 2 저항의 일부 영역이 상기 콘택 영역과 상기 제 1 저항에 오버랩됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 저항은 플레이트, 액티브, 및 게이트 저항 중 어느 하나임을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 2 저항은 메탈임을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 2 저항은 상기 제 1 저항과 동일한 물질임을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 2 저항은 상기 제 1 저항의 상부 레이어에 형성됨을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 제 2 저항의 상부에는 각 층간 콘택 영역과 저항의 최소한 일부 영역이 하부 저항에 오버랩되는 제 3 저항들이 추가 적층됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 2 저항의 전체 영역이 상기 제 1 저항에 오버랩됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 저항과 상기 제 2 저항은 사행 형상으로 형성되고, 일단이 중첩되어 상기 콘택으로 연결됨을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서,상기 제 1 저항과 상기 제 2 저항은 패턴이 서로 교차되게 형성됨을 특징으로 하는 반도체 메모리 장치.
- 제 1 레이어에 제 1 저항 패턴을 레이아웃하는 제 1 단계; 및콘택을 통해 상기 제 1 저항 패턴과 전기적으로 연결되고, 최소한 상기 제 1 저항의 일부 영역이 오버랩되는 제 2 저항 패턴을 제 2 레이어에 레이아웃하는 제 2 단계;를 포함함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 10 항에 있어서,상기 제 1 단계는 제 1 저항 패턴으로서 플레이트, 액티브, 및 게이트 저항 중 어느 하나를 레이아웃함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 10 항에 있어서,상기 제 2 단계는 상기 제 2 저항 패턴으로서 상기 제 1 저항 패턴과 동일한 물질을 레이아웃함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 10 항에 있어서,상기 제 2 단계는 상기 제 2 저항 패턴으로서 메탈을 레이아웃함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 10 항에 있어서,상기 제 2 단계는 상기 제 2 저항 패턴을 상기 제 1 저항 패턴의 상부 레이 어에 레이아웃함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 14 항에 있어서,상기 제 2 저항 패턴의 상부에는 각 층간 콘택 영역과 저항 패턴의 최소한 일부 영역이 하부 저항 패턴에 오버랩되는 제 3 저항 패턴들이 적층 레이아웃되는 단계가 추가 포함됨을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 10 항에 있어서,상기 제 2 단계는 상기 제 2 저항 패턴의 전체가 상기 제 1 저항 패턴에 오버랩되도록 레이아웃함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 10 항에 있어서,상기 제 1 및 제 2 단계는 일단이 중첩되어 상기 콘택으로 연결되는 사행 형상의 상기 제 1 및 제 2 저항 패턴을 레이아웃함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 17 항에 있어서,상기 제 1 및 제 2 단계는 상기 제 1 및 제 2 저항 패턴을 서로 교차되게 레이아웃함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
- 제 10 항에 있어서,상기 제 2 단계는 제 2 저항 패턴이 상기 제 1 저항 패턴 영역에서 다른 영역으로 연장되도록 레이아웃함을 특징으로 하는 반도체 메모리 장치의 저항 레이아웃 방법.
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| US11450636B2 (en) | 2020-04-17 | 2022-09-20 | SK Hynix Inc. | Semiconductor device including resistor element |
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- 2007-03-30 KR KR1020070031881A patent/KR20080088956A/ko not_active Application Discontinuation
Cited By (2)
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| US11450636B2 (en) | 2020-04-17 | 2022-09-20 | SK Hynix Inc. | Semiconductor device including resistor element |
| US11929336B2 (en) | 2020-04-17 | 2024-03-12 | SK Hynix Inc. | Semiconductor device including resistor element |
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