JPH05144940A - 半導体集積回路の設計方法 - Google Patents
半導体集積回路の設計方法Info
- Publication number
- JPH05144940A JPH05144940A JP3301578A JP30157891A JPH05144940A JP H05144940 A JPH05144940 A JP H05144940A JP 3301578 A JP3301578 A JP 3301578A JP 30157891 A JP30157891 A JP 30157891A JP H05144940 A JPH05144940 A JP H05144940A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply line
- functional cell
- semiconductor integrated
- function cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 機能セルに余分な部分をつけ加えることなし
に、電源等の配置障害物に制約されることなく、効率の
よいマスクレイアウト自動設計を可能にする。 【構成】 (a)のように電源線1上に機能セル2が配
置されたときに、その機能セル2上の切断面3を決定す
る。そして(b)のように、切断面3より機能セル2を
分割し、電源線1をまたぐ。最後に、(c)のように、
機能セル2を分割したときに切断された機能セル内部の
配線を追加配線7で接続する。これにより、機能セル2
が電源線1上をまたぐことができ、効率のよい配置が可
能となる。
に、電源等の配置障害物に制約されることなく、効率の
よいマスクレイアウト自動設計を可能にする。 【構成】 (a)のように電源線1上に機能セル2が配
置されたときに、その機能セル2上の切断面3を決定す
る。そして(b)のように、切断面3より機能セル2を
分割し、電源線1をまたぐ。最後に、(c)のように、
機能セル2を分割したときに切断された機能セル内部の
配線を追加配線7で接続する。これにより、機能セル2
が電源線1上をまたぐことができ、効率のよい配置が可
能となる。
Description
【0001】
【産業上の利用分野】本発明は、コンピュータを用いて
半導体集積回路を設計する方法に関するものである。
半導体集積回路を設計する方法に関するものである。
【0002】
【従来の技術】近年、半導体集積回路は、大規模化の一
途をたどり、コンピュータによる自動設計の要求が高ま
っている。従来のマスクレイアウトの自動設計方法につ
いて、図を参照して説明する。
途をたどり、コンピュータによる自動設計の要求が高ま
っている。従来のマスクレイアウトの自動設計方法につ
いて、図を参照して説明する。
【0003】図2に、半導体集積回路中の機能セル配置
領域を示す。この半導体集積回路内の機能セル配置領域
に機能セル2を配置した様子を示したのが図3である。
図2および図3において、1は電源線である。
領域を示す。この半導体集積回路内の機能セル配置領域
に機能セル2を配置した様子を示したのが図3である。
図2および図3において、1は電源線である。
【0004】
【発明が解決しようとする課題】上記従来のマスクレイ
アウトでは、一般に機能セル2を電源線1にまたがって
配置することができなかった。電源線1にまたがって機
能セル2を配置する方法として、次の二つの方法が知ら
れている。第1の方法は、図4に示すように、機能セル
2内に電源線1と同一の配線層を持たない部分9を設
け、その部分9を使って電源線1をまたぐ方法である。
第2の方法は、図5に示すように、機能セル2の周囲を
リング状に囲む電源線10を配し、その機能セル2が電
源線1上に配置されたときに、電源線1が機能ブロック
内に入り込まないように、電源線1をリング状電源線1
0に接続した後、電源線1の機能セル2内に入り込んだ
部分を切ってしまうという方法である。図5において、
(a)は電源上にリング状電源線10をもたせた機能セ
ル2を配置した状態を示し、(b)は電源線1が機能ブ
ロック内に入り込まないように、電源線1をリング状電
源線10に接続した後、電源線1の機能セル2内に入り
込んだ部分を切った状態を示す。なお、図5において、
11はコンタクトホールで、電源線1が機能セル2内に
入り込まないように、電源線1をリング状電源線10に
接続するためのものである。
アウトでは、一般に機能セル2を電源線1にまたがって
配置することができなかった。電源線1にまたがって機
能セル2を配置する方法として、次の二つの方法が知ら
れている。第1の方法は、図4に示すように、機能セル
2内に電源線1と同一の配線層を持たない部分9を設
け、その部分9を使って電源線1をまたぐ方法である。
第2の方法は、図5に示すように、機能セル2の周囲を
リング状に囲む電源線10を配し、その機能セル2が電
源線1上に配置されたときに、電源線1が機能ブロック
内に入り込まないように、電源線1をリング状電源線1
0に接続した後、電源線1の機能セル2内に入り込んだ
部分を切ってしまうという方法である。図5において、
(a)は電源上にリング状電源線10をもたせた機能セ
ル2を配置した状態を示し、(b)は電源線1が機能ブ
ロック内に入り込まないように、電源線1をリング状電
源線10に接続した後、電源線1の機能セル2内に入り
込んだ部分を切った状態を示す。なお、図5において、
11はコンタクトホールで、電源線1が機能セル2内に
入り込まないように、電源線1をリング状電源線10に
接続するためのものである。
【0005】ただし、これらの方法では、機能セル2が
必要以上に大きくなってしまう。そのため、機能セルラ
イブラリ内の全ての機能セルに対してこのような処理を
行うと、チップサイズが大きくなってしまう。また、一
部のセルだけにこのような対応をしても、半導体集積回
路の集積度を上げることができない。
必要以上に大きくなってしまう。そのため、機能セルラ
イブラリ内の全ての機能セルに対してこのような処理を
行うと、チップサイズが大きくなってしまう。また、一
部のセルだけにこのような対応をしても、半導体集積回
路の集積度を上げることができない。
【0006】本発明は、上記従来の課題を、機能セルを
必要以上に大きくすることなしに解決するもので、高密
度な半導体集積回路をコンピュータにより自動設計に適
した方法を提供することを目的とする。
必要以上に大きくすることなしに解決するもので、高密
度な半導体集積回路をコンピュータにより自動設計に適
した方法を提供することを目的とする。
【0007】
【課題を解決するための手段】この目的を達成するため
に、本発明の方法は、機能セルの電源線等の配置障害物
が通る部分を切口にして機能セルを分割し、その分割し
た切断面によって切り放された配線を半導体集積回路上
の他の電位の配線と接続することなしに接続し直す。
に、本発明の方法は、機能セルの電源線等の配置障害物
が通る部分を切口にして機能セルを分割し、その分割し
た切断面によって切り放された配線を半導体集積回路上
の他の電位の配線と接続することなしに接続し直す。
【0008】
【作用】この構成によって、機能セルが電源配線等の障
害物にまたがって配置できないという制約がなくなるた
め、マスクレイアウト自動設計を効率よく行える。
害物にまたがって配置できないという制約がなくなるた
め、マスクレイアウト自動設計を効率よく行える。
【0009】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【0010】図1は電源線上に機能セルが配置されたと
きの処理の過程を示す。図1において、1が電源線、2
が機能セル、3が機能セル上で決定した切断面、4が電
源線と同一配線層の機能セル内部配線、5が電源線と異
なる配線層の機能セル内部配線、6が機能セル内部配線
4,5間の接続のためのコンタクトホール、7が切断面
3によって切り放された配線を接続するために追加し
た、電源線と異なる配線層の配線である。
きの処理の過程を示す。図1において、1が電源線、2
が機能セル、3が機能セル上で決定した切断面、4が電
源線と同一配線層の機能セル内部配線、5が電源線と異
なる配線層の機能セル内部配線、6が機能セル内部配線
4,5間の接続のためのコンタクトホール、7が切断面
3によって切り放された配線を接続するために追加し
た、電源線と異なる配線層の配線である。
【0011】まず、図1(a)に示すように、電源線1
上に機能セル2が配置されたときに、その機能セル上の
切断面3を決定する。そして、図1(b)に示すよう
に、切断面3より機能セル3を分割し、電源線1をまた
ぐ。そして最後に、図1(c)に示すように、機能セル
3を分割したときに切断された機能セル内部の配線を追
加配線7で接続する。
上に機能セル2が配置されたときに、その機能セル上の
切断面3を決定する。そして、図1(b)に示すよう
に、切断面3より機能セル3を分割し、電源線1をまた
ぐ。そして最後に、図1(c)に示すように、機能セル
3を分割したときに切断された機能セル内部の配線を追
加配線7で接続する。
【0012】
【発明の効果】以上のように本発明によれば、機能セル
に不必要な部分をつけ加えることなしに、電源等の配置
障害物に制約されることがなく、マスクレイアウト自動
設計を効率よく行なうことができる。
に不必要な部分をつけ加えることなしに、電源等の配置
障害物に制約されることがなく、マスクレイアウト自動
設計を効率よく行なうことができる。
【図1】本発明の一実施例で用いた機能セル分割、変形
の過程を示す図
の過程を示す図
【図2】一般的な機能セル配置領域の概略図
【図3】従来の機能セル配置後の概略図
【図4】従来の一例を示す図
【図5】従来の他の例を示す図
1 電源線 2 機能セル 3 機能セル2の切断面 4 電源線1と同一配線層の機能セル内部配線 5 電源線1と異なる配線層の機能セル内部配線 6 コンタクトホール 7 追加した配線 8 機能セル配置領域 9 機能セル2内で電源線と同一の配線層を持たない部
分 10 リング状電源線 11 コンタクトホール
分 10 リング状電源線 11 コンタクトホール
Claims (1)
- 【請求項1】 半導体集積回路の機能セル単位のマスク
レイアウトにおいて、状況に応じて機能セルを分割し、
分割により切断された機能セル内の配線を、半導体集積
回路上の他の電位の配線と接続することなしに改めて配
線し直すことを特徴とする半導体集積回路の設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3301578A JPH05144940A (ja) | 1991-11-18 | 1991-11-18 | 半導体集積回路の設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3301578A JPH05144940A (ja) | 1991-11-18 | 1991-11-18 | 半導体集積回路の設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05144940A true JPH05144940A (ja) | 1993-06-11 |
Family
ID=17898635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3301578A Pending JPH05144940A (ja) | 1991-11-18 | 1991-11-18 | 半導体集積回路の設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05144940A (ja) |
-
1991
- 1991-11-18 JP JP3301578A patent/JPH05144940A/ja active Pending
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