JPH05226618A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05226618A JPH05226618A JP1264592A JP1264592A JPH05226618A JP H05226618 A JPH05226618 A JP H05226618A JP 1264592 A JP1264592 A JP 1264592A JP 1264592 A JP1264592 A JP 1264592A JP H05226618 A JPH05226618 A JP H05226618A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- clock
- interconnection
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】クロック配線等によるノイズの誘発を防止する
ことにある。 【構成】内部セル２やクロック信号発生ブロック３の下
地の上に、クロック配線４およびブロック間配線５を形
成する。このクロック配線４の両側を同窓のシールドパ
ターン７で囲み、このシールドパターン７を電気的に接
地する。このため、近傍の配線はクロック信号の影響に
よるノイズの誘発を防止できる。
ことにある。 【構成】内部セル２やクロック信号発生ブロック３の下
地の上に、クロック配線４およびブロック間配線５を形
成する。このクロック配線４の両側を同窓のシールドパ
ターン７で囲み、このシールドパターン７を電気的に接
地する。このため、近傍の配線はクロック信号の影響に
よるノイズの誘発を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
その配線パターンの構造に関する。
その配線パターンの構造に関する。
【０００２】
【従来の技術】従来、この半導体装置は所望の回路機能
を半導体基板上に実現するために、拡散工程及び配線工
程を数回から十数回行うことにより実現される。現在存
在するＩＣあるいはＬＳＩと呼ばれるものは、ほとんど
前述した工程を用いて製造されている。また、これら半
導体装置の中には、マスタースライス方式と呼ばれる方
法を用いて設計されるものがあり、これらは通常ゲート
アレイと呼ばれている。このマスタースライス方式の半
導体装置（以下、ゲートアレイと呼ぶ）では、あらかじ
め用意されたセル等の下地に対し、配線工程である上地
で回路を構成している。
を半導体基板上に実現するために、拡散工程及び配線工
程を数回から十数回行うことにより実現される。現在存
在するＩＣあるいはＬＳＩと呼ばれるものは、ほとんど
前述した工程を用いて製造されている。また、これら半
導体装置の中には、マスタースライス方式と呼ばれる方
法を用いて設計されるものがあり、これらは通常ゲート
アレイと呼ばれている。このマスタースライス方式の半
導体装置（以下、ゲートアレイと呼ぶ）では、あらかじ
め用意されたセル等の下地に対し、配線工程である上地
で回路を構成している。
【０００３】図３はかかる従来の一例を示す半導体装置
の平面図である。図３に示すように、従来の半導体装置
基板１ａは半導体装置の信号を外部へ取り出すための周
辺部に形成されるボンディングパッド１０と、半導体装
置基板１ａの周辺に沿い且つ下地として並べられた入力
バッファ用及び出力バッファ用のバッファセル１１と、
これらバッファセル１１の内側に所望の論理回路を実現
するために下地として並べられる内部ファンクション用
の内部セル２とを有している。これらのバッファセル１
１および内部セル２は、予め拡散工程を終了した多数の
トランジスタが固定パターンとして形成されており、こ
れを下地あるいは下地工程と呼ぶ。これに対し、予め用
意されたファンクションブロックを大型コンピューター
により自動配置し、その後に自動配線を行なって所望の
論理回路を構成することを上地あるいは上地工程と呼
ぶ。この上地工程により出来上った半導体装置基板１ａ
の内部セル２の付近を図４を参照して説明する。
の平面図である。図３に示すように、従来の半導体装置
基板１ａは半導体装置の信号を外部へ取り出すための周
辺部に形成されるボンディングパッド１０と、半導体装
置基板１ａの周辺に沿い且つ下地として並べられた入力
バッファ用及び出力バッファ用のバッファセル１１と、
これらバッファセル１１の内側に所望の論理回路を実現
するために下地として並べられる内部ファンクション用
の内部セル２とを有している。これらのバッファセル１
１および内部セル２は、予め拡散工程を終了した多数の
トランジスタが固定パターンとして形成されており、こ
れを下地あるいは下地工程と呼ぶ。これに対し、予め用
意されたファンクションブロックを大型コンピューター
により自動配置し、その後に自動配線を行なって所望の
論理回路を構成することを上地あるいは上地工程と呼
ぶ。この上地工程により出来上った半導体装置基板１ａ
の内部セル２の付近を図４を参照して説明する。
【０００４】図４は図３における内部セル近傍の拡大平
面図である。図４に示すように、ここでは２層の配線を
表わし、特にファンクションブロックとして、クロック
信号発生ブロック３を配置した近傍の様子を表わしてい
る。図中、半導体装置基板１ａは内部セル２およびクロ
ック信号発生ブロック３を有し、しかもこの場合のクロ
ック信号発生ブロック３は内部セル２を３個使用して構
成されている。尚、わかりやすいように、その内部配線
は省略している。また、配線に関しては、クロック信号
発生ブロック３より出力された信号を他のファンクショ
ンブロックへ伝達するためのクロック配線４と、他のフ
ァンクションブロック間の信号を伝達するためのブロッ
ク間配線５とを有する。これらの配線は図中のｘ方向が
第１配線層を示し、ｙ方向が第２配線層を示す。更に、
この第１配線層と第２配線層はスルーホール６により電
気的に接続される。かかる従来の導体基板上では自動配
線により配線を行うため、配線が密にかたまった部分
と、疎になった部分とが存在する。
面図である。図４に示すように、ここでは２層の配線を
表わし、特にファンクションブロックとして、クロック
信号発生ブロック３を配置した近傍の様子を表わしてい
る。図中、半導体装置基板１ａは内部セル２およびクロ
ック信号発生ブロック３を有し、しかもこの場合のクロ
ック信号発生ブロック３は内部セル２を３個使用して構
成されている。尚、わかりやすいように、その内部配線
は省略している。また、配線に関しては、クロック信号
発生ブロック３より出力された信号を他のファンクショ
ンブロックへ伝達するためのクロック配線４と、他のフ
ァンクションブロック間の信号を伝達するためのブロッ
ク間配線５とを有する。これらの配線は図中のｘ方向が
第１配線層を示し、ｙ方向が第２配線層を示す。更に、
この第１配線層と第２配線層はスルーホール６により電
気的に接続される。かかる従来の導体基板上では自動配
線により配線を行うため、配線が密にかたまった部分
と、疎になった部分とが存在する。
【０００５】
【発明が解決しようとする課題】上述した従来のマスタ
ースライス方式の半導体装置、すなわちゲートアレイで
は、予め用意されたファンクションブロックを大型コン
ピューターにより自動配置し、その後に自動配線を行っ
て所望の論理回路を得るというステップが取られるた
め、自動配線された部分には、配線が密にかたまった部
分と疎になった部分とが存在し、特にクロックライン等
の他の信号配線にノイズを誘発させる配線が密になった
部分に配線されることがあるという問題がある。
ースライス方式の半導体装置、すなわちゲートアレイで
は、予め用意されたファンクションブロックを大型コン
ピューターにより自動配置し、その後に自動配線を行っ
て所望の論理回路を得るというステップが取られるた
め、自動配線された部分には、配線が密にかたまった部
分と疎になった部分とが存在し、特にクロックライン等
の他の信号配線にノイズを誘発させる配線が密になった
部分に配線されることがあるという問題がある。
【０００６】これはクロックライン等の配線が他の信号
配線と平行に配線され、しかもこの容量カップリングと
配線自身の誘導成分によりクロックラインの信号が他の
信号配線に乗ってしまうという理由に起因する。すなわ
ち、クロックライン等はゲートアレイ内の同期をとるた
めに内部の種々のファンクションブロックに供給される
が、負荷が大きいためにそのドライバーにはドライブ能
力の非常に大きなファンクションブロックが用いられて
いる。そこで、配線を抵抗と容量の分布定数回路と考え
れば、このドライブ能力の非常に大きなファンクション
ブロックから出力された直後の配線の信号の立ち上り及
び立ち下り波形は、他の信号配線のそれと比較した場
合、非常に急進な波形となる。従って、このドライブ能
力の非常に大きなファンクションブロックから出力され
た直後の配線の近傍に位置する他の信号配線は、この急
進な立ち上り及び立ち下り波形と配線間の容量カップリ
ングと各々の信号配線の誘電成分とにより、他の信号配
線にノイズを誘発させてしまう。
配線と平行に配線され、しかもこの容量カップリングと
配線自身の誘導成分によりクロックラインの信号が他の
信号配線に乗ってしまうという理由に起因する。すなわ
ち、クロックライン等はゲートアレイ内の同期をとるた
めに内部の種々のファンクションブロックに供給される
が、負荷が大きいためにそのドライバーにはドライブ能
力の非常に大きなファンクションブロックが用いられて
いる。そこで、配線を抵抗と容量の分布定数回路と考え
れば、このドライブ能力の非常に大きなファンクション
ブロックから出力された直後の配線の信号の立ち上り及
び立ち下り波形は、他の信号配線のそれと比較した場
合、非常に急進な波形となる。従って、このドライブ能
力の非常に大きなファンクションブロックから出力され
た直後の配線の近傍に位置する他の信号配線は、この急
進な立ち上り及び立ち下り波形と配線間の容量カップリ
ングと各々の信号配線の誘電成分とにより、他の信号配
線にノイズを誘発させてしまう。
【０００７】本発明の目的は、かかるクロック配線等に
よるノイズの誘発を防止することのできる半導体装置を
提供することにある。
よるノイズの誘発を防止することのできる半導体装置を
提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
金属材料により配線が形成される半導体装置において、
接地電位や電源電位の供給および信号の伝達に使用され
る配線層と、前記配線層の近傍に同相で且つ同じ金属材
料で形成されるパターンとを有し、前記パターンを接地
して構成される。
金属材料により配線が形成される半導体装置において、
接地電位や電源電位の供給および信号の伝達に使用され
る配線層と、前記配線層の近傍に同相で且つ同じ金属材
料で形成されるパターンとを有し、前記パターンを接地
して構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す半導体装置
の要部拡大平面図である。図１に示すように、本実施例
は２層の配線層を有するゲートアレイの第１配線層に適
用した場合であり、特にクロック信号等を発生するファ
ンクションブロックの近傍の配線を示す。本実施例にお
ける半導体装置基板１は通常シリコンなどの単結晶で形
成されており、この半導体装置基板１の下に下地として
の内部セル２を形成する。ここでは、この下地内部セル
２を３個使用してクロック信号発生ブロック３を形成し
ており、わかりやすいように斜線で示すとともにその内
部の配線を省略している。また、クロック信号発生ブロ
ック３から出力された信号はクロック配線４により他の
ファンクションブロックへ伝達され、他のファンクショ
ンブロック間の信号の伝達はブロック間配線５により行
われる。なお、クロック配線４およびブロック間配線５
は、図中のｘ方向が第１配線層を示し、ｙ方向が第２配
線層を示す。これらの配線４，５を形成する配線層はそ
れぞれスルーホール６により第１配線層と第２配線層を
電気的に接続する。本実施例は、前述したクロック配線
４を電気的にシールドするためのシールドパターン７を
設けており、この場合第１配線層で形成される。このシ
ールドパターン７は金属材料により形成され且つクロッ
ク配線４と同層に同じ金属材料で形成される。すなわ
ち、シールドパターン７はクロック配線４を第１配線層
で挾むように配置し、その両側を接地することにより、
クロック配線４をシールドしている。図中、接地するパ
ターン等は省略しているが、クロック配線４はブロック
間配線５と離して配線され、この間にシールドパターン
７を配置してクロック配線４をシールドすることによ
り、前述したクロック配線４の他の配線への影響を遮へ
いしている。これからも判るように、シールドパターン
２は直流電流の電流経路を持たないことになる。
て説明する。図１は本発明の一実施例を示す半導体装置
の要部拡大平面図である。図１に示すように、本実施例
は２層の配線層を有するゲートアレイの第１配線層に適
用した場合であり、特にクロック信号等を発生するファ
ンクションブロックの近傍の配線を示す。本実施例にお
ける半導体装置基板１は通常シリコンなどの単結晶で形
成されており、この半導体装置基板１の下に下地として
の内部セル２を形成する。ここでは、この下地内部セル
２を３個使用してクロック信号発生ブロック３を形成し
ており、わかりやすいように斜線で示すとともにその内
部の配線を省略している。また、クロック信号発生ブロ
ック３から出力された信号はクロック配線４により他の
ファンクションブロックへ伝達され、他のファンクショ
ンブロック間の信号の伝達はブロック間配線５により行
われる。なお、クロック配線４およびブロック間配線５
は、図中のｘ方向が第１配線層を示し、ｙ方向が第２配
線層を示す。これらの配線４，５を形成する配線層はそ
れぞれスルーホール６により第１配線層と第２配線層を
電気的に接続する。本実施例は、前述したクロック配線
４を電気的にシールドするためのシールドパターン７を
設けており、この場合第１配線層で形成される。このシ
ールドパターン７は金属材料により形成され且つクロッ
ク配線４と同層に同じ金属材料で形成される。すなわ
ち、シールドパターン７はクロック配線４を第１配線層
で挾むように配置し、その両側を接地することにより、
クロック配線４をシールドしている。図中、接地するパ
ターン等は省略しているが、クロック配線４はブロック
間配線５と離して配線され、この間にシールドパターン
７を配置してクロック配線４をシールドすることによ
り、前述したクロック配線４の他の配線への影響を遮へ
いしている。これからも判るように、シールドパターン
２は直流電流の電流経路を持たないことになる。
【００１０】図２は、本発明の他の実施例を示す半導体
装置の要部拡大平面図である。図２に示すように、本実
施例は２層の配線層を有するゲートアレイの第２の配線
層に適用した場合であり、図中の番号および名称につい
ては、前述した図１の一実施例と同様である。本実施例
のシールドパターン７は、第２配線層で形成され、クロ
ック配線４を第２配線層で挾む形で配置するとともに、
接地電位に接続される。この場合、クロック配線４に加
えて、ブロック間配線５に対してもシールドパターン７
でシールドされており、ノイズの誘発防止をより一層高
めている。尚、同様の処置を前述した一実施例に適用す
ることも極めて容易である。また、前述した二つの実施
例を同時に実施することも容易に可能である。
装置の要部拡大平面図である。図２に示すように、本実
施例は２層の配線層を有するゲートアレイの第２の配線
層に適用した場合であり、図中の番号および名称につい
ては、前述した図１の一実施例と同様である。本実施例
のシールドパターン７は、第２配線層で形成され、クロ
ック配線４を第２配線層で挾む形で配置するとともに、
接地電位に接続される。この場合、クロック配線４に加
えて、ブロック間配線５に対してもシールドパターン７
でシールドされており、ノイズの誘発防止をより一層高
めている。尚、同様の処置を前述した一実施例に適用す
ることも極めて容易である。また、前述した二つの実施
例を同時に実施することも容易に可能である。
【００１１】
【発明の効果】以上説明したように、本発明の半導体装
置は、クロック配線を同層の配線層で囲み且つ接地電位
に接続して電気的にシールドすることにより、クロック
配線近傍の他の配線に対するノイズの誘発を防止できる
という効果がある。また、逆にノイズの誘発の影響を受
けやすい配線、例えばこの配線につながっているファン
クションブロックのスレッショールドレベルが非常に微
妙である場合は、この配線をシールドすることにより、
ノイズの誘発を受けにくくできるという効果がある。
置は、クロック配線を同層の配線層で囲み且つ接地電位
に接続して電気的にシールドすることにより、クロック
配線近傍の他の配線に対するノイズの誘発を防止できる
という効果がある。また、逆にノイズの誘発の影響を受
けやすい配線、例えばこの配線につながっているファン
クションブロックのスレッショールドレベルが非常に微
妙である場合は、この配線をシールドすることにより、
ノイズの誘発を受けにくくできるという効果がある。
【図１】本発明の一実施例を示す半導体装置の要部拡大
平面図である。
平面図である。
【図２】本発明の他の実施例を示す半導体装置の要部拡
大平面図である。
大平面図である。
【図３】従来の一例を示す半導体装置の平面図である。
【図４】図３における内部セル近傍の拡大平面図であ
る。
る。
１ 半導体装置基板 ２ 内部セル ３ クロック信号発生ブロック ４ クロック配線 ５ ブロック間配線 ６ スルーホール ７ シールドパターン
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7735−4Ｍ Ｈ０１Ｌ 21/88 Ｚ
Claims (1)
- 【請求項１】 金属材料により配線が形成される半導体
装置において、接地電位や電源電位の供給および信号の
伝達に使用される配線層と、前記配線層の近傍に同相で
且つ同じ金属材料で形成されるパターンとを有し、前記
パターンを接地することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264592A JPH05226618A (ja) | 1992-01-28 | 1992-01-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264592A JPH05226618A (ja) | 1992-01-28 | 1992-01-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226618A true JPH05226618A (ja) | 1993-09-03 |
Family
ID=11811106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1264592A Withdrawn JPH05226618A (ja) | 1992-01-28 | 1992-01-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226618A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020528A (ja) * | 2008-08-27 | 2009-01-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| WO2019049498A1 (ja) * | 2017-09-11 | 2019-03-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体集積回路 |
-
1992
- 1992-01-28 JP JP1264592A patent/JPH05226618A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020528A (ja) * | 2008-08-27 | 2009-01-29 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| WO2019049498A1 (ja) * | 2017-09-11 | 2019-03-14 | ソニーセミコンダクタソリューションズ株式会社 | 半導体集積回路 |
| JPWO2019049498A1 (ja) * | 2017-09-11 | 2020-12-17 | ソニーセミコンダクタソリューションズ株式会社 | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |