WO2019049498A1 - 半導体集積回路 - Google Patents

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differential signal
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田中　義則
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology relates to a semiconductor integrated circuit. More particularly, the present invention relates to a semiconductor integrated circuit that operates with differential signals.
  • a synchronous circuit operating in synchronization with a differential signal composed of a clock signal and an inverted clock signal is used.
  • a semiconductor integrated circuit in which master latches and slave latches operating in synchronization with differential signals are arranged in a predetermined direction (see, for example, Patent Document 1).
  • the gates of the plurality of transistors are arranged in a line in a direction different from the arrangement direction of the latches in the master latch and the slave latch.
  • the present technology is produced in view of such a situation, and it is an object of the present invention to simplify the wiring shape of signal lines in a semiconductor integrated circuit in which a pair of signal lines are wired.
  • a first aspect of the present technology is an output circuit that outputs a predetermined differential signal from a positive output terminal and a negative output terminal, and A logic circuit in which a plurality of positive side transistors having gates arranged in a predetermined direction and a plurality of negative side transistors having gates arranged in the predetermined direction are arranged along the predetermined direction from the positive side output terminal Wiring from the positive side output terminal to the positive side signal line connecting the gate of the plurality of positive side transistors and the positive side output terminal, and the negative side output terminal from the A semiconductor integrated circuit comprising: a negative signal line connecting the gate of each of the side transistors and the negative output terminal. This brings about the effect that the positive side signal line and the negative side signal line are wired along the predetermined direction.
  • the differential signal includes a clock signal and a signal obtained by inverting the clock signal
  • the output circuit includes an inverter that inverts the clock signal
  • the logic circuit includes the inverter. It may include a master latch that holds and outputs data in synchronization with the differential signal, and a slave latch that holds the output data in synchronization with the differential signal. This brings about the effect that data is held in the master latch and the slave latch in synchronization with the differential signal.
  • the master latch and the slave latch may be arranged in the predetermined direction. This brings about the effect that the positive signal line and the negative signal line are wired along the predetermined direction in the master latch and the slave latch arranged in the predetermined direction.
  • the master latch and the slave latch may be arranged in a direction perpendicular to the predetermined direction.
  • the positive and negative signal lines are wired along the predetermined direction.
  • the power supply line and the ground line may be wired along a direction perpendicular to the predetermined direction, and the power supply line and the ground line may be alternately wired in the predetermined direction. This brings about the effect that power is supplied via the power supply line and the ground line wired in the direction perpendicular to the predetermined direction.
  • the differential signal includes a selection signal and a signal obtained by inverting the selection signal
  • the output circuit includes an inverter that inverts the selection signal
  • the logic circuit includes It may include a multiplexer that selects any of the plurality of data according to the differential signal. This brings about the effect that any of a plurality of data is selected according to the differential signal.
  • the differential signal includes a selection signal and a signal obtained by inverting the selection signal, and the output circuit selects any one of a plurality of data according to the differential signal.
  • the logic circuit may include a multiplexer, and the logic circuit may include a second multiplexer that selects any of the plurality of data in accordance with the differential signal. This brings about the effect that an inverter is reduced.
  • the differential signal includes a first differential signal and a second differential signal
  • the logic circuit includes a first circuit and a second circuit arranged in the predetermined direction.
  • the output circuit includes a first inverter that generates the first differential signal and outputs the first differential signal, and a second inverter that generates the second differential signal and outputs the second differential signal to the second circuit.
  • the sizes of the output circuit and the logic circuit in the predetermined direction may be different. This brings about the effect that the positive side signal line and the negative side signal line are wired along the predetermined direction in output circuits and logic circuits of different sizes.
  • the logic circuit may include a plurality of circuits arranged in a two-dimensional grid.
  • the positive signal lines and the negative signal lines are wired along the predetermined direction.
  • the positive signal line and the negative signal line may be bent in a direction perpendicular to the predetermined direction in the output circuit. This brings about the effect that the positive side signal line and the negative side signal line bent in the predetermined direction are wired.
  • the present technology in a semiconductor integrated circuit in which a pair of signal lines are wired, it is possible to achieve an excellent effect that the wiring shape of the signal lines can be simplified.
  • the effect described here is not necessarily limited, and may be any effect described in the present disclosure.
  • FIG. 21 is a diagram showing an example of a schematic configuration of an IoT system 9000 to which the technology according to the present disclosure can be applied.
  • First embodiment (example in which signal lines are wired in a direction in which circuits are arranged) 2.
  • Second embodiment (example in which signal lines are wired in the direction in which the latches are arranged) 3.
  • Third embodiment (example in which signal lines are wired in a direction in which multiplexers are arranged) 4.
  • Fourth embodiment (example in which signal lines are wired in a direction in which a plurality of circuits having different heights are arranged) 5.
  • Fifth embodiment (example in which signal lines are wired in the column direction of circuits arranged in a two-dimensional grid) 6.
  • FIG. 1 is a block diagram showing an exemplary configuration of an electronic device 100 according to an embodiment of the present technology.
  • the electronic device 100 includes a semiconductor substrate 101 on which a semiconductor integrated circuit 200 is provided.
  • As the electronic device 100 various devices and apparatuses such as a digital camera and a smartphone are assumed.
  • the semiconductor integrated circuit 200 includes a distribution unit 201, a selection unit 202, and a holding unit 204.
  • the distribution unit 201 distributes the differential signal to each of the circuits in the selection unit 202 and the holding unit 204.
  • the clock signal CK and the selection signal SEL are input to the distribution unit 201.
  • Distribution unit 201 inverts clock signal CK to generate clock signal CKB, and further inverts clock signal CKB to generate clock signal CKBB. Also, the distribution unit 201 inverts the selection signal SEL to generate the selection signal SELB. Then, the distribution unit 201 supplies the differential signal including the selection signals SEL and SELB to the selection unit 202, and supplies the differential signal including the clock signals CKB and CKBB to the holding unit 204.
  • the selection unit 202 selects any of a plurality of data in accordance with the selection signals SEL and SELB.
  • the selection unit 202 receives 4-bit input data, and 1 bit of the input data is input from the holding unit 204. It is assumed that each of 1-bit input data constituting 4 bits is IN1, IN2, IN3 and IN4, among which input data IN4 is input from the holding unit 204.
  • the selection unit 202 selects one of the input data IN1 and IN2 according to the selection signals SEL and SELB, and outputs the selected data as output data Y1 to the holding unit 204. Further, the selection unit 202 selects one of the input data IN3 and IN4 in accordance with the selection signals SEL and SELB, and outputs it to the holding unit 204 as the output data Y2.
  • the holding unit 204 holds 2-bit data in synchronization with the clock signals CKB and CKBB.
  • the holding unit 204 holds the output data Y1 from the selecting unit 202 in synchronization with the clock signals CKB and CKBB. Then, the holding unit 204 feeds back the held data as the input data IN4 to the selection unit 202 and outputs it as the output data OUT1.
  • the holding unit 204 holds the output data Y2 from the selecting unit 202 in synchronization with the clock signals CKB and CKBB, and outputs the held data as the output data OUT2.
  • FIG. 2 is a circuit diagram showing one configuration example of the distribution unit 201 in the first embodiment of the present technology.
  • the distribution unit 201 includes P-type transistors 211 and 213, N-type transistors 212 and 214, and an inverter 215.
  • P-type transistors 211 and 213 and N-type transistors 212 and 214 is, for example, a MOS (Metal-Oxide-Semiconductor) transistor.
  • MOS Metal-Oxide-Semiconductor
  • the P-type transistor 211 and the N-type transistor 212 are connected in series between the power supply terminal and the ground terminal.
  • the clock signal CK is input to the gates of the P-type transistor 211 and the N-type transistor 212.
  • a connection point of the P-type transistor 211 and the N-type transistor 212 is connected to the holding unit 204 and the gates of the P-type transistor 213 and the N-type transistor 214. The signal from this connection point corresponds to the clock signal CKB.
  • the P-type transistor 213 and the N-type transistor 214 are connected in series between the power supply terminal and the ground terminal.
  • the connection point of the P-type transistor 213 and the N-type transistor 214 is connected to the holding unit 204.
  • the signal from this connection point corresponds to the clock signal CKBB.
  • the inverter 215 inverts the selection signal SEL and outputs it to the selection unit 202 as the selection signal SELB.
  • FIG. 3 is a block diagram showing an exemplary configuration of the selection unit 202 according to the first embodiment of the present technology.
  • the selection unit 202 includes multiplexers 203 and 220 each having two inputs and one output.
  • the multiplexer 203 selects one of the input data IN3 and IN4 in accordance with the selection signals SEL and SELB and outputs the selected data as output data Y2 to the holding unit 204.
  • the multiplexer 220 selects one of the input data IN1 and IN2 in accordance with the selection signals SEL and SELB and outputs the selected data as output data Y1 to the holding unit 204.
  • FIG. 4 is a circuit diagram showing a configuration example of the multiplexer 220 in the first embodiment of the present technology.
  • the multiplexer 220 includes P-type transistors 221, 223, 225 and 227, N-type transistors 222, 224, 226 and 228, and an inverter 229.
  • Each of the P-type transistors 221, 223, 225 and 227 and the N-type transistors 222, 224, 226 and 228 is, for example, a MOS transistor.
  • P-type transistors 221 and 225 and N-type transistors 226 and 222 are connected in series between the power supply terminal and the ground terminal.
  • Input data IN1 is input to the gates of the P-type transistor 221 and the N-type transistor 222.
  • the selection signal SEL from the distribution unit 201 is input to the gate of the P-type transistor 225, and the selection signal SELB from the distribution unit 201 is input to the gate of the N-type transistor 226.
  • the connection point of the P-type transistor 225 and the N-type transistor 226 is connected to the input terminal of the inverter 229.
  • P-type transistors 223 and 227 and N-type transistors 228 and 224 are connected in series between the power supply terminal and the ground terminal.
  • Input data IN2 is input to the gates of the P-type transistor 223 and the N-type transistor 224.
  • the selection signal SELB from the distribution unit 201 is input to the gate of the P-type transistor 227, and the selection signal SEL from the distribution unit 201 is input to the gate of the N-type transistor 228.
  • the connection point of the P-type transistor 227 and the N-type transistor 228 is connected to the input terminal of the inverter 229.
  • the inverter 229 inverts the data input to the input terminal.
  • the inverter 229 outputs the inverted data to the holding unit 204 as output data Y1.
  • multiplexer 220 selects one of input data IN1 and IN2 in accordance with selection signals SEL and SELB, and outputs it as output data Y1.
  • the configuration of the multiplexer 203 is the same as that of the multiplexer 220.
  • FIG. 5 is a block diagram showing a configuration example of the holding unit 204 in the first embodiment of the present technology.
  • the holding unit 204 includes a front stage flip flop 205 and a rear stage flip flop 206.
  • the pre-stage flip-flop 205 holds output data Y1 from the selection unit 202 in synchronization with the clock signals CKB and CKBB.
  • the pre-stage flip-flop 205 outputs the held data as the output data OUT1, and feeds it back to the selection unit 202 as the input data IN4.
  • the post-stage flip-flop 206 holds output data Y2 from the selection unit 202 in synchronization with the clock signals CKB and CKBB.
  • the subsequent stage flip-flop 206 outputs the held data as the output data OUT2.
  • FIG. 6 is a block diagram showing an exemplary configuration of the pre-stage flip flop 205 according to the first embodiment of the present technology.
  • the front stage flip flop 205 includes a master latch 250 and a slave latch 260.
  • Master latch 250 inverts and holds output data Y1 from selection unit 202 in synchronization with clock signals CKB and CKBB.
  • the master latch 250 outputs the held data to the slave latch 260.
  • Slave latch 260 holds data from master latch 250 in synchronization with clock signals CKB and CKBB.
  • the slave latch 260 outputs the held data as output data OUT1, and feeds it back to the selection unit 202 as input data IN4.
  • the configuration of the post-stage flip flop 206 is the same as that of the pre-stage flip flop 205 except that the slave latch does not output data to the selection unit 202.
  • FIG. 7 is a circuit diagram showing one configuration example of the master latch 250 in the first embodiment of the present technology.
  • the master latch 250 includes a P-type transistor 251, an N-type transistor 252, a clocked inverter 253, and an inverter 254.
  • the P-type transistor 251 and the N-type transistor 252 are, for example, MOS transistors.
  • the P-type transistor 251 and the N-type transistor are connected in parallel between the selection unit 202 and the input terminal of the inverter 254.
  • the clock signal CKBB is input to the gate of the P-type transistor 251
  • the clock signal CKB is input to the gate of the N-type transistor 252.
  • the P-type transistor 251 and the N-type transistor 252 are connected to the selection unit 202 via the data line 401.
  • the inverter 254 inverts input data Y1 from the P-type transistor 251 and the N-type transistor 252 or data fed back from the clocked inverter 253.
  • the inverter 254 outputs the inverted data as input data SIN to the slave latch 260 and the input terminal of the clocked inverter 253.
  • Clocked inverter 253 inverts data from inverter 254 according to clock signals CKB and CKBB and feeds it back to the input terminal of inverter 254. Also, the inverter 254 is connected to the clocked inverter 253 via the data line 402.
  • master latch 250 inverts, holds and outputs output data Y1 in synchronization with clock signals CKB and CKBB.
  • FIG. 8 is a circuit diagram showing a configuration example of the slave latch 260 according to the first embodiment of the present technology.
  • Slave latch 260 includes P-type transistors 261 and 263, N-type transistors 262 and 264, and inverters 265, 266 and 267.
  • P-type transistors 261 and 263 and N-type transistors 262 and 264 is, for example, a MOS transistor.
  • P-type transistor 261 and N-type transistor 262 are connected in parallel between master latch 250 and the input terminal of inverter 265.
  • the clock signal CKB is input to the gate of the P-type transistor 261, and the clock signal CKBB is input to the gate of the N-type transistor 262.
  • the inverter 265 inverts input data SIN from the P-type transistor 261 and the N-type transistor 262 or data fed back from the P-type transistor 263 and the N-type transistor 264.
  • the inverter 265 outputs the inverted data to the inverters 266 and 267.
  • the inverter 266 inverts the data from the inverter 265 and feeds it back to the P-type transistor 263 and the N-type transistor 264.
  • the inverter 266 also feeds the inverted data back to the selection unit 202 as input data IN4.
  • P-type transistor 263 and N-type transistor 264 are connected in parallel between inverter 266 and inverter 265. Further, the clock signal CKBB is input to the gate of the P-type transistor 263, and the clock signal CKB is input to the gate of the N-type transistor 264.
  • the inverter 267 inverts the data from the inverter 265 and outputs it as output data OUT1.
  • slave latch 260 holds input data SIN in synchronization with clock signals CKB and CKBB, and outputs it as output data OUT1.
  • FIG. 9 is a view for explaining the laminated structure of the semiconductor substrate 101 in the first embodiment of the present technology.
  • the semiconductor substrate 101 is composed of a stacked transistor layer 102 and a metal layer 103.
  • a predetermined direction parallel to the substrate plane of the semiconductor substrate 101 is taken as an X direction
  • a direction perpendicular to the X direction is taken as a Y direction.
  • FIG. 10 is a plan view showing an example of a wiring layout of the transistor layer 102 in the first embodiment of the present technology.
  • a plurality of P layers such as the P layer 311 and a plurality of N layers such as the N layer 312 are provided along the X direction.
  • a plurality of clock signal lines such as the clock signal line 301 are wired in the Y direction.
  • FIG. 11 is a plan view showing an example of a wiring layout of the metal layer 103 in the first embodiment of the present technology.
  • Power supply lines 341 and 343 and ground lines 342 and 344 are wired to the metal layer 103 in the X direction.
  • the power supply line and the ground line are alternately wired in the Y direction.
  • FIG. 12 is a plan view showing an example of a wiring layout of the transistor layer 102 and the metal layer 103 in the first embodiment of the present technology.
  • the transistor layer 102 and the metal layer 103 are stacked, and a portion not described in FIGS. 10 and 11 is enlarged.
  • the clock signal line 302 for transmitting the clock signal CKB and the clock signal line 303 for transmitting the clock signal CKBB are linearly arranged in the Y direction.
  • the data line 401 transmitting the output data Y1 and the data line 402 transmitting the input data SIN are not wired in a straight line.
  • the data line 401 is connected to both a transistor whose gate is connected to the clock signal line 302 and a transistor whose gate is connected to the clock signal line 303. Therefore, the data line 401 branches into two, one of which extends in the Y direction and is connected to the transistor corresponding to the clock signal line 302.
  • the other branched is routed around the lower portions of the clock signal lines 302 and 303, and is connected to a transistor corresponding to the clock signal line 303.
  • the data line 402 is also connected to both the transistor whose gate is connected to the clock signal line 302 and the transistor whose gate is connected to the clock signal line 303. Therefore, the data line 402 branches into two, and one of the data lines 402 goes around the outside of the data line 401 and is connected to a transistor corresponding to the clock signal line 303. Further, the other branched is routed around the lower portions of the clock signal lines 302 and 303, and is connected to the transistor corresponding to the clock signal line 302.
  • the wiring shape of the data lines 401 and 402 is complicated
  • the wiring shape of the clock signal lines 302 and 303 is simple.
  • the number of contacts is increased and the parasitic capacitance is increased, which may cause the waveform of the signal to be dulled, resulting in a decrease in operating speed and an increase in power consumption.
  • the wiring shapes of the clock signal lines 302 and 303 are simplified, it is possible to suppress an increase in parasitic capacitance of the clock signal lines and manufacturing variations, and characteristics excellent in operation speed and power consumption. Can be realized.
  • the wiring shapes of the data lines 401 and 402 are complicated, since the frequency of data input / output with respect to the clock signal is small, the influence of the complication of the wiring shapes on power consumption is small. Therefore, as the entire electronic device 100, the influence of the parasitic capacitance and the manufacturing variation can be suppressed.
  • FIG. 13 is a plan view showing an example of a wiring layout of inverters and flip flops according to the first embodiment of the present technology.
  • Standard cells 310, 320 and 330 are arranged in the Y direction on the substrate plane of the semiconductor substrate 101.
  • the "standard cell” means a cell in which the size (width) in the X direction and the size (height) in the Y direction are standardized. That is, the widths and heights of standard cells 310, 320 and 330 are substantially the same.
  • a ground line 342 is wired between standard cells 310 and 320. Further, the power supply line 341 is wired above the standard cell 310, with the direction from the standard cell 330 to the standard cell 310 as the upper direction. Further, a power supply line 343 is wired between the standard cells 320 and 330, and a ground line 344 is wired below the standard cell 330.
  • a P layer 311 and an N layer 312 extending in the X direction are formed, and a clock signal line 301 for transmitting a clock signal CK is wired in the Y direction.
  • the P layer 311 is disposed above the N layer 312. Further, clock signal line 302 for transmitting clock signal CKB and clock signal line 303 for transmitting clock signal CKBB are wired along the Y direction.
  • an inverter including the P-type transistor 211 and the N-type transistor 212 and an inverter including the P-type transistor 213 and the N-type transistor 214 illustrated in FIG. 2 are disposed. These transistors are formed on the P layer 311 and the N layer 312.
  • a contact 501 which is an output terminal of an inverter including the P-type transistor 211 and the N-type transistor 212 is provided.
  • a contact 502 which is an output terminal of an inverter including the P-type transistor 213 and the N-type transistor 214 is provided.
  • the contact 501 is an example of the positive side output terminal described in the claims
  • the contact 502 is an example of the negative side output terminal described in the claims.
  • the clock signal line 302 is an example of the positive side signal line described in the claims
  • the clock signal line 303 is an example of the negative side signal line described in the claims.
  • an N layer 321 and a P layer 322 extending in the X direction are formed, and clock signal lines 302 and 303 pass in the Y direction.
  • the N layer 321 is disposed above the P layer 322. Further, in the standard cell 320, the master latch 250 illustrated in FIG. 7 is disposed.
  • the gate electrode 514 of the N-type transistor formed in the P layer 322 and the gate electrode 512 of the P-type transistor formed in the N layer 321 are arranged in the Y direction.
  • the gate electrode 512 is connected to the contact 501 via the output line 511, and inter-gate wirings 513 and 515 are provided between the gate electrodes.
  • a clock signal line 302 is formed by the output line 511, the gate electrode 512, the inter-gate wire 513, the gate electrode 514, the inter-gate wire 515, and the like.
  • the clock signal line 303 is also formed by the output line 521, the gate electrode 522, the inter-gate wire 523, the gate electrode 524, the inter-gate wire 525, and the like.
  • FIG. 13 corresponds to the gate electrode of the P-type transistor in the clocked inverter 253 in FIG. 7, and the gate electrode 514 in FIG. 13 corresponds to the gate electrode of the N-type transistor 252 in FIG.
  • the gate electrode 522 in FIG. 13 corresponds to the gate electrode of the P-type transistor 251 in FIG. 7, and the gate electrode 514 in FIG. 13 corresponds to the gate electrode of the N-type transistor in the clocked inverter 253 in FIG.
  • a P layer 331 and an N layer 332 extending in the X direction are formed, and clock signal lines 302 and 303 are wired in the Y direction.
  • the P layer 331 is disposed above the N layer 332.
  • the slave latch 260 illustrated in FIG. 8 is disposed.
  • the standard cell 310 is an example of the output circuit described in the claims, and the standard cells 320 and 330 are examples of the logic circuit described in the claims.
  • the P-type transistor and the N-type transistor 252 in the clocked inverter 253 are an example of a plurality of positive side transistors described in the claims.
  • the P-type transistor 251 and the N-type transistor in the clocked inverter 253 are an example of a plurality of negative side transistors described in the claims.
  • the inverter, the master latch and the slave latch are arranged in the X direction, and the clock signal line is wired in the Y direction in these latches. In this configuration, it is necessary to bend or branch the clock signal line halfway, and the wiring shape becomes complicated.
  • the inverter, the master latch and the slave latch are arranged in the Y direction, and the clock signal lines 302 and 303 are also wired in the Y direction.
  • the shape of the clock signal line can be simplified, and the increase in parasitic capacitance and manufacturing variation can be suppressed.
  • the wiring layer has a stacked structure without arranging the inverters and latches in the Y direction, the wiring shape can be simplified. However, if it is formed in multiple layers, parasitic capacitance increases to lower the operating speed and power consumption. An adverse effect such as an increase in Although the wiring shape can be somewhat simplified even if the wiring resources are secured by increasing the height and width of the standard cell, the mounting area is increased.
  • the wiring shape of the clock signal line can be simplified without using a stacked structure of wiring layers or increasing the cell size.
  • one master latch and one slave latch that is, one flip flop
  • two or more flip flops can be disposed. Thereby, a shift register or the like can be realized.
  • the master latch is disposed above the slave latch, it is also possible to place the slave latch above the master latch.
  • the vertical relationship may be reversed as illustrated in FIG.
  • the upper and lower sides of the ground line 344 and the power supply line 343 may be reversed, and the upper and lower sides of the P and N layers of the standard cells 310, 320 and 330 may be reversed.
  • FIG. 15 is a plan view showing an example of a wiring layout of the inverter and the multiplexer in the first embodiment of the present technology.
  • Standard cells 350, 360 and 370 are arranged in the Y direction on the substrate plane of the semiconductor substrate 101.
  • a P layer 351 and an N layer 352 extending in the X direction are formed, and a selection signal line 304 transmitting the selection signal SEL and a selection signal line 305 transmitting the selection signal SELB are wired in the Y direction.
  • the inverter 215 illustrated in FIG. 2 is disposed.
  • the selection signal line 304 is an example of the positive side signal line described in the claims, and the selection signal line 305 is an example of the negative side signal line described in the claims.
  • an N layer 361 and a P layer 362 extending in the X direction are formed, and the selection signal lines 304 and 305 pass in the Y direction.
  • the N layer 361 is disposed above the P layer 362. Further, in the standard cell 360, the multiplexer 203 illustrated in FIG. 3 is disposed.
  • a P layer 371 and an N layer 372 extending in the X direction are formed, and the selection signal lines 304 and 305 are wired in the Y direction.
  • P layer 371 is disposed above N layer 372. Further, in the standard cell 370, the multiplexer 220 illustrated in FIG. 3 is disposed.
  • Standard cell 350 is an example of the output circuit described in the claims, and standard cells 360 and 370 are examples of the logic circuit described in the claims.
  • the inverters and multiplexers are arranged in the Y direction, and the selection signal lines 304 and 305 are also wired in the Y direction, the shape of the selection signal lines can be simplified and increase in parasitic capacitance and manufacturing variation can be suppressed. .
  • the inverters, latches, and multiplexers are arranged in the Y direction, the pair of clock signal lines 302 and 303 for transmitting differential signals are linearly wired in the Y direction.
  • the shape can be simplified. As a result, it is possible to suppress an increase in parasitic capacitance and manufacturing variation.
  • Second embodiment> In the first embodiment described above, the selection signal SEL is inverted in the semiconductor integrated circuit 200. However, the circuit scale in the semiconductor integrated circuit 200 is increased by the amount of the inverter performing the inversion. The electronic device 100 according to the second embodiment is different from the first embodiment in that the number of inverters is reduced.
  • FIG. 16 is a block diagram showing an exemplary configuration of the electronic device 100 according to the second embodiment of the present technology.
  • the electronic device 100 according to the second embodiment is different from the first embodiment in that the distribution unit 201 and the holding unit 204 are not disposed in the semiconductor integrated circuit 200.
  • FIG. 17 is a plan view showing an example of the wiring layout of the multiplexer in the second embodiment of the present technology.
  • the semiconductor substrate 101 of the second embodiment is different from the first embodiment in that the standard cell 350 in which the inverter is arranged is not provided. Further, in the standard cell 360 in which the multiplexer is arranged, a contact is provided at one end of each of the selection signal lines 304 and 305.
  • the standard cell 360 is an example of the output circuit in the claims, and the standard cell 370 is an example of the logic circuit in the claims. Also, the multiplexer disposed in the standard cell 360 is an example of the first multiplexer described in the claims, and the multiplexer disposed in the standard cell 370 is the example of the second multiplexer described in the claims. is there.
  • the holding unit 204 is not disposed in the semiconductor integrated circuit 200 according to the second embodiment, the holding unit 204 can also be disposed. In this case, in the wiring layout illustrated in FIG. 13, the standard cell 310 in which the inverter is arranged may be eliminated.
  • the circuit scale of the semiconductor integrated circuit 200 can be reduced accordingly.
  • the 4-input 2-output circuit is realized by the multiplexers 203 and 220, but two multiplexers may not be able to cope with the increase in the number of input / output data. There is.
  • the semiconductor integrated circuit 200 according to the third embodiment is different from the first embodiment in that the number of multiplexers is increased.
  • FIG. 18 is a block diagram showing an exemplary configuration of the electronic device 100 according to the third embodiment of the present technology.
  • the third electronic device 100 is different from the first embodiment in that the holding unit 204 is not provided in the semiconductor integrated circuit 200.
  • FIG. 19 is a block diagram showing a configuration example of the distribution unit 201 in the third embodiment of the present technology.
  • the distribution unit 201 of the third embodiment differs from the first embodiment in that the P-type transistors 211 and 213 and the N-type transistors 212 and 214 are not provided.
  • FIG. 20 is a block diagram showing a configuration example of the selection unit 202 in the third embodiment of the present technology.
  • the selector 202 of the third embodiment is different from the first embodiment in that the multiplexers 207 and 208 are further provided.
  • the circuit configuration of multiplexers 207 and 208 is similar to that of multiplexer 220.
  • the multiplexer 207 selects one of the input data IN5 and IN6 according to the selection signals SEL and SELB and outputs it as output data Y3.
  • multiplexer 208 selects one of input data IN7 and IN8 in accordance with select signals SEL and SELB and outputs it as output data Y4.
  • FIG. 21 is a plan view showing an example of the wiring layout of the inverter and the multiplexer in the third embodiment of the present technology.
  • Standard cells 380 and 390 are further arranged on the semiconductor substrate 101 of the third embodiment.
  • the P layer, the N layer, the power supply line and the ground line are omitted.
  • Standard cells 350, 360, 370, 380 and 390 are arranged in the Y direction in order from the upper side. Also, the multiplexer 207 is disposed in the standard cell 380, and the multiplexer 208 is disposed in the standard cell 390.
  • the standard cell 350 provided with the inverter is disposed at the uppermost side, but the position of the inverter is not limited to the uppermost position.
  • an inverter can be arranged second from the top.
  • multiplexers Although four multiplexers are arranged in the electronic device 100, the number of multiplexers is not limited to four.
  • the number of multiplexers is increased from 2 to 4 so that the number of input / output data can be increased from 4 inputs 2 outputs to 8 inputs 4 outputs.
  • the sizes of the standard cells are uniform, but if the circuits in some of the standard cells become complicated, there is a possibility that the circuits can not be arranged within the prescribed size. is there.
  • the electronic device 100 of the fourth embodiment is different from that of the third embodiment in that the size of a part of standard cells is expanded.
  • FIG. 23 is a plan view showing an example of the wiring layout of the inverter and the multiplexer in the fourth embodiment of the present technology.
  • the wiring layout of the fourth embodiment differs from that of the third embodiment in that the height of the standard cell 350 corresponding to the inverter is twice that of the other standard cells.
  • the height of the standard cell 350 may be three or more times that of other standard cells.
  • a standard cell higher than a specified value is called a multi-height standard cell.
  • positioned the inverter is set as multi-height, it is not limited to this structure. As illustrated in FIG. 24, the height of the standard cell 350 may be a specified value, and the standard cells 360 and 370 in which multiplexers are arranged may be multi-height. In addition, standard cells in which latches are arranged can be multi-height.
  • the height of the standard cell 350 is higher than that of other standard cells, a circuit more complicated than the other standard cells is disposed in the standard cell 350. Can.
  • the electronic device 100 according to the fifth embodiment is different from the third embodiment in that multiplexers are arranged in the X direction in addition to the Y direction.
  • FIG. 25 is a plan view showing an example of a wiring layout in the fifth embodiment of the present technology.
  • Standard cells 400, 410, 420, 430, 440, 450, 460 and 470 are further arranged on the semiconductor substrate 101 of the fifth embodiment.
  • multiplexers are arranged in these added standard cells.
  • the standard cell 350 provided with the inverter is, for example, arranged third from the top. Also, cells other than the standard cell 350 are arranged in the X direction and the Y direction. In other words, they are arranged in a two-dimensional grid. For example, in each of the upper side and the lower side of the standard cell 350, other standard cells are arranged in 2 rows ⁇ 3 columns.
  • the selection signal lines 304 and 305 are wired in the Y direction in the column including the standard cell 350. Also, these selection signal lines are branched in the X direction in the standard cell 350, and further branched in the Y direction in the other two columns not including the standard cell 350.
  • the row of the standard cells 350 provided with the inverters does not arrange other standard cells, it is also possible to further arrange the standard cells on both sides of the standard cell 350 as illustrated in FIG.
  • standard cells provided with latches can also be arranged in the X direction and the Y direction.
  • standard cells provided with latches can also be arranged in a two-dimensional lattice, for example, a multi-bit flip flop that holds a plurality of bits can be realized.
  • the standard cells are arranged in a two-dimensional lattice, the increase in the size of the semiconductor integrated circuit 200 in the Y direction is suppressed even if the number of standard cells increases. be able to.
  • one inverter generates one differential signal to control four multiplexers, but in the case of one inverter, these multiplexers are divided into a plurality of differentials. It can not be controlled by the signal.
  • the electronic device 100 according to the sixth embodiment is different from the third embodiment in that the number of inverters is increased.
  • FIG. 27 is a circuit diagram showing a configuration example of the distribution unit 201 in the sixth embodiment of the present technology.
  • the distribution unit 201 of the sixth embodiment is different from the third embodiment in that the distribution unit 201 further includes an inverter 216.
  • the selection signal SEL 1 is input to the inverter 215, and the selection signal SEL 2 is input to the inverter 216.
  • the inverter 215 inverts the selection signal SEL1 to generate the selection signal SEL1B and supplies the selection signal 202 to the selection unit 202.
  • the inverter 216 inverts the selection signal SEL2 to generate a selection signal SEL2B, and supplies the selection signal 202 to the selection unit 202.
  • the differential signal consisting of the selection signals SEL1 and SEL1B is an example of the first differential signal described in the claims, and the differential signal consisting of the selection signals SEL2 and SEL2B is described in the claims. It is an example of a 2nd differential signal.
  • the inverter 215 is an example of a first inverter described in the claims, and the inverter 216 is an example of a second inverter described in the claims.
  • FIG. 28 is a circuit diagram showing a configuration example of the selection unit 202 in the sixth embodiment of the present technology.
  • multiplexers 203 and 220 select either of two input data in accordance with select signals SEL1 and SEL1B. Further, multiplexers 207 and 208 select one of the two input data in accordance with select signals SEL2 and SEL2B.
  • FIG. 29 is a plan view showing an example of the wiring layout of the inverter and the multiplexer in the sixth embodiment of the present technology.
  • standard cell 350 is arranged third from the top, and inverters 215 and 216 illustrated in FIG. 27 are arranged in standard cell 350.
  • selection signal lines 304 and 305 are wired from the standard cell 350 upward along the Y direction, and selection signal lines 306 and 307 are wired downward from the standard cell 350 along the Y direction.
  • Standard cell 350 supplies select signals SEL 1 and SEL 1 B to standard cells 360 and 370 via select signal lines 304 and 305.
  • Standard cell 350 also supplies select signals SEL 2 and SEL 2 B to standard cells 380 and 390 via select signal lines 306 and 307.
  • Standard cells 360 and 370 are an example of the first circuit described in the claims, and standard cells 380 and 390 are an example of the second circuit described in the claims.
  • the standard cell 350 supplies two differential signals by two inverters
  • the number of inverters and differential signals is not limited to two, and three or more inverters may be used by three or more inverters. Differential signals can also be provided.
  • the number of inverters is increased from one to two, so that two differential signals can be supplied to a plurality of multiplexers.
  • the inverters supply differential signals to the multiplexers arranged in the same column via the selection signal lines 304 and 305 linearly wired along the Y direction.
  • the selection signal line is bent in the X direction.
  • FIG. 30 is a plan view showing an example of the wiring layout of the inverter and the multiplexer in the seventh embodiment of the present technology.
  • the standard cell 350 is arranged third from the top, and the standard cells 360 and 370 are arranged in a separate column from the standard cell 350.
  • standard cells 380 and 390 are arranged in the same row as standard cell 350.
  • Select signal lines 304 and 305 are wired in the Y direction in standard cells 350, 380 and 390 in the same column. However, since standard cells 360 and 370 are arranged in separate columns, select signal lines 304 and 305 are bent in the X direction, for example, in the portion of the contact in standard cell 350 provided with an inverter, and standard cell 360 is formed. And are wired up to 370 columns. The selection signal lines 304 and 305 are bent in the Y direction and wired to the standard cells 360 and 370.
  • the clock signal line can be similarly bent in the X direction and wired in the inverter.
  • some multiplexers are different from the inverters because the selection signal lines linearly wired in the Y direction are bent in the X direction in the standard cell 350 and wired. Can be arranged in columns. This can increase the degree of freedom of the circuit layout.
  • the master latch and the slave latch are arranged in the Y direction. However, in this layout, the size of the semiconductor integrated circuit 200 in the Y direction is increased.
  • the electronic device 100 according to the eighth embodiment differs from the first embodiment in that the master latch and the slave latch are arranged in the X direction.
  • FIG. 31 is a circuit diagram showing a configuration example of the distribution unit 201 in the eighth embodiment of the present technology.
  • the distribution unit 201 of the eighth embodiment further includes P-type transistors 211-1 and 213-1 and N-type transistors 212-1 and 214-1.
  • the connection configuration of P-type transistors 211-1 and 213-1 and N-type transistors 212-1 and 214-1 is similar to that of P-type transistors 211 and 213 and N-type transistors 212 and 214.
  • Each of P-type transistors 211-1 and 213-1 and N-type transistors 212-1 and 214-1 is, for example, a MOS transistor.
  • the inverter formed of the P-type transistor 211 and the N-type transistor 212 inverts the clock signal CK to generate a clock signal CKBM.
  • the inverter formed of the P-type transistor 213 and the N-type transistor 214 inverts the clock signal CKBM to generate a clock signal CKBBM.
  • the inverter formed of the P-type transistor 211-1 and the N-type transistor 212-1 inverts the clock signal CK to generate a clock signal CKBS.
  • the inverter formed of the P-type transistor 213-1 and the N-type transistor 214-1 inverts the clock signal CKBS to generate a clock signal CKBBS.
  • FIG. 32 is a plan view showing an example of a wiring layout of inverters and flip flops according to the eighth embodiment of the present technology.
  • the standard cell 320 in which the master latch is arranged and the standard cell 330 in which the slave latch is arranged are arranged in the X direction. Also, the standard cell 310 and the standard cell 320 or 330 are arranged in the Y direction. Also, clock signal lines 308 and 309 are further wired.
  • Clock signal lines 302 and 303 are wired in the Y direction in standard cells 310 and 320.
  • Clock signal lines 308 and 309 are wired in the Y direction in standard cells 310 and 330.
  • the standard cell 310 generates clock signals CKBM and CKBBM from the clock signal CK and outputs the clock signals CKBM and CKBBM to the master latch (standard cell 320) via the clock signals 302 and 303.
  • the standard cell 310 generates clock signals CKBS and CKBBS from the clock signal CK, and outputs the clock signals CKBS and CKBBS to the slave latch (standard cell 330) via the clock signals 308 and 309.
  • the standard cell 310 may generate only the clock signal CKB without generating the clock signals CKBM and CKBS, and branch the clock signal line 302 to supply not only the master latch but also the slave latch.
  • the output of the inverter formed of P-type transistor 211 and N-type transistor 212 in FIG. 31 is output to P-type transistor 213, N-type transistor 214, P-type transistor 213-1 and N-type transistor 214-1. Just enter it.
  • the clock signal lines 302, 303, 308 and 309 can be wired linearly in the Y direction.
  • the threshold voltage, gate length, and gate width of the transistors in the inverter that generates the clock signals CKBM and CKBBM may be different from those in the transistors that generate the clock signals CKBS and CKBBS.
  • the operation speed of the master latch can be made slower than that of the slave latch to secure the setup time, and the data propagation timing to the slave side can be speeded up.
  • flip-flops consisting of a master latch and a slave latch
  • two or more flip-flops can be arranged.
  • the number of bits to be held can be easily increased by extending the clock signal line in the Y direction and adding a standard cell.
  • the size of the semiconductor integrated circuit 200 in the Y direction is set. It can be made smaller.
  • IoT Internet of things
  • the IoT is a mechanism in which an IoT device 9100 that is an "object” is connected to another IoT device 9003, the Internet, a cloud 9005, etc., and mutually controlled by exchanging information.
  • IoT can be used in various industries such as agriculture, home, automobile, manufacturing, distribution, energy and so on.
  • FIG. 33 is a diagram showing an example of a schematic configuration of an IoT system 9000 to which the technology according to the present disclosure can be applied.
  • the IoT device 9001 includes various sensors such as a temperature sensor, a humidity sensor, an illuminance sensor, an acceleration sensor, a distance sensor, an image sensor, a gas sensor, and a human sensor.
  • the IoT device 9001 may include terminals such as a smartphone, a mobile phone, a wearable terminal, and a game device.
  • the IoT device 9001 is powered by an AC power source, a DC power source, a battery, non-contact power feeding, so-called energy harvesting or the like.
  • the IoT device 9001 can communicate by wired, wireless, proximity wireless communication, or the like.
  • the IoT device 9001 may switch and communicate a plurality of these communication means.
  • the IoT device 9001 may form a one-to-one, star-like, tree-like, mesh-like network.
  • the IoT device 9001 may connect to the external cloud 9005 directly or through the gateway 9002.
  • the IoT device 9001 is assigned an address by IPv4, IPv6, 6LoWPAN or the like.
  • Data collected from the IoT device 9001 is transmitted to other IoT devices 9003, servers 9004, cloud 9005 and the like.
  • the timing and frequency of transmitting data from the IoT device 9001 may be suitably adjusted, and the data may be compressed and transmitted.
  • Such data may be used as it is, or the data may be analyzed by the computer 9008 by various means such as statistical analysis, machine learning, data mining, cluster analysis, discriminant analysis, combination analysis, time series analysis and the like.
  • Such data can be used to provide various services such as control, warning, monitoring, visualization, automation, and optimization.
  • IoT devices 9001 at home include washing machines, dryers, dryers, microwave ovens, dishwashers, refrigerators, ovens, rice cookers, cookware, gas appliances, fire alarms, thermostats, air conditioners, televisions, recorders, audio, Lighting equipment, water heaters, water heaters, vacuum cleaners, fans, air purifiers, security cameras, locks, doors and shutters, sprinklers, toilets, thermometers, weight scales, blood pressure monitors, etc. are included.
  • the IoT device 9001 may include a solar cell, a fuel cell, a storage battery, a gas meter, a power meter, and a distribution board.
  • the communication method of the IoT device 9001 at home is preferably a low power consumption type communication method. Further, the IoT device 9001 may communicate by WiFi indoors and 3G / LTE outdoors.
  • An external server 9006 for IoT device control may be installed on the cloud 9005 to control the IoT device 9001.
  • the IoT device 9001 transmits data such as the status of home devices, temperature, humidity, power consumption, and the presence or absence of people and animals inside and outside the house. Data transmitted from the home device is accumulated in the external server 9006 through the cloud 9005. Based on such data, new services are provided.
  • Such an IoT device 9001 can be controlled by voice by using voice recognition technology.
  • various home devices can be visualized.
  • various sensors can determine the presence or absence of a resident and send data to an air conditioner, lighting, etc. to turn on / off those power supplies.
  • an advertisement can be displayed on the display provided to various home devices through the Internet.
  • the technology according to the present disclosure can be suitably applied to the IoT device 9001 among the configurations described above.
  • the electronic device 100 illustrated in FIG. 1 as the IoT device 9001 the wiring shape of the signal line can be simplified, and an increase in parasitic capacitance and manufacturing variation can be suppressed.
  • the present technology can also be configured as follows.
  • An output circuit for outputting a predetermined differential signal from the positive side output terminal and the negative side output terminal A logic circuit in which a plurality of positive side transistors in which respective gates are arranged in a predetermined direction and a plurality of negative side transistors in which respective gates are arranged in the predetermined direction are arranged;
  • a positive side signal line which is wired along the predetermined direction from the positive side output terminal and connects the respective gates of the plurality of positive side transistors and the positive side output terminal;
  • a semiconductor integrated circuit comprising: a negative side signal line which is wired along the predetermined direction from the negative side output terminal and which connects the gate of each of the plurality of negative side transistors and the negative side output terminal.
  • the differential signal includes a clock signal and a signal obtained by inverting the clock signal,
  • the output circuit includes an inverter for inverting the clock signal,
  • the logic circuit is A master latch that holds and outputs data in synchronization with the differential signal;
  • the semiconductor integrated circuit according to (1) further comprising: a slave latch that holds the output data in synchronization with the differential signal.
  • (3) The semiconductor integrated circuit according to (2), wherein the master latch and the slave latch are arranged in the predetermined direction.
  • the power supply line and the ground line are wired along the direction perpendicular to the predetermined direction, The semiconductor integrated circuit according to (2) or (3), wherein the power supply line and the ground line are alternately wired in the predetermined direction.
  • the differential signal includes a selection signal and a signal obtained by inverting the selection signal,
  • the output circuit includes an inverter for inverting the selection signal,
  • the differential signal includes a selection signal and a signal obtained by inverting the selection signal
  • the output circuit includes a first multiplexer that selects any of a plurality of data according to the differential signal
  • the semiconductor integrated circuit according to any one of (1) to (5), wherein the logic circuit includes a second multiplexer which selects any of a plurality of data in accordance with the differential signal.
  • the differential signal includes a first differential signal and a second differential signal
  • the logic circuit includes a first circuit and a second circuit arranged in the predetermined direction
  • the output circuit is A first inverter that generates the first differential signal and outputs the first differential signal to the first circuit;
  • (11) The semiconductor integrated circuit according to any one of (1) to (10), wherein the positive side signal line and the negative side signal line are bent in a direction perpendicular to the predetermined direction in the output circuit.
  • Reference Signs List 100 electronic device 101 semiconductor substrate 102 transistor layer 103 metal layer 200 semiconductor integrated circuit 201 distribution unit 202 selection unit 203, 207, 208, 220 multiplexer 204 holding unit 205 front stage flip flop 206 rear stage flip flop 211, 211-1, 213, 213 -1, 221, 223, 225, 227, 251, 261, 263 P-type transistors 212, 212-2, 214, 214-1, 222, 224, 226, 228, 252, 262, 264 N-type transistors 215, 216 229, 254, 265, 266, 267 Inverter 250 Master latch 253 Clocked inverter 260 Slave latch 301, 302, 303, 308, 309 Clock signal line 304, 305, 306, 3 7 select signal lines 310, 320, 330, 350, 360, 380, 390, 400, 410, 420, 430, 440, 450, 460, 470, 480, 490 standard cells 311, 322, 331, 351, 362

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Abstract

一対の信号線が配線される半導体集積回路において、それらの信号線の配線形状を簡素化する。　出力回路は、所定の差動信号を正側出力端子および負側出力端子から出力する。論理回路には、それぞれのゲートが所定方向に配列された複数の正側トランジスタとそれぞれのゲートが所定方向に配列された複数の負側トランジスタとが配置される。正側信号線は、正側出力端子から前記所定方向に沿って配線されて複数の正側トランジスタのそれぞれの前記ゲートと正側出力端子とを接続する。負側信号線は、負側出力端子から前記所定方向に沿って配線されて複数の負側トランジスタのそれぞれのゲートと負側出力端子とを接続する。

Description

半導体集積回路
　本技術は、半導体集積回路に関する。詳しくは、差動信号により動作する半導体集積回路に関する。
　従来より、半導体集積回路においては、クロック信号および反転クロック信号からなる差動信号に同期して動作する同期回路が用いられている。例えば、差動信号に同期して動作するマスタラッチおよびスレーブラッチを所定方向に配列する半導体集積回路が提案されている（例えば、特許文献１参照。）。この半導体集積回路では、マスタラッチおよびスレーブラッチの内部において、複数のトランジスタのそれぞれのゲートを、ラッチの配列方向と異なる方向に一列に配列している。
特開２０１３－１７５６３３号公報
　上述の従来技術では、複数のトランジスタのそれぞれのゲートを一列に配列したため、それらのゲートへ差動信号を供給する一対のクロック信号線を、その列に沿って直線状に配線することができる。しかしながら、ゲートの配列方向と異なる所定方向に配列したマスタラッチおよびスレーブラッチの両方に差動信号を分配する必要がある。このため、ゲートの配列方向に配線したクロック信号線を、その方向と異なる所定方向に折り曲げるか分岐しなければならず、クロック信号線の配線形状が複雑になるという問題がある。配線形状が複雑化すると、寄生容量や製造ばらつきが増大するなどの弊害が生じるため、信号線の配線形状は簡素なものであることが望ましい。
　本技術はこのような状況に鑑みて生み出されたものであり、一対の信号線が配線される半導体集積回路において、それらの信号線の配線形状を簡素化することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の差動信号を正側出力端子および負側出力端子から出力する出力回路と、それぞれのゲートが所定方向に配列された複数の正側トランジスタとそれぞれのゲートが上記所定方向に配列された複数の負側トランジスタとが配置された論理回路と、上記正側出力端子から上記所定方向に沿って配線されて上記複数の正側トランジスタのそれぞれの上記ゲートと上記正側出力端子とを接続する正側信号線と、上記負側出力端子から上記所定方向に沿って配線されて上記複数の負側トランジスタのそれぞれの上記ゲートと上記負側出力端子とを接続する負側信号線とを具備する半導体集積回路である。これにより、正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。
　また、この第１の側面において、上記差動信号は、クロック信号と上記クロック信号を反転した信号とを含み、上記出力回路は、上記クロック信号を反転するインバータを含み、上記論理回路は、上記差動信号に同期してデータを保持して出力するマスタラッチと、上記差動信号に同期して上記出力されたデータを保持するスレーブラッチとを含むものであってもよい。これにより、差動信号に同期してマスタラッチおよびスレーブラッチにデータが保持されるという作用をもたらす。
　また、この第１の側面において、上記マスタラッチおよび上記スレーブラッチは、上記所定方向に配列されてもよい。これにより、所定方向に配列されたマスタラッチおよびスレーブラッチにおいて正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。
　また、この第１の側面において、上記マスタラッチおよび上記スレーブラッチは、上記所定方向に垂直な方向に配列されてもよい。これにより、所定方向に垂直な方向に配列されたマスタラッチおよびスレーブラッチにおいて正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。
　また、この第１の側面において、上記所定方向に垂直な方向に沿って電源線と接地線とが配線され、上記電源線と接地線とは上記所定方向において交互に配線されてもよい。これにより、所定方向に垂直な方向に配線された電源線および接地線を介して電源が供給されるという作用をもたらす。
　また、この第１の側面において、上記差動信号は、選択信号と上記選択信号を反転した信号とを含み、上記出力回路は、上記選択信号を反転するインバータを含み、上記論理回路は、上記差動信号に従って複数のデータのいずれかを選択するマルチプレクサを含むものであってもよい。これにより、上記差動信号に従って複数のデータのいずれかが選択されるという作用をもたらす。
　また、この第１の側面において、上記差動信号は、選択信号と上記選択信号を反転した信号とを含み、上記出力回路は、上記差動信号に従って複数のデータのいずれかを選択する第１マルチプレクサを含み、上記論理回路は、上記差動信号に従って複数のデータのいずれかを選択する第２マルチプレクサを含むものであってもよい。これにより、インバータが削減されるという作用をもたらす。
　また、この第１の側面において、上記差動信号は、第１差動信号および第２差動信号を含み、上記論理回路は、上記所定方向に配列された第１回路および第２回路を含み、上記出力回路は、上記第１差動信号を生成して上記第１回路に出力する第１インバータと、上記第２差動信号を生成して上記第２回路に出力する第２インバータとを備えてもよい。これにより、複数のインバータにより複数の差動信号が出力されるという作用をもたらす。
　また、この第１の側面において、上記所定方向における上記出力回路および上記論理回路のそれぞれのサイズが異なってもよい。これにより、サイズの異なる出力回路および論理回路において正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。
　また、この第１の側面において、上記論理回路は、二次元格子状に配列された複数の回路を含むものであってもよい。これにより、二次元格子状に配列された複数の回路において正側信号線および負側信号線が所定方向に沿って配線されるという作用をもたらす。
　また、この第１の側面において、上記正側信号線および上記負側信号線は、上記出力回路内において上記所定方向に垂直な方向に折り曲げられてもよい。これにより、所定方向に折り曲げられた正側信号線および負側信号線が配線されるという作用をもたらす。
　本技術によれば、一対の信号線が配線される半導体集積回路において、それらの信号線の配線形状を簡素化することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における分配部の一構成例を示す回路図である。 本技術の第１の実施の形態における選択部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるマルチプレクサの一構成例を示す回路図である。 本技術の第１の実施の形態における保持部の一構成例を示すブロック図である。 本技術の第１の実施の形態における前段フリップフロップの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるマスタラッチの一構成例を示す回路図である。 本技術の第１の実施の形態におけるスレーブラッチの一構成例を示す回路図である。 本技術の第１の実施の形態における半導体基板の積層構造を説明するための図である。 本技術の第１の実施の形態におけるトランジスタ層の配線レイアウトの一例を示す平面図である。 本技術の第１の実施の形態におけるメタル層の配線レイアウトの一例を示す平面図である。 本技術の第１の実施の形態におけるトランジスタ層およびメタル層の配線レイアウトの一例を示す平面図である。 本技術の第１の実施の形態におけるインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。 本技術の第１の実施の形態における電源線と接地線との上下関係を逆にしたインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。 本技術の第１の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。 本技術の第２の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるマルチプレクサの配線レイアウトの一例を示す平面図である。 本技術の第３の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第３の実施の形態における分配部の一構成例を示す回路図である。 本技術の第３の実施の形態における選択部の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。 本技術の第３の実施の形態におけるインバータの位置を変更した配線レイアウトの一例を示す平面図である。 本技術の第４の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。 本技術の第４の実施の形態におけるマルチプレクサの高さを変更した配線レイアウトの一例を示す平面図である。 本技術の第５の実施の形態における配線レイアウトの一例を示す平面図である。 本技術の第５の実施の形態におけるスタンダードセルを追加した配線レイアウトの一例を示す平面図である。 本技術の第６の実施の形態における分配部の一構成例を示す回路図である。 本技術の第６の実施の形態における選択部の一構成例を示すブロック図である。 本技術の第６の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。 本技術の第７の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。 本技術の第８の実施の形態における分配部の一構成例を示す回路図である。 本技術の第８の実施の形態におけるインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。 本開示に係る技術が適用され得るＩｏＴシステム９０００の概略的な構成の一例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（回路を配列した方向に信号線を配線した例）
　２．第２の実施の形態（ラッチを配列した方向に信号線を配線した例）
　３．第３の実施の形態（マルチプレクサを配列した方向に信号線を配線した例）
　４．第４の実施の形態（高さの異なる複数の回路を配列した方向に信号線を配線した例）
　５．第５の実施の形態（二次元格子状に配列された回路の列方向に信号線を配線した例）
　６．第６の実施の形態（複数のインバータとマルチプレクサとを配列した方向に信号線を配線した例）
　７．第７の実施の形態（回路を配列した方向に配線した信号線を、その方向と異なる方向に折り曲げた例）
　８．第８の実施の形態（インバータおよびラッチを配列した方向に信号線を配線し、その方向と異なる方向に複数のラッチを配列した例）
　９．応用例
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、本技術の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、半導体集積回路２００が設けられた半導体基板１０１を備える。電子装置１００としては、デジタルカメラやスマートフォンなどの様々な機器や装置が想定される。半導体集積回路２００は、分配部２０１、選択部２０２および保持部２０４を備える。
　分配部２０１は、差動信号を選択部２０２および保持部２０４内の回路のそれぞれに分配するものである。この分配部２０１には、クロック信号ＣＫおよび選択信号ＳＥＬが入力される。分配部２０１は、クロック信号ＣＫを反転してクロック信号ＣＫＢを生成し、そのクロック信号ＣＫＢをさらに反転してクロック信号ＣＫＢＢを生成する。また、分配部２０１は、選択信号ＳＥＬを反転して選択信号ＳＥＬＢを生成する。そして、分配部２０１は、選択信号ＳＥＬおよびＳＥＬＢからなる差動信号を選択部２０２に供給し、クロック信号ＣＫＢおよびＣＫＢＢからなる差動信号を保持部２０４に供給する。
　選択部２０２は、選択信号ＳＥＬおよびＳＥＬＢに従って複数のデータのいずれかを選択するものである。この選択部２０２には、４ビットの入力データが入力され、それらのうち１ビットは保持部２０４から入力される。４ビットを構成する１ビットの入力データのそれぞれをＩＮ１、ＩＮ２、ＩＮ３およびＩＮ４とし、それらのうち入力データＩＮ４が保持部２０４から入力されるものとする。
　選択部２０２は、選択信号ＳＥＬおよびＳＥＬＢに従って入力データＩＮ１およびＩＮ２のいずれかを選択して出力データＹ１として保持部２０４に出力する。また、選択部２０２は、選択信号ＳＥＬおよびＳＥＬＢに従って入力データＩＮ３およびＩＮ４のいずれかを選択して出力データＹ２として保持部２０４に出力する。
　保持部２０４は、クロック信号ＣＫＢおよびＣＫＢＢに同期して２ビットのデータを保持するものである。この保持部２０４は、クロック信号ＣＫＢおよびＣＫＢＢに同期して、選択部２０２からの出力データＹ１を保持する。そして、保持部２０４は、その保持したデータを入力データＩＮ４として選択部２０２に帰還させるとともに出力データＯＵＴ１として出力する。また、保持部２０４は、クロック信号ＣＫＢおよびＣＫＢＢに同期して、選択部２０２からの出力データＹ２を保持し、その保持したデータを出力データＯＵＴ２として出力する。
　［分配部の構成例］
　図２は、本技術の第１の実施の形態における分配部２０１の一構成例を示す回路図である。この分配部２０１は、Ｐ型トランジスタ２１１および２１３と、Ｎ型トランジスタ２１２および２１４と、インバータ２１５とを備える。Ｐ型トランジスタ２１１および２１３と、Ｎ型トランジスタ２１２および２１４とのそれぞれは、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである。
　Ｐ型トランジスタ２１１およびＮ型トランジスタ２１２は、電源端子と接地端子との間において直列に接続される。これらのＰ型トランジスタ２１１およびＮ型トランジスタ２１２のゲートには、クロック信号ＣＫが入力される。また、Ｐ型トランジスタ２１１およびＮ型トランジスタ２１２の接続点は、保持部２０４とＰ型トランジスタ２１３およびＮ型トランジスタ２１４のゲートとに接続される。この接続点からの信号は、クロック信号ＣＫＢに該当する。
　Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４は、電源端子と接地端子との間において直列に接続される。これらのＰ型トランジスタ２１３およびＮ型トランジスタ２１４の接続点は、保持部２０４に接続される。この接続点からの信号は、クロック信号ＣＫＢＢに該当する。
　インバータ２１５は、選択信号ＳＥＬを反転して選択信号ＳＥＬＢとして選択部２０２に出力するものである。
　［選択部の構成例］
　図３は、本技術の第１の実施の形態における選択部２０２の一構成例を示すブロック図である。この選択部２０２は、それぞれ２入力１出力のマルチプレクサ２０３および２２０を備える。
　マルチプレクサ２０３は、選択信号ＳＥＬおよびＳＥＬＢに従って入力データＩＮ３およびＩＮ４のいずれかを選択して出力データＹ２として保持部２０４に出力するものである。マルチプレクサ２２０は、選択信号ＳＥＬおよびＳＥＬＢに従って入力データＩＮ１およびＩＮ２のいずれかを選択して出力データＹ１として保持部２０４に出力するものである。
　［マルチプレクサの構成例］
　図４は、本技術の第１の実施の形態におけるマルチプレクサ２２０の一構成例を示す回路図である。このマルチプレクサ２２０は、Ｐ型トランジスタ２２１、２２３、２２５および２２７と、Ｎ型トランジスタ２２２、２２４、２２６および２２８と、インバータ２２９とを備える。Ｐ型トランジスタ２２１、２２３、２２５および２２７と、Ｎ型トランジスタ２２２、２２４、２２６および２２８とのそれぞれは、例えば、ＭＯＳトランジスタである。
　Ｐ型トランジスタ２２１および２２５と、Ｎ型トランジスタ２２６および２２２とは、電源端子と接地端子との間において直列に接続される。Ｐ型トランジスタ２２１およびＮ型トランジスタ２２２のゲートには、入力データＩＮ１が入力される。Ｐ型トランジスタ２２５のゲートには、分配部２０１からの選択信号ＳＥＬが入力され、Ｎ型トランジスタ２２６のゲートには、分配部２０１からの選択信号ＳＥＬＢが入力される。また、Ｐ型トランジスタ２２５およびＮ型トランジスタ２２６の接続点は、インバータ２２９の入力端子に接続される。
　Ｐ型トランジスタ２２３および２２７と、Ｎ型トランジスタ２２８および２２４とは、電源端子と接地端子との間において直列に接続される。Ｐ型トランジスタ２２３およびＮ型トランジスタ２２４のゲートには、入力データＩＮ２が入力される。Ｐ型トランジスタ２２７のゲートには、分配部２０１からの選択信号ＳＥＬＢが入力され、Ｎ型トランジスタ２２８のゲートには、分配部２０１からの選択信号ＳＥＬが入力される。また、Ｐ型トランジスタ２２７およびＮ型トランジスタ２２８の接続点は、インバータ２２９の入力端子に接続される。
　インバータ２２９は、入力端子に入力されたデータを反転するものである。このインバータ２２９は、反転したデータを出力データＹ１として保持部２０４へ出力する。
　上述の接続構成により、マルチプレクサ２２０は、入力データＩＮ１およびＩＮ２のいずれかを選択信号ＳＥＬおよびＳＥＬＢに従って選択し、出力データＹ１として出力する。
　なお、マルチプレクサ２０３の構成は、マルチプレクサ２２０と同様である。
　［保持部の構成例］
　図５は、本技術の第１の実施の形態における保持部２０４の一構成例を示すブロック図である。この保持部２０４は、前段フリップフロップ２０５と後段フリップフロップ２０６とを備える。
　前段フリップフロップ２０５は、クロック信号ＣＫＢおよびＣＫＢＢに同期して、選択部２０２からの出力データＹ１を保持するものである。この前段フリップフロップ２０５は、保持したデータを出力データＯＵＴ１として出力し、また、入力データＩＮ４として選択部２０２に帰還させる。
　後段フリップフロップ２０６は、クロック信号ＣＫＢおよびＣＫＢＢに同期して、選択部２０２からの出力データＹ２を保持するものである。この後段フリップフロップ２０６は、保持したデータを出力データＯＵＴ２として出力する。
　［フリップフロップの構成例］
　図６は、本技術の第１の実施の形態における前段フリップフロップ２０５の一構成例を示すブロック図である。この前段フリップフロップ２０５は、マスタラッチ２５０およびスレーブラッチ２６０を備える。
　マスタラッチ２５０は、クロック信号ＣＫＢおよびＣＫＢＢに同期して、選択部２０２からの出力データＹ１を反転して保持するものである。このマスタラッチ２５０は、保持したデータをスレーブラッチ２６０に出力する。
　スレーブラッチ２６０は、クロック信号ＣＫＢおよびＣＫＢＢに同期して、マスタラッチ２５０からのデータを保持するものである。このスレーブラッチ２６０は、保持したデータを出力データＯＵＴ１として出力し、また、入力データＩＮ４として選択部２０２に帰還させる。
　なお、後段フリップフロップ２０６の構成は、スレーブラッチが選択部２０２へデータを出力しない点以外は、前段フリップフロップ２０５と同様である。
　［ラッチの構成例］
　図７は、本技術の第１の実施の形態におけるマスタラッチ２５０の一構成例を示す回路図である。このマスタラッチ２５０は、Ｐ型トランジスタ２５１、Ｎ型トランジスタ２５２、クロックトインバータ２５３およびインバータ２５４を備える。Ｐ型トランジスタ２５１およびＮ型トランジスタ２５２は、例えば、ＭＯＳトランジスタである。
　Ｐ型トランジスタ２５１およびＮ型トランジスタは、選択部２０２とインバータ２５４の入力端子との間において並列に接続される。また、Ｐ型トランジスタ２５１のゲートにはクロック信号ＣＫＢＢが入力され、Ｎ型トランジスタ２５２のゲートにはクロック信号ＣＫＢが入力される。また、Ｐ型トランジスタ２５１およびＮ型トランジスタ２５２は、データ線４０１を介して選択部２０２と接続される。
　インバータ２５４は、Ｐ型トランジスタ２５１およびＮ型トランジスタ２５２からの入力データＹ１、または、クロックトインバータ２５３から帰還したデータを反転するものである。このインバータ２５４は、反転したデータを入力データＳＩＮとしてスレーブラッチ２６０と、クロックトインバータ２５３の入力端子とに出力する。
　クロックトインバータ２５３は、クロック信号ＣＫＢおよびＣＫＢＢに従って、インバータ２５４からのデータを反転し、インバータ２５４の入力端子に帰還させるものである。また、インバータ２５４は、データ線４０２を介してクロックトインバータ２５３と接続される。
　上述の接続構成により、マスタラッチ２５０は、クロック信号ＣＫＢおよびＣＫＢＢに同期して、出力データＹ１を反転して保持し、出力する。
　図８は、本技術の第１の実施の形態におけるスレーブラッチ２６０の一構成例を示す回路図である。このスレーブラッチ２６０は、Ｐ型トランジスタ２６１および２６３と、Ｎ型トランジスタ２６２および２６４と、インバータ２６５、２６６および２６７とを備える。Ｐ型トランジスタ２６１および２６３とＮ型トランジスタ２６２および２６４とのそれぞれは、例えば、ＭＯＳトランジスタである。
　Ｐ型トランジスタ２６１およびＮ型トランジスタ２６２は、マスタラッチ２５０と、インバータ２６５の入力端子との間において並列に接続される。また、Ｐ型トランジスタ２６１のゲートには、クロック信号ＣＫＢが入力され、Ｎ型トランジスタ２６２のゲートにはクロック信号ＣＫＢＢが入力される。
　インバータ２６５は、Ｐ型トランジスタ２６１およびＮ型トランジスタ２６２からの入力データＳＩＮ、または、Ｐ型トランジスタ２６３およびＮ型トランジスタ２６４から帰還したデータを反転するものである。このインバータ２６５は、反転したデータをインバータ２６６および２６７に出力する。
　インバータ２６６は、インバータ２６５からのデータを反転し、Ｐ型トランジスタ２６３およびＮ型トランジスタ２６４に帰還させるものである。また、インバータ２６６は、反転したデータを入力データＩＮ４として、選択部２０２にも帰還させる。
　Ｐ型トランジスタ２６３およびＮ型トランジスタ２６４は、インバータ２６６と、インバータ２６５との間において並列に接続される。また、Ｐ型トランジスタ２６３のゲートには、クロック信号ＣＫＢＢが入力され、Ｎ型トランジスタ２６４のゲートにはクロック信号ＣＫＢが入力される。
　インバータ２６７は、インバータ２６５からのデータを反転し、出力データＯＵＴ１として出力するものである。
　上述の接続構成により、スレーブラッチ２６０は、クロック信号ＣＫＢおよびＣＫＢＢに同期して、入力データＳＩＮを保持し、出力データＯＵＴ１として出力する。
　図９は、本技術の第１の実施の形態における半導体基板１０１の積層構造を説明するための図である。この半導体基板１０１は、積層されたトランジスタ層１０２およびメタル層１０３からなる。以下、半導体基板１０１の基板平面に平行な所定方向をＸ方向とし、Ｘ方向に垂直な方向をＹ方向とする。
　［配線レイアウトの例］
　図１０は、本技術の第１の実施の形態におけるトランジスタ層１０２の配線レイアウトの一例を示す平面図である。このトランジスタ層１０２には、Ｘ方向に沿ってＰ層３１１などの複数のＰ層と、Ｎ層３１２などの複数のＮ層とが設けられる。また、Ｙ方向にクロック信号線３０１などの複数のクロック信号線が配線される。
　図１１は、本技術の第１の実施の形態におけるメタル層１０３の配線レイアウトの一例を示す平面図である。このメタル層１０３には、電源線３４１および３４３と、接地線３４２および３４４とがＸ方向に配線される。また、電源線と接地線とはＹ方向において交互に配線される。
　図１２は、本技術の第１の実施の形態におけるトランジスタ層１０２およびメタル層１０３の配線レイアウトの一例を示す平面図である。同図は、トランジスタ層１０２およびメタル層１０３を重ね、図１０および図１１に記載されていない個所を拡大したものである。
　クロック信号ＣＫＢを伝送するクロック信号線３０２と、クロック信号ＣＫＢＢを伝送するクロック信号線３０３とは、Ｙ方向に直線状に配線される。一方、出力データＹ１を伝送するデータ線４０１と入力データＳＩＮを伝送するデータ線４０２とは、直線状に配線されない。例えば、データ線４０１は、クロック信号線３０２にゲートが接続されたトランジスタと、クロック信号線３０３にゲートが接続されたトランジスタとの両方に接続される。したがって、データ線４０１は２つに分岐し、その一方はＹ方向に延びてクロック信号線３０２に対応するトランジスタに接続される。また、分岐した他方は、クロック信号線３０２および３０３の下部を回り込んで、クロック信号線３０３に対応するトランジスタに接続される。
　また、データ線４０２も、クロック信号線３０２にゲートが接続されたトランジスタと、クロック信号線３０３にゲートが接続されたトランジスタとの両方に接続される。このため、データ線４０２は２つに分岐し、その一方はデータ線４０１の外側を回り込んでクロック信号線３０３に対応するトランジスタに接続される。また、分岐した他方は、クロック信号線３０２および３０３の下部を回り込んで、クロック信号線３０２に対応するトランジスタに接続される。
　このように、データ線４０１および４０２の配線形状が複雑であるのに対し、クロック信号線３０２および３０３の配線形状は、簡素である。一般に配線形状が複雑になると、コンタクトの個数が多くなって寄生容量が増大し、その影響により信号の波形がなまり、動作速度の低下や消費電力の増大が生じるおそれがある。
　また、配線形状が複雑になると、配線形状の辺や頂点の個数が増大し、配線層を乗り換える際にビア数が増大する。この結果、製造ばらつきが増大するおそれがある。これにより、回路の特性のばらつきの増大や、歩留まりの低下が生じてしまう。さらに微細化が進むほど、ゲート電極を含む信号線を折り曲げる構成がデザインルール上禁止されることが多くなり、複雑な配線形状では、対応が困難となる。特に、複数の論理回路を一つの大きなセルに実装するマルチビットセルと呼ばれる設計手法では、実装する回路数が増大するため、上述の問題がより深刻となる。
　しかしながら、電子装置１００では、クロック信号線３０２や３０３の配線形状を簡素化したため、クロック信号線の寄生容量や製造ばらつきの増大を抑制することができ、動作速度や消費電力の面で優れた特性を実現できる。一方、データ線４０１および４０２の配線形状は複雑になるものの、通常、クロック信号に対して、データの入出力頻度は少ないため、配線形状の複雑化による消費電力への影響は少ない。このため、電子装置１００全体としては、寄生容量や製造ばらつきの影響を抑制することができる。
　図１３は、本技術の第１の実施の形態におけるインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。半導体基板１０１の基板平面上において、スタンダードセル３１０、３２０および３３０がＹ方向に配列される。ここで、「スタンダードセル」は、Ｘ方向のサイズ（幅）と、Ｙ方向のサイズ（高さ）とが標準化されたセルを意味する。すなわち、スタンダードセル３１０、３２０および３３０のそれぞれの幅および高さは略同一である。
　スタンダードセル３１０および３２０の間には、接地線３４２が配線される。また、スタンダードセル３３０からスタンダードセル３１０への方向を上方向として、スタンダードセル３１０の上側には、電源線３４１が配線される。また、スタンダードセル３２０および３３０の間には電源線３４３が配線され、スタンダードセル３３０の下側には接地線３４４が配線される。
　スタンダードセル３１０には、Ｘ方向に伸びるＰ層３１１およびＮ層３１２が形成され、クロック信号ＣＫを伝送するクロック信号線３０１がＹ方向に配線される。Ｐ層３１１は、Ｎ層３１２より上側に配置される。また、クロック信号ＣＫＢを伝送するクロック信号線３０２と、クロック信号ＣＫＢＢを伝送するクロック信号線３０３とがＹ方向に沿って配線される。
　また、スタンダードセル３１０には、図２に例示した、Ｐ型トランジスタ２１１およびＮ型トランジスタ２１２からなるインバータと、Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４からなるインバータとが配置される。これらのトランジスタは、Ｐ層３１１やＮ層３１２上に形成される。また、クロック信号線３０２上には、Ｐ型トランジスタ２１１およびＮ型トランジスタ２１２からなるインバータの出力端子であるコンタクト５０１が設けられる。一方、クロック信号線３０３上には、Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４からなるインバータの出力端子であるコンタクト５０２が設けられる。
　なお、コンタクト５０１は、特許請求の範囲に記載の正側出力端子の一例であり、コンタクト５０２は、特許請求の範囲に記載の負側出力端子の一例である。また、クロック信号線３０２は、特許請求の範囲に記載の正側信号線の一例であり、クロック信号線３０３は、特許請求の範囲に記載の負側信号線の一例である。
　スタンダードセル３２０には、Ｘ方向に伸びるＮ層３２１およびＰ層３２２が形成され、クロック信号線３０２および３０３がＹ方向に通過する。Ｎ層３２１は、Ｐ層３２２より上側に配置される。また、スタンダードセル３２０には、図７に例示したマスタラッチ２５０が配置される。
　また、Ｐ層３２２に形成されるＮ型トランジスタのゲート電極５１４と、Ｎ層３２１に形成されるＰ型トランジスタのゲート電極５１２とはＹ方向に配列されている。ゲート電極５１２は、出力線５１１を介してコンタクト５０１と接続され、ゲート電極のそれぞれの間にはゲート間配線５１３や５１５が配線される。これらの出力線５１１、ゲート電極５１２、ゲート間配線５１３、ゲート電極５１４およびゲート間配線５１５などにより、クロック信号線３０２が形成される。同様に、クロック信号線３０３も、出力線５２１、ゲート電極５２２、ゲート間配線５２３、ゲート電極５２４およびゲート間配線５２５などにより形成される。図１３におけるゲート電極５１２は、図７におけるクロックトインバータ２５３内のＰ型トランジスタのゲート電極に該当し、図１３におけるゲート電極５１４は、図７におけるＮ型トランジスタ２５２のゲート電極に該当する。図１３におけるゲート電極５２２は、図７におけるＰ型トランジスタ２５１のゲート電極に該当し、図１３におけるゲート電極５１４は、図７におけるクロックトインバータ２５３内のＮ型トランジスタのゲート電極に該当する。
　スタンダードセル３３０には、Ｘ方向に伸びるＰ層３３１およびＮ層３３２が形成され、クロック信号線３０２および３０３がＹ方向に配線される。Ｐ層３３１は、Ｎ層３３２より上側に配置される。また、スタンダードセル３３０には、図８に例示したスレーブラッチ２６０が配置される。
　なお、スタンダードセル３１０は、特許請求の範囲に記載の出力回路の一例であり、スタンダードセル３２０および３３０は、特許請求の範囲に記載の論理回路の一例である。また、クロックトインバータ２５３内のＰ型トランジスタ、および、Ｎ型トランジスタ２５２は、特許請求の範囲に記載の複数の正側トランジスタの一例である。また、Ｐ型トランジスタ２５１、および、クロックトインバータ２５３内のＮ型トランジスタは、特許請求の範囲に記載の複数の負側トランジスタの一例である。
　ここで、インバータ、マスタラッチおよびスレーブラッチをＸ方向に配列し、それらのラッチ内でクロック信号線をＹ方向に配線する構成を想定する。この構成では、クロック信号線を途中で折り曲げるか、分岐させる必要が生じ、配線形状が複雑化してしまう。
　これに対して、電子装置１００では、インバータ、マスタラッチおよびスレーブラッチをＹ方向に配列し、クロック信号線３０２および３０３もＹ方向に配線している。これにより、クロック信号線の形状を簡素化し、寄生容量や製造ばらつきの増大を抑制することができる。
　インバータやラッチをＹ方向に配列せずとも、配線層を積層構造にすれば、配線形状を簡素化することができるが、複数層にすると寄生容量が増大して、動作速度の低下や消費電力の増大などの弊害が生じてしまう。また、スタンダードセルの高さや幅を大きくして配線リソースを確保しても、配線形状を若干簡素化することができるが、実装面積が増大してしまう。
　インバータやラッチをＹ方向に配列することにより、配線層の積層構造にしたり、セルサイズを増大したりせずに、クロック信号線の配線形状を簡素化することができる。
　なお、マスタラッチおよびスレーブラッチを１つずつ、すなわちフリップフロップを1個配置しているが、フリップフロップを２個以上配置することもできる。これにより、シフトレジスタなどを実現することができる。また、マスタラッチをスレーブラッチの上方に配置しているが、逆にスレーブラッチをマスタラッチの上方に配置することもできる。
　なお、電源線３４１を接地線３４２の上側に配線しているが、この上下関係を図１４に例示するように逆にしてもよい。この場合には、接地線３４４および電源線３４３の上下も逆にし、スタンダードセル３１０、３２０および３３０のそれぞれのＰ層およびＮ層の上下も逆にすればよい。
　図１５は、本技術の第１の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。半導体基板１０１の基板平面上において、スタンダードセル３５０、３６０および３７０がＹ方向に配列される。
　スタンダードセル３５０には、Ｘ方向に伸びるＰ層３５１およびＮ層３５２が形成され、選択信号ＳＥＬを伝送する選択信号線３０４と、選択信号ＳＥＬＢを伝送する選択信号線３０５がＹ方向に配線される。また、スタンダードセル３５０には、図２に例示したインバータ２１５が配置される。
　なお、選択信号線３０４は、特許請求の範囲に記載の正側信号線の一例であり、選択信号線３０５は、特許請求の範囲に記載の負側信号線の一例である。
　スタンダードセル３６０には、Ｘ方向に伸びるＮ層３６１およびＰ層３６２が形成され、選択信号線３０４および３０５がＹ方向に通過する。Ｎ層３６１は、Ｐ層３６２より上側に配置される。また、スタンダードセル３６０には、図３に例示したマルチプレクサ２０３が配置される。
　スタンダードセル３７０には、Ｘ方向に伸びるＰ層３７１およびＮ層３７２が形成され、選択信号線３０４および３０５がＹ方向に配線される。Ｐ層３７１は、Ｎ層３７２より上側に配置される。また、スタンダードセル３７０には、図３に例示したマルチプレクサ２２０が配置される。
　なお、スタンダードセル３５０は、特許請求の範囲に記載の出力回路の一例であり、スタンダードセル３６０および３７０は、特許請求の範囲に記載の論理回路の一例である。
　上述したように、インバータおよびマルチプレクサをＹ方向に配列し、選択信号線３０４および３０５もＹ方向に配線したため、選択信号線の形状を簡素化し、寄生容量や製造ばらつきの増大を抑制することができる。
　このように、本技術の第１の実施の形態では、インバータ、ラッチおよびマルチプレクサをＹ方向に配列したため、差動信号を伝送する一対のクロック信号線３０２および３０３をＹ方向に直線状に配線して、その形状を簡素化することができる。これにより、寄生容量や製造ばらつきの増大を抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、半導体集積回路２００内で、選択信号ＳＥＬの反転を行っていたが、反転を行うインバータの分、半導体集積回路２００内の回路規模が増大してしまう。この第２の実施の形態の電子装置１００は、インバータを削減した点において第１の実施の形態と異なる。
　図１６は、本技術の第２の実施の形態における電子装置１００の一構成例を示すブロック図である。この第２の実施の形態の電子装置１００は、半導体集積回路２００内に、分配部２０１および保持部２０４を配置していない点において第１の実施の形態と異なる。
　図１７は、本技術の第２の実施の形態におけるマルチプレクサの配線レイアウトの一例を示す平面図である。この第２の実施の形態の半導体基板１０１は、インバータを配置したスタンダードセル３５０が設けられない点において第１の実施の形態と異なる。また、マルチプレクサを配置したスタンダードセル３６０内において、選択信号線３０４および３０５のそれぞれの一端にコンタクトが設けられる。
　なお、スタンダードセル３６０は、特許請求の範囲における出力回路の一例であり、スタンダードセル３７０は、特許請求の範囲における論理回路の一例である。また、スタンダードセル３６０に配置されるマルチプレクサは、特許請求の範囲に記載の第１マルチプレクサの一例であり、スタンダードセル３７０に配置されるマルチプレクサは、特許請求の範囲に記載の第２マルチプレクサの一例である。
　なお、第２の実施の形態の半導体集積回路２００には保持部２０４が配置されていないが、さらに保持部２０４を配置することもできる。この場合には、図１３に例示した配線レイアウトにおいて、インバータを配置したスタンダードセル３１０を削減すればよい。
　このように、本技術の第２の実施の形態では、インバータを削減したため、その分、半導体集積回路２００の回路規模を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、マルチプレクサ２０３および２２０により、４入力２出力の回路を実現していたが、２つのマルチプレクサでは、入出力データ数が増大した際に、対応することができないおそれがある。この第３の実施の形態の半導体集積回路２００は、マルチプレクサの個数を増大した点において第１の実施の形態と異なる。
　図１８は、本技術の第３の実施の形態における電子装置１００の一構成例を示すブロック図である。この第３の電子装置１００は、半導体集積回路２００内に保持部２０４を設けない点において第１の実施の形態と異なる。
　図１９は、本技術の第３の実施の形態における分配部２０１の一構成例を示すブロック図である。この第３の実施の形態の分配部２０１は、Ｐ型トランジスタ２１１および２１３と、Ｎ型トランジスタ２１２および２１４とを備えない点において第１の実施の形態と異なる。
　図２０は、本技術の第３の実施の形態における選択部２０２の一構成例を示すブロック図である。この第３の実施の形態の選択部２０２は、マルチプレクサ２０７および２０８をさらに備える点において第１の実施の形態と異なる。
　マルチプレクサ２０７および２０８の回路構成は、マルチプレクサ２２０と同様である。マルチプレクサ２０７は、選択信号ＳＥＬおよびＳＥＬＢに従って入力データＩＮ５およびＩＮ６のいずれかを選択して出力データＹ３として出力する。また、マルチプレクサ２０８は、選択信号ＳＥＬおよびＳＥＬＢに従って入力データＩＮ７およびＩＮ８のいずれかを選択して出力データＹ４として出力する。
　図２１は、本技術の第３の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。第３の実施の形態の半導体基板１０１には、スタンダードセル３８０および３９０がさらに配置される。なお、同図において、Ｐ層、Ｎ層、電源線および接地線は省略されている。
　上側から順に、スタンダードセル３５０、３６０、３７０、３８０および３９０がＹ方向に配列される。また、スタンダードセル３８０には、マルチプレクサ２０７が配置され、スタンダードセル３９０には、マルチプレクサ２０８が配置される。
　ここで、図２１では、インバータを設けたスタンダードセル３５０を最も上側に配置しているが、インバータの位置は最上位に限定されない。例えば、図２２のように、上から２番目にインバータを配置することもできる。
　なお、電子装置１００内に４個のマルチプレクサを配置しているが、マルチプレクサの個数は４個に限定されない。
　このように、本技術の第３の実施の形態では、マルチプレクサの個数を２個から４個に増大したため、入出力データ数を４入力２出力から８入力４出力に増大することができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、スタンダードセルのサイズを一定に揃えていたが、一部のスタンダードセル内の回路が複雑化すると、その規定のサイズ内に回路を配置することができないおそれがある。この第４の実施の形態の電子装置１００は、一部のスタンダードセルのサイズを拡大した点において第３の実施の形態と異なる。
　図２３は、本技術の第４の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。この第４の実施の形態の配線レイアウトは、インバータに対応するスタンダードセル３５０の高さが、他のスタンダードセルの２倍である点において第３の実施の形態と異なる。なお、スタンダードセル３５０の高さは、他のスタンダードセルの３倍以上であってもよい。このように、規定値よりも高いスタンダードセルは、マルチハイトのスタンダードセルと呼ばれる。
　なお、インバータを配置したスタンダードセル３５０をマルチハイトとしているが、この構成に限定されない。図２４に例示するように、スタンダードセル３５０の高さを規定値にし、マルチプレクサを配置したスタンダードセル３６０や３７０をマルチハイトとすることもできる。また、ラッチを配置したスタンダードセルをマルチハイトとすることもできる。
　このように、本技術の第４の実施の形態では、スタンダードセル３５０の高さを、他のスタンダードセルよりも高くしたため、他のスタンダードセルよりも複雑な回路をスタンダードセル３５０内に配置することができる。
　＜５．第５の実施の形態＞
　上述の第３の実施の形態では、マルチプレクサをＹ方向にのみ配列していたが、マルチプレクサの個数を多くするほど、半導体集積回路２００のＹ方向のサイズが増大して半導体基板１０１内に収まらなくなるおそれがある。この第５の実施の形態の電子装置１００は、Ｙ方向に加えてＸ方向にもマルチプレクサを配列した点において第３の実施の形態と異なる。
　図２５は、本技術の第５の実施の形態における配線レイアウトの一例を示す平面図である。この第５の実施の形態の半導体基板１０１には、スタンダードセル４００、４１０、４２０、４３０、４４０、４５０、４６０および４７０がさらに配置される。これらの追加されたスタンダードセルには、例えば、マルチプレクサが配置される。
　インバータが設けられたスタンダードセル３５０は、例えば、上から３番目に配置される。また、スタンダードセル３５０以外のセルは、Ｘ方向およびＹ方向に配列される。言い換えれば、２次元格子状に配列される。例えば、スタンダードセル３５０の上側と下側とのそれぞれにおいて、２行×３列に他のスタンダードセルが配列される。
　選択信号線３０４および３０５は、スタンダードセル３５０を含む列においてＹ方向に配線される。また、これらの選択信号線は、スタンダードセル３５０内においてＸ方向に分岐され、スタンダードセル３５０を含まない他の２列において、さらにＹ方向に分岐される。
　なお、インバータを設けたスタンダードセル３５０の行は、他のスタンダードセルを配列していないが、図２６に例示するように、スタンダードセル３５０の両側にさらにスタンダードセルを配列することもできる。
　また、マルチプレクサの他、ラッチを設けたスタンダードセルをＸ方向およびＹ方向に配列することもできる。ラッチを設けたスタンダードセルを二次元格子状に配列することにより、例えば、複数ビットを保持するマルチビットフリップフロップを実現することができる。
　このように、本技術の第５の実施の形態では、スタンダードセルを二次元格子状に配列するため、スタンダードセル数が増大しても、Ｙ方向における半導体集積回路２００のサイズの増大を抑制することができる。
　＜６．第６の実施の形態＞
　上述の第３の実施の形態では、１個のインバータにより１個の差動信号を生成して４個のマルチプレクサを制御していたが、インバータが１個では、それらのマルチプレクサを複数の差動信号により制御することができない。この第６の実施の形態の電子装置１００は、インバータの個数を増大した点において第３の実施の形態と異なる。
　図２７は、本技術の第６の実施の形態における分配部２０１の一構成例を示す回路図である。この第６の実施の形態の分配部２０１は、インバータ２１６をさらに備える点において第３の実施の形態と異なる。
　インバータ２１５には選択信号ＳＥＬ１が入力され、インバータ２１６には選択信号ＳＥＬ２が入力される。インバータ２１５は、選択信号ＳＥＬ１を反転して選択信号ＳＥＬ１Ｂを生成して選択部２０２に供給する。インバータ２１６は、選択信号ＳＥＬ２を反転して選択信号ＳＥＬ２Ｂを生成して選択部２０２に供給する。
　なお、選択信号ＳＥＬ１およびＳＥＬ１Ｂからなる差動信号は、特許請求の範囲に記載の第１差動信号の一例であり、選択信号ＳＥＬ２およびＳＥＬ２Ｂからなる差動信号は、特許請求の範囲に記載の第２差動信号の一例である。また、インバータ２１５は、特許請求の範囲に記載の第１インバータの一例であり、インバータ２１６は、特許請求の範囲に記載の第２インバータの一例である。
　図２８は、本技術の第６の実施の形態における選択部２０２の一構成例を示す回路図である。第６の実施の形態においてマルチプレクサ２０３および２２０は、選択信号ＳＥＬ１およびＳＥＬ１Ｂに従って２つの入力データのいずれかを選択する。また、マルチプレクサ２０７および２０８は、選択信号ＳＥＬ２およびＳＥＬ２Ｂに従って２つの入力データのいずれかを選択する。
　図２９は、本技術の第６の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。この第６の実施の形態において、スタンダードセル３５０は、上から３番目に配置され、このスタンダードセル３５０には、図２７に例示したインバータ２１５および２１６が配置される。
　また、スタンダードセル３５０から上方にＹ方向に沿って選択信号線３０４および３０５が配線され、スタンダードセル３５０から下方にＹ方向に沿って選択信号線３０６および３０７が配線される。スタンダードセル３５０は、選択信号線３０４および３０５を介して選択信号ＳＥＬ１およびＳＥＬ１Ｂをスタンダードセル３６０および３７０に供給する。また、スタンダードセル３５０は、選択信号線３０６および３０７を介して選択信号ＳＥＬ２およびＳＥＬ２Ｂをスタンダードセル３８０および３９０に供給する。
　なお、スタンダードセル３６０および３７０は、特許請求の範囲に記載の第１回路の一例であり、スタンダードセル３８０および３９０は、特許請求の範囲に記載の第２回路の一例である。
　なお、スタンダードセル３５０は、２個のインバータにより２個の差動信号を供給しているが、インバータおよび差動信号の個数は２個に限定されず、３個以上のインバータにより３個以上の差動信号を供給することもできる。
　このように、本技術の第６の実施の形態では、インバータの個数を１個から２個に増大したため、２個の差動信号を複数のマルチプレクサに供給することができる。
　＜７．第７の実施の形態＞
　上述の第３の実施の形態では、Ｙ方向に沿って直線状に配線した選択信号線３０４および３０５を介して、インバータは、同じ列に配列されたマルチプレクサに差動信号を供給していた。しかし、マルチプレクサ以外の回路や素子をインバータと同じ列に配列する際に、それらの回路等の配置により、一部のマルチプレクサを同じ列に配列することができないことがある。この第７の実施の形態の電子装置１００は、選択信号線をＸ方向に折り曲げる点において第３の実施の形態と異なる。
　図３０は、本技術の第７の実施の形態におけるインバータおよびマルチプレクサの配線レイアウトの一例を示す平面図である。この第７の実施の形態において、スタンダードセル３５０は、上から３番目に配置され、スタンダードセル３６０および３７０は、スタンダードセル３５０と別の列に配置される。一方、スタンダードセル３８０および３９０は、スタンダードセル３５０と同じ列に配列される。
　選択信号線３０４および３０５は、同じ列のスタンダードセル３５０、３８０および３９０内において、Ｙ方向に配線される。しかし、スタンダードセル３６０および３７０は、別の列に配列されるため、選択信号線３０４および３０５は、インバータを設けたスタンダードセル３５０内のコンタクトの部分などでＸ方向に折り曲げられて、スタンダードセル３６０および３７０の列まで配線される。そして、選択信号線３０４および３０５は、Ｙ方向に折り曲げられてスタンダードセル３６０および３７０に配線される。
　なお、マスタラッチやスレーブラッチがインバータと同じ列でない場合においても、同様にインバータ内でクロック信号線をＸ方向に折り曲げて配線することができる。
　このように、本技術の第７の実施の形態では、Ｙ方向に直線状に配線した選択信号線を、スタンダードセル３５０内でＸ方向に折り曲げて配線するため、一部のマルチプレクサをインバータと異なる列に配置することができる。これにより、回路のレイアウトの自由度を高くすることができる。
　＜８．第８の実施の形態＞
　上述の第１の実施の形態では、マスタラッチおよびスレーブラッチをＹ方向に配列していたが、このレイアウトでは、半導体集積回路２００のＹ方向のサイズが大きくなってしまう。この第８の実施の形態の電子装置１００は、マスタラッチおよびスレーブラッチをＸ方向に配列した点において第１の実施の形態と異なる。
　図３１は、本技術の第８の実施の形態における分配部２０１の一構成例を示す回路図である。第８の実施の形態の分配部２０１は、Ｐ型トランジスタ２１１－１および２１３－１と、Ｎ型トランジスタ２１２－１および２１４－１とをさらに備える。Ｐ型トランジスタ２１１－１および２１３－１と、Ｎ型トランジスタ２１２－１および２１４－１の接続構成は、Ｐ型トランジスタ２１１および２１３と、Ｎ型トランジスタ２１２および２１４と同様である。Ｐ型トランジスタ２１１－１および２１３－１と、Ｎ型トランジスタ２１２－１および２１４－１とのそれぞれは、例えば、ＭＯＳトランジスタである。
　Ｐ型トランジスタ２１１およびＮ型トランジスタ２１２からなるインバータは、クロック信号ＣＫを反転してクロック信号ＣＫＢＭを生成する。Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４からなるインバータは、クロック信号ＣＫＢＭを反転してクロック信号ＣＫＢＢＭを生成する。
　また、Ｐ型トランジスタ２１１－１およびＮ型トランジスタ２１２－１からなるインバータは、クロック信号ＣＫを反転してクロック信号ＣＫＢＳを生成する。Ｐ型トランジスタ２１３－１およびＮ型トランジスタ２１４－１からなるインバータは、クロック信号ＣＫＢＳを反転してクロック信号ＣＫＢＢＳを生成する。
　図３２は、本技術の第８の実施の形態におけるインバータおよびフリップフロップの配線レイアウトの一例を示す平面図である。マスタラッチを配置したスタンダードセル３２０と、スレーブラッチを配置したスタンダードセル３３０とはＸ方向に配列される。また、スタンダードセル３１０と、スタンダードセル３２０または３３０とはＹ方向に配列される。また、クロック信号線３０８および３０９がさらに配線される。
　クロック信号線３０２および３０３は、スタンダードセル３１０および３２０内において、Ｙ方向に配線される。クロック信号線３０８および３０９は、スタンダードセル３１０および３３０内において、Ｙ方向に配線される。スタンダードセル３１０は、クロック信号ＣＫからクロック信号ＣＫＢＭおよびＣＫＢＢＭを生成してクロック信号３０２および３０３を介してマスタラッチ（スタンダードセル３２０）へ出力する。また、スタンダードセル３１０は、クロック信号ＣＫからクロック信号ＣＫＢＳおよびＣＫＢＢＳを生成してクロック信号３０８および３０９を介してスレーブラッチ（スタンダードセル３３０）へ出力する。
　なお、スタンダードセル３１０は、クロック信号ＣＫＢＭおよびＣＫＢＳを生成せずにクロック信号ＣＫＢのみを生成し、クロック信号線３０２を分岐してマスタラッチのみならずスレーブラッチにも供給してもよい。この場合には、例えば、図３１におけるＰ型トランジスタ２１１およびＮ型トランジスタ２１２からなるインバータの出力を、Ｐ型トランジスタ２１３、Ｎ型トランジスタ２１４、Ｐ型トランジスタ２１３－１およびＮ型トランジスタ２１４－１に入力すればよい。
　スタンダードセル３１０と、スタンダードセル３２０または３３０とをＹ方向に配列したため、クロック信号線３０２、３０３、３０８および３０９をＹ方向に直線状に配線することができる。
　なお、クロック信号ＣＫＢＭやＣＫＢＢＭを生成するインバータ内のトランジスタの閾値電圧、ゲート長およびゲート幅を、クロック信号ＣＫＢＳやＣＫＢＢＳを生成するインバータ内のトランジスタと異なる値にしてもよい。これにより、例えば、マスタラッチの動作速度をスレーブラッチよりも遅くしてセットアップタイムを確保しつつ、スレーブ側へのデータ伝搬タイミングを高速化することができる。
　また、マスタラッチおよびスレーブラッチからなるフリップフロップを１個配置しているが、フリップフロップを２個以上配置することもできる。この場合には、例えば、スタンダードセル３２０の下方に、２個目以降のマスタラッチを設けたスタンダードセルをＹ方向に配列し、スタンダードセル３３０の下方に２個目以降のスレーブラッチを設けたスタンダードセルをＹ方向に配列すればよい。このように、Ｙ方向にクロック信号線を伸ばし、スタンダードセルを追加することにより、保持するビット数を容易に増加することができる。
　このように、本技術の第８の実施の形態では、マスタラッチを配置したスタンダードセル３２０と、スレーブラッチを配置したスタンダードセル３３０とをＸ方向に配列したため、半導体集積回路２００のＹ方向のサイズを小さくすることができる。
　＜９．応用例＞
本開示に係る技術は、いわゆる「物のインターネット」であるＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　ｔｈｉｎｇｓ）と呼ばれる技術へ応用可能である。ＩｏＴとは、「物」であるＩｏＴデバイス９１００が他のＩｏＴデバイス９００３、インターネット、クラウド９００５などに接続され、情報交換することにより相互に制御する仕組みである。ＩｏＴは、農業、家、自動車、製造、流通、エネルギー、など様々な産業に利用できる。
　図３３は、本開示に係る技術が適用され得るＩｏＴシステム９０００の概略的な構成の一例を示す図である。
ＩｏＴデバイス９００１には、温度センサー、湿度センサー、照度センサー、加速度センサー、距離センサー、画像センサー、ガスセンサー、人感センサーなどの各種センサーなどが含まれる。また、ＩｏＴデバイス９００１には、スマートフォン、携帯電話、ウェアラブル端末、ゲーム機器などの端末を含めてもよい。ＩｏＴデバイス９００１は、ＡＣ電源、ＤＣ電源、電池、非接触給電、いわゆるエナジーハーベストなどにより給電される。ＩｏＴデバイス９００１は、有線、無線、近接無線通信などにより通信することができる。通信方式は３Ｇ／ＬＴＥ、ＷｉＦｉ、ＩＥＥＥ８０２．１５．４、Ｂｌｕｅｔｏｏｔｈ、Ｚｉｇｂｅｅ（登録商標）、Ｚ－Ｗａｖｅなどが好適に用いられる。ＩｏＴデバイス９００１は、これらの通信手段の複数を切り替えて通信してもよい。
　ＩｏＴデバイス９００１は、１対１、星状、ツリー状、メッシュ状のネットワークを形成してもよい。ＩｏＴデバイス９００１は、直接に、またはゲートウエイ９００２を通して、外部のクラウド９００５に接続してもよい。ＩｏＴデバイス９００１には、ＩＰｖ４、ＩＰｖ６、６ＬｏＷＰＡＮなどによって、アドレスが付与される。ＩｏＴデバイス９００１から収集されたデータは、他のＩｏＴデバイス９００３、サーバ９００４、クラウド９００５などに送信される。ＩｏＴデバイス９００１からデータを送信するタイミングや頻度は好適に調整され、データを圧縮して送信してもよい。このようなデータはそのまま利用してもよく、統計解析、機械学習、データマイニング、クラスタ分析、判別分析、組み合わせ分析、時系列分析など様々な手段でデータをコンピュータ９００８で分析してもよい。このようなデータを利用することにより、コントロール、警告、監視、可視化、自動化、最適化、など様々なサービスを提供することができる。
　本開示に係る技術は、家に関するデバイス、サービスにも応用可能である。家におけるＩｏＴデバイス９００１には、洗濯機、乾燥機、ドライヤ、電子レンジ、食洗機、冷蔵庫、オーブン、炊飯器、調理器具、ガス器具、火災報知器、サーモスタット、エアコン、テレビ、レコーダ、オーディオ、照明機器、温水器、給湯器、掃除機、扇風機、空気清浄器、セキュリティカメラ、錠、扉・シャッター開閉装置、スプリンクラー、トイレ、温度計、体重計、血圧計などが含まれる。さらにＩｏＴデバイス９００１には、太陽電池、燃料電池、蓄電池、ガスメータ、電力メータ、分電盤を含んでもよい。
家におけるＩｏＴデバイス９００１の通信方式は、低消費電力タイプの通信方式が望ましい。また、ＩｏＴデバイス９００１は屋内ではＷｉＦｉ、屋外では３Ｇ/ＬＴＥにより通信するようにしてもよい。クラウド９００５上にＩｏＴデバイス制御用の外部サーバ９００６を設置し、ＩｏＴデバイス９００１を制御してもよい。ＩｏＴデバイス９００１は、家庭機器の状況、温度、湿度、電力使用量、家屋内外の人・動物の存否などのデータを送信する。家庭機器から送信されたデータは、クラウド９００５を通じて、外部サーバ９００６に蓄積される。このようなデータに基づき、新たなサービスが提供される。このようなＩｏＴデバイス９００１は、音声認識技術を利用することにより、音声によりコントロールすることができる。
　また各種家庭機器からテレビに情報を直接送付することにより、各種家庭機器の状態を可視化することができる。さらには、各種センサーが居住者の有無を判断し、データを空調機、照明などに送付することで、それらの電源をオン・オフすることができる。さらには、各種家庭機器に供えられたディスプレイにインターネットを通じて広告を表示することができる。
　以上、本開示に係る技術が適用され得るＩｏＴシステム９０００の一例について説明した。本開示に係る技術は、以上説明した構成のうち、ＩｏＴデバイス９００１に好適に適用され得る。具体的には、図１に例示した電子装置１００をＩｏＴデバイス９００１として用いることにより、信号線の配線形状を簡素化して、寄生容量や製造ばらつきの増大を抑制することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定の差動信号を正側出力端子および負側出力端子から出力する出力回路と、
　それぞれのゲートが所定方向に配列された複数の正側トランジスタとそれぞれのゲートが前記所定方向に配列された複数の負側トランジスタとが配置された論理回路と、
　前記正側出力端子から前記所定方向に沿って配線されて前記複数の正側トランジスタのそれぞれの前記ゲートと前記正側出力端子とを接続する正側信号線と、
　前記負側出力端子から前記所定方向に沿って配線されて前記複数の負側トランジスタのそれぞれの前記ゲートと前記負側出力端子とを接続する負側信号線と
を具備する半導体集積回路。
（２）前記差動信号は、クロック信号と前記クロック信号を反転した信号とを含み、
　前記出力回路は、前記クロック信号を反転するインバータを含み、
　前記論理回路は、
　前記差動信号に同期してデータを保持して出力するマスタラッチと、
　前記差動信号に同期して前記出力されたデータを保持するスレーブラッチと
を含む
前記（１）記載の半導体集積回路。
（３）前記マスタラッチおよび前記スレーブラッチは、前記所定方向に配列される
前記（２）記載の半導体集積回路。
（４）前記マスタラッチおよび前記スレーブラッチは、前記所定方向に垂直な方向に配列される
前記（２）記載の半導体集積回路。
（５）前記所定方向に垂直な方向に沿って電源線と接地線とが配線され、
　前記電源線と接地線とは前記所定方向において交互に配線される
前記（２）または（３）に記載の半導体集積回路。
（６）前記差動信号は、選択信号と前記選択信号を反転した信号とを含み、
　前記出力回路は、前記選択信号を反転するインバータを含み、
　前記論理回路は、前記差動信号に従って複数のデータのいずれかを選択するマルチプレクサを含む
前記（１）から（５）のいずれかに記載の半導体集積回路。
（７）前記差動信号は、選択信号と前記選択信号を反転した信号とを含み、
　前記出力回路は、前記差動信号に従って複数のデータのいずれかを選択する第１マルチプレクサを含み、
　前記論理回路は、前記差動信号に従って複数のデータのいずれかを選択する第２マルチプレクサを含む
前記（１）から（５）のいずれかに記載の半導体集積回路。
（８）前記差動信号は、第１差動信号および第２差動信号を含み、
　前記論理回路は、前記所定方向に配列された第１回路および第２回路を含み、
　前記出力回路は、
　前記第１差動信号を生成して前記第１回路に出力する第１インバータと、
　前記第２差動信号を生成して前記第２回路に出力する第２インバータと
を備える前記（１）から（７）のいずれかに記載の半導体集積回路。
（９）前記所定方向における前記出力回路および前記論理回路のそれぞれのサイズが異なる
前記（１）から（８）のいずれかに記載の半導体集積回路。
（１０）前記論理回路は、二次元格子状に配列された複数の回路を含む
前記（１）から（９）記載の半導体集積回路。
（１１）前記正側信号線および前記負側信号線は、前記出力回路内において前記所定方向に垂直な方向に折り曲げられる
前記（１）から（１０）のいずれかに記載の半導体集積回路。
　１００　電子装置
　１０１　半導体基板
　１０２　トランジスタ層
　１０３　メタル層
　２００　半導体集積回路
　２０１　分配部
　２０２　選択部
　２０３、２０７、２０８、２２０　マルチプレクサ
　２０４　保持部
　２０５　前段フリップフロップ
　２０６　後段フリップフロップ
　２１１、２１１－１、２１３、２１３－１、２２１、２２３、２２５、２２７、２５１、２６１、２６３　Ｐ型トランジスタ
　２１２、２１２－２、２１４、２１４－１、２２２、２２４、２２６、２２８、２５２、２６２、２６４　Ｎ型トランジスタ
　２１５、２１６、２２９、２５４、２６５、２６６、２６７　インバータ
　２５０　マスタラッチ
　２５３　クロックトインバータ
　２６０　スレーブラッチ
　３０１、３０２、３０３、３０８、３０９　クロック信号線
　３０４、３０５、３０６、３０７　選択信号線
　３１０、３２０、３３０、３５０、３６０、３７０、３８０、３９０、４００、４１０、４２０、４３０、４４０、４５０、４６０、４７０、４８０、４９０　スタンダードセル
　３１１、３２２、３３１、３５１、３６２、３７１　Ｐ層
　３１２、３２１、３３２、３５２、３６１、３７２　Ｎ層
　３４１、３４３　電源線
　３４２、３４４　接地線
　４０１、４０２　データ線
　５０１、５０２　出力端子
　５１１、５２１　出力線
　５１２、５１４、５２２、５２４　ゲート電極
　５１３、５１５、５２３、５２５　ゲート間配線
　９００１　ＩｏＴデバイス

Claims (11)

  1. 　所定の差動信号を正側出力端子および負側出力端子から出力する出力回路と、
    　それぞれのゲートが所定方向に配列された複数の正側トランジスタとそれぞれのゲートが前記所定方向に配列された複数の負側トランジスタとが配置された論理回路と、
    　前記正側出力端子から前記所定方向に沿って配線されて前記複数の正側トランジスタのそれぞれの前記ゲートと前記正側出力端子とを接続する正側信号線と、
    　前記負側出力端子から前記所定方向に沿って配線されて前記複数の負側トランジスタのそれぞれの前記ゲートと前記負側出力端子とを接続する負側信号線と
    を具備する半導体集積回路。
  2. 　前記差動信号は、クロック信号と前記クロック信号を反転した信号とを含み、
    　前記出力回路は、前記クロック信号を反転するインバータを含み、
    　前記論理回路は、
    　前記差動信号に同期してデータを保持して出力するマスタラッチと、
    　前記差動信号に同期して前記出力されたデータを保持するスレーブラッチと
    を含む
    請求項１記載の半導体集積回路。
  3. 　前記マスタラッチおよび前記スレーブラッチは、前記所定方向に配列される
    請求項２記載の半導体集積回路。
  4. 　前記マスタラッチおよび前記スレーブラッチは、前記所定方向に垂直な方向に配列される
    請求項２記載の半導体集積回路。
  5. 　前記所定方向に垂直な方向に沿って電源線と接地線とが配線され、
    　前記電源線と接地線とは前記所定方向において交互に配線される
    請求項２記載の半導体集積回路。
  6. 　前記差動信号は、選択信号と前記選択信号を反転した信号とを含み、
    　前記出力回路は、前記選択信号を反転するインバータを含み、
    　前記論理回路は、前記差動信号に従って複数のデータのいずれかを選択するマルチプレクサを含む
    請求項１記載の半導体集積回路。
  7. 　前記差動信号は、選択信号と前記選択信号を反転した信号とを含み、
    　前記出力回路は、前記差動信号に従って複数のデータのいずれかを選択する第１マルチプレクサを含み、
    　前記論理回路は、前記差動信号に従って複数のデータのいずれかを選択する第２マルチプレクサを含む
    請求項１記載の半導体集積回路。
  8. 　前記差動信号は、第１差動信号および第２差動信号を含み、
    　前記論理回路は、前記所定方向に配列された第１回路および第２回路を含み、
    　前記出力回路は、
    　前記第１差動信号を生成して前記第１回路に出力する第１インバータと、
    　前記第２差動信号を生成して前記第２回路に出力する第２インバータと
    を備える請求項１記載の半導体集積回路。
  9. 　前記所定方向における前記出力回路および前記論理回路のそれぞれのサイズが異なる
    請求項１記載の半導体集積回路。
  10. 　前記論理回路は、二次元格子状に配列された複数の回路を含む
    請求項１記載の半導体集積回路。
  11. 　前記正側信号線および前記負側信号線は、前記出力回路内において前記所定方向に垂直な方向に折り曲げられる
    請求項１記載の半導体集積回路。
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