CN104900644A - 三维集成电路中缺陷硅通孔的容错电路 - Google Patents

Abstract

本发明提供了一种三维集成电路中缺陷硅通孔的容错电路，所述三维集成电路包括m个信号线、n个硅通孔以及表示所述n个硅通孔的缺陷情况的n个测试线，其中n＞m，且n和m为正整数，其中所述容错电路包括m个行容错控制器，第x个行容错控制器将第x个信号线与至少n-m+1个所述硅通孔连接，第x个行容错控制器用于将第x个信号线与所述至少n-m+1个所述硅通孔中未与其他信号线导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通，其中x为1～m的正整数，行信号传输方向为行容错控制器中的信号传输方向。本发明的容错电路能够自动容忍三维集成电路在出厂测试和使用过程中产生的缺陷硅通孔。

Description

三维集成电路中缺陷硅通孔的容错电路

技术领域

本发明涉及集成电路设计领域，具体涉及用于容错缺陷硅通孔的电路。

背景技术

基于硅通孔(Through Silicon Via,TSV)的三维集成电路(以下简称三维集成电路)通过硅通孔将多层芯片垂直堆叠集成，由于采用了非常短的硅通孔代替了平面集成电路中的长互连线，使其具有诸多优点，例如低延迟、低功耗和高性能等，从而非常具有应用前景。

然而，在三维集成电路的硅通孔的制造过程以及硅通孔的键合过程中，易于造成硅通孔的缺陷或失效，由于即使单个硅通孔的失效都将导致整个三维集成电路芯片失效，从而将降低三维集成电路产品的成品率。因此。为了提高三维集成电路的可靠性，现有技术提供了一些缺陷硅通孔容忍(或修复)方法，其通常采用缺陷硅通孔附近的硅通孔修复发生缺陷的硅通孔。然而，实际上，在硅通孔制造和键合过程中，硅通孔易于形成簇形缺陷，即缺陷硅通孔易于发生在一个小的区域内。如果某一个硅通孔发生了缺陷，其邻近的硅通孔也将有较高的概率发生缺陷。此外，硅通孔中产生的很多类型的缺陷是潜在的，在三维集成电路的出厂测试中通常难以被检测，例如硅通孔的界面裂纹缺陷，其在芯片的出厂测试中很难被检测到。然而在芯片的使用过程中，硅通孔的界面裂纹缺陷会形成一个完全的开路缺陷，从而使得三维集成电路的性能失效。

因此，为了提高整个三维集成电路的成品率和可靠性，需要一种能容忍三维集成电路中的缺陷硅通孔的容错电路，其不仅能自动容忍三维集成电路在出厂测试中检测到的缺陷硅通孔(包括簇形缺陷)，还能自动容忍三维集成电路在使用过程中发生失效的缺陷硅通孔。

发明内容

因此，针对上述技术问题，本发明的一个实施例提供了一种三维集成电路中缺陷硅通孔的容错电路，所述三维集成电路包括m个信号线、n个硅通孔以及表示所述n个硅通孔的缺陷情况的n个测试线，其中n＞m，且n和m为正整数，其中所述容错电路包括m个行容错控制器，第x个行容错控制器将第x个信号线与至少n-m+1个所述硅通孔连接，第x个行容错控制器用于将第x个信号线与所述至少n-m+1个所述硅通孔中未与其他信号线导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通，其中x为1～m的正整数，行信号传输方向为行容错控制器中的信号传输方向。

优选的，每个所述行容错控制器包括沿所述行信号传输方向依次连接的n-m+1个容错单元，所述第x个信号线通过所述第x个行容错控制器中的每个容错单元与一个硅通孔连接，任意相邻的两个行容错控制器连接n-m个相同的硅通孔。

优选的，每个所述行容错控制器中的第i个容错单元的列输出端连接至沿列信号传输方向上的下一个行容错控制器中的第i-1个容错单元的列输入端，其中i∈[2,n-m+1]的正整数，每个所述行容错控制器中的第j个容错单元的行输出端连接至第j+1个容错单元的行输入端，其中j∈[1,n-m]的正整数，第1个行容错控制器中的n-m+1个容错单元的列输入端分别连接至n-m+1个测试线，其余m-1个行容错控制器中的最后一个容错单元的列输入端分别连接至其余的m-1个测试线。

优选的，所述容错单元用于当其行输入端接收行导通信号、且列输入端接收对应的测试线的导通信号时，使得沿所述行信号传输方向和列信号传输方向上的其他容错单元都截止；以及所述容错单元用于当其行输入端接收行断开信号和/或列输入端接收对应的测试线的断开信号时，使得其行输入端接收的信号传输至沿所述行信号传输方向的下一个容错单元的行输入端，且将其列输入端接收的信号传输至沿所述列信号传输方向的下一个容错单元的列输入端。

优选的，所述测试线的断开信号和行断开信号为逻辑低电平，且所述测试线的导通信号和行导通信号为逻辑高电平。

优选的，当所述容错单元的行输入端和列输入端接收逻辑高电平时，所述容错单元导通且其行输出端和列输出端输出逻辑低电平；以及当所述容错单元的行输入端和/或列输入端接收逻辑低电平时，所述容错单元截止且其行输出端和列输出端分别与其行输入端和列输入端的信号相同。

优选的，所述容错单元包括：

与非门，其两个输入端分别作为所述容错单元的所述行输入端和列输入端；

第一与门，其两个输入端分别连接至所述与非门的输出端和所述行输入端，且其输出端作为所述容错单元的所述行输出端；

第二与门，其两个输入端分别连接至所述与非门的输出端和所述列输入端，且其输出端作为所述容错单元的所述列输出端；以及

可控开关器件，其用于当所述与非门输出逻辑低电平时导通，且当所述与非门输出逻辑高电平时截止；

其中每个所述行容错控制器中的第1个容错单元的行输入端被设置为逻辑高电平。

优选的，所述可控开关器件为PMOS晶体管，所述PMOS晶体管的栅极连接至所述与非门的输出端。

优选的，

每个所述行容错控制器中的第1个容错单元包括：

反相器，其输入端作为所述第1个容错单元的列输入端，其输出端作为所述第1个容错单元的行输出端；以及

第一可控开关器件，其用于当所述反相器输出逻辑低电平时导通，且当所述反相器输出逻辑高电平时截止；

每个所述行容错控制器中的第2～n-m+1个容错单元都包括：

与非门，其两个输入端分别作为所述行输入端和列输入端；

第一与门，其两个输入端分别连接至所述与非门的输出端和所述行输入端，且其输出端作为所述行输出端；

第二与门，其两个输入端分别连接至所述与非门的输出端和所述列输入端，且其输出端作为所述列输出端；以及

第二可控开关器件，其用于当所述与非门输出逻辑低电平时导通，且当在所述与非门输出逻辑高电平时截止。

优选的，所述第一可控开关器件为第一PMOS晶体管，所述第一PMOS晶体管的栅极连接至所述反相器的输出端；所述第二可控开关器件为第二PMOS晶体管，所述第二PMOS晶体管的栅极连接至所述与非门的输出端。

本发明的容错电路能够自动容忍三维集成电路在出厂测试和使用过程中产生的缺陷硅通孔，使得信号能够自动选择无故障的硅通孔进行信号传输，且不会发生信号冲突，提高了三维集成电路的成品率和可靠性。

附图说明

以下参照附图对本发明实施例作进一步说明，其中：

图1是根据本发明第一个实施例的容错电路的电路图。

图2是图1所述的容错电路中的一个容错单元的电路图。

图3是根据本发明第二个实施例的容错电路的电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图通过具体实施例对本发明进一步详细说明。

为了清楚解释本发明的容错电路的功能和原理，以下将以三维集成电路中包括3个(功能)信号线和5个硅通孔为例进行说明。

图1是根据本发明第一个实施例的容错电路的电路图。图1中的Signal1、Signal2和Signal3为三个信号线，TSV1、TSV2、TSV3、TSV4和TSV5为5个硅通孔(在图1中以导电线示出)。测试线T1～T5分别反应硅通孔TSV1～TSV5的缺陷情况，其中测试线上的信号为逻辑高电平表示对应的硅通孔无缺陷，为逻辑低电平表示对应的硅通孔有缺陷。硅通孔的缺陷测试结果可以通过现有的测试方法得到。

如图1所示，容错电路100包括3个相同的行容错控制器10、20和30。行容错控制器10包括沿着其行信号传输方向上依次连接的容错单元11、12和13(单个容错单元的电路结构具体参见图2所示)。同样，行容错控制器20包括沿着其行信号传输方向上依次连接的容错单元21、22和23；行容错控制器30包括沿着其行信号传输方向上依次连接的容错单元31、32和33。因此容错电路100包括9个相同的容错单元。这里定义的行信号传输方向为行容错控制器中的第j个容错单元的行输出端到第j+1个容错单元的行输入端的信号传输方向，其中j∈[1,2]的正整数。

行容错控制器10中的容错单元11、12和13将第一信号线Signal1分别与硅通孔TSV1、TSV2和TSV3连接。行容错控制器20中的容错单元21、22和23将第二信号线Signal2分别与硅通孔TSV2、TSV3和TSV4连接。行容错控制器30中的容错单元31、32和33将第三信号线Signal3分别与硅通孔TSV3、TSV4和TSV5连接。

行容错控制器10中第i个容错单元的列输出端连接至行容错控制器20中的第i-1个容错单元的列输入端，行容错控制器20中第i个容错单元的列输出端连接至行容错控制器30中的第i-1个容错单元的列输入端，本实施例中i∈[2,3]的正整数。这里定义列信号传输方向为行容错控制器中的第i个容错单元的列输出端到下一个行容错控制器中的第i-1个容错单元的列输入端的信号传输方向。

行容错控制器10中容错单元11、12和13的列输入端分别连接至测试线T1、T2和T3。行容错控制器20和30中的第三个容错单元23、33的列输入端分别连接至测试线T4和T5。

为了便于理解容错电路100的功能和原理，我们先分析其中一个容错单元的功能。图2是容错单元的电路图。容错单元包括与非门101、PMOS晶体管102、与门103和与门104。与非门101的两个输入端分别作为容错单元的行输入端RI和列输入端CI，与门103的两个输入端分别连接至与非门101的输出端和行输入端RI，与门104的两个输入端分别连接至与非门101的输出端和列输入端CI，与非门101的输出端连接至PMOS晶体管102的栅极，PMOS晶体管102的源极和漏极连接至信号线和硅通孔。与门103、104的输出端分别作为容错单元的行输出端RO、列输出端CO。PMOS晶体管102导通时使得与其连接的硅通孔和信号线导通。

根据容错单元的电路图得到其逻辑真值表如下表1所示。

表1

根据容错单元的逻辑真值表得知：(1)行输入端RI和列输入端CI都接收逻辑高电平1时，容错单元导通，且其行输出端RO和列输出端CO都输出逻辑低电平0；以及(2)当其行输入端RI和/或列输入端CI接收逻辑低电平0时，容错单元截止，且其行输出端RO和列输出端CO分别与其行输入端RI和列输入端C的信号相同。

结合图1所示的容错电路100，当存在缺陷硅通孔时，与该缺陷硅通孔连接的容错单元的列输入端信号都为与该缺陷硅通孔对应的测试线的断开信号，从而使得容错单元中的PMOS晶体管102都截止。因此我们进一步得到容错单元的功能为：(1)当其行输入端和列输入端分别接收行导通信号和对应的测试线(测试线对应于与该容错单元连接的硅通孔)的导通信号时，使得沿行信号传输方向和列信号传输方向上的其他容错单元都截止，因此确保了信号线只能通过一个容错单元与一个硅通孔导通以避免信号冲突；以及(2)当其行输入端接收行断开信号和/或列输入端接收对应的测试线的断开信号时，使得其行输入端接收的信号传输至沿行信号传输方向的下一个容错单元的行输入端，且将其列输入端接收的信号传输至沿列信号传输方向的下一个容错单元的列输入端，因此该截止的容错单元使得其行输入端的信号和列输入端的信号分别沿着行信号传输方向和列信号传输方向传输。

在上述实施例中，测试线的断开信号和行断开信号为逻辑低电平，且测试线的导通信号和行导通信号为逻辑高电平。在本发明的其他实施例中，测试线的断开信号和行断开信号可以为逻辑高电平，且测试线的导通信号和行导通信号可以为逻辑低电平。

假定三维集成电路中的硅通孔TSV2失效，对应的测试线T2为逻辑低电平，另外的测试线T1、T3、T4和T5都为逻辑高电平。

行容错控制器10中的第一个容错单元11的行输入端和列输入端都为逻辑高电平1，因此第一个容错单元11中的PMOS晶体管102导通使得第一信号线Signal1与硅通孔TSV1导通，且第一个容错单元11的行输出端信号RO11为逻辑低电平0。逻辑低电平的信号RO11使得容错单元12、13中的PMOS晶体管102都截止，阻止了第一信号线Signal1连接至硅通孔TSV2和TSV3。

行容错控制器20中的第一个容错单元21的行输入端为逻辑高电平1、且列输入端接收逻辑低电平的信号CO11(其来自测试线T2的逻辑低电平)，因此第一个容错单元21中的PMOS晶体管102截止、且行输出端的信号RO21为逻辑高电平1。其第二个容错单元22的行输入端和列输入端分别接收逻辑高电平的信号RO21、信号CO21，第二个容错单元22使得第二信号线Signal2连接至硅通孔TSV3，并阻止了第二信号线Signal2连接至硅通孔TSV4。

行容错控制器30中的第一个容错单元31的行输入端为逻辑高电平1、且列输入端接收逻辑低电平的信号CO22，因此第一个容错单元31中的PMOS晶体管102截止、且行输出端的信号RO31为逻辑高电平1。其第二个容错单元32的行输入端和列输入端分别接收逻辑高电平的信号RO31、信号CO31，第二个容错单元32使得第三信号线Signal3连接至硅通孔TSV4，并阻止了第三信号线Signal3连接至硅通孔TSV5。

因此，信号线Signal1～Signal3分别通过硅通孔TSV1、TSV3和TSV4进行信号传递。

假定硅通孔TSV2、TSV3在三维集成电路出厂测试中被检测到或在使用过程中发生失效。则测试线T2和T3为逻辑低电平0，另外的测试线T1、T4和T5都为逻辑高电平1。

行容错控制器10中的第一个容错单元11的行输入端和列输入端都为高电平1，因此第一信号线Signal1仅与硅通孔TSV1导通，且信号RO11、CO11和CO21都为低电平0。

行容错控制器20中的容错单元21、22中的PMOS晶体管102都截止。其第三个容错单元23的行输入端和列输入端分别接收逻辑高电平的信号RO22、测试线T4，因此容错单元23使得第二信号线Signal2连接至硅通孔TSV4，且信号CO22、CO31为低电平0。

行容错控制器30中的容错单元31、32中的PMOS晶体管102都截止。其第三个容错单元33的行输入端和列输入端分别接收逻辑高电平的信号RO32和测试线T5，因此其第三个容错单元33使得第三信号线Signal3连接至硅通孔TSV5。

通过上述分析可知，信号线Signal1～Signal3分别通过硅通孔TSV1、TSV4和TSV5进行信号传递。

由于一个非缺陷硅通孔只能传输一个信号线上的信号，因此本实施例中的三维集成电路只能容忍5-3＝2个缺陷硅通孔。因此本实施例的容错电路100可以容忍下表2中列出的15种情况的缺陷硅通孔。结合容错电路100的电路图以及容错单元的逻辑真值表和上述功能，我们可以得出在每一种硅通孔失效情况下，信号线Signal1～Signal3分别与三个非缺陷硅通孔的导通情况。

表2

根据表2所列的15种情况可以得出如下结论：行容错控制器10使得第一信号线Signal1与三个硅通孔TSV1、TSV2和TSV3中沿行信号传输方向上的第一个非缺陷硅通孔导通。行容错控制器20使得第二信号线Signal2与三个硅通孔TSV2、TSV3和TSV4中未与第一信号线Signal1导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通。行容错控制器30使得第三信号线Signal3与三个硅通孔TSV3、TSV4和TSV5中未与其他两个信号线导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通。

根据上面的分析可知，基于本发明的容错电路100，三维集成电路在制造过程中并不需要区分常规硅通孔和冗余硅通孔。容错电路100能够自动容忍上述的三维集成电路在出厂测试和使用过程中的任意2个缺陷硅通孔。每一个信号线都通过不同的非缺陷硅通孔进行传递，提高了三维集成电路的可靠性。

本领域的技术人员可知，在一个实际的三维集成电路中，可以根据信号线的数目和硅通孔的失效率来制造硅通孔的总数目。例如当三维集成电路具有m个信号线和n个硅通孔时，其中n＞m，m和n都为正整数。由于每一个信号线都通过一个行容错控制器与一个非缺陷硅通孔导通，因此本发明的容错电路包括m个行容错控制器。由于容错电路能容忍任意的n-m个硅通孔，因此每个行容错控制器包括将一个信号线与n-m+1个硅通孔连接的n-m+1个容错单元，且任意相邻的两个行容错控制器连接n-m个相同的硅通孔。

再次参考图1和图2，由于行容错控制器10、20和30中的第一个容错单元11、21和31的行输入端都接收逻辑高电平1，因而第一个容错单元11、21和31的行输出端RO和与非门101的输出端都与列输入端CI的电平反相。因此在本发明的其他实施例中，可以采用图3中的反相器代替图1中的行容错控制器10、20和30中的第一个容错单元11、21和31中的与非门101和与门103、104。

图3示出了根据本发明第二个实施例的容错电路的电路图。其与图1基本相同，区别在于，容错电路100’中的三个行容错控制器10’、20’和30’中的第一个容错单元41’、42’和43’都包括一反相器101’和PMOS晶体管102，反相器101’的输入端作为容错单元的列输入端，反相器101’的输出端连接至PMOS晶体管102的栅极、且作为容错单元的行输出端。

在本发明的其他实施例中，还可以采用其他可控开关器件代替容错单元中的PMOS晶体管102，该可控开关器件满足在逻辑低电平0时导通、且在逻辑高电平1时截止即可。

本领域的技术人员可知，图2所示的容错单元只是其电路原理图，在其他的实施例中，可以采用其他电路实现图2的容错单元。

虽然本发明已经通过优选实施例进行了描述，然而本发明并非局限于这里所描述的实施例，在不脱离本发明范围的情况下还包括所作出的各种改变以及变化。

Claims (10)

1.一种三维集成电路中缺陷硅通孔的容错电路，所述三维集成电路包括m个信号线、n个硅通孔以及表示所述n个硅通孔的缺陷情况的n个测试线，其中n＞m，且n和m为正整数，其中所述容错电路包括m个行容错控制器，第x个行容错控制器将第x个信号线与至少n-m+1个所述硅通孔连接，第x个行容错控制器用于将第x个信号线与所述至少n-m+1个所述硅通孔中未与其他信号线导通、且沿行信号传输方向上的第一个非缺陷硅通孔导通，其中x为1～m的正整数，行信号传输方向为行容错控制器中的信号传输方向。

2.根据权利要求1所述的容错电路，其特征在于，每个所述行容错控制器包括沿所述行信号传输方向依次连接的n-m+1个容错单元，所述第x个信号线通过所述第x个行容错控制器中的每个容错单元与一个硅通孔连接，任意相邻的两个行容错控制器连接n-m个相同的硅通孔。

3.根据权利要求2所述的容错电路，其特征在于，每个所述行容错控制器中的第i个容错单元的列输出端连接至沿列信号传输方向上的下一个行容错控制器中的第i-1个容错单元的列输入端，其中i∈[2,n-m+1]的正整数，每个所述行容错控制器中的第j个容错单元的行输出端连接至第j+1个容错单元的行输入端，其中j∈[1,n-m]的正整数，第1个行容错控制器中的n-m+1个容错单元的列输入端分别连接至n-m+1个测试线，其余m-1个行容错控制器中的最后一个容错单元的列输入端分别连接至其余的m-1个测试线。

4.根据权利要求3所述的容错电路，其特征在于，

所述容错单元用于当其行输入端接收行导通信号、且列输入端接收对应的测试线的导通信号时，使得沿所述行信号传输方向和列信号传输方向上的其他容错单元都截止；以及

所述容错单元用于当其行输入端接收行断开信号和/或列输入端接收对应的测试线的断开信号时，使得其行输入端接收的信号传输至沿所述行信号传输方向的下一个容错单元的行输入端，且将其列输入端接收的信号传输至沿所述列信号传输方向的下一个容错单元的列输入端。

5.根据权利要求4所述的容错电路，其特征在于，所述测试线的断开信号和行断开信号为逻辑低电平，且所述测试线的导通信号和行导通信号为逻辑高电平。

6.根据权利要求4或5所述的容错电路，其特征在于，

当所述容错单元的行输入端和列输入端接收逻辑高电平时，所述容错单元导通且其行输出端和列输出端输出逻辑低电平；以及

当所述容错单元的行输入端和/或列输入端接收逻辑低电平时，所述容错单元截止且其行输出端和列输出端分别与其行输入端和列输入端的信号相同。

7.根据权利要求6所述的容错电路，其特征在于，所述容错单元包括：

与非门，其两个输入端分别作为所述容错单元的所述行输入端和列输入端；

第一与门，其两个输入端分别连接至所述与非门的输出端和所述行输入端，且其输出端作为所述容错单元的所述行输出端；

第二与门，其两个输入端分别连接至所述与非门的输出端和所述列输入端，且其输出端作为所述容错单元的所述列输出端；以及

可控开关器件，其用于当所述与非门输出逻辑低电平时导通，且当所述与非门输出逻辑高电平时截止；

其中每个所述行容错控制器中的第1个容错单元的行输入端被设置为逻辑高电平。

8.根据权利要求7所述的容错电路，其特征在于，所述可控开关器件为PMOS晶体管，所述PMOS晶体管的栅极连接至所述与非门的输出端。

9.根据权利要求6所述的容错电路，其特征在于，

每个所述行容错控制器中的第1个容错单元包括：

反相器，其输入端作为所述第1个容错单元的列输入端，其输出端作为所述第1个容错单元的行输出端；以及

第一可控开关器件，其用于当所述反相器输出逻辑低电平时导通，且当所述反相器输出逻辑高电平时截止；

每个所述行容错控制器中的第2～n-m+1个容错单元都包括：

与非门，其两个输入端分别作为所述行输入端和列输入端；

第一与门，其两个输入端分别连接至所述与非门的输出端和所述行输入端，且其输出端作为所述行输出端；

第二与门，其两个输入端分别连接至所述与非门的输出端和所述列输入端，且其输出端作为所述列输出端；以及

第二可控开关器件，其用于当所述与非门输出逻辑低电平时导通，且当在所述与非门输出逻辑高电平时截止。

10.根据权利要求9所述的容错电路，其特征在于，

所述第一可控开关器件为第一PMOS晶体管，所述第一PMOS晶体管的栅极连接至所述反相器的输出端；

所述第二可控开关器件为第二PMOS晶体管，所述第二PMOS晶体管的栅极连接至所述与非门的输出端。