CN109037192B - 硅通孔容错电路及方法、集成电路 - Google Patents

Abstract

本发明公开了一种硅通孔容错电路及方法、集成电路，涉及集成电路技术领域。该硅通孔容错电路包括：工作硅通孔；备用硅通孔；容错控制模块，分别与工作硅通孔和备用硅通孔相连接；解码器，与容错控制模块连接；其中，容错控制模块基于解码器的工作硅通孔的位置编码断开工作硅通孔以及开通备用硅通孔。本公开可以降低基于硅通孔的三维集成电路芯片的失效率。

Description

硅通孔容错电路及方法、集成电路

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种硅通孔容错电路、硅通孔容错方法和集成电路。

背景技术

在摩尔定律时代，半导体集成电路经过几十年的快速发展，已经受到元器件尺寸、功能增强、成本效益等方面的严重制约，为突破集成电路发展的现有的物理局限和材料局限，三维集成电路(3D IC)技术应运而生。

基于硅通孔(Through Silicon Via，TSV)的三维集成电路(3D IC)通过硅通孔将多层芯片垂直堆叠集成，由于采用了非常短的硅通孔代替平面集成电路中的长互连线，使其具有诸多优点，例如低延迟、低功耗、高性能等，从而使基于硅通孔的三维集成电路具有广阔的应用前景。

然而，在三维集成电路的硅通孔制造过程以及硅通孔键合的过程中，由于当前工艺和材料的限制，可能会造成硅通孔的缺陷或失效。另外，即使单个硅通孔的失效也将会导致整个三维集成电路芯片的失效。而目前，还没有较好的能够解决硅通孔失效问题的方案。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种硅通孔容错电路、硅通孔容错方法和集成电路，进而至少在一定程度上解决三维集成电路中硅通孔失效的问题。

根据本公开的一个方面，提供一种硅通孔容错电路，包括：工作硅通孔；备用硅通孔；容错控制模块，分别与工作硅通孔和备用硅通孔相连接；解码器，与容错控制模块连接；其中，容错控制模块基于解码器的工作硅通孔的位置编码断开工作硅通孔以及开通备用硅通孔。

可选地，容错控制模块包括：输入控制单元，分别与工作硅通孔的输入端以及备用硅通孔的输入端相连接；其中，输入控制单元基于解码器的工作硅通孔的位置编码断开工作硅通孔以及开通备用硅通孔。

可选地，输入控制单元包括第一晶体管、第二晶体管和第一反相器；其中，第一晶体管基于解码器的工作硅通孔的位置编码断开工作硅通孔；由第二晶体管和第一反相器构成的电路单元基于解码器的工作硅通孔的位置编码开通备用硅通孔。

可选地，第一晶体管和第二晶体管均具有控制端、第一端和第二端，第一反相器具有第一端和第二端；第一晶体管的控制端与解码器的输出端连接，第一晶体管的第一端用于接收待输入工作硅通孔的信号，第一晶体管的第二端与工作硅通孔的输入端连接；第一反相器的第一端与解码器的输出端连接，第一反相器的第二端与第二晶体管的控制端连接；第二晶体管的第一端用于接收待输入工作硅通孔的信号，第二晶体管的第二端与备用硅通孔的输入端连接。

可选地，输入控制单元包括第一晶体管、第二晶体管、第一反相器和第一备用晶体管；其中，第一晶体管基于解码器的工作硅通孔的位置编码断开工作硅通孔；第一备用晶体管基于解码器的备用硅通孔的位置编码开通备用硅通孔；由第二晶体管和第一反相器构成的电路单元基于解码器的工作硅通孔的位置编码将第一晶体管与第一备用晶体管连接。

可选地，第一晶体管、第二晶体管和第一备用晶体管均具有控制端、第一端和第二端，第一反相器具有第一端和第二端；第一晶体管的控制端与解码器的第一输出端连接，第一晶体管的第一端用于接收待输入工作硅通孔的信号，第一晶体管的第二端与工作硅通孔的输入端连接；第一反相器的第一端与解码器的第一输出端连接，第一反相器的第二端与第二晶体管的控制端连接；第二晶体管的第一端用于接收待输入工作硅通孔的信号，第二晶体管的第二端与第一备用晶体管的第一端连接；第一备用晶体管的控制端与解码器的第二输出端连接，第一备用晶体管的第二端与备用硅通孔的输入端连接。

可选地，容错控制模块还包括：输出控制单元，分别与工作硅通孔的输出端以及备用硅通孔的输出端相连接；其中，输出控制单元基于解码器的工作硅通孔的位置编码将备用硅通孔输出端的信号输出至工作硅通孔的输出端。

可选地，输出控制单元包括第三晶体管和第二反相器；其中，第三晶体管具有控制端、第一端和第二端，第二反相器具有第一端和第二端；第二反相器的第一端与解码器的输出端连接，第二反相器的第二端与第三晶体管的控制端连接；第三晶体管的第一端与备用硅通孔的输出端连接，第三晶体管的第二端与工作硅通孔的输出端连接。

可选地，输出控制单元包括第三晶体管、第二反相器和第二备用晶体管；其中，第三晶体管和第二备用晶体管均具有控制端、第一端和第二端，第二反相器具有第一端和第二端；第二反相器的第一端与解码器的第一输出端连接，第二反相器的第二端与第三晶体管的控制端连接；第三晶体管的第一端与第二备用晶体管的第一端连接，第三晶体管的第二端与工作硅通孔的输出端连接；第二备用晶体管的控制端与解码器的第二输出端连接，第二备用晶体管的第二端与备用硅通孔的输出端连接。

可选地，输入控制单元包括第一传输门，第二传输门和第三反相器；其中，第一传输门基于解码器的工作硅通孔的位置编码断开工作硅通孔；由第二传输门和第三反相器构成的电路单元基于解码器的工作硅通孔的位置编码开通备用硅通孔。

可选地，第一传输门和第二传输门均具有第一控制端、第二控制端、输入端和输出端，第三反相器具有第一端和第二端；第一传输门的第一控制端与解码器的输出端连接，第一传输门的第二控制端与第三反相器的第二端连接，第一传输门的输入端用于接收待输入工作硅通孔的信号，第一传输门的输出端与工作硅通孔的输入端连接；第三反相器的第一端与解码器的输出端连接，第三反相器的第二端与第二传输门的第一控制端连接；第二传输门的第二控制端与解码器的输出端连接，第二传输门的输入端用于接收待输入工作硅通孔的信号，第二传输门的输出端与备用硅通孔的输入端连接。

可选地，输出控制单元包括第三传输门和第四反相器；其中，第三传输门具有第一控制端、第二控制端、输入端和输出端，第四反相器具有第一端和第二端；第四反相器的第一端与解码器的输出端连接，第四反相器的第二端与第三传输门的第一控制端连接；第三传输门的第二控制端与解码器的输出端连接，第三传输门的输入端与备用硅通孔的输出端连接，第三传输门的输出端与工作硅通孔的输出端连接。

根据本公开的一个方面，提供一种集成电路，集成电路包括上述上述任意一项的硅通孔容错电路。

根据本公开的一个方面，提供一种硅通孔容错方法，该方法可以包括：确定失效硅通孔的位置编码；基于位置编码向失效硅通孔发送断开信息，以阻止待输入失效硅通孔的信号通过失效硅通孔；向与失效硅通孔对应的容错控制模块发送断开信息，以便容错控制模块将待输入失效硅通孔的信号转移至备用硅通孔。

可选地，硅通孔容错方法还包括：将备用硅通孔输出的信号发送至失效硅通孔的输出端。

可选地，确定失效硅通孔的位置编码包括：获取硅通孔检测装置检测出的失效硅通孔的标识信息；根据标识信息确定失效硅通孔的位置编码。

可选地，硅通孔容错方法还包括：向与备用硅通孔的输入端连接的备用晶体管的控制端发送开通信息，以便开通备用硅通孔。

可选地，基于位置编码向失效硅通孔发送断开信息包括：基于位置编码向与失效硅通孔的输入端连接的晶体管的控制端发送断开信息。

在本公开的一些实施例所提供的技术方案中，通过配置上述硅通孔容错电路，为工作硅通孔配置备用硅通孔，可以根据实际需要而基于解码器的工作硅通孔的位置编码来断开工作硅通孔，并对应开通备用硅通孔。由此，在工作硅通孔出现故障或失效时，可以断开工作硅通孔，并开通备用硅通孔，以使原先通过工作硅通孔进行传输的信号，可以通过备用硅通孔来传输，实现了硅通孔容错的目标。另外，本公开所述的电路可以实现硅通孔容错的效果，因此，可以降低基于硅通孔的三维集成电路芯片的失效率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1示意性示出了一些技术的硅通孔容错方案的电路图；

图2示出了根据本公开的第一示例性实施方式的硅通孔容错电路的示意图；

图3示出了根据本公开的第二示例性实施方式的硅通孔容错电路的示意图；

图4示出了根据本公开的第三示例性实施方式的硅通孔容错电路的示意图；

图5示出了根据本公开的第四示例性实施方式的硅通孔容错电路的示意图；

图6示出了根据本公开的第五示例性实施方式的硅通孔容错电路的示意图；

图7示出了根据本公开的第六示例性实施方式的硅通孔容错电路的示意图；

图8示出了根据本公开的第七示例性实施方式的硅通孔容错电路的示意图；

图9示出了根据本公开的第八示例性实施方式的硅通孔容错电路的示意图；

图10示出了根据本公开的第九示例性实施方式的硅通孔容错电路的示意图；

图11示意性示出了根据本公开的示例性实施方式的硅通孔容错方法的流程图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

图1示意性示出了一些技术的硅通孔容错方案的电路图。从图1中可以看出，此类硅通孔容错方式需要增加许多硅通孔，作为备用硅通孔。另外，还需要许多个选择器来确定信号通过哪一个硅通孔进行传输。在这种情况下，大大增加了集成电路制造工艺的复杂度，制造成本也大大增加。

鉴于此，本公开提供了一种硅通孔容错电路，该硅通孔容错电路可以包括工作硅通孔、备用硅通孔、容错控制模块和解码器(decoder)。

工作硅通孔可以是正常工作时用于传输信号的硅通孔；备用硅通孔可以是在工作硅通孔出现故障或失效时代替工作硅通孔进行信号传输的硅通孔，另外，备用硅通孔还可以是在除工作硅通孔异常外的其他情况下启用的硅通孔，本公开对此不做显示。

容错控制模块可以分别与工作硅通孔和备用硅通孔相连接，容错控制模块可以包括控制元件，以便控制信号是否通过工作硅通孔和/或备用硅通孔传输至其他层(tier)。

解码器可以与容错控制模块连接，并且解码器可以向容错控制模块发送与硅通孔对应的控制信号，以便容错控制模块中的控制元件对信号的传输方式进行控制。

具体的，解码器可以通过自身的逻辑元件确定各硅通孔的位置编码，容错控制模块可以根据基于位置编码的控制信号断开或开通各硅通孔。在本公开中，术语“断开”硅通孔可以意指信号不会经由该硅通孔传输至其他层，而术语“开通”硅通孔可以意指信号可以经由该硅通孔传输至其他层。本公开对解码器内容的逻辑以及元件的配置不做特殊限制。

下面将参考图2，对本公开第一示例性实施方式的硅通孔容错电路进行说明。参考图2，本公开第一示例性实施方式的硅通孔容错电路可以包括工作硅通孔TSV1、备用硅通孔TSVR、容错控制模块和解码器。容错控制模块可以包括第一晶体管M11、第二晶体管M12、第三晶体管M13、第一反相器I11、第二反相器I12。

应当理解的是，虽然图2以及之后的附图中均描述了两个解码器，然而，这里描绘的两个解码器在实际电路构建中可以是一个解码器，也就是说，描绘的两个解码器的各输出端输出的控制信号对应相同，图中的描绘仅是为了方便说明本公开的构思。另外，还可以在实际电路中如图2所示配置两个解码器。本公开对上述两种情况不进行特殊限制。

此外，就图2所示的电路而言，解码器还可以替换为例如选择器等器件，它们功能均是响应不同的命令向硅通孔发送断开或开通的指令。

应当注意的是，虽然图2中所示工作硅通孔TSV1和备用硅通孔TSVR相邻，然而，这仅是示例，实际的电路中工作硅通孔TSV1与备用硅通孔TSVR之间还可以存在其他结构或元件，例如，存在其他硅通孔。

容错控制模块可以包括第一晶体管M11、第二晶体管M12、第一反相器I11组成的输入控制单元，该输入控制单元可以分别与工作硅通孔TSV1和备用硅通孔TSVR相连接。例如，第一晶体管M11可以基于解码器的工作硅通孔的位置信息而断开，而第二晶体管M12和第一反相器I11组成的单元可以在第一晶体管M11断开的情况下，将输入IN1传输至备用硅通孔TSVR。

具体的，第一晶体管M11的控制端可以与解码器的输出端连接，第一晶体管M11的第一端可以用于接收待输入工作硅通孔TSV1的信号IN1，第一晶体管M11的第二端可以与工作硅通孔TSV1的输入端连接.

第一反向器I11的第一端可以与解码器的输出端连接，第一反向器I11的第二端可以与第二晶体管M12的控制端连接。

第二晶体管M12的第一端可以用于接收待输入工作硅通孔TSV1的信号IN1，第二晶体管M12的第二端可以与备用硅通孔TSVR的输入端连接。

此外，容错控制模块还可以包括由第三晶体管M13和第二反相器I12组成的输出控制单元，该输出控制单元可以分别与工作硅通孔TSV1的输出端以及备用硅通孔TSVR的输出端相连接，用于基于解码器的工作硅通孔TSV1的位置编码将备用硅通孔TSVR输出端的信号输出至工作硅通孔TSV1的输出端。

具体的，第二反相器I12的第一端可以与解码器的输出端连接，第二反相器I12的第二端可以与第三晶体管M13的控制端连接。

第三晶体管M13的第一端可以与备用硅通孔TSVR的输出端连接，第三晶体管M13的第二端可以与工作硅通孔TSV1的输出端连接。

例如，当一检测电路(图中未示出)检测出工作硅通孔TSV1失效时，该检测电路可以向解码器发送对应的命令，解码器基于该命令确定出工作硅通孔TSV1的位置编码，进而通过解码器的与工作硅通孔TSV1连接的输出端发送低电平信号，在这种情况下，第一晶体管M11断开，而第二晶体管M12由于第一反相器I11的存在而开启，将输入IN1传输至备用硅通孔TSVR。另外，由于解码器的与第二反相器I12的第一端连接的输出端发送的也是低电平信号，第三晶体管M13开启，以便将备用硅通孔TSVR输出的信号传输至工作硅通孔TSV1的输出端，将输出的信号记为OUT1。

另外，基于图2所示电路，可以容易看出，当工作硅通孔TSV1正常时，解码器输出高电平，备用硅通孔TSVR内没有信号流过。

通过图2实例所示的电路结构，可以实现硅通孔的容错效果，降低对应三维集成电路芯片的失效率。

图3示出了根据本公开的第二示例性实施方式的硅通孔容错电路的示意图。

图3所示的电路与图2所示的电路区别在于，在备用硅通孔TSVR的输入端和输出端分别配置第一备用晶体管MR1和第二备用晶体管MR2。在针对硅通孔容错的情况下，解码器的两个输出端输出的控制信号相位相反，也就是说，一个输出高电平，另一个输出低电平。本领域技术人员容易理解的是，还可以采用一反相器来实现上述两个控制信号相位相反，本示例性实施方式中对此不做特殊限定。

在图3所示的实施例中，在工作硅通孔TSV1失效的情况下，解码器输出至第一晶体管M11控制端的信号为低电平，第一晶体管M11断开。另外，低电平信号经由第一反相器I11而控制第二晶体管M12开启，此时，第一备用晶体管MR1的一端可以用于接收待输入工作硅通孔TSV1的信号。在这种情况下，解码器输出至第一备用晶体管MR1控制端的信号为高电平，第一备用晶体管MR1开启。由此，待输入工作硅通孔TSV1的信号可以通过备用硅通孔TSVR传输。

图2和图3仅描绘了一个工作硅通孔的实例。应当理解的是，如上文提到的，本公开的构思还可以应用到多于一个工作硅通孔的多个硅通孔的实例中。

图4示出了根据本公开的第三示例性实施方式的硅通孔容错电路的示意图。图4中，除包括上述工作硅通孔TSV1外，还可以包括工作硅通孔TSV2和TSV3。另外，工作硅通孔TSV2和TSV3均分别配置有对应的容错控制模块(包括输入控制单元和输出控制单元)，容错控制模块中也均包括对应的晶体管和反相器，在此不再赘述具体的连接关系。

在图4所示的实例中，解码器可以是2至4线解码器，其中，三个输出线路分别与工作硅通孔TSV1、TSV2和TSV3的容错控制模块相连接，第四个输出线路可以悬置(floating)。图4中示出了三个输出线路均输出高电平1的实例，在这种情况下，工作硅通孔TSV1、TSV2和TSV3均工作正常。表1示出图4所示解码器的真值表：

表1

A	B	TSV1	TSV2	TSV3
					0	0	1	1	0
0	1	1	0	1
					1	0	0	1	1
1	1	1	1	1

其中，A和B为解码器的输入(未示出)，A和B的值可以由检测电路发送至解码器。因为可以根据A和B的值唯一确定出工作硅通孔，因此，亦可将该输入理解为本公开所述的位置编码。

图5示出了根据本公开的第四示例性实施方式的硅通孔容错电路的示意图。参考图5，也就是，在解码器输入A为0且B为1时对应的电路状态。在这种情况下，工作硅通孔TSV2输入端的晶体管M21的控制信号为低电平，此时，工作硅通孔TSV2断开，输入IN2经由晶体管M22发送至备用硅通孔TSVR，再经由晶体管M23传送至工作硅通孔TSV2的输出端，形成信号OUT2。

图6示出了根据本公开的第五示例性实施方式的硅通孔容错电路的示意图。图6所示电路与图4所示电路的区别在于，备用硅通孔TSVR的输入端和输出端分别配置有第一备用晶体管MR1和第二备用晶体管MR2。在这种情况下，2至4线解码器的第四个输出可以与第一备用晶体管MR1和第二备用晶体管MR2的控制端连接。图6所示解码器的真值表可以由表2示出：

表2

A	B	TSV1	TSV2	TSV3	TSVR
						0	0	1	1	0	1
0	1	1	0	1	1
						1	0	0	1	1	1
1	1	1	1	1	1

图7示出了根据本公开的第六示例性实施方式的硅通孔容错电路的示意图。图7示出了在解码器输入A为0且B为1时对应的电路状态。在这种情况下，工作硅通孔TSV2输入端的晶体管M21的控制信号为低电平，此时，工作硅通孔TSV2断开，由于第一备用晶体管MR1的控制端为高电平，因此，输入IN2可以经由晶体管M22发送至备用硅通孔TSVR。另外，第二备用晶体管MR2的控制端为高电平，因此，备用硅通孔TSVR的输出信号可以经由晶体管M23传送至工作硅通孔TSV2的输出端，形成信号OUT2。

在图2至图7所示的示例性实施方式中，均采用晶体管和反相器的组合来构建容错控制模块，所采用的晶体管为NMOS管。本领域的技术人员可以基于本公开的构思，还可以采用PMOS管来实现本公开的内容。另外，本公开还可以采用传输门来实现类似的功能。

上述输入控制单元可以包括第一传输门、第二传输门和第三反相器。其中，第一传输门可以基于解码器的工作硅通孔的位置编码断开工作硅通孔；由第二传输门和第三反相器构成的电路单元基于解码器的工作硅通孔的位置编码开通备用硅通孔。另外，上述输出控制单元可以包括第三传输门和第四反相器。

图8示出了根据本公开的第七示例性实施方式的硅通孔容错电路的示意图。参考图8，本公开的第七示例性实施方式的输入控制单元可以包括第一传输门T11、第二传输门T12和第三反相器I13。

具体的，第一传输门T11的第一控制端可以与解码器的输出端连接，第一传输门T11的第二控制端可以与第三反相器I13的第二端连接，第一传输门T11的输入端用于接收待输入工作硅通孔TSV1的信号IN1，第一传输门的输出端与工作硅通孔TSV1的输入端连接。

第三反相器I13的第一端与解码器的输出端连接，第三反相器I13的第二端与第二传输门T12的第一控制端连接。

第二传输门T12的第二控制端与解码器的输出端连接，第二传输门T12的输入端用于接收待输入工作硅通孔TSV1的信号IN1，第二传输门T12的输出端与备用硅通孔TSVR的输入端连接。

继续参考图8，输出控制单元可以包括第三传输门T13和第四反相器I14。

具体的，第四反相器I14的第一端与解码器的输出端连接，第四反相器I14的第二端与第三传输门T13的第一控制端连接；

第三传输门T13的第二控制端与解码器的输出端连接，第三传输门T13的输入端与备用硅通孔TSVR的输出端连接，第三传输门T13的输出端与工作硅通孔TSV1的输出端连接。

例如，当一检测电路检测出工作硅通孔TSV1失效时，该检测电路可以向解码器发送对应的命令，解码器基于该命令确定出工作硅通孔TSV1的位置编码，进而通过解码器的与工作硅通孔TSV1连接的输出端发送低电平信号。在这种情况下，第一传输门T11的第一控制端接收低电平信号，第一传输门T11断开，而第二传输门T12的第一控制端由于第三反相器I13的存在可以接收高电平信号，因此第二传输门T12开启。将输入IN1传输至备用硅通孔TSVR。另外，由于解码器的与第四反相器114的第一端连接的输出端发送的也是低电平信号，第三传输门T13的第一端接收到的是高电平信号，因此，第三传输门T13开启，在这种情况下，备用硅通孔TSVR输出的信号可以经由第三传输门T13发送至工作硅通孔TSV1的输出端，将输出的信号记为OUT1。

图9和图10所示的实例分别对应图6和图7所示的实例，不同之处在于，将图6和图7中所示的由晶体管和反相器构建的容错控制模块变换为由传输门和反相器构建的容错控制模块。图9和图10所示电路的元件连接方式不再赘述。

参考图10以及表1所示的真值表，针对解码器输入A为0且B为1时对应的电路状态，工作硅通孔TSV2输入端的传输门T21的第一控制端的信号为低电平信号，此时，传输门T21断开，也就是说，不会有信号通过工作硅通孔TSV2。在这种情况下，传输门T22的第一控制端由于反相器I23的存在而接收到高电平信号，输入IN2可以经由传输门T22发送至备用硅通孔TSVR。另外，由于反相器I24的存在，传输门T23的第一控制端接收到高电平信号，即，传输门T23开启，可以将备用硅通孔TSVR输出的信号传送至工作硅通孔TSV2的输出端，形成信号OUT2。

虽然本公开仅以一个工作硅通孔和三个工作硅通孔为例对本公开的构思进行了描述，然而，容易理解的是，本公开的构思还可以应用于其他多个工作硅通孔的电路中。

综上所述，通过本公开配置的硅通孔容错电路，在工作硅通孔出现故障或失效时，可以断开工作硅通孔，并开通备用硅通孔，以使原先通过工作硅通孔进行传输的信号，可以通过备用硅通孔来传输，实现了硅通孔容错的目标。另外，本公开所述的电路可以实现硅通孔容错的效果，因此，可以降低基于硅通孔的三维集成电路芯片的失效率。

进一步的，本公开的示例实施方式中还提供了一种集成电路，该集成电路具体可以为3D IC，可以包括上述实施例中任意一种硅通孔容错电路。

本公开提供的集成电路基于上述硅通孔容错原理，可以大幅度降低失效率。

进一步的，本公开的示例实施方式中还提供了一种硅通孔容错方法，该硅通孔容错方法可以应用于上述硅通孔容错电路。

图11示意性示出了根据本公开的示例性实施方式的硅通孔容错方法的流程图。参考图11，硅通孔容错方法可以包括以下步骤：

S111.确定失效硅通孔的位置编码。

首先，硅通孔检测装置可以检测各工作硅通孔中是否存在失效硅通孔。此处所述的硅通孔检测装置可以为上述检测电路；接下来，如果检测到失效硅通孔，则硅通孔检测装置可以将失效硅通孔的标识信息发送至解码器。其中，标识信息可以是唯一确定硅通孔位置的信息，对应于上面所述的真值表，可以是类似于A和B的输入；随后，解码器可以根据标识信息确定失效硅通孔的位置编码，具体可以基于预先配置的例如上述表1的真值表确定位置编码。

S113.基于位置编码向失效硅通孔发送断开信息，以阻止待输入失效硅通孔的信号通过失效硅通孔。

具体的，解码器可以向失效硅通孔输入端连接的晶体管或传输门的控制端发送断开信息，以便阻止对应的输入信号通过该失效硅通孔。

S115.向与失效硅通孔对应的容错控制模块发送断开信息，以便容错控制模块将待输入失效硅通孔的信号转移至备用硅通孔。

具体的，解码器可以向上面描述的容错控制模块发送断开信息，基于反相器的作用，对应的晶体管或传输门可以开启，以便将待输入失效硅通孔的信号转移至备用硅通孔。

此外，本公开示例性实施方式的硅通孔容错方法还可以包括：解码器可以向与备用硅通孔输出端连接的晶体管或传输门发送开通信息，以便将备用硅通孔输出的信号发送至失效硅通孔的输出端。

具体的电路连接关系以及处理过程在上面的硅通孔容错电路中已详细描述，在此不再赘述。

通过本公开的硅通孔容错方法，在工作硅通孔出现故障或失效时，可以断开工作硅通孔，并开通备用硅通孔，以使原先通过工作硅通孔进行传输的信号，可以通过备用硅通孔来传输，实现了硅通孔容错的目标。另外，本公开所述的电路可以实现硅通孔容错的效果，因此，可以降低基于硅通孔的三维集成电路芯片的失效率。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (15)

1.一种硅通孔容错电路，其特征在于，包括：

工作硅通孔；

备用硅通孔；

容错控制模块，分别与所述工作硅通孔和所述备用硅通孔相连接；

解码器，与所述容错控制模块连接，所述解码器通过自身的逻辑元件确定所述工作硅通孔的位置编码；

其中，所述容错控制模块基于所述解码器的所述工作硅通孔的位置编码断开所述工作硅通孔以及开通所述备用硅通孔；

所述容错控制模块包括：

输入控制单元，分别与所述工作硅通孔的输入端以及所述备用硅通孔的输入端相连接；

其中，所述输入控制单元基于所述解码器的所述工作硅通孔的位置编码断开所述工作硅通孔以及开通所述备用硅通孔；

所述输入控制单元包括第一晶体管、第二晶体管和第一反相器；

其中，所述第一晶体管基于所述解码器的所述工作硅通孔的位置编码断开所述工作硅通孔；由所述第二晶体管和所述第一反相器构成的电路单元基于所述解码器的所述工作硅通孔的位置编码开通所述备用硅通孔。

2.根据权利要求1所述的硅通孔容错电路，其特征在于，所述第一晶体管和所述第二晶体管均具有控制端、第一端和第二端，所述第一反相器具有第一端和第二端；

所述第一晶体管的控制端与所述解码器的输出端连接，所述第一晶体管的第一端用于接收待输入所述工作硅通孔的信号，所述第一晶体管的第二端与所述工作硅通孔的输入端连接；

所述第一反相器的第一端与所述解码器的输出端连接，所述第一反相器的第二端与所述第二晶体管的控制端连接；

所述第二晶体管的第一端用于接收待输入所述工作硅通孔的信号，所述第二晶体管的第二端与所述备用硅通孔的输入端连接。

3.根据权利要求1所述的硅通孔容错电路，其特征在于，所述输入控制单元还包括第一备用晶体管；

由所述第二晶体管和所述第一反相器构成的电路单元基于所述解码器的所述工作硅通孔的位置编码将所述第一晶体管与所述第一备用晶体管连接；所述第一备用晶体管基于所述解码器的所述备用硅通孔的位置编码开通所述备用硅通孔。

4.根据权利要求3所述的硅通孔容错电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第一备用晶体管均具有控制端、第一端和第二端，所述第一反相器具有第一端和第二端；

所述第一晶体管的控制端与所述解码器的第一输出端连接，所述第一晶体管的第一端用于接收待输入所述工作硅通孔的信号，所述第一晶体管的第二端与所述工作硅通孔的输入端连接；

所述第一反相器的第一端与所述解码器的第一输出端连接，所述第一反相器的第二端与所述第二晶体管的控制端连接；

所述第二晶体管的第一端用于接收待输入所述工作硅通孔的信号，所述第二晶体管的第二端与所述第一备用晶体管的第一端连接；

所述第一备用晶体管的控制端与所述解码器的第二输出端连接，所述第一备用晶体管的第二端与所述备用硅通孔的输入端连接。

5.根据权利要求1所述的硅通孔容错电路，其特征在于，所述容错控制模块还包括：

输出控制单元，分别与所述工作硅通孔的输出端以及所述备用硅通孔的输出端相连接；

其中，所述输出控制单元基于所述解码器的所述工作硅通孔的位置编码将所述备用硅通孔输出端的信号输出至所述工作硅通孔的输出端。

6.根据权利要求5所述的硅通孔容错电路，其特征在于，所述输出控制单元包括第三晶体管和第二反相器；其中，所述第三晶体管具有控制端、第一端和第二端，所述第二反相器具有第一端和第二端；

所述第二反相器的第一端与所述解码器的输出端连接，所述第二反相器的第二端与所述第三晶体管的控制端连接；

所述第三晶体管的第一端与所述备用硅通孔的输出端连接，所述第三晶体管的第二端与所述工作硅通孔的输出端连接。

7.根据权利要求5所述的硅通孔容错电路，其特征在于，所述输出控制单元包括第三晶体管、第二反相器和第二备用晶体管；其中，所述第三晶体管和所述第二备用晶体管均具有控制端、第一端和第二端，所述第二反相器具有第一端和第二端；

所述第二反相器的第一端与所述解码器的第一输出端连接，所述第二反相器的第二端与所述第三晶体管的控制端连接；

所述第三晶体管的第一端与所述第二备用晶体管的第一端连接，所述第三晶体管的第二端与所述工作硅通孔的输出端连接；

所述第二备用晶体管的控制端与所述解码器的第二输出端连接，所述第二备用晶体管的第二端与所述备用硅通孔的输出端连接。

8.根据权利要求1所述的硅通孔容错电路，其特征在于，所述输入控制单元包括第一传输门，第二传输门和第三反相器；

其中，所述第一传输门基于所述解码器的所述工作硅通孔的位置编码断开所述工作硅通孔；由所述第二传输门和所述第三反相器构成的电路单元基于所述解码器的所述工作硅通孔的位置编码开通所述备用硅通孔。

9.根据权利要求8所述的硅通孔容错电路，其特征在于，所述第一传输门和所述第二传输门均具有第一控制端、第二控制端、输入端和输出端，所述第三反相器具有第一端和第二端；

所述第一传输门的第一控制端与所述解码器的输出端连接，所述第一传输门的第二控制端与所述第三反相器的第二端连接，所述第一传输门的输入端用于接收待输入所述工作硅通孔的信号，所述第一传输门的输出端与所述工作硅通孔的输入端连接；

所述第三反相器的第一端与所述解码器的输出端连接，所述第三反相器的第二端与所述第二传输门的第一控制端连接；

所述第二传输门的第二控制端与所述解码器的输出端连接，所述第二传输门的输入端用于接收待输入所述工作硅通孔的信号，所述第二传输门的输出端与所述备用硅通孔的输入端连接。

10.根据权利要求5所述的硅通孔容错电路，其特征在于，所述输出控制单元包括第三传输门和第四反相器；其中，所述第三传输门具有第一控制端、第二控制端、输入端和输出端，所述第四反相器具有第一端和第二端；

所述第四反相器的第一端与所述解码器的输出端连接，所述第四反相器的第二端与所述第三传输门的第一控制端连接；

所述第三传输门的第二控制端与所述解码器的输出端连接，所述第三传输门的输入端与所述备用硅通孔的输出端连接，所述第三传输门的输出端与所述工作硅通孔的输出端连接。

11.一种集成电路，其特征在于，所述集成电路包括上述权利要求1至10中任一项所述的硅通孔容错电路。

12.一种硅通孔容错方法，其特征在于，包括：

确定失效硅通孔的位置编码；

基于所述位置编码向所述失效硅通孔发送断开信息，以阻止待输入所述失效硅通孔的信号通过所述失效硅通孔；

向与所述失效硅通孔对应的容错控制模块发送所述断开信息，以便所述容错控制模块将所述待输入所述失效硅通孔的信号转移至备用硅通孔；

将所述备用硅通孔输出的信号发送至所述失效硅通孔的输出端。

13.根据权利要求12所述的硅通孔容错方法，其特征在于，确定失效硅通孔的位置编码包括：

获取硅通孔检测装置检测出的失效硅通孔的标识信息；

根据所述标识信息确定失效硅通孔的位置编码。

14.根据权利要求12所述的硅通孔容错方法，其特征在于，所述硅通孔容错方法还包括：

向与所述备用硅通孔的输入端连接的备用晶体管的控制端发送开通信息，以便开通所述备用硅通孔。

15.根据权利要求12所述的硅通孔容错方法，其特征在于，基于所述位置编码向所述失效硅通孔发送断开信息包括：

基于所述位置编码向与所述失效硅通孔的输入端连接的晶体管的控制端发送断开信息。