CN103323731A - 一种全数字3d集成电路硅通孔缺陷自动检测方法 - Google Patents

一种全数字3d集成电路硅通孔缺陷自动检测方法 Download PDF

Info

Publication number
CN103323731A
CN103323731A CN2013102447570A CN201310244757A CN103323731A CN 103323731 A CN103323731 A CN 103323731A CN 2013102447570 A CN2013102447570 A CN 2013102447570A CN 201310244757 A CN201310244757 A CN 201310244757A CN 103323731 A CN103323731 A CN 103323731A
Authority
CN
China
Prior art keywords
tsv
circuit
latch
output
lacth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013102447570A
Other languages
English (en)
Other versions
CN103323731B (zh
Inventor
余宁梅
胡梦南
王姣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian University of Technology
Original Assignee
Xian University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian University of Technology filed Critical Xian University of Technology
Priority to CN201310244757.0A priority Critical patent/CN103323731B/zh
Publication of CN103323731A publication Critical patent/CN103323731A/zh
Application granted granted Critical
Publication of CN103323731B publication Critical patent/CN103323731B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

本发明公开的一种全数字3D集成电路硅通孔缺陷自动检测方法，采用全数字电路的方式对TSV缺陷进行检测，利用数字电路中的反相器的逻辑阈值进行电平检测，不用外接参考电压，与数字电路兼容性强。电路结构简单，用同一套测试电路，通过改变TSV的B端子的电位，就可以检测不同缺陷，可以支持键合前及键合后检测。

Description

一种全数字3D集成电路硅通孔缺陷自动检测方法
技术领域
本发明属于超大规模集成电路测试技术领域，涉及一种3D集成电路中TSV缺陷检测方法，具体涉及一种全数字3D集成电路硅通孔缺陷自动检测方法。
背景技术
硅通孔技术是3D集成电路中实现三维立体互连的关键技术。在芯片键合之前，检测出TSV（Through Silicon Via，硅通孔）存在的开路或短路缺陷，可以尽早发现错误，挑出不良芯片，有效的降低芯片生产成本；在键合之后进行检测，可以检测键合工艺过程中可能出现的TSV缺陷，同时也可以对键合工艺进行检测，进一步提高出厂产品的良品率。
已有文献中针对TSV缺陷的检测方法主要有：基于比较器的测试结构，基于电容充放电时间监测的测试结构以及基于探针板的测试结构。
基于比较器的测试结构首先对TSV注入电流，然后将TSV端点电压与预设参考电压进行对比，以此确定TSV是否存在缺陷。这种结构采用模拟电路的方案实现，电路复杂，占用面积较大，由于比较器的同质心性，导致该结构与数字集成电路兼容性较差。
基于电容充放电时间监测的测试结构是在TSV外接一个电压源和一个负载电容，首先通过电压源对负载电容充电，记录充电时间，然后关断电源，由负载电容对TSV放电，监测电压变化及放电时间，与标准值对比，得出TSV是否存在缺陷。这种结构需要外部提供电源和电容，受环境噪声影响较大，测试周期较长，适合对单个TSV特性的表征，不宜用于阵列TSV的缺陷检测。
基于探针板的测试结构是将一定阵列的探针板连接在减薄后的衬底上，使探针与TSV一一相连，然后由探针发送测试数据，分析响应值，得知TSV是否存在缺陷。由于Via-First工艺中，TSV的密度可以达到104/mm2，为了提高覆盖率，探针板需要有规律的移动多次，才能完成整个芯片的TSV测试。
发明内容
本发明的目的是提供一种全数字3D集成电路硅通孔缺陷自动检测方法，解决了现有基于比较器的测试结构电路复杂，占用面积较大，与数字集成电路兼容性较差；基于电容充放电时间监测的测试结构受环境噪声影响较大，测试周期较长，不宜用于阵列TSV的缺陷检测；基于探针板的测试结构探针板需要有规律的移动多次，操作不便的问题。
本发明所采用的技术方案是，一种全数字3D集成电路硅通孔缺陷自动检测方法，采用如下电路对硅通孔缺陷进行短路检测或者断路检测：包括测试电路及待测试TSV，测试电路包括lacth1锁存器和lacth2锁存器，每个锁存器有两个输入端口、一个输出端口，输入端口分别为时钟端口和数据端口，Lacth1的时钟端口与lacth2的时钟端口接频率相同、相位相反的时钟信号或者接频率相同的不交叠时钟的时钟信号，测试向量通过Lacth1的输入端口输入，lacth1输出同时连接到待测试TSV的A端和lacth2的数据端口，Lacth2的输出端即为检测电路的输出，待测试TSV的B端口为模式设置端口，通过对B端口的电位进行接地或开路的设置，完成检测模式设置。
本发明的特点还在于，
其中的短路检测，具体按照以下步骤实施：将测试电路的测试模式设置为短路模式：B端子开路，衬底接地；此模式下待测试TSV的B端子设置为悬空，Si_Sub接地，将Data设置为高电平；Clk信号为高时，Latch_1传输数据，高电平信号传输至Lacth_1的输出端C，此时Latch_2处于保存状态，C点的电平值对输出端子OUT没有影响；假设待测试TSV不存在短路缺陷，则C点与地通过TSV的侧壁绝缘层隔开，C点的电位不受TSV影响，保持为高电平；时钟信号由高变低，输入锁存器Lacth_1进入保持模式，此时输入信号对C点的电位没有影响；输出锁存器Lacth_2进入传输模式，C点的高电平传输至输出端，读出数据OUT为高电平；若存在短路缺陷，待测试TSV的A端与衬底接通，C点的电位在Lacth_1传输期间被拉低，而在输出级锁存器Lacth_2工作在传出状态时，读出的输出数据OUT变成低电平。
其中的断路检测，具体按照以下步骤实施：将测试电路的测试模式设置为断路模式：B端子及衬底均接地，此模式下待测试TSV的B端子和Si_Sub均接地，将Data设置为高电平；Clk信号为高时，Latch_1传输数据，高电平信号传输至Lacth_1的输出端C，此时Latch_2处于保存状态，C点的电平值对输出端子OUT没有影响；假设待测试TSV不存在断路缺陷，则C点通过A与TSV相连，TSV通过B与地相连，C点的电位被拉低；时钟信号由高变低，输入锁存器Lacth_1进入保持模式，此时输入信号对C点的电位没有影响；输出锁存器Lacth_2进入传输模式，C点的低电平传输至输出端，读出数据OUT为低电平；若存在断路缺陷，TSV的A端与B端之间呈现高阻断状态，在Lacth_1传输期间C点的电位保持高电位，而在输出级锁存器Lacth_2工作在传输状态时，读出的输出数据OUT为高电平。
本发明的有益效果是，采用数字电路技术，电路结构简单，无需外接参考电压及测试电路，电路兼容性强。采用同一套检测电路，通过测试模式设置，可完成对TSV的短路、断路缺陷检测，适用于键合前及键合后。为提高3D IC的成品率提供必要的测试方法。
附图说明
图1是本发明基于数字锁存技术的TSV缺陷检测方法的原理图；
图2是本发明实施例1中使用CMOS静态锁存器的测试电路结构图；
图3是本发明实施例2中基于动态锁存器的测试电路原理图；
图4是TSV缺陷模型示意图，其中（a）是短路缺陷示意图，（b）是断路缺陷示意图。
图中，1.测试电路，2.待测试TSV。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
本发明全数字3D集成电路硅通孔缺陷自动检测方法，使用如图1所示电路对硅通孔缺陷进行检测。检测电路由测试电路1及待测试TSV2两部分构成。其中测试电路1包括lacth1和lacth2两个锁存器，每个锁存器有两个输入端口、一个输出端口。输入端口分别为时钟端口和数据端口。Lacth1时钟端口与lacth2的时钟端口接频率相同、相位相反（也可以是频率相同的不交叠时钟）的时钟信号。测试向量通过Lacth1的数据端口输入，lacth1的输出同时连接到待测试TSV2的A端和lacth2的数据端口。Lacth2的输出端即为检测电路的输出。待测试TSV2的B端口为模式设置端口，通过对B的电位进行接地或开路的设置，完成检测模式设置。
具体按照以下步骤实施：
短路检测：将图1测试电路1的测试模式设置为短路模式，短路模式：B端子开路，衬底接地；此模式下TSV的B端子设置为悬空，Si_Sub接地，将Data设置为高电平。Clk信号为高时，Latch_1传输数据，高电平信号会传输至Lacth_1的输出端C，此时Latch_2处于保存状态，C点的电平值对输出端子OUT没有影响。假设被测试的TSV不存在短路缺陷，则C点与地通过TSV的侧壁绝缘层隔开，C点的电位应该不受TSV影响，保持为高电平；时钟信号由高变低，输入锁存器Lacth_1进入保持模式，此时输入信号对C点的电位没有影响。输出锁存器Lacth_2进入传输模式，C点的高电平传输至输出端，读出数据OUT为高电平；若存在短路缺陷，TSV的A端会与衬底接通，C点的电位在Lacth_1传输期间就会被拉低，而在输出级锁存器Lacth_2在工作在传出状态时，读出的输出数据OUT就会变成低电平。
断路检测：将图1测试电路1的测试模式设置为断路模式，断路模式：B端子及衬底均接地。此模式下TSV的B端子和Si_Sub均接地，将Data设置为高电平。Clk信号为高时，Latch_1传输数据，高电平信号会传输至Lacth_1的输出端C，此时Latch_2处于保存状态，C点的电平值对输出端子OUT没有影响。假设被测试的TSV不存在断路缺陷，则C点通过A与TSV相连，TSV通过B与地相连，C点的电位会被拉低；时钟信号由高变低，输入锁存器Lacth_1进入保持模式，此时输入信号对C点的电位没有影响。输出锁存器Lacth_2进入传输模式，C点的低电平传输至输出端，读出数据OUT为低电平；若存在断路缺陷，TSV的A端与B端之间呈现高阻断状态，在Lacth_1传输期间C点的电位会保持高电位，而在输出级锁存器Lacth_2在工作在传输状态时，读出的输出数据OUT为高电平。
在键合前进行测试时，B端子分别通过接续导电底板和绝缘底板进行接地及悬空的设置。
两级锁存工作过程是按照以下步骤进行的：
当第一级锁存传输数据时，第二级锁存工作在保持状态，可以使得TSV上的电位尽快稳定，不受下一级电路影响；
对TSV上的电位进行读出操作时，第一级锁存进入保持状态，保证在输出数据读取期间，TSV上的电位稳定。
综合两种测试模式的结果，对在断路模式下测试正常的TSV，要检查是否存在短路现象，排除误检情况。
实施例1
基于CMOS静态正负锁存器的实施方案
使用CMOS静态正负两级锁存器的测试电路结构如图2所示，其中Data为测试信号的输入端，Out为测试数据的输出端，Clk为时钟信号，VTSV为TSV上的电压。
对TSV绝缘层短路缺陷进行测试时，先将TSV的B端子悬空，衬底接地。设输入信号Data为高电平，当时钟Clk为低电平、三态反相器inv1、inv6工作，inv2、inv4截止如果存在绝缘层短路缺陷，Vtsv节点与衬底导通，Vtsv电压会被拉低，呈现低电平；时钟信号Clk反转变为高，三态反相器inv1、inv6截止，inv2、inv4工作。Vtsv的电平值被锁存在由两个环接的反相器构成的第一级锁存器中，由两个环接的反相器构成的第2级锁存器工作，将低电平的VTSV读出。Out端将VTSV取反后输出，输出测试数据为高电平。若不存在绝缘层短路缺陷，在Clk为低电平时Vtsv依然为1，Clk为高电平后输出端Out数据为低电平。
在此实施例中，输入测试向量为高电平，存在短路缺陷输出数据为高电平；不存在短路缺陷输出数据为低电平。但当锁存器逻辑段数改变时，数据也可以是相反的。
对TSV绝缘层断路缺陷进行测试时，先将TSV的B端子和衬底接地。设输入信号Data为高电平，当时钟Clk为低电平时、三态反相器inv1、inv6工作，inv2、inv4截止。如果存在绝缘层断路缺陷，TSV的A、B两点间呈现高阻态，Vtsv电压会保持为高电平；时钟信号Clk反转变为高，三态反相器inv1、inv6截止，inv2、inv4工作。Vtsv的电平值被锁存在由两个环接的反相器构成的第一级锁存器中，由两个环接的反相器构成的第2级锁存器工作，将高电平的VTSV读出，取反后的Out端输出测试数据为低电平。若不存在绝缘层断路缺陷，在Clk为低电平时Vtsv电位被拉低，Clk为高电平后输出端Out数据为1。
在此，输入测试向量为高电平，存在断路缺陷输出数据为低电平；不存在缺陷输出数据为高电平。但当输出锁存器逻辑段数改变时，数据也可以是相反的。
实施例2
基于动态正负锁存器的实施方案
如图3所示，对TSV绝缘层短路缺陷进行测试时，先将TSV的B端子悬空，衬底接地。设输入信号Data为高电平，首先开关SW1导通，SW2关断。输入信号Data1通过开关传输至Vtsv，如果存在绝缘层短路缺陷，Vtsv节点与衬底连通，Vtsv电压会被拉低，呈现低电平；SW1断开，SW2导通，被拉低的Vtsv值通过反相器inv1输出，输出信号为高电平；若不存在绝缘层短路缺陷，开关SW1导通时，高电平的Data信号传输至Vtsv，Vtsv电平为高。SW1断开，SW2导通后，Vtsv值通过反相器inv1输出，输出信号为低电平。
在此实施例中，输入测试向量为高电平，存在短路缺陷输出数据为高电平；不存在短路缺陷输出数据为低电平。但当输出端反相器段数改变时，数据也可以是相反的。
对TSV绝缘层断路缺陷进行测试时，先将TSV的B端子和衬底接地。设输入信号Data为高电平，首先开关SW1导通，SW2关断。输入信号Data1通过开关传输至Vtsv，如果存在绝缘层断路缺陷，TSV的A、B两点间呈现高阻态，Vtsv电压会保持为高电平；SW1断开，SW2导通，高电平的Vtsv值通过反相器inv1输出，输出信号为低电平；若不存在绝缘层断路缺陷，开关SW1导通时，高电平的Data信号传输至Vtsv，A、B两点间呈现低阻态，Vtsv电平被拉低。SW1断开，SW2导通后，Vtsv值通过反相器inv1输出，输出信号为高电平。
在此实施例中，输入测试向量为高电平，存在断路缺陷输出数据为低电平；不存在断路缺陷输出数据为高电平。但当输出端反相器段数改变时，数据也可以是相反的。
本发明的目的是检测图1所示的检测电路中的TSV是否存在缺陷。TSV的缺陷是加工过程中由于工艺可能存在的不稳定性引起的。无缺陷的TSV通过侧壁的绝缘层与衬底绝缘，A端和B端之间是完整的金属导电圆柱，导电性好，A、B之间具有低阻特征。也就是说，一个制备完好的TSV，应该是与衬底绝缘，A、B导通的。如果存在绝缘层击穿或缺陷，如图4（a）所示，TSV的金属就可能穿过绝缘层与衬底相连，A端和衬底之间不再绝缘，这种缺陷通常被称为短路缺陷；另一种可能存在的TSV缺陷是TSV中的金属没有填满，出现空洞或者是断层，如图4（b）所示，TSV的A、B端子之间的电阻增加，这个阻值大到一定值，TSV就不能正确传输信号，这一类缺陷通常被称为断路缺陷。如果将TSV的B端开路，衬底接地，观测A端的电位，如果不存在短路缺陷，A端应该不受衬底低电位影响，呈现高阻状态；利用这一特点，将B端子开路，衬底接地，通过第一级锁存器给A端子传输一个高电平信号，通过第2级锁存器A端的信号读出，如果A端子的电位维持高电平，说明TSV不存在短路缺陷；反之，如果A的电位被拉低，说明TSV出现短路缺陷。另一方面，由于TSV的断路缺陷的特征是A、B间呈现高阻态，因此，可以将TSV的B端子接地，通过第1级锁存器将高电平信号传输给A端，在通过第2级锁存器将该信号读出。如果，TSV不存在断路缺陷，A、B间呈现低阻态，A点的电位被拉低，反之，则说明存在断路缺陷。
本发明的关键点在于，采用全数字电路的方式对TSV缺陷进行检测，利用数字电路中的反相器的逻辑阈值进行电平检测，不用外接参考电压，与数字电路兼容性强。电路结构简单，用同一套测试电路，通过改变TSV的B端子的电位，就可以检测不同缺陷，可以支持键合前及键合后检测。

Claims (3)

1.一种全数字3D集成电路硅通孔缺陷自动检测方法，其特征在于，采用如下电路对硅通孔缺陷进行短路检测或者断路检测：包括测试电路（1）及待测试TSV（2），所述的测试电路（1）包括lacth1锁存器和lacth2锁存器，每个锁存器有两个输入端口、一个输出端口，输入端口分别为时钟端口和数据端口，Lacth1的时钟端口与lacth2的时钟端口接频率相同、相位相反的时钟信号或者接频率相同的不交叠时钟的时钟信号，测试向量通过Lacth1的输入端口输入，lacth1输出同时连接到待测试TSV（2）的A端和lacth2的数据端口，Lacth2的输出端即为检测电路的输出，待测试TSV（2）的B端口为模式设置端口，通过对B端口的电位进行接地或开路的设置，完成检测模式设置。
2.根据权利要求1所述的全数字3D集成电路硅通孔缺陷自动检测方法，其特征在于，所述的短路检测，具体按照以下步骤实施：将测试电路（1）的测试模式设置为短路模式：B端子开路，衬底接地；此模式下待测试TSV（2）的B端子设置为悬空，Si_Sub接地，将Data设置为高电平；Clk信号为高时，Latch_1传输数据，高电平信号传输至Lacth_1的输出端C，此时Latch_2处于保存状态，C点的电平值对输出端子OUT没有影响；假设待测试TSV（2）不存在短路缺陷，则C点与地通过TSV的侧壁绝缘层隔开，C点的电位不受TSV影响，保持为高电平；时钟信号由高变低，输入锁存器Lacth_1进入保持模式，此时输入信号对C点的电位没有影响；输出锁存器Lacth_2进入传输模式，C点的高电平传输至输出端，读出数据OUT为高电平；若存在短路缺陷，待测试TSV（2）的A端与衬底接通，C点的电位在Lacth_1传输期间被拉低，而在输出级锁存器Lacth_2工作在传出状态时，读出的输出数据OUT变成低电平。
3.根据权利要求1所述的全数字3D集成电路硅通孔缺陷自动检测方法，其特征在于，所述的断路检测，具体按照以下步骤实施：将测试电路（1）的测试模式设置为断路模式：B端子及衬底均接地，此模式下待测试TSV（2）的B端子和Si_Sub均接地，将Data设置为高电平；Clk信号为高时，Latch_1传输数据，高电平信号传输至Lacth_1的输出端C，此时Latch_2处于保存状态，C点的电平值对输出端子OUT没有影响；假设待测试TSV（2）不存在断路缺陷，则C点通过A与TSV相连，TSV通过B与地相连，C点的电位被拉低；时钟信号由高变低，输入锁存器Lacth_1进入保持模式，此时输入信号对C点的电位没有影响；输出锁存器Lacth_2进入传输模式，C点的低电平传输至输出端，读出数据OUT为低电平；若存在断路缺陷，TSV的A端与B端之间呈现高阻断状态，在Lacth_1传输期间C点的电位保持高电位，而在输出级锁存器Lacth_2工作在传输状态时，读出的输出数据OUT为高电平。
CN201310244757.0A 2013-06-19 2013-06-19 一种全数字3d集成电路硅通孔缺陷自动检测方法 Active CN103323731B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310244757.0A CN103323731B (zh) 2013-06-19 2013-06-19 一种全数字3d集成电路硅通孔缺陷自动检测方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310244757.0A CN103323731B (zh) 2013-06-19 2013-06-19 一种全数字3d集成电路硅通孔缺陷自动检测方法

Publications (2)

Publication Number Publication Date
CN103323731A true CN103323731A (zh) 2013-09-25
CN103323731B CN103323731B (zh) 2015-12-02

Family

ID=49192597

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310244757.0A Active CN103323731B (zh) 2013-06-19 2013-06-19 一种全数字3d集成电路硅通孔缺陷自动检测方法

Country Status (1)

Country Link
CN (1) CN103323731B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103630802A (zh) * 2013-11-04 2014-03-12 中国航天科技集团公司第九研究院第七七一研究所 基于soi衬底的tsv通孔绝缘层测试结构
CN104459430A (zh) * 2014-09-01 2015-03-25 哈尔滨工业大学深圳研究生院 超声引线键合失线检测装置及方法
CN104900644A (zh) * 2015-04-27 2015-09-09 北京化工大学 三维集成电路中缺陷硅通孔的容错电路
CN106771985A (zh) * 2017-02-20 2017-05-31 中国人民解放军国防科学技术大学 一种弱短路故障测试电路及其测试方法
CN106888008A (zh) * 2017-02-20 2017-06-23 中国人民解放军国防科学技术大学 基于硅通孔技术的三维时钟偏差补偿的方法及装置
CN109001614A (zh) * 2018-06-28 2018-12-14 西安理工大学 一种3d集成电路硅通孔故障检测系统及检测方法
CN111323694A (zh) * 2020-03-26 2020-06-23 安徽财经大学 一种基于桥结构的硅通孔开路故障测试结构
CN117153822A (zh) * 2023-10-30 2023-12-01 西安紫光国芯半导体股份有限公司 一种三维堆叠结构及其检测方法
CN117350936A (zh) * 2023-06-16 2024-01-05 合芯科技有限公司 一种版图通孔缺陷检测方法、装置及自动补强方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233687A (zh) * 2005-05-26 2008-07-30 德克萨斯仪器股份有限公司 用于掉电应用的数据保持装置及其方法
US20120105093A1 (en) * 2010-10-29 2012-05-03 Hynix Semiconductor Inc. Semiconductor apparatus and method of testing and manufacturing the same
CN102856297A (zh) * 2011-06-29 2013-01-02 海力士半导体有限公司 半导体装置和层叠式半导体装置
CN102856226A (zh) * 2012-09-08 2013-01-02 合肥工业大学 设有信号反弹模块的3d-sic过硅通孔的测试装置
CN103093824A (zh) * 2013-01-09 2013-05-08 中国科学院微电子研究所 一种抗单粒子翻转的寄存器电路
TW201324526A (zh) * 2011-12-12 2013-06-16 Samsung Electronics Co Ltd 記憶體元件以及用於記憶體元件之感測及閂鎖電路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233687A (zh) * 2005-05-26 2008-07-30 德克萨斯仪器股份有限公司 用于掉电应用的数据保持装置及其方法
US20120105093A1 (en) * 2010-10-29 2012-05-03 Hynix Semiconductor Inc. Semiconductor apparatus and method of testing and manufacturing the same
CN102856297A (zh) * 2011-06-29 2013-01-02 海力士半导体有限公司 半导体装置和层叠式半导体装置
TW201324526A (zh) * 2011-12-12 2013-06-16 Samsung Electronics Co Ltd 記憶體元件以及用於記憶體元件之感測及閂鎖電路
CN102856226A (zh) * 2012-09-08 2013-01-02 合肥工业大学 设有信号反弹模块的3d-sic过硅通孔的测试装置
CN103093824A (zh) * 2013-01-09 2013-05-08 中国科学院微电子研究所 一种抗单粒子翻转的寄存器电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
FANGMING YE等: "TSV Open Defects in 3D Integrated Circuits:Characterization, Test, and Optimal Spare Allocation", 《PROCESSDINGS OF DESIGN AUTOMATION CONFERENCE(DAC)》, 7 June 2012 (2012-06-07), pages 1024 - 1030, XP032204709 *
余乐等: "三维集成电路中硅通孔缺陷建模及自测试/修复方法研究", 《电子与信息学报》, vol. 34, no. 9, 30 September 2012 (2012-09-30), pages 2247 - 2253 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103630802A (zh) * 2013-11-04 2014-03-12 中国航天科技集团公司第九研究院第七七一研究所 基于soi衬底的tsv通孔绝缘层测试结构
CN103630802B (zh) * 2013-11-04 2016-02-03 中国航天科技集团公司第九研究院第七七一研究所 基于soi衬底的tsv通孔绝缘层测试结构
CN104459430A (zh) * 2014-09-01 2015-03-25 哈尔滨工业大学深圳研究生院 超声引线键合失线检测装置及方法
CN104459430B (zh) * 2014-09-01 2018-05-08 哈尔滨工业大学深圳研究生院 超声引线键合失线检测装置及方法
CN104900644B (zh) * 2015-04-27 2017-11-14 北京化工大学 三维集成电路中缺陷硅通孔的容错电路
CN104900644A (zh) * 2015-04-27 2015-09-09 北京化工大学 三维集成电路中缺陷硅通孔的容错电路
CN106888008A (zh) * 2017-02-20 2017-06-23 中国人民解放军国防科学技术大学 基于硅通孔技术的三维时钟偏差补偿的方法及装置
CN106771985A (zh) * 2017-02-20 2017-05-31 中国人民解放军国防科学技术大学 一种弱短路故障测试电路及其测试方法
CN109001614A (zh) * 2018-06-28 2018-12-14 西安理工大学 一种3d集成电路硅通孔故障检测系统及检测方法
CN111323694A (zh) * 2020-03-26 2020-06-23 安徽财经大学 一种基于桥结构的硅通孔开路故障测试结构
CN117350936A (zh) * 2023-06-16 2024-01-05 合芯科技有限公司 一种版图通孔缺陷检测方法、装置及自动补强方法
CN117153822A (zh) * 2023-10-30 2023-12-01 西安紫光国芯半导体股份有限公司 一种三维堆叠结构及其检测方法
CN117153822B (zh) * 2023-10-30 2024-02-13 西安紫光国芯半导体股份有限公司 一种三维堆叠结构及其检测方法

Also Published As

Publication number Publication date
CN103323731B (zh) 2015-12-02

Similar Documents

Publication Publication Date Title
CN103323731B (zh) 一种全数字3d集成电路硅通孔缺陷自动检测方法
TWI411795B (zh) 測試直通矽晶穿孔的方法及其電路
TWI443353B (zh) 貫穿矽通孔之測試方法及測試電路
KR101762768B1 (ko) 고속 입력-출력 디바이스들의 테스트
CN105445653B (zh) 具有低功耗扫描触发器的集成电路
US8384430B2 (en) RC delay detectors with high sensitivity for through substrate vias
US20140266291A1 (en) Method, device and system for automatic detection of defects in tsv vias
CN105405785A (zh) 一种基于仲裁器的绑定前硅通孔测试结构
CN103954905B (zh) 数字电路故障检测电路及利用该电路测试故障的方法
CN101398441A (zh) 探针板以及使用它的半导体晶片的检查装置
CN103543368A (zh) 集成电路开/短路测试方法及测试机
TWI705260B (zh) 電路檢測系統與電路檢測方法
Di Natale et al. Built-in self-test for manufacturing TSV defects before bonding
CN103245869A (zh) 一种集成电路电源管脚短路判定检测方法
CN104614682B (zh) 一种电池老化测试仪及电池老化测试方法
CN101887089A (zh) 包括可移除结合焊盘扩展的电路设备
US7944285B1 (en) Method and apparatus to detect manufacturing faults in power switches
CN111707966A (zh) 一种cpld的漏电检测方法及装置
CN107765167B (zh) 基于开关电容的tsv测试电路及测试方法
CN207611103U (zh) 一种有源信息组件测试装置及测试夹具
CN104538060B (zh) 一种dram芯片的晶圆级测试结构和测试方法
CN106199382A (zh) 一种基于游标环的绑定前硅通孔测试结构
Hu et al. Fault detection and redundancy design for TSVs in 3D ICs
CN111323694A (zh) 一种基于桥结构的硅通孔开路故障测试结构
CN107390080A (zh) 一种电池断线检测电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant