CN106888008A - 基于硅通孔技术的三维时钟偏差补偿的方法及装置 - Google Patents

Abstract

本发明提供了一种能够快速优化和高精度微调时钟路径延迟的三维时钟偏差补偿的方法及装置，所述装置主要包括相位检测器和数控延时可调单元两部分。所述方法主要针对三维集成电路芯片中两条延迟不匹配的三维时钟路径进行时钟偏差补偿。本发明既能够解决不考虑时钟TSV容错的三维时钟路径偏差问题，又能解决考虑时钟TSV容错后的三维时钟路径延迟不匹配所带来的时钟偏差问题，即用来解决三维集成电路的时钟网络中由于时钟路径延迟不匹配造成的时钟偏差问题，有利于确保三维时钟网络的高可靠性并提高三维集成电路芯片的良品率。

Description

基于硅通孔技术的三维时钟偏差补偿的方法及装置

技术领域

本发明涉及三维集成电路设计领域，尤其涉及一种基于硅通孔技术的三维时钟偏差补偿的方法及装置。

背景技术

随着器件尺寸缩减带来的集成度增加和性能提升，半导体产业一直遵循着摩尔定律飞速发展了半个多世纪。然而，随着集成电路工艺进入纳米时代，互连传输延迟已经取代门延迟并成为决定集成电路性能和功耗的关键因素。即它已成为制约电路性能的最主要瓶颈。

三维集成电路芯片的设计由于克服了纳米级工艺下二维集成电路芯片设计的瓶颈，通常被认为是延续和超越摩尔定律最具前景的技术之一。硅通孔技术(以下简称TSV)作为三维集成电路芯片的核心技术，能够大幅缩短堆叠层芯片之间的互连线长度，有效降低功耗并提高芯片性能。

当前，硅通孔技术的制造与封装技术还未完全成熟，三维集成电路芯片中的硅通孔技术可能存在开路失效或短路失效等可靠性问题，这将导致三维集成电路芯片的良品率下降，带来巨大的成本开销。针对硅通孔技术失效带来的可靠性问题，通常采用硅通孔容错技术来屏蔽故障，即通过增加时钟冗余路径的方法来达到时钟容错的目的，然而采用容错技术会影响时钟路径的选择及时钟走线的长度，将加大时钟路径延迟的不匹配甚至带来时钟偏差问题。

尤其在当今的纳米级工艺下，互连线传输延时占据芯片延时的主导，PVT(硅工艺、电压和温度)等参数的变化对器件延迟的影响日益凸显，它们共同作用引起的时钟偏差问题已成为芯片时序收敛的关键因素。

因此，如何有效地降低时钟偏差的影响已成为三维集成电路芯片设计的一大挑战。遗憾的是，现今三维集成电路芯片并未实现大规模商业化应用，三维时钟网络设计中还没有出现比较成熟的时钟偏差补偿技术。

发明内容

本发明提供了一种能够快速优化和高精度微调时钟路径延迟的三维时钟偏差补偿的方法及装置，用来解决三维集成电路的时钟网络中由于时钟路径延迟不匹配造成的时钟偏差问题。

本发明提供了一种高精度的三维时钟偏差补偿装置。所述装置主要包括相位检测器和数控延时可调单元两部分。

本发明采用高精度的三维时钟偏差补偿方法，所述方法主要针对三维集成电路芯片中两条延迟不匹配的三维时钟路径进行时钟偏差补偿。

首先将时钟网络中任意两条三维时钟路径的时钟信号作为输入，通过高精度的相位检测器(也可以简称PD)鉴别出两个输入时钟的相位差，然后利用数控逻辑来控制数控延时可调单元(也可以简称DTC)的延时大小，从而平衡上述两条三维时钟路径的延迟。

基于硅通孔技术的三维时钟偏差补偿的装置，所述装置包括，连接上下两层集成电路芯片的两条时钟路径，位于两条所述时钟路径之间的冗余路径，两个分别位于两条所述时钟路径上的时钟TSV，所述装置还包括相位检测器和两个数控延时可调单元，所述相位检测器用于对分别位于两条所述时钟TSV上的两个输入的时钟信号之间的相位关系进行判断，并输出一对等脉宽的信号Lock和Comp；所述数控延时可调单元用于调整所述时钟路径的时钟延时。

上述方案中优选的是，所述相位检测器包括两个D触发器、两个二输入或非门和两个缓冲器。

上述方案中优选的是，所述数控延时可调单元包括串联的第一反相器和第二反相器，所述第一反相器和所述第二反相器分别包括两个MOS管，在所述第一反相器的所述两个MOS管的源端连接两个PMOS管，在所述第一反相器的所述两个MOS管的源端连接两个NMOS管。

上述方案中优选的是，在不考虑所述时钟路径上的所述时钟TSV的容错时，所述相位检测器放置于两个所述时钟TSV之间，所述两个数控延时可调单元分别位于两条所述时钟路径上。

上述方案中优选的是，在考虑所述时钟路径上的所述时钟TSV的容错时，所述相位检测器放置于两条所述时钟TSV之间，所述两个数控延时可调单元位于所述冗余路径上。

上述方案中优选的是，在所述相位检测器中，第一输入的所述时钟信号经过第一缓冲器到达第一D触发器，所述第一缓冲器对所述第一输入的所述时钟信号进行延迟，并隔离后级负载；第二输入的所述时钟信号经过第二缓冲器到达第二D触发器。

上述方案中优选的是，所述两个D触发器的输出结果通过所述两个二输入或非门进行逻辑运算，分别输出三组不同的所述信号Lock&Comp的电平值：01、10、00。

上述方案中优选的是，在考虑两条所述时钟路径上的所述时钟TSV的容错时，所述冗余路径包括三个传输门和两个二选一多路选择器。

上述方案中优选的是，所述三维时钟偏差补偿的装置还包括三个片上检测电路和自动控制单元。

上述方案中优选的是，所述片上检测电路用于检测所述时钟TSV是否失效。

上述方案中优选的是，所述自动控制单元用于控制所述三个片上检测电路。

采用如前所述的装置的三维时钟偏差补偿的方法，所述方法包括如下步骤：

a)所述两层芯片上电复位；

b)设置任一所述时钟TSV上的时钟信号作为参考时钟，则另一个所述时钟TSV上的时钟信号为反馈时钟；

c)将所述参考时钟和所述反馈时钟作为所述相位检测器的两个输入；

d)所述相位检测器输出所述信号Lock和Comp，Lock&Comp的电平值有三种结果：01、10、00；

当所述Lock&Comp的电平值为01时，表示所述反馈时钟超前于所述参考时钟；

当所述Lock&Comp的电平值为00时，表示所述反馈时钟滞后于所述参考时钟；

当所述Lock&Comp的电平值为10时，表示所述反馈时钟与所述参考时钟的相位处于锁定范围；

e)根据输出的所述信号Lock和Comp来控制两个所述数控延时可调单元的延时大小：

当所述参考时钟超前于所述反馈时钟时，即所述Lock&Comp的电平值为00时，通过加大所述参考时钟所属的所述时钟路径上的所述数控延时可调单元的延时，并且减小所述反馈时钟所属的所述时钟路径上的所述数控延时可调单元的延时，以减少所述参考时钟与所述反馈时钟的时钟偏差；

当所述参考时钟滞后于所述反馈时钟时，即所述Lock&Comp的电平值为01时，通过减小所述参考时钟所属的所述时钟路径上的所述数控延时可调单元的延时，并且加大所述反馈时钟所属的所述时钟路径上的所述数控延时可调单元的延时，以减少所述参考时钟与所述反馈时钟的时钟偏差；

当所述参考时钟与所述反馈时钟的相位处于锁定范围时，即所述Lock&Comp的电平值为10时，则固定所述参考时钟所属的所述时钟路径上的所述数控延时可调单元的延时，和固定所述反馈时钟所属的所述时钟路径上的所述数控延时可调单元的延时，以保持所述参考时钟与所述反馈时钟的时钟偏差。

采用如前所述的装置的三维时钟偏差补偿的方法，在考虑所述时钟路径上的所述时钟TSV的容错时，所述方法包括如下步骤：

a)当两条所述时钟TSV全部正常时，所述时钟路径通过正常的所述时钟TSV传输，不进行时钟偏差补偿；

b)当某一所述时钟TSV失效时，所述时钟路径通过另一条正常的所述时钟TSV传输，此时进行时钟偏差补偿，所述时钟偏差补偿的方法为如上所述的三维时钟偏差补偿的方法。

上述方案中优选的是，两条所述时钟路径的间距可以自由扩展。

从以上技术方案可以看出，本发明所述的方法及装置既能够解决不考虑时钟TSV容错的三维时钟路径偏差问题，又能解决考虑时钟TSV容错后的三维时钟路径延迟不匹配所带来的时钟偏差问题。采用本发明所述的方法及装置有利于确保三维时钟网络的高可靠性并提高三维集成电路芯片的良品率。

附图说明

图1a为未考虑时钟TSV容错的三维时钟偏差补偿结构示意图；

图1b为三维时钟偏差补偿装置的原理图；

图1c为考虑时钟TSV容错后的三维时钟偏差补偿方法结构图；

图2为时钟TSV容错结构2-TFU的原理图；

图3为三维时钟偏差补偿装置结构示意图；

图4为相位检测器的内部电路结构图；

图5为相位检测器的工作波形图；

图6为数控延时可调单元的内部电路结构图；

图7为三维时钟偏差补偿装置的工作流程图；

图8a为在TSV_2失效、TSV_1正常的情况下，三维时钟的传输路径及时钟偏差补偿电路的工作情况；

图8b为在TSV_1与TSV_2全部正常的情况下，三维时钟的传输路径及时钟偏差补偿电路的工作情况；

图8c为在TSV_1失效、TSV_2正常的情况下，三维时钟的传输路径及时钟偏差补偿电路的工作情况；

图9a代表TSV间距为100um时的三维时钟树结构示意图；

图9b代表TSV间距为300um时的三维时钟树结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

以下结合附图对本发明所提供的基于硅通孔技术的三维时钟偏差补偿的方法及装置作进一步说明。

本发明提供了一种高精度的三维时钟偏差补偿装置。所述装置主要包括相位检测器和数控延时可调单元两部分。基于上述装置，本发明还提供高精度的三维时钟偏差补偿的方法，所述方法主要针对三维集成电路芯片中两条延迟不匹配的三维时钟路径进行时钟偏差补偿。

首先将时钟网络中任意两条三维时钟路径的时钟信号作为输入，通过高精度的相位检测器鉴别出两个输入时钟的相位差，然后利用数控逻辑来控制数控延时可调单元的延时大小，从而平衡上述两条三维时钟路径的延迟。

如图1所示为考虑时钟TSV容错前后的三维时钟偏差补偿结构对比图。时钟路径是指时钟(CLK，即Clock)传输的整条路径。TSV是一种新型的传输通道，本发明中把位于时钟路径上的TSV称之为时钟TSV。

图1a为未考虑时钟TSV容错的三维时钟偏差补偿结构示意图。图1b为三维时钟偏差补偿装置的原理图。图1c为考虑时钟TSV容错后的三维时钟偏差补偿方法结构图。

由图1a可知，不考虑时钟TSV容错时，仅需要将三维时钟偏差补偿装置中的相位检测器(PD)103放置于两个时钟TSV之间，两个数控延时可调单元101/102分别位于两条时钟路径上。

由图1b可知三维时钟偏差补偿装置的原理为：首先，在三维集成电路芯片设计阶段，在每两条延时可能不匹配的三维时钟路径上插入三维时钟偏差补偿装置；然后，当所述芯片上电工作时，通过该装置中的高精度相位检测器探测出两条路径时钟的相位关系(即超前、锁定还是滞后)；然后，通过该相位检测的结果，选择数控延时可调单元的三组不同延时进行时钟路径延迟补偿，从而达到降低时钟偏差的目的。

由图1c可知，考虑到时钟TSV容错104时，数控延时可调单元101/102位于冗余路径上面。

如图2系列所示为时钟TSV容错结构2-TFU(fault tolerant unit容错单元)的原理图。

其中，2-TFU中的数字2是根据容错单元TFU中所包含的时钟TSV个数来命名的，2-TFU是指包含两个时钟TSV容错单元的结构。通过冗余路径该结构可以屏蔽两个时钟TSV中任何一个时钟TSV发生失效时，即当其中一个时钟TSV发生开路或短路失效时，时钟CLK将原本通过失效时钟TSV路径进行传输的通道改为通过另外一个时钟TSV传输的冗余路径进行传输，从而完成容错目的。

图2b为2-TFU容错结构的控制逻辑，2-TFU容错结构由两个时钟TSV(TSV_1和TSV_2)、三个传输门(TG1、TG2和TGT)以及两个二选一多路选择器MUX1和MUX2(201)构成。如图2c所示为自动控制单元202。由图2a和图2d可知,三维时钟网络中每个2-TFU结构的旁边都同时放置三个片上检测电路203，通过自动控制单元202来控制所述三个片上检测电路203。通过片上检测电路203检测出时钟TSV是否失效。

当时钟TSV有效时，自动控制单元202的输出信号EN/ENB分别保持为高电平/低电平；否则，当时钟TSV无效时，所述输出信号EN/ENB分别保持为低电平/高电平。所述自动控制单元202将TCLK作为输入的参考时钟REF，当参考时钟REF变高时，其内部节点N1充电至高电平，同时，内部节点N2放电至低电平，NMOS将关闭；当参考时钟REFREF变低时，内部节点N1和N2将通过亚阈值漏电流逐渐放电，一旦参考时钟REFREF再次变为高电平，内部节点N1和N2将再次充电。此时，如果参考时钟Ref切换时间足够快，内部节点N1和N2将在放电至低电平之前进行再次充电。因此，所述自动控制单元的输出信号EN依然为高电平。

综上所述，时钟TSV容错结构2-TFU的容错原理为：在绑定前阶段，三个传输门(TG1、TG2和TGT)都打开，测试时钟TCLK分别通过两条时钟TSV：TSV_1和TSV_2进行传输；在绑定后阶段，通过测试时钟TCLK的传输门TGT始终关闭，当两条时钟TSV都正常时，传输门TG1和TG2都关闭；当其中出现一个时钟TSV失效时，传输门TG1和TG2都打开，时钟信号通过带传输门的冗余路径。

如图3所示为三维时钟偏差补偿装置的结构示意图。首先将时钟路径CLK_A或CLK_B中的任意一者确定为参考时钟，则另一个为反馈时钟。本发明的实施例中，将时钟路径CLK_A设置为参考时钟(Ref)，时钟路径CLK_B设置为反馈时钟(fb)，当然两者也可以调换位置。

将它们作为高精度相位检测器PD的两个输入，通过相位检测器检测出两条路径时钟A和B的相位差关系(即超前、滞后还是锁定状态)，然后根据输出的数字信号来控制数控延时可调单元101/102的延时大小，从而平衡时钟路径的延迟，以使时钟偏差处于合理的设计范围之内。数控延时可调单元101/102分别位于时钟路径A/B上，根据相位检测器的输出端(Lock/Comp)与数控延时可调单元的输入端S1/S2连接方式的不同，可以得到不同的DTC单元延时，从而进行延迟补偿。

如图4所示为相位检测器的内部电路结构图。通过该相位检测器PD可以对两个输入信号之间的相位关系，诸如超前、滞后等多种状态，进行判断，输出一对等脉宽的信号Lock/Comp。它主要由两个D触发器401、两个二输入或非门(NOR2)402和两个缓冲器B1和B2组成。参考时钟Ref经过缓冲器B1到达触发器DFF1；反馈时钟fb经过缓冲器B2到达触发器DFF2。其中缓冲器B1主要作用是对参考时钟Ref进行延迟，并隔离其后级负载，以降低其自身的时钟偏差。相位检测器的精度主要由缓冲器B2决定，因此缓冲器B2的单元延时至关重要。

如图5所示为相位检测器PD的工作波形图。结合图4可知，相位检测器的工作原理为：反馈时钟fb和延迟时钟net2，分别通过所述两个触发器DFF1和DFF2对参考时钟Ref进行采样，然后将采样输出结果Q_A和Q_B通过二输入或非门(NOR2)402进行逻辑运算，从而得到参考时钟Ref和反馈时钟fb的相位比较输出信号Lock和Comp。根据Lock与Comp信号的电平值，可以明确的区分出信号的相位关系(即超前、滞后还是锁定状态)。

反馈时钟fb和延迟时钟net2采样得到的输出信号Q_A和Q_B电平值的组合分别为00、01、10\11，它们分别代表反馈时钟fb相对于参考时钟Ref是相位处于超前、锁定和滞后状态。当输出信号Q_A和Q_B电平值的组合为00时，参考图5a,反馈时钟fb超前参考时钟Ref；当输出信号Q_A和Q_B电平值的组合为01时，参考图5b,反馈时钟fb锁定参考时钟Ref；当输出信号Q_A和Q_B电平值的组合为10时，参考图5c,反馈时钟fb滞后于参考时钟Ref；当输出信号Q_A和Q_B电平值的组合为11时，参考图5d,反馈时钟fb滞后于参考时钟Ref。

当上述电平值分别经过或非门NOR2逻辑运算后，将会分别产生三组不同的Lock与Comp电平值：01、10、00)当Lock&Comp电平值为01时，反馈时钟fb超前于参考时钟Ref；2)当Lock&Comp电平值为00时，反馈时钟fb滞后于参考时钟Ref；3)当Lock&Comp电平值为10时，反馈时钟fb与参考时钟Ref的相位处于锁定范围。

如图6所示为数控延时可调单元101/102的内部电路结构图。数控延时可调单元将两个串联的反相器作为核心单元，以完成缓冲器单元的功能。其中，第一个反相器由MOS管M1和M2构成，另一个反相器由M3和M4构成，并分别在M1管和M2管的源端增加了一对PMOS管(M7和M8)和一对NMOS管(M5和M6)，然后分别通过S1、S2端口来控制它们各自的栅电压，以此来达到改变单元延时的目的。

由于S1&S2可以有00、01、10及11四种不同的组合，因此，可以分别得到四个不同的单元延时值，值得注意的是，本发明所述的相位检测器产生的输出信号Lock&Comp只会有01、10、00三种结果。当S1&S2＝11时，数控可调延时单元并未导通，因此对电路功能没有影响，同时也不存在由于数控延时可调单元导通时而产生的泄漏功耗问题。此外，从设计的角度来考虑单元传播延时，通过改变MOS管的宽长比比值大小，可以获得不同的单元延时。

如图7所示为三维时钟偏差补偿装置的工作流程图。首先，当芯片上电复位后，三维时钟偏差补偿装置开始工作，输入的两个时钟信号CLK_A(假设其为参考时钟Ref)、CLK_B(设为反馈时钟fb)到达相位检测器，相位检测器检测参考时钟Ref和反馈时钟fb的相位差：1)当反馈时钟CLK_B超前于参考时钟CLK_A时，即Lock&Comp为01，通过加大数控延时可调单元DTC1(101)的延时并减小数控延时可调单元DTC2(102)的延时，可以减小时钟偏差；2)当反馈时钟CLK_B滞后于参考时钟CLK_A时，即Lock&Comp为00，通过加大数控延时可调单元DTC2(102)延时并减小数控延时可调单元DTC1(101)延时，可以减小时钟偏差；3)当参考时钟Ref与反馈时钟fb相位处于锁定范围时，即Lock&Comp为10，则数控延时可调单元DTC1(101)与数控延时可调单元DTC2(102)通过固定的延时。在上述三种情况下，时钟路径的延迟得到平衡，从而有效降低了三维钟偏差并得到补偿。

考虑到2-TFU容错结构，图8系列所示为考虑时钟TSV容错过程中的三维时钟偏差补偿原理示意图。

图8a为在TSV_2失效、TSV_1正常的情况下，三维时钟的传输路径及时钟偏差补偿电路的工作情况。参考图中带箭头的实线，为时钟路径的传输路径。当TSV_2失效后，时钟路径将通过正常的TSV_1进行传输。此时，数控延时可调单元(101/102)位于冗余路径上，然后，通过所述冗余路径传输到不同层芯片的局部时钟树上，而后进行如前所述的时钟偏差补偿。

图8b为在TSV_1与TSV_2全部正常的情况下，三维时钟的传输路径及时钟偏差补偿电路的工作情况。参考图中带箭头的实线，为时钟路径的传输路径。时钟路径将通过正常的TSV_1和TSV_2进行传输，此时，数控延时可调单元(101/102)位于冗余路径上。此时，2-TFU容错结构中的三个传输门都关闭，时钟路径不通过冗余路径进行传输，因此不需要进行时钟偏差补偿。

图8c为在TSV_1失效、TSV_2正常的情况下，三维时钟的传输路径及时钟偏差补偿电路的工作情况。参考图中带箭头的实线，为时钟路径的传输路径。当TSV_1失效后，时钟路径将通过正常的TSV_2进行传输。此时，数控延时可调单元(101/102)位于冗余路径上。然后，通过冗余路径传输到不同层芯片的局部时钟树上，而后进行如前所述的时钟偏差补偿。

如图9系列所示为采用本发明所述的装置后的时钟TSV容错结构的两条时钟路径间距的扩展示意图。采用本发明所述的方法及装置可以将容错结构2-TFU中的TSV间距从100um扩展至300um以上。

如图9a与图9b分别代表TSV间距为100um和300um时的三维时钟树结构示意图。对比这两幅图可知，它们最主要的区别是时钟冗余路径上面的数控延时可调单元(101/102)可以通过改变驱动和延时大小来控制冗余路径的长度，因此，三维时钟偏差补偿装置具有扩展时钟路径的间距的作用。

上述各实施例仅用于说明本发明，其中各模块的具体实现都可以有所变化，凡是在本发明技术方案的基础上进行的等同变换和改进，均应视为本发明的保护范围。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种基于硅通孔技术的三维时钟偏差补偿的装置，所述装置包括，连接上下两层集成电路芯片的两条时钟路径，位于两条所述时钟路径之间的冗余路径，两个分别位于两条所述时钟路径上的时钟TSV，其特征在于，所述装置还包括相位检测器和两个数控延时可调单元，

所述相位检测器用于对分别位于两条所述时钟TSV上的两个输入的时钟信号之间的相位关系进行判断，并输出一对等脉宽的信号Lock和Comp；

所述数控延时可调单元用于调整所述时钟路径的时钟延时。

2.如权利要求1所述的三维时钟偏差补偿的装置，其特征在于，所述相位检测器包括两个D触发器、两个二输入或非门和两个缓冲器。

3.如权利要求1所述的三维时钟偏差补偿的装置，其特征在于，所述数控延时可调单元包括串联的第一反相器和第二反相器，所述第一反相器和所述第二反相器分别包括两个MOS管，在所述第一反相器的所述两个MOS管的源端连接两个PMOS管，在所述第一反相器的所述两个MOS管的源端连接两个NMOS管。

4.如权利要求1所述的三维时钟偏差补偿的装置，其特征在于，在不考虑两条所述时钟路径的容错时，所述相位检测器放置于两个所述时钟TSV之间，所述两个数控延时可调单元分别位于两条所述时钟路径上。

5.如权利要求1所述的三维时钟偏差补偿的装置，其特征在于，在考虑所述时钟路径上的所述时钟TSV的容错时，所述相位检测器放置于两个所述时钟TSV之间，所述两个数控延时可调单元位于所述冗余路径上。

6.如权利要求2所述的三维时钟偏差补偿的装置，其特征在于，在所述相位检测器中，

第一输入的所述时钟信号经过第一缓冲器到达第一D触发器，所述第一缓冲器对所述第一输入的所述时钟信号进行延迟，并隔离后级负载；

第二输入的所述时钟信号经过第二缓冲器到达第二D触发器。

7.如权利要求2所述的三维时钟偏差补偿的装置，其特征在于，所述两个D触发器的输出结果通过所述两个二输入或非门进行逻辑运算，分别输出三组不同的所述信号Lock&Comp的电平值：01、10、00。

8.如权利要求5所述的三维时钟偏差补偿的装置，其特征在于，在考虑两条所述时钟路径上的所述时钟TSV的容错时，所述冗余路径包括三个传输门和两个二选一多路选择器。

9.如权利要求8所述的三维时钟偏差补偿的装置，其特征在于，所述三维时钟偏差补偿的装置还包括三个片上检测电路和自动控制单元。

10.如权利要求9所述的三维时钟偏差补偿的装置，其特征在于，所述片上检测电路用于检测所述时钟TSV是否失效。