KR20160034167A - 교차 연결 구조를 갖는 반도체 장치 및 그것의 레이아웃 검증 방법 - Google Patents

교차 연결 구조를 갖는 반도체 장치 및 그것의 레이아웃 검증 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 교차 연결 구조(Cross Coupled Constructure)를 갖는 반도체 장치의 레이아웃 검증 방법은, 제 1 타입 및 제 2 타입의 교차 연결 구조를 갖는 복수의 표준 셀들을 상기 반도체 장치의 기판상에 형성하는 단계, 상기 복수의 표준 셀들 중에서 상기 제 1 타입의 교차 연결 구조가 활성화되는 복수의 제 1 인버터들을 형성하고, 상기 복수의 표준 셀들 중에서 상기 제 2 타입의 교차 연결 구조가 활성화되는 복수의 제 2 인버터들을 형성하는 단계, 그리고 상기 복수의 제 1 인버터들 또는 상기 복수의 제 2 인버터들의 신호 지연의 크기를 측정하여 제 1 타입의 교차 연결 구조 또는 상기 제 2 타입의 교차 연결 구조의 전기적 특성을 추정하는 단계를 포함한다.

Description

교차 연결 구조를 갖는 반도체 장치 및 그것의 레이아웃 검증 방법{SEMICONDUCTOR HAVING CROSS COUPLED CONSTRCUTRE AND LAYOUT VERIFYING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는 교차 연결 구조를 갖는 반도체 장치 및 그것의 레이아웃 검증 방법에 관한 것이다.
최근, 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, PDA 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 이러한 모바일 기기에서도 멀티미디어의 구동 및 각종 데이터의 처리량이 증가하면서, 고속 프로세서의 채용이 확대되고 있다. 모바일 기기에는 다양한 응용 프로그램(Application program)들이 구동된다. 다양한 응용 프로그램들을 구동하기 위하여, 모바일 기기에는 워킹 메모리(예를 들면, DRAM), 비휘발성 메모리, 그리고 응용 프로세서(Application Processor: 이하, AP)와 같은 반도체 장치들이 사용된다.
반도체 장치를 생산하기 위한 새로운 공정을 적용하는 경우, 수율을 높이기 위해서 반도체 장치 내의 다수의 트랜지스터의 특성을 모니터링하는 방법이 사용되고 있다. 특히, 레이아웃 설계 단계에서의 검증은 생산 단계에 발생하는 문제를 사전에 차단하여 높은 수율 및 비용 절감을 위해서 필요하다. 특히, 복잡한 구조에서 사용되는 교차 연결 구조(Cross Couple Constructure: 이하, XC)는 반도체 장치의 집적도 향상을 위해서는 반드시 필요한 구조이다.
다양한 회로 구조 내에서 교차 연결 구조(XC)를 적용하고 검증하는 데에는 많은 시간이나 비용이 소모된다. 실제 생산 단계에서 교차 연결 구조(XC)에 문제나 결함이 존재하면 이러한 문제를 해결하기 위해서는 심각한 추가 비용을 초래하게 된다. 따라서, 레이아웃 설계 단계에서 실제 셀 환경의 교차 연결 구조(XC)를 검증할 수 있는 방법이 절실한 실정이다.
본 발명은 상술한 기술적 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 레이아웃 설계 단계에서 반도체 장치 내의 교차 연결 구조(XC)의 특성을 측정하고 검증할 수 있는 방법 및 테스트용 반도체 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 교차 연결 구조(Cross Coupled Constructure)를 갖는 반도체 장치의 레이아웃 검증 방법은, 제 1 타입 및 제 2 타입의 교차 연결 구조를 갖는 복수의 표준 셀들을 상기 반도체 장치의 기판상에 형성하는 단계, 상기 복수의 표준 셀들 중에서 상기 제 1 타입의 교차 연결 구조가 활성화되는 복수의 제 1 인버터들을 형성하고, 상기 복수의 표준 셀들 중에서 상기 제 2 타입의 교차 연결 구조가 활성화되는 복수의 제 2 인버터들을 형성하는 단계, 그리고 상기 복수의 제 1 인버터들 또는 상기 복수의 제 2 인버터들의 신호 지연의 크기를 측정하여 제 1 타입의 교차 연결 구조 또는 상기 제 2 타입의 교차 연결 구조의 전기적 특성을 추정하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는, 제 1 연결 구조를 사용하여 소자들 또는 도전 라인들 간에 전기적인 연결을 구성하는 제 1 회로 유닛, 제 2 연결 구조를 사용하여 소자들 또는 도전 라인들 간에 전기적인 연결을 구성하는 제 2 회로 유닛, 그리고 상기 제 1 회로 유닛 또는 상기 제 2 회로 유닛의 입출력 특성을 측정하여 상기 제 1 연결 구조 또는 상기 제 2 연결 구조의 전기적 특성을 검증하기 위한 복수의 패드들을 포함한다.
본 발명의 실시 예에 따른 교차 연결 구조(Cross Coupled Constructure)를 구비하는 반도체 장치의 레이아웃 검증 방법은, 제 1 트랜지스터의 일단으로는 전원 전압이 제공되도록, 그리고 상기 제 1 트랜지스터의 타단과 제 2 트랜지스터 일단 사이에 상기 교차 연결 구조가 전기적으로 접속되도록, 그리고 상기 전원 전압이 상기 교차 연결 구조에 의해서 상기 제 1 트랜지스터의 타단에 분배되는 전압의 크기에 대응하는 직류 전류를 검출하기 위한 제 3 트랜지스터를 포함하는 반도체 장치를 제공하는 단계, 상기 제 2 트랜지스터의 게이트로 제어 전압을 인가하여 상기 교차 연결 구조에 분배되는 전압의 크기를 조정하는 단계, 그리고 상기 조정된 분배 전압에 대응하는 상기 제 3 트랜지스터의 채널 전류를 검출하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치 및 그것의 테스트 방법에 따르면, 레이아웃 설계 단계에서 교차 연결 구조(XC)를 칩상에 구현하고, 그것의 전기적 특성을 측정할 수 있는 방법을 제공할 수 있다. 본 발명의 테스트용 반도체 장치 및 그것의 형성 방법에 따르면, 반도체 장치의 개발 단계에서 교차 연결 구조(XC)의 전기적 특징이나 지연 등의 크기 측정 및 검증을 수행할 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 레이아웃 테스트용 반도체 장치를 보여주는 블록도이다.
도 2는 도 1의 인버터(120)의 구조를 보여주는 회로도이다.
도 3은 도 2의 인버터(120)를 구성하기 위한 라우팅 구조를 보여주는 단면도이다.
도 4는 도 1의 인버터(140)의 구조를 보여주는 회로도이다.
도 5는 도 4의 인버터(140)를 구성하기 위한 라우팅 구조를 보여주는 단면도이다.
도 6은 본 발명의 실시 예에 따른 링 오실레이터(120, 도 1 참조)의 입출력 파형을 보여주는 파형도이다.
도 7은 본 발명의 제 2 실시 예에 따른 테스트용 반도체 장치(200)를 보여주는 블록도이다.
도 8은 도 7의 테스트용 반도체 장치(200)에 대한 테스트 방법을 보여주는 순서도이다.
도 9는 도 8의 교차 연결 구조(XC)를 포함하는 트랜지스터의 레이아웃 및 등가 회로를 간략히 보여주는 도면이다.
도 10은 도 8의 교차 연결 구조(XC)를 포함하지 않는 기준 트랜지스터의 레이아웃 및 등가 회로를 간략히 보여주는 도면이다.
도 11은 도 8의 교차 연결 구조(XC)를 포함하는 소자들의 특성을 검증하는 방법을 간략히 보여주는 순서도이다.
도 12는 본 발명의 제 3 실시 예에 따른 반도체 장치(300)를 간략히 보여주는 도면이다.
도 13은 도 12의 레이아웃에 대응하는 등가 회로이다.
도 14는 본 발명의 제 3 실시 예에 따른 레이아웃 검증 방법을 보여주는 순서도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 테스트용 반도체 장치를 보여주는 블록도이다. 도 1을 참조하면, 테스트용 반도체 장치(100)는 링 오실레이터들(110, 130, 150)을 포함한다. 링 오실레이터들(110, 130, 150)은 지연 체인(Delay chain)을 구비하는 펄스 발생기(Pulse Generator) 구조를 가질 수 있다.
링 오실레이터들(110, 130, 150)들 각각은 멀티플렉서(Multiplexer) 셀의 배선을 변경하여 형성되는 인버터들(Invertor)을 포함한다. 그리고 인버터들은 지연 체인(Delay chain)을 구성하고, 지연 체인을 경유한 입력 신호들(IN1, IN2, IN3)과 지연 체인을 경유하지 않은 입력 신호가 AND 게이트들(115, 135, 155)에 각각 입력된다. 그러면 AND 게이트들(115, 135, 155)은 지연된 입력 신호와 지연되지 않은 입력 신호의 논리곱 연산을 통해서 펄스 신호를 출력하게 될 것이다. AND 게이트들(115, 135, 155)로부터 출력되는 펄스 신호의 펄스 폭에 지연 체인을 구성하는 인버터들의 지연 정보를 포함하게 될 것이다.
인버터들(120, 140, 160)은 예를 들면 서로 다른 종류의 교차 연결 구조(XC)를 가질 수 있다. 따라서, 서로 다른 구조의 교차 연결 구조(XC)에 의해서 인버터들(120, 140, 160)의 전기적 특징은 달라질 것이다. 링 오실레이터들(110, 130, 150)은 입력 신호들(IN1, IN2, IN3)의 상승 에지에 응답하여 각각 지연된 펄스 형태의 출력 신호들(OUT1, OUT2, OUT3)을 출력한다. 이때, 출력 신호들(OUT1, OUT2, OUT3)의 펄스 폭을 지연 체인을 구성하는 인버터들의 수로 나누면, 인버터 하나에 의한 신호 지연이 계산될 수 있다.
인버터들(120, 140, 160)에 형성되는 교차 연결 구조(XC)는 다양하게 선택될 수 있다. 예를 들면, 링 오실레이터(110)를 구성하는 인버터(120)의 교차 연결 구조로는 활성 영역(Active region)과 도전 라인을 연결하는 콘택(CA)으로 구성될 수 있다. 하나의 지연 체인을 구성하는 인버터들의 교차 연결 구조(XC)는 동일하게 형성되어야 한다. 반면, 링 오실레이터(130)를 구성하는 인버터(140)는 메탈층을 교차 연결 구조(XC)으로 구비할 수 있다. 그리고 링 오실레이터(150)를 구성하는 인버터(160)는 폴리 실리콘 층을 연결하는 콘택을 교차 연결 구조(XC)로 구비할 수도 있을 것이다.
본 발명의 반도체 장치(100)를 사용하면 교차 연결 구조(XC)가 포함되는 셀들의 전기적 특징은 반도체 장치의 레이아웃 단계에서 검증될 수 있다. 특히, 지연 체인을 구성하기 위한 인버터들은 교차 연결 구조(XC)를 갖는 멀티플렉서(Multiplexer)를 이용하여 형성할 수 있다. 즉, 복수의 교차 연결 구조(XC)를 갖는 멀티플렉서에 있어서 어느 하나의 교차 연결 구조를 라우팅하여 인버터를 구성할 수 있다. 이러한 인버터를 지연 체인으로 연결하여 링 오실레이터를 구성하면, 각각의 교차 연결 구조(XC)에 의한 지연의 크기가 검출될 수 있다.
도 2는 도 1의 인버터(120)의 구조를 보여주는 회로도이다. 도 2를 참조하면, 인버터(120)는 멀티플렉서(Multiplexer)에 포함되는 복수의 교차 연결 구조(XC)들 중 하나를 활성화할 수 있다.
멀티플렉서(Multiplexer)에 있어서, PMOS 트랜지스터들(PM1, PM2, PM3, PM4)과 NMOS 트랜지스터들(NM1, NM2, NM3, NM4)의 게이트들로는 각각 입력 신호(A, B) 및 선택 신호(nSO, SO)가 전달된다. 즉, 2×1 멀티플렉서(Multiplexer)의 기능을 수행하기 위해, PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM2)의 게이트에는 공통으로 입력 신호(A)가 제공된다. 그리고 PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM4)의 게이트에는 공통으로 입력 신호(B)가 제공된다. 더불어, PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM3)의 게이트에는 공통으로 선택 신호(S0)가 제공된다. 또한, PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM1)의 게이트에는 공통으로 반전 선택 신호(nS0)가 제공된다. 이러한 설정에 따르면, 선택 신호(SO, nSO)의 레벨에 따라 입력 신호들(A, B) 중 어느 하나에 대응하는 전압 레벨로 출력단(Y)이 풀업 또는 풀다운될 것이다.
본 발명의 교차 연결 구조(XC)를 갖는 인버터로 사용되기 위해서, 멀티플렉서(Multiplexer)의 PMOS 트랜지스터들(PM3, PM4)과 NMOS 트랜지스터들(NM1, NM2)의 게이트는 플로팅 상태로 유지된다. PMOS 트랜지스터들(126)과 NMOS 트랜지스터들(122)는 실질적으로 인버터 동작에 기여하지 못하는 더미 파트(Dummy part)를 형성할 것이다. 그리고 교차 연결 구조(XC)를 포함하는 인버터 파트(124)를 구성하기 위해 PMOS 트랜지스터(PM1)의 게이트는 접지되고, NMOS 트랜지스터(NM4)의 게이트는 전원 전압(VDD)에 연결된다. 그러면, 입력 신호(SO)를 게이트로 수신하는 트랜지스터들(PM2, NM3)에 의한 인버터 회로가 구성될 수 있다. 즉, 입력 신호(SO)가 반전되어 출력단(Y)으로 전달될 것이다.
도 3은 도 2의 인버터(120)를 구성하기 위한 라우팅 구조를 보여주는 단면도이다. 도 3을 참조하면, 인버터(120)는 기본적으로 적어도 하나의 교차 연결 구조(XC)를 갖는 2×1 멀티플렉서(Multiplexer)를 사용하여 구성할 수 있다. 여기서, PMOS 트랜지스터를 형성하기 위한 활성 영역, 게이트 라인, N-웰, P-웰 등은 도시하지 않았다. 다만, 트랜지스터를 구성하기 위한 비아와 컨택, 또는 파워 레일 등의 배선 구조만 도시하였다.
우선, PMOS 트랜지스터들(PM1, PM2, PM3, PM4)의 드레인이나 소스를 구성하는 활성 영역들과 도전 라인들을 연결하기 위한 콘택들(CA1, CA2, CA3, CA4, CA5)이 제공될 것이다. 콘택(CA1)은 전원 전압(VDD)을 제공하기 위한 파워 레일과 비아(VO_1)를 통해서 연결될 것이다. 그러면, 콘택(CA1)과 PMOS 트랜지스터(PM1)의 소스가 연결되고, 게이트 라인(미도시됨)을 사이에 두고 콘택(CA2)는 PMOS 트랜지스터(PM1)의 드레인과 연결될 것이다. 그리고 콘택들(CA2, CA3) 각각의 하부에 형성되는 활성 영역들과 콘택들(CA2, CA3) 사이에 형성되는 게이트 라인에 의해서 PMOS 트랜지스터(PM2)가 형성될 것이다.
더불어, 콘택(CA5)은 전원 전압(VDD)을 제공하기 위한 파워 레일과 비아(VO_1)를 통해서 연결될 것이다. 그러면, 콘택(CA5)과 PMOS 트랜지스터(PM3)의 소스가 연결되고, 게이트 라인(미도시됨)을 사이에 두고 콘택(CA4)은 PMOS 트랜지스터(PM3)의 드레인과 연결될 것이다. 그리고 콘택들(CA3, CA4) 각각의 하부에 형성되는 활성 영역들과 콘택들(CA3, CA4) 사이에 형성되는 게이트 라인에 의해서 PMOS 트랜지스터(PM4)가 형성될 것이다.
NMOS 트랜지스터들(NM1, NM2, NM3, NM4)의 드레인이나 소스를 구성하는 활성 영역들과 도전 라인들을 연결하기 위한 콘택들(CA6, CA7, CA8, CA9, CA10)이 제공될 것이다. 콘택(CA6)은 전원 전압(VSS)을 제공하기 위한 파워 레일과 비아(VO_3)를 통해서 연결될 것이다. 그러면, 콘택(CA6)과 NMOS 트랜지스터(NM1)의 소스가 연결된다. 콘택(CA7)은 콘택(CA6)과 게이트 라인(미도시됨)을 사이에 두고 형성되며 NMOS 트랜지스터(NM2)의 드레인과 연결될 것이다. 그리고 콘택들(CA7, CA8) 각각의 하부에 형성되는 활성 영역들, 그리고 콘택들(CA7, CA8) 사이에 형성되는 게이트 라인에 의해서 NPMOS 트랜지스터(NM1)를 형성할 것이다.
더불어, 콘택(CA10)은 전원 전압(VSS)을 제공하기 위한 파워 레일과 비아(VO_4)를 통해서 연결될 것이다. 그러면, 콘택(CA10)과 NMOS 트랜지스터(NM4)의 소스가 연결되고, 게이트 라인(미도시됨)을 사이에 두고 콘택(CA9)은 NMOS 트랜지스터(NM4)의 드레인과 연결될 것이다. 그리고 콘택들(CA8, CA9) 각각의 하부에 형성되는 활성 영역들과, 그리고 콘택들(CA8, CA9) 사이에 형성되는 게이트 라인에 의해서 MMOS 트랜지스터(NM3)가 형성될 것이다.
상술한 트랜지스터들(PM1~PM4, NM1~NM4)의 상부에 메탈 라인들이나 폴리 실리콘과 같은 도전 라인에 의해서 소자들이 연결되고 신호 경로를 구성함으로써 멀티플렉서 또는 인버터를 구성할 수 있다. 특히, 멀티플렉서를 구성하기 위해서는 콘택을 사용한 교차 연결 구조(CX_CA)나 메탈을 사용한 교차 연결 구조(CX_M1)가 형성될 수 있다. 우선, 입력 신호(SO)를 트랜지스터들(PM2, NM3) 각각의 게이트 단으로 전달하기 위한 교차 연결 구조(CX_CA)의 영향을 측정하기 위해서는 트랜지스터들(PM3, PM4, NM1, NM2)의 게이트는 플로팅 상태로 유지한다.
그리고 인버터(120)의 입력 신호(SO)는 상부 메탈 라인(M2)을 통해서 입력된다. 그리고 상부 메탈 라인(M2)은 상부 비아(V1_5)를 통해서 하부 메탈 라인(M1_b)과 전기적으로 연결된다. 하부 메탈 라인(M1_b)은 다시 교차 연결 구조(XC)를 형성하는 대각선 콘택(CX_CA)과 연결될 것이다. 대각선 콘택(CX_CA)은 도시되지는 않았지만, 각각 PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM3)의 게이트들과 공통으로 연결된다. PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM3)와의 공통 연결을 위해서 교차 연결 구조(XC)를 갖는 대각선 콘택(CX_CA)이 필요하게 된다. 그리고 교차 연결 구조(XC)로 형성된 대각선 콘택(CX_CA)으로 전달되는 입력 신호(SO)에 의해서 출력단(Y)은 풀업 되거나 풀다운될 것이다. 출력단(Y)의 풀업을 위해서 전원 전압(VDD)이 상부 비아(V1_1)를 통해서 PMOS 트랜지스터(PM2)의 일단으로 제공될 것이다. 출력단(Y)의 풀다운을 위해서 전원 전압(VSS)이 상부 비아(V1_2)를 통해서 NMOS 트랜지스터(NM2)의 일단으로 제공될 것이다.
대각선 콘택(CX_CA)은 콘택들 중 활성 영역과 도전 라인들을 연결하기 위한 구성이다. 따라서, 대각선 콘택(CX_CA)의 구조에 따라 인버터(120)를 경유하는 입력 신호(SO)의 상승 기울기나 속도, 하강 기울기나 속도 등의 전기적 특성이 결정될 수 있다. 이러한 특성은 인버터 하나만을 사용하여 측정하기는 어렵다. 더불어, 하나의 칩을 형성하기 위해서 다양한 종류의 교차 연결 구조가 형성되는데, 이러한 다양한 교차 연결 구조의 지연 특성과 같은 전기적 특성을 측정하기 위해서는 지연 체인을 구성할 필요가 있다.
본 발명의 인버터(120)는 이러한 지연 체인을 구성하기 위하여, 멀티플렉서를 사용하여 구성된다. 멀티플렉서를 사용하여 특정 형태의 교차 연결 구조(XC)들을 포함하는 인버터만을 직렬 연결할 수 있다. 그리고 지연 체인을 포함하는 링 오실레이터를 구성하면 용이하게 하나의 인버터, 또는 하나의 교차 연결 구조(XC)에 대한 지연이나 전기적 특징의 도출이 가능하다.
도 4는 도 1의 인버터(140)의 구조를 보여주는 회로도이다. 도 4를 참조하면, 인버터(140)는 멀티플렉서(Multiplexer)의 도전 라인의 라우팅을 통해서 교차 연결 구조(XC)를 포함하는 인버터로 동작할 수 있다.
PMOS 트랜지스터들(PM11, PM12, PM13, PM14)과 NMOS 트랜지스터들(NM11, NM12, NM13, NM14)의 게이트들로는 각각 입력 신호(A, B) 및 선택 신호(nSO, SO)가 전달된다. 즉, 2×1 멀티플렉서(Multiplexer)의 기능을 수행하기 위해, PMOS 트랜지스터(PM11)와 NMOS 트랜지스터(NM12)의 게이트에는 공통으로 입력 신호(A)가 제공된다. 그리고 PMOS 트랜지스터(PM13)와 NMOS 트랜지스터(NM14)의 게이트에는 공통으로 입력 신호(B)가 제공된다. 더불어, PMOS 트랜지스터(PM12)와 NMOS 트랜지스터(NM13)의 게이트에는 공통으로 선택 신호(S0)가 제공된다. 또한, PMOS 트랜지스터(PM14)와 NMOS 트랜지스터(NM11)의 게이트에는 공통으로 반전 선택 신호(nS0)가 제공된다. 이러한 설정에 따르면, 선택 신호(SO, nSO)의 레벨에 따라 입력 신호들(A, B) 중 어느 하나에 대응하는 전압 레벨로 출력단(Y)이 풀업 또는 풀다운될 것이다.
메탈 라인의 교차 연결 구조(XC)를 갖는 인버터로 사용되기 위해서, 멀티플렉서(Multiplexer)의 PMOS 트랜지스터들(PM11, PM12)과 NMOS 트랜지스터들(NM13, NM14)의 게이트는 플로팅 상태로 유지된다. 직렬 연결된 PMOS 트랜지스터들(142)과 NMOS 트랜지스터들(146)는 실질적으로 인버터 동작에 기여하지 못하는 더미 파트를 형성하게 된다. 그리고 교차 연결 구조(XC)를 포함하는 인버터 파트(144)를 형성하기 위해, PMOS 트랜지스터(PM13)의 게이트는 접지되고, NMOS 트랜지스터(NM12)의 게이트는 전원 전압(VDD)에 연결된다. 그러면, 반전 입력 신호(nSO)를 게이트로 수신하는 트랜지스터들(PM14, NM11)에 의한 인버터 파트(144)가 구성될 수 있다. 즉, 반전 입력 신호(nSO)가 반전되어 출력단(Y)으로 전달될 것이다.
도 5는 도 4의 인버터(140)를 구성하기 위한 배선 구조를 보여주는 단면도이다. 도 5를 참조하면, 인버터(140)는 교차 연결 구조(XC)를 갖는 2×1 멀티플렉서(Multiplexer)를 사용하여 구성할 수 있다. 여기서, 트랜지스터를 형성하기 위한 활성 영역, 게이트 라인, N-웰, P-웰 등은 도시하지 않았다. 다만, 트랜지스터를 구성하기 위한 비아와 컨택, 또는 파워 레일의 형태만 단면도로 도시하였다.
우선, PMOS 트랜지스터들(PM11, PM12, PM13, PM14)의 드레인이나 소스를 구성하는 활성 영역들과 도전 라인들을 연결하기 위한 콘택들(CA11, CA12, CA13, CA14, CA15)이 제공될 것이다. 콘택(CA11)은 전원 전압(VDD)을 제공하기 위한 파워 레일과 비아(VO_11)를 통해서 연결될 것이다. 그러면, 콘택(CA11)과 PMOS 트랜지스터(PM11)의 소스가 연결되고, 게이트 라인(미도시됨)을 사이에 두고 콘택(CA12)은 PMOS 트랜지스터(PM1)의 드레인과 연결될 것이다. 그리고 콘택들(CA12, CA13) 각각의 하부에 형성되는 활성 영역들과 콘택들(CA12, CA13) 사이에 형성되는 게이트 라인에 의해서 PMOS 트랜지스터(PM12)가 형성될 것이다.
더불어, 콘택(CA15)은 전원 전압(VDD)을 제공하기 위한 파워 레일과 비아(VO_11)를 통해서 연결될 것이다. 그러면, 콘택(CA15)과 PMOS 트랜지스터(PM13)의 소스가 연결되고, 게이트 라인(미도시됨)을 사이에 두고 콘택(CA14)은 PMOS 트랜지스터(PM13)의 드레인과 연결될 것이다. 그리고 콘택들(CA13, CA14) 각각의 하부에 형성되는 활성 영역들과 콘택들(CA13, CA14) 사이에 형성되는 게이트 라인에 의해서 PMOS 트랜지스터(PM14)가 형성될 것이다.
그리고 NMOS 트랜지스터들(NM11, NM12, NM13, NM14)의 드레인이나 소스를 구성하는 활성 영역들과 도전 라인들을 연결하기 위한 콘택들(CA16, CA17, CA18, CA19, CA20)이 제공될 것이다. 콘택(CA16)은 전원 전압(VSS)을 제공하기 위한 파워 레일과 비아(VO_13)를 통해서 연결될 것이다. 그러면, 콘택(CA16)과 NMOS 트랜지스터(NM11)의 소스가 연결된다. 콘택(CA17)은 콘택(CA16)과 게이트 라인(미도시됨)을 사이에 두고 형성되며 NMOS 트랜지스터(NM12)의 드레인과 연결될 것이다. 그리고 콘택들(CA17, CA18) 각각의 하부에 형성되는 활성 영역들, 그리고 콘택들(CA17, CA18) 사이에 형성되는 게이트 라인에 의해서 NPMOS 트랜지스터(NM11)를 형성할 것이다.
더불어, 콘택(CA20)은 전원 전압(VSS)을 제공하기 위한 파워 레일과 비아(VO_14)를 통해서 연결될 것이다. 그러면, 콘택(CA20)과 NMOS 트랜지스터(NM14)의 소스가 연결되고, 게이트 라인(미도시됨)을 사이에 두고 콘택(CA19)은 NMOS 트랜지스터(NM14)의 드레인과 연결될 것이다. 그리고 콘택들(CA18, CA19) 각각의 하부에 형성되는 활성 영역들과, 그리고 콘택들(CA18, CA19) 사이에 형성되는 게이트 라인에 의해서 MMOS 트랜지스터(NM13)가 형성될 것이다.
상술한 트랜지스터들(PM11~PM14, NM11~NM14)의 상부에 메탈 라인들이나 폴리 실리콘에 의해서 소자들이 연결되고 신호 경로를 구성함으로써 멀티플렉서나 인버터를 구성할 수 있다. 특히, 도시된 바와 같이 메탈 라인(M1_a 층)을 교차 연결 구조(CX_M1)로 사용하는 인버터(140)가 형성될 수 있다. 우선, 반전 입력 신호(nSO)를 트랜지스터들(NM11, PM14) 각각의 게이트단으로 전달하기 위한 교차 연결 구조(CX_M1)의 영향을 측정하기 위해서는 트랜지스터들(PM11, PM12, NM13, NM14)의 게이트는 플로팅 상태로 유지되어야 한다.
인버터(140)의 반전 입력 신호(nSO)는 하부 메탈 라인(M1)을 통해서 입력된다. 그리고 하부 메탈 라인(M1)은 비아(VO_23)을 통해서 PMOS 트랜지스터(PM14)의 게이트 라인에 연결될 것이다. 또한, 하부 메탈 라인(M1)은 비아(VO_22)을 통해서 NMOS 트랜지스터(NM11)의 게이트 라인에 연결될 것이다. 이렇게 메탈 라인(M1)이 PMOS 트랜지스터(PM14)와 NMOS 트랜지스터(NM11)의 게이트에 공통으로 연결되기 위해서는 대각선으로 연장되는 형태의 교차 연결 구조(CX_M1)를 포함하게 된다. 하부 메탈 라인(M1)을 사용하여 형성된 교차 연결 구조(CX_M1)으로 전달되는 반전 입력 신호(nSO)에 의해서 출력단(Y)은 풀업 되거나 풀다운될 것이다.
본 발명의 인버터(140)는 지연 체인을 구성하기 위하여, 멀티플렉서를 사용하여 구성된다. 멀티플렉서를 사용하여 특정 형태의 교차 연결 구조(XC)들을 포함하는 인버터만을 직렬로 연결할 수 있다. 그리고 지연 체인을 포함하는 링 오실레이터를 구성하면 용이하게 하나의 인버터, 또는 하나의 교차 연결 구조(XC)에 대한 지연이나 전기적 특징의 도출이 가능하다.
이상에서 교차 연결 구조(XC)의 종류에 따라 인버터를 구성하고, 구성된 인버터를 지연 체인으로 하는 링 오실레이터를 구성하는 방법이 설명되었다. 여기서, 인버터는 다양한 교차 연결 구조(XC)가 구비되는 멀티플렉서의 라우팅을 조정하여 구성하는 예가 설명되었다. 하지만, 멀티플렉서뿐 아니라 다양한 셀이나 블록, 소자들의 집합을 사용하여 동일 종류의 교차 연결 구조(XC)를 직렬 연결하여 링 오실레이터로 구성할 수 있음은 잘 이해될 것이다. 더불어, 메탈이나 콘택을 사용한 교차 연결 구조(XC)를 예시적으로 설명하였으나, 교차 연결 구조(XC)는 이들 종류에만 국한되지 않는다. 예를 들면, 교차 연결 구조(XC)뿐 아니라 수직 콘택, 비대칭 게이트 라인, 콘택 점퍼들과 같은 구조들의 지연 특성이나 전기적 특징을 측정하기 위해서 지연 체인이나 링 오실레이터가 구성될 수 있음은 잘 이해될 것이다.
도 6은 본 발명의 실시 예에 따른 링 오실레이터(120, 도 1 참조)의 입출력 파형을 보여주는 파형도이다. 도 6을 참조하면, 입력 신호(IN1)에 대해 링 오실레이터(120)는 펄스 형태의 출력 신호(OUT1)를 생성한다.
T1 시점에서 입력 신호(IN1)는 로우 레벨 'L'에서 하이 레벨 'H'로 천이하는 것으로 가정한다. 이때, 입력 신호(IN1)는 테스트를 수행하기 위해 반도체 장치(100)에 형성되는 별도의 패드를 통해서 제공되거나, 특정 논리 회로에 의해서 생성될 수도 있다. 입력 신호(IN1)는 T1 시점 이후로 하이 레벨 'H'을 유지한다.
입력 신호(IN1)는 인버터들로 구성되는 지연 체인을 경유하여 AND 게이트(115)의 제 1 입력단에 전달된다. 더불어, 입력 신호(IN1)는 별도의 소자를 경유하지 않고 AND 게이트의 제 2 입력단에 전달될 수 있다. 제 2 입력단으로 제공되는 입력 신호(IN1)의 경우 이상적으로는 T1 시점부터 하이 레벨 'H'로 천이될 것이다. 그러나 지연 체인을 경유하는 입력 신호(IN1)의 경우 인버터들 각각이 기여하는 지연 시간의 총합만큼 지연된 시점에 하이 레벨 'H'로 천이할 것이다.
즉, 지연 체인을 경유하는 입력 신호(IN1)는 T2 시점에 하이 레벨 'H'로 천이하고, T3 시점에서 다시 로우 레벨 'L'로 천이할 것이다. 이때 출력 신호(OUT1)에서 관측되는 펄스 폭(ΔT)의 길이는 지연 체인에 의한 영향에 해당한다. 따라서, 펄스 폭(ΔT)의 시간을 지연 체인을 구성하는 인버터의 수만큼 나누면, 각각의 인버터들에 대한 평균 지연의 크기가 도출될 수 있다. 그리고, 이러한 인버터들 각각의 교차 연결 구조(XC)에 의한 지연의 크기는 이때 생성된 평균 지연의 크기를 사용하여 계산될 수 있음은 잘 이해될 것이다.
도 7은 본 발명의 교차 연결 구조(XC)를 포함하는 레이아웃 구조의 검증 방법을 간략히 보여주는 순서도이다. 도 7을 참조하면, 테스트용 반도체 장치(100)는 기본 소자의 구성이 완료되는 기판 공정(FEOL) 이후의 배선 공정(BEOL)을 통해서 형성될 수 있다.
S110 단계에서, 반도체 장치의 스키매틱 및 레이아웃 설계가 수행된다. 즉, 다양한 종류의 교차 연결 구조(XC)를 사용한 반도체 장치(100)에 대한 설계가 수행될 것이다. 반도체 장치(100)의 설계는 스키매틱 설계 단계와 레이아웃 설계 단계로 구분될 수 있다. 스키매틱 설계 단계에서는 다양한 스키매틱 회로에 대한 설계 및 검증이 다양한 설계 툴들을 사용하여 수행된다. 스키매틱 설계의 검증이 완료된 경우, 레이아웃 설계가 수행된다. 스키매틱 회로에 대응하는 다양한 레이아웃 구조가 생성되며, 이때, 칩면적의 효율성을 위해서 교차 연결 구조(XC)가 적용될 것이다.
S120 단계에서, 레이아웃의 검증을 위한 반도체 장치(100)의 제조가 수행된다. 설계된 레이아웃을 반도체 기판 위에 구현하기 위해서 다양한 패턴에 대한 마스크가 적용되어, 반도체 장치(100)에 대한 기판 공정(Front End Of Line: 이하, FEOL)이 수행된다. 기판 공정(FEOL)을 통해서 반도체 장치(100)의 소자와 일부 콘택들이 형성될 수 있을 것이다. 이 단계에서 콘택의 형성 단계를 중간 공정(Middle of Line: MOL)이라 칭하기도 한다. 기판 공정(FEOL)에서 소자들의 배치가 결정되고, 일부의 콘택들이나 콘택 플러그들이 형성될 수 있다. 더불어, 하부의 콘택을 사용하는 교차 연결 구조(XC)가 기판 공정(FEOL) 단계에서 이루어질 수도 있을 것이다.
S130 단계에서, 배선 공정(Back End of Line: 이하, BEOL)이 수행되고, 본 발명의 교차 연결 구조(XC)의 특성을 측정하기 위한 인버터 및 인버터를 연결한 링 오실레이터가 구성될 것이다. 물론, 메탈 라인으로 형성되는 교차 연결 구조(XC)의 경우에는 배선 공정(BEOL) 단계에서 형성될 것이다. 배선 공정에서, 복수의 멀티플렉서 셀들 각각을 라우팅하여 특정 위치에 형성되는 교차 연결 구조(XC)를 사용하는 인버터들로 구성할 수 있다. 그리고 형성된 복수의 인버터 셀들과 AND 게이트를 활용하여 본 발명의 도 1에 도시된 링 오실레이터들(110, 130, 150)이 제공될 수 있다.
S140 단계에서, 테스트 장치에 의해서 반도체 장치(100)에 대한 테스트 절차가 진행된다. 즉, 테스트 장치에 의해서 패드들을 통해서 각각의 링 오실레이터들(110, 130, 150)에 입력 신호들(IN1, IN2, IN3)이 제공될 것이다. 그리고 링 오실레이터들(110, 130, 150)의 출력 신호들(OUT1, OUT2, OUT3)이 검출되면, 서로 다른 교차 연결 구조(XC)에 대한 지연 특성이 계산될 수 있을 것이다.
이상에서의 설명에 따르면, 본 발명의 실시 예에 따른 레이아웃 검증을 위한 반도체 장치(100)는 기판 공정(FEOL) 이후에 특정 종류의 교차 연결 구조(XC)를 포함하는 지연 체인을 구성할 수 있다. 그리고 지연 체인을 사용하여 교차 연결 구조(XC)의 지연 특성이 검출될 수 있다. 지연 체인의 지연 특성을 검출하기 위해 예를 들면, 링 오실레이터(Ring Oscillator)가 형성될 수 있을 것이다. 본 발명에 따르면, 특정 종류의 교차 연결 구조(XC)를 포함하는 링 오실레이터를 통해서 용이하게 교차 연결 구조(XC)에 의한 실장 환경에서의 영향을 레이아웃 검증 단계에서 확인할 수 있다.
도 8은 본 발명의 제 2 실시 예에 따른 반도체 장치(200)를 보여주는 블록도이다. 도 8을 참조하면, 반도체 장치(200)는 교차 연결 구조(XC)의 특성을 검출하기 위하여 제 1 DUT 그룹(DUTn_A)과 제 2 DUT 그룹(DUTn_B)을 포함한다. 제 1 DUT 그룹(DUTn_A)은 교차 연결 구조(XC)를 포함하는 트랜지스터들(210, 220, 230, 240)을 포함한다. 제 2 DUT 그룹(DUTn_B)은 교차 연결 구조(XC)를 포함하지 않는 트랜지스터들(250, 260, 270, 280)을 포함한다.
더불어, 제 1 DUT 그룹(DUTn_A)의 트랜지스터들(210, 220, 230, 240)의 입출력 특성을 검출하기 위한 패드들(215, 225, 235, 245)도 형성될 것이다. 트랜지스터들(210, 220, 230, 240) 각각의 소스, 게이트, 드레인을 프로빙하기 위한 패드들(215, 225, 235, 245)은 도시된 바와 같이 각각의 트랜지스터들 각각에 형성될 수도 있다. 하지만, 패드들(215, 225, 235, 245)은 어느 하나의 패드 셋(P1, P2, P3)을 공유하도록 형성될 수도 있을 것이다.
제 2 DUT 그룹(DUTn_B)의 트랜지스터들(250, 260, 270, 280)에는 교차 연결 구조(XC)가 포함되지 않는다. 트랜지스터들(250, 260, 270, 280)의 입출력 특성을 검출하기 위한 패드들(255, 255, 255, 255)이 형성될 것이다. 트랜지스터들(250, 260, 270, 280) 각각의 소스, 게이트, 드레인을 프로빙하기 위한 패드들(255, 265, 275, 285)은 도시된 바와 같이 트랜지스터들 각각에 형성될 수도 있다. 하지만, 패드들(255, 265, 275, 285)은 어느 하나의 패드 셋(P4, P5, P6)을 공유하도록 형성될 수도 있을 것이다.
상술한 구조의 반도체 장치(200)에 있어서, 제 2 DUT 그룹(DUTn_B)의 트랜지스터들(250, 260, 270, 280)은 기준 소자들 제공된다. 그리고 동일한 형태의 교차 연결 구조(XC)를 포함하는 제 1 DUT 그룹(DUTn_A)의 트랜지스터들(210, 220, 230, 240)을 통해서 교차 연결 구조(XC)의 전기적 특징이 검출될 수 있다. 예를 들면, 제 1 DUT 그룹(DUTn_A)의 트랜지스터들(210, 220, 230, 240)의 드레인-소스 저항의 크기와, 제 2 DUT 그룹(DUTn_B)의 트랜지스터들(250, 260, 270, 280)의 드레인-소스 저항이 비교될 것이다. 그리고 그 비교 결과를 사용하여 교차 연결 구조(XC)의 저항 크기가 추정될 수 있다. 더불어, 제 1 DUT 그룹(DUTn_A)의 트랜지스터들(210, 220, 230, 240)에 포함되는 교차 연결 구조(XC)는 서로 다른 형태로 제공될 수도 있을 것이다. 각각의 다른 형태의 교차 연결 구조(XC)에 대한 전기적 특징은 기준으로 제공되는 제 2 DUT 그룹(DUTn_B)의 트랜지스터들(250, 260, 270, 280)과의 비교를 통해서 유추될 것이다.
도 9는 도 8의 교차 연결 구조(XC)를 포함하는 트랜지스터의 레이아웃 및 등가 회로를 간략히 보여주는 도면이다. 도 9를 참조하면, 제 1 DUT 그룹(DUTn_A)의 트랜지스터(210)는 소스단을 형성하기 위하여 대각선 방향의 콘택으로 형성되는 교차 연결 구조(XC_CA)가 포함된다. 실질적으로 프로빙을 통해서 접속되는 소스 단은 교차 연결 구조(XC_CA)에 의한 저항 성분이나 용량 성분이 추가적으로 존재한다. 이러한 교차 연결 구조(XC_CA)는 등가 회로에서 교차 연결 구조(XC_CA)에 의해서 부가되는 소스 저항(Rxc) 성분으로 모델링될 수 있다. 물론 과도 응답 등에 대한 특성을 검출하는 경우, 도시도지는 않았지만, 교차 연결 구조(XC_CA)에 의해서 부가되는 용량 성분이 추가될 수도 있음은 잘 이해될 것이다.
도 10은 도 8의 교차 연결 구조(XC)를 포함하지 않는 기준 트랜지스터의 레이아웃 및 등가 회로를 간략히 보여주는 도면이다. 도 10을 참조하면, 제 2 DUT 그룹(DUTn_B)의 트랜지스터(250)는 프로빙을 위해 접속되는 소스단은 교차 연결 구조(XC)를 경유하지 않고 형성된다. 따라서, 등가 회로에서 교차 연결 구조(XC_CA)에 의해서 부가되는 소스 저항(Rxc) 성분은 존재하지 안는 것으로 모델링될 수 있다.
도 11은 도 8의 교차 연결 구조(XC)를 포함하는 소자들의 특성을 검증하는 방법을 간략히 보여주는 순서도이다. 도 11을 참조하면, 반도체 장치(200)는 소자의 구성이 완료되는 기판 공정(FEOL) 이후의 기준 그룹과 테스트 그룹으로 구분하기 위한 라우팅이 수행될 수 있다.
S210 단계에서, 레이아웃의 검증을 위한 반도체 장치(200)의 제조가 수행된다. 설계된 레이아웃을 반도체 기판 위에 구현하기 위한 기판 공정(FEOL)이 수행될 수 있다. 기판 공정(FEOL)을 통해서 반도체 장치(200)의 소자와 일부 콘택들이 형성될 수 있을 것이다. 기판 공정(FEOL)에서 소자들의 배치가 결정되고, 일부의 콘택들이나 콘택 플러그(Contact Plug)들이 형성될 수 있다. 더불어, 하부의 콘택을 사용하는 교차 연결 구조(XC)가 기판 공정(FEOL) 단계에서 이루어질 수도 있을 것이다.
S220 단계에서, 배선 공정(Back End of Line: 이하, BEOL)을 수행하여 표준 셀(Stand Cell) 레이아웃을 사용하여 제 1 DUT 그룹(DUTn_A)과 제 2 DUT 그룹(DUTn_B)을 형성할 것이다. 예를 들면, 제 1 DUT 그룹(DUTn_A)의 트랜지스터들은 교차 연결 구조(XC)를 포함하도록 배선 공정이 수행될 수 있다. 반면, 제 2 DUT 그룹(DUTn_B)은 교차 연결 구조(XC)를 포함하지 않는 기준 트랜지스터들로 배선이 형성될 수 있다.
S230 단계에서, 제 1 DUT 그룹(DUTn_A)과 제 2 DUT 그룹(DUTn_B)의 트랜지스터들에 대한 측정이 수행된다.
S240 단계에서, 제 1 DUT 그룹(DUTn_A)과 제 2 DUT 그룹(DUTn_B)에 대한 측정 결과를 비교함으로써, 제 1 DUT 그룹(DUTn_A)의 트랜지스터들에 포함되는 교차 연결 구조(XC)의 영향이 평가될 될 것이다.
이상에서는 교차 연결 구조(XC)의 특성을 측정하기 위한 제 1 DUT 그룹(DUTn_A)과 제 2 DUT 그룹(DUTn_B)을 포함하는 반도체 장치 및 그것을 사용한 레이아웃의 검증 방법이 설명되었다. 레이아웃 설계 단계에서 다양한 형태의 교차 연결 구조(XC)의 전기적 특성을 검출함으로써, 최적의 동작 특성을 제공할 수 있는 반도체 장치를 구현할 수 있다.
도 12는 본 발명의 제 3 실시 예에 따른 반도체 장치(300)를 간략히 보여주는 도면이다. 도 12를 참조하면, 반도체 장치(300)는 교차 연결 구조(XC)의 DC 전류 측정을 수행할 수 있는 형태로 제공될 수 있다.
반도체 장치(300)는 하나의 셀 로우(Cell row)를 구성하는 인버터들의 배선을 조정하여 구성할 수 있다. 기판 공정(FEOL)에서 형성된 인버터들의 배선을 조정하여 교차 연결 구조(XC)를 추가할 수 있다. 또는, 기판 공정(FEOL) 단계에서 교차 연결 구조(XC)가 형성된 경우, 배선 조정을 통하여 교차 연결 구조(XC)를 전압 분배 저항(Voltage divider)의 기능을 가지도록 설정할 수 있다.
기판 공정(FEOL)을 통해서 복수의 인버터 셀들(310, 320, 330, 340)이 형성될 수 있다. N-웰의 내부에 인버터 셀들(310, 320, 330, 340) 각각의 PMOS 트랜지스터가 형성될 것이다.
배선 공정(BEOL)을 통해서 복수의 인버터 셀들(310, 320, 330, 340)은 교차 연결 구조(XC)를 전압 분배 저항으로 가지는 측정 회로로 구성될 수 있다. 예를 들면, 인버터 셀(310)의 PMOS 트랜지스터 및 NMOS 트랜지스터 사이에 대각선 형태로 형성되는 메탈 성분의 교차 연결 구조(350)를 직렬 연결하여 전압 분배 회로를 구성할 수 있다. 그리고 인버터 셀(310)의 PMOS 트랜지스터의 드레인을 인버터 셀(340)에 형성된 PMOS 트랜지스터의 게이트(344)에 연결되도록 배선이 형성된다.
먼저, 인버터 셀(310)의 PMOS 트랜지스터의 소스는 파워 레일의 전원 전압(VDD)단에 연결된다. 인버터 셀(310)의 PMOS 트랜지스터의 게이트는 전원 전압(VSS)단에 연결된다. 따라서, 인버터 셀(310)의 PMOS 트랜지스터는 턴온 상태를 유지하게 될 것이다. 인버터 셀(310)의 PMOS 트랜지스터의 드레인은 콘택(313) 및 메탈 라인(322)을 통해서 메탈 라인으로 구성되는 교차 연결 구조(350) 및 게이트 라인(344)에 연결된다. 게이트 라인(344)은 인버터 셀(340)의 PMOS 트랜지스터에 포함된다. 더불어 교차 연결 구조(350)는 비아, 메탈 라인(323), 또는 콘택(318)을 통해서 인버터 셀(310)의 NMOS 트랜지스터의 드레인에 연결된다. 인버터 셀(310)의 NMOS 트랜지스터의 소스는 전원 전압(VSS)에 연결된다. 그리고 인버터 셀(310)의 NMOS 트랜지스터의 게이트로는 제어 전압(Vweak)이 제공될 것이다. 이러한 구조에서 인버터 셀(340)의 PMOS 트랜지스터 양단에는 프로빙 단자(Prb_1, Prb_2)가 형성될 수 있다.
상술한 배선 구조에 의해서, 제어 전압(Vweak)에 의해서 인버터 셀(310)의 PMOS 트랜지스터의 드레인과 NMOS 트랜지스터의 드레인 사이에는 교차 연결 구조(XC)가 전기적으로 연결된다. 그리고 교차 연결 구조(XC)에 의해서 분배된 전원 전압(VDD)이 인버터 셀(340)의 PMOS 트랜지스터의 게이트에 전달된다. 교차 연결 구조(XC)의 양단에 분배되는 전압의 크기에 따라 인버터 셀(340)의 PMOS 트랜지스터의 채널 전류의 크기가 결정될 것이다. 프로빙 단자(Prb_1, Prb_2)를 통해서 인버터 셀(340)의 PMOS 트랜지스터의 채널 전류의 크기를 측정하면, 교차 연결 구조(XC)의 전기적 특성이 측정될 수 있다.
도 13은 도 12의 레이아웃에 대응하는 등가 회로이다. 도 13을 참조하면, 분배 저항으로 작용하는 교차 연결 구조(350)에 의해서 PMOS 트랜지스터(PM2)의 채널 전류가 결정된다.
배선 공정(BEOL)을 통해서 형성된 반도체 장치(300)는 전압 분배 저항(Rxc)으로 작용하는 교차 연결 구조(350)의 양단에 형성되는 분배 전압의 크기에 대응하는 전류가 검출될 수 있다. 이러한 전류의 검출은 PMOS 트랜지스터(PM2)의 양단에 인가되는 전압을 통해서 검출 가능하다.
도 14는 본 발명의 제 3 실시 예에 따른 레이아웃 검증 방법을 보여주는 순서도이다. 도 14를 참조하면, 반도체 장치(300)의 소자 구성이 완료되면, 교차 연결 구조(XC)를 전압 분배 저항으로 결선하기 위한 배선 공정(BEOL)이 진행될 수 있다. 그리고 반도체 장치(300)를 프로빙하여 DC 측정이 수행되고, 전압 분배 저항의 저항이나 다양한 전기적 특성이 계산될 것이다.
S310 단계에서, 레이아웃의 검증을 위한 반도체 장치(300)의 제조가 수행된다. 설계된 레이아웃을 반도체 기판 위에 구현하기 위한 기판 공정(FEOL)이 수행될 수 있다. 기판 공정(FEOL)을 통해서 반도체 장치(300)의 소자와 일부 콘택들이 형성될 수 있을 것이다. 기판 공정(FEOL)에서 소자들의 배치가 결정되고, 일부의 콘택들이나 콘택 플러그(Contact Plug)들이 형성될 수 있다. 더불어, 교차 연결 구조(XC)가 기판 공정(FEOL) 단계에서 이루어질 수도 있을 것이다.
S320 단계에서, 배선 공정(Back End of Line: 이하, BEOL)을 수행하여 제어 전압(Vweak)이 입력되는 입력 단자와 프로빙 단자(Prb_1, Prb_2)가 형성될 것이다. 더불어, PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM) 사이에 교차 연결 구조(XC)가 연결된다. PMOS 트랜지스터(PM1)의 드레인은 PMOS 트랜지스터(PM2)의 게이트에 연결된다. 제어 전압(Vweak)은 PMOS 트랜지스터(PM2)의 게이트에 제공되고, 프로빙 단자(Prb_1, Prb_2)는 PMOS 트랜지스터(PM2)의 양단에 연결될 것이다.
S330 단계에서, 반도체 장치(300)에 대한 프로빙 테스트가 수행된다. 이때, 미리 결정된 제어 전압(Vweak) 하에서 프로빙 단자(Prb_1, Prb_2)를 통해서 PMOS 트랜지스터(PM2)의 양단에 흐르는 전류의 크기가 측정될 수 있다. 이때, 측정된 전류의 크기를 참조하여 전압 분배 저항으로 작용하는 교차 연결 구조(350)의 저항이 계산될 수 있을 것이다.
이상에서는, 예시적으로 인버터 셀들을 사용하여 본 발명의 제 3 실시 예가 설명되었다. 하지만, 본 발명은 여기에 국한되지 않으며, 다양한 셀들이나 소자들을 결합하여 교차 연결 구조(XC)가 전압 분배 저항으로 작용하는 레이아웃 검증용 반도체 장치(300)를 구현할 수 있을 것이다.
한편, 본 발명에 따른 반도체 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 반도체 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (10)

  1. 교차 연결 구조(Cross Coupled Constructure)를 갖는 반도체 장치의 레이아웃 검증 방법에 있어서:
    제 1 타입 및 제 2 타입의 교차 연결 구조를 갖는 복수의 표준 셀들을 상기 반도체 장치의 기판상에 형성하는 단계;
    상기 복수의 표준 셀들 중에서 상기 제 1 타입의 교차 연결 구조가 활성화되는 복수의 제 1 인버터들을 형성하고, 상기 복수의 표준 셀들 중에서 상기 제 2 타입의 교차 연결 구조가 활성화되는 복수의 제 2 인버터들을 형성하는 단계; 그리고
    상기 복수의 제 1 인버터들 또는 상기 복수의 제 2 인버터들의 신호 지연의 크기를 측정하여 제 1 타입의 교차 연결 구조 또는 상기 제 2 타입의 교차 연결 구조의 전기적 특성을 추정하는 단계를 포함하는 레이아웃 검증 방법.
  2. 제 1 항에 있어서,
    상기 복수의 표준 셀들은 복수의 입력들 중 어느 하나를 선택하기 위한 멀티플렉서를 포함하는 셀들인 레이아웃 검증 방법.
  3. 제 2 항에 있어서,
    제 1 타입의 교차 연결 구조와 상기 제 2 타입의 교차 연결 구조는 서로 다른 층의 도전 라인들로 형성되는 레이아웃 검증 방법.
  4. 제 3 항에 있어서,
    상기 제 1 타입의 교차 연결 구조는 메탈 라인으로 형성되고, 상기 제 2 타입의 교차 연결 구조는 콘택으로 형성되는 레이아웃 검증 방법.
  5. 제 1 항에 있어서,
    상기 복수의 제 1 인버터 및 상기 복수의 제 2 인버터들은 지연 체인, 펄스 발생기, 링 오실레이터 중 적어도 어느 하나로 조합되는 레이아웃 검증 방법.
  6. 제 4 항에 있어서,
    상기 추정하는 단계에서, 상기 복수의 제 1 인버터들을 통해서 지연된 신호의 크기를 상기 복수의 제 1 인버터들의 수로 나누어 상기 제 1 타입의 교차 연결 구조의 지연 특성을 계산하거나, 상기 복수의 제 2 인버터들을 통해서 지연된 신호의 크기를 상기 복수의 제 2 인버터들의 수로 나누어 상기 제 1 타입의 교차 연결 구조의 지연 특성을 계산하는 레이아웃 검증 방법.
  7. 반도체 장치에 있어서:
    제 1 연결 구조를 사용하여 소자들 또는 도전 라인들 간에 전기적인 연결을 구성하는 제 1 회로 유닛;
    제 2 연결 구조를 사용하여 소자들 또는 도전 라인들 간에 전기적인 연결을 구성하는 제 2 회로 유닛; 그리고
    상기 제 1 회로 유닛 또는 상기 제 2 회로 유닛의 입출력 특성을 측정하여 상기 제 1 연결 구조 또는 상기 제 2 연결 구조의 전기적 특성을 검증하기 위한 복수의 패드들을 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 연결 구조 및 상기 제 2 연결 구조는 서로 다른 타입의 교차 연결 구조(Cross Coupled Constructure)인 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 회로 유닛 및 상기 제 2 회로 유닛은 직렬 연결되는 복수의 인버터들을 포함하는 링 오실레이터로 제공되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 회로 유닛 또는 상기 제 2 회로 유닛의 입출력 특성을 참조하여 상기 상기 제 1 연결 구조 또는 상기 제 2 연결 구조의 신호 지연 특성이 결정되는반도체 장치.
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