KR20160034163A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자는, PMOSFET 영역과 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 영역 상에 제공되는 제1 게이트 전극 및 제2 게이트 전극; 상기 NMOSFET 영역 상에 제공되는 제3 게이트 전극 및 제4 게이트 전극; 상기 제1 및 제4 게이트 전극들과 각각 연결되는 제1 콘택 및 제2 콘택; 및 상기 제1 및 제3 게이트 전극들 사이 및 상기 제2 및 제4 게이트 전극들 사이를 가로지르는 게이트 컷 영역을 포함할 수 있다. 이때, 평면적 관점에서, 각각의 상기 제1 및 제2 콘택들의 일부는 상기 게이트 컷 영역과 중첩될 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 집적도가 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 집적도가 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, PMOSFET 영역과 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 영역 상에 제공되는 제1 게이트 전극 및 제2 게이트 전극; 상기 NMOSFET 영역 상에 제공되는 제3 게이트 전극 및 제4 게이트 전극; 및 상기 제1 및 제4 게이트 전극들과 각각 연결되는 제1 콘택 및 제2 콘택을 포함할 수 있다. 이때, 평면적 관점에서, 각각의 상기 제1 및 제2 콘택들의 일부는 게이트 컷 영역과 중첩되고, 상기 게이트 컷 영역은 상기 제1 및 제3 게이트 전극들 사이 및 상기 제2 및 제4 게이트 전극들 사이를 가로지를 수 있다.
상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 제1 연결 구조체; 및 상기 제2 및 제3 게이트 전극들을 연결하는 제2 연결 구조체를 더 포함하고, 상기 제1 및 제2 연결 구조체들은 서로 수직적으로 이격되면서 교차할 수 있다.
평면적 관점에서, 상기 제1 및 제2 연결 구조체들은 상기 제1 및 제3 게이트 전극들과 상기 제2 및 제4 게이트 전극들 사이의 영역에서 서로 교차할 수 있다.
상기 제1 및 제2 콘택들 중 적어도 하나는, 이와 대응하는 상기 제1 게이트 전극 또는 상기 제4 게이트 전극의 일 말단의 상면 및 측벽과 접촉할 수 있다.
평면적 관점에서, 상기 제1 게이트 전극의 연장 방향은 상기 제3 게이트 전극의 연장 방향과 정렬되고, 상기 제2 게이트 전극의 연장 방향은 상기 제4 게이트 전극의 연장 방향과 정렬될 수 있다.
상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 제1 소자 분리막을 더 포함하고, 상기 제1 및 제2 콘택들 중 적어도 하나의 바닥면은, 상기 게이트 컷 영역의 상기 제1 소자 분리막의 상면과 직접 접촉할 수 있다.
상기 PMOSFET 영역과 상기 NMOSFET 영역 상의 활성 패턴들을 더 포함하고, 상기 제1 내지 제4 게이트 전극들은 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 활성 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 상기 제1 내지 제4 게이트 전극들은 상기 활성 패턴들을 가로지를 수 있다.
상기 기판 내에 상기 활성 패턴들을 정의하는 제2 소자 분리막들을 더 포함하고, 상기 활성 패턴들의 상부들은 상기 제2 소자 분리막들의 상면들 위로 돌출될 수 있다.
상기 게이트 컷 영역은 서로 분리된 제1 게이트 컷 영역 및 제2 게이트 컷 영역을 포함하고, 상기 제1 게이트 컷 영역은 상기 제1 및 제3 게이트 전극들 사이에 제공되고, 상기 제2 게이트 컷 영역은 상기 제2 및 제4 게이트 전극들 사이에 제공될 수 있다.
상기 제2 및 제3 게이트 전극들을 연결하는 연결 콘택을 더 포함하고, 평면적 관점에서, 상기 연결 콘택은 상기 제1 및 제2 게이트 컷 영역들 사이에 배치될 수 있다.
상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 제1 소자 분리막; 및 상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 연결 배선을 더 포함하고, 상기 연결 콘택은 상기 제1 소자 분리막의 상면을 따라 연장되어 상기 제2 게이트 전극의 측벽 및 상기 제3 게이트 전극의 측벽과 각각 접촉하고, 상기 연결 배선은 상기 연결 콘택 상에 배치되어, 상기 연결 콘택과 교차할 수 있다.
상기 게이트 컷 영역은 일체로서 연장되어, 상기 제1 및 제3 게이트 전극들 사이 및 상기 제2 및 제4 게이트 전극들 사이에 제공될 수 있다.
상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 액티브 콘택을 더 포함하고, 상기 제1 및 제2 콘택들 및 상기 액티브 콘택은 일체로 연결 콘택을 구성하며 상기 게이트 컷 영역을 가로지를 수 있다.
상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 제1 소자 분리막을 더 포함하고, 상기 제1 및 제2 콘택들 및 상기 액티브 콘택의 바닥면들은 상기 제1 소자 분리막의 상면과 직접 접촉할 수 있다.
상기 제2 및 제3 게이트 전극들을 연결하는 연결 배선을 더 포함하고, 상기 연결 배선은 상기 게이트 컷 영역 상에서 상기 연결 콘택과 교차할 수 있다.
본 발명의 다른 개념에 따른, 플립플롭을 포함하는 반도체 소자로서, 상기 플립플롭은: 스캔 인에이블 반전 신호가 인가되고 각각 PMOSFET 영역 및 NMOSFET 영역 상에 제공되는 제1 게이트 전극 및 제4 게이트 전극; 스캔 인에이블 신호가 인가되고 각각 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 제공되는 제2 게이트 전극 및 제3 게이트 전극; 및 상기 제1 게이트 전극과 상기 제4 게이트 전극을 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 연결하는 크로스 커플 구조체를 포함할 수 있다. 상기 크로스 커플 구조체는: 상기 제1 및 제4 게이트 전극들과 각각 연결되는 제1 콘택 및 제2 콘택; 상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 제1 연결 구조체; 및 상기 제2 및 제3 게이트 전극들을 연결하는 제2 연결 구조체를 포함하고, 평면적 관점에서, 상기 제1 및 제2 콘택들 중 적어도 하나의 일 단부는, 이와 대응하는 상기 제1 게이트 전극 또는 상기 제4 게이트 전극의 양 측벽들을 가로지를 수 있다.
평면적 관점에서, 상기 제1 게이트 전극의 연장 방향은 상기 제3 게이트 전극의 연장 방향과 정렬되고, 상기 제2 게이트 전극의 연장 방향은 상기 제4 게이트 전극의 연장 방향과 정렬될 수 있다.
상기 제1 및 제3 게이트 전극들은 제1 게이트 컷 영역을 사이에 두고 서로 이격되고, 상기 제2 및 제4 게이트 전극들은 제2 게이트 컷 영역을 사이에 두고 서로 이격되며, 평면적 관점에서, 상기 제1 콘택의 일부는 상기 제1 게이트 컷 영역과 중첩되고, 평면적 관점에서, 상기 제2 콘택의 일부는 상기 제2 게이트 컷 영역과 중첩될 수 있다.
상기 제1 및 제3 게이트 전극들은 게이트 컷 영역을 사이에 두고 서로 이격되고, 상기 제2 및 제4 게이트 전극들은, 상기 제1 및 제3 게이트 전극들 사이로부터 연장된 상기 게이트 컷 영역을 사이에 두고 서로 이격되며, 평면적 관점에서, 각각의 상기 제1 및 제2 콘택들의 일부는 상기 게이트 컷 영역과 중첩될 수 있다.
상기 제1 및 제2 연결 구조체들은 서로 수직적으로 이격되고, 평면적 관점에서, 상기 제1 및 제2 연결 구조체들은 상기 제1 및 제3 게이트 전극들과 상기 제2 및 제4 게이트 전극들 사이의 영역에서 서로 교차할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 내에 PMOSFET 영역과 NMOSFET 영역을 정의하는 것; 상기 PMOSFET 영역과 상기 NMOSFET 영역을 동시에 가로지르는 한 쌍의 게이트 구조체들을 형성하는 것; 상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 제공되는 게이트 컷 영역 상에서 상기 한 쌍의 게이트 구조체들을 패터닝하여, 상기 PMOSFET 영역 상에 제공되는 제1 및 제2 게이트 전극들, 및 상기 NMOSFET 영역 상에 제공되는 제3 및 제4 게이트 전극들을 형성하는 것; 및 상기 제1 및 제4 게이트 전극들과 각각 연결되는 제1 콘택 및 제2 콘택을 형성하는 것을 포함할 수 있다. 이때, 평면적 관점에서, 각각의 상기 제1 및 제2 콘택들의 일부는 상기 게이트 컷 영역과 중첩될 수 있다.
상기 제1 및 제2 콘택들이 형성될 영역들을 정의하는 콘택 영역들을 제공하는 것을 더 포함하고, 레이아웃 상에서, 각각의 상기 콘택 영역들의 일부는 상기 게이트 컷 영역과 중첩될 수 있다.
상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 제1 연결 구조체를 형성하는 것; 및 상기 제2 및 제3 게이트 전극들을 연결하는 제2 연결 구조체를 형성하는 것을 더 포함하고, 평면적 관점에서, 상기 제1 및 제2 연결 구조체들은 상기 제1 및 제3 게이트 전극들과 상기 제2 및 제4 게이트 전극들 사이의 영역에서 서로 교차할 수 있다.
상기 게이트 컷 영역은: 어느 하나의 상기 게이트 구조체를 가로지르는 제1 게이트 컷 영역; 및 다른 하나의 상기 게이트 구조체를 가로지르는 제2 게이트 컷 영역을 포함하고, 상기 제1 게이트 컷 영역에 의해 상기 PMOSFET 영역 상에 제공되는 상기 제1 게이트 전극 및 상기 NMOSFET 영역 상에 제공되는 상기 제3 게이트 전극이 정의되고, 상기 제2 게이트 컷 영역에 의해 상기 PMOSFET 영역 상에 제공되는 상기 제2 게이트 전극 및 상기 NMOSFET 영역 상에 제공되는 상기 제4 게이트 전극이 정의될 수 있다.
상기 게이트 컷 영역은 일체로서 연장되어, 상기 한 쌍의 게이트 구조체를 동시에 가로지를 수 있다.
상기 제1 내지 제4 게이트 전극들을 형성하는 것은: 상기 게이트 컷 영역 상에서, 각각의 상기 한 쌍의 게이트 구조체들의 일부를 제거하는 것; 상기 게이트 구조체들의 측벽들을 덮는 스페이서들을 형성하는 것; 상기 게이트 구조체들을 제거하여, 상기 스페이서들에 의해 정의되는 트렌치들을 형성하는 것; 및 상기 트렌치들을 채우는 게이트 절연 패턴들 및 게이트 라인들을 형성하는 것을 포함할 수 있다.
상기 PMOSFET 영역과 상기 NMOSFET 영역 상에, 활성 패턴들을 정의하는 소자 분리막들을 형성하는 것을 더 포함하고, 상기 한 쌍의 게이트 구조체들은 상기 활성 패턴들을 가로지르도록 형성될 수 있다.
본 발명에 따른 반도체 소자는 크로스 커플 구조체의 콘택이 게이트 컷 영역과 일부 중첩될 수 있다. 그 결과, 반도체 소자의 집적도 및 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예 따른 반도체 소자의 평면도이다.
도 2는 도 1의 제1 로직 셀의 확대도이다.
도 3은 도 2의 플립플롭의 논리 회로도이다.
도 4는 도 3의 제1 영역의 등가 회로도이다.
도 5는 도 3의 제2 영역 또는 제4 영역의 등가 회로도이다.
도 6a는 도 2 및 도 3의 제1 영역의 평면도이다.
도 6b 내지 도 6f는 각각 도 6a의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.
도 8a 내지 도 12a는 도 2 및 도 3의 제1 영역의 제조방법을 설명하기 위한 평면도들이다.
도 8b 내지 도 12b는 각각 도 8a 내지 도 12a의 A-A'에 따른 단면도들이다.
도 10c, 11c 및 12d는 각각 도 12a의 C-C'에 따른 단면도들이다.
도 12c는 도 12a의 B-B'에 따른 단면도이다.
도 13a는 도 2 및 도 3의 제2 영역의 평면도이다.
도 13b 및 도 13c는 각각 도 13a의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises) 및/또는 ‘포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 2는 도 1의 제1 로직 셀(C1)의 확대도이다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자는 복수의 로직 셀들을 포함할 수 있다. 본 명세서에서 사용되는 용어, 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 상기 로직 셀들 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)을 사이에 두고 y 방향으로 이격된 제2 로직 셀(C2), 및 제3 로직 셀(C3)을 포함할 수 있다. 각 로직 셀들은 제1 소자 분리막(ST1)에 의하여 분리된 활성 영역들을 포함할 수 있다. 일 예로, 각 로직 셀들은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 각 로직 셀들의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)에 의하여 분리될 수 있다. 이하, 상기 제1 로직 셀(C1)을 참조하여 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 동일 또는 상응하는 구조를 가질 수 있다. 로직 셀들의 개수는 9개로 도시되었으나 이에 한정되지 않는다.
상기 제1 로직 셀(C1)은 제1 내지 제5 영역들(R1-R5)을 포함할 수 있다. 상기 제1 내지 제4 영역들(R1-R4)은 하나의 플립플롭을 구성할 수 있으며, 상기 제5 영역(R5)은 플립플롭에 연결되고 외부 클락 신호(CK)가 입력되는 클락 회로를 포함할 수 있다. 보다 구체적으로, 상기 제1 영역(R1)은 스캔 기능 및 플립플롭 기능을 제공하는 코어 회로이고, 상기 제2 영역(R2) 및 상기 제4 영역(R4)은 버퍼 영역들일 수 있다. 상기 제3 영역(R3)은 스킵 및/또는 점퍼 기능을 하는 영역일 수 있다.
이하, 제1 내지 제5 영역들(R1-R5)에 대하여 보다 상세히 설명된다.
도 3은 도 2의 플립플롭의 논리 회로도이다. 도 4는 도 3의 제1 영역(R1)의 등가 회로도이다. 도 5는 도 3의 제2 영역(R2) 또는 제4 영역(R4)의 등가 회로도이다.
도 3 및 도 4를 참조하면, 상기 제1 영역(R1)은 스캔 인풋 신호(SI)가 입력되는 제1 요소(E1) 및 외부 입력 신호(D)가 입력되는 제2 요소(E2)를 포함할 수 있다. 상기 제1 요소(E1)는 직렬로 연결된 4개의 트랜지스터들을 포함할 수 있으며, VDD로부터 VSS까지 차례로 배치되는 제1 내지 제4 트랜지스터들 중, 제1 및 제2 트랜지스터들은 PMOS 트랜지스터들이며, 제3 및 제4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제1 및 제3 트랜지스터들에는 스캔 인풋 신호(SI)가 입력되고, 상기 제2 트랜지스터에는 스캔 인에이블 반전 신호(/SE)가 입력되고, 상기 제4 트랜지스터에는 스캔 인에이블 신호(SE)가 입력될 수 있다. 상기 제2 요소(E2)는 직렬로 연결된 4개의 트랜지스터들을 포함할 수 있으며, VDD로부터 VSS까지 차례로 배치되는 제1 내지 제4 트랜지스터들 중, 제1 및 제2 트랜지스터들은 PMOS 트랜지스터들이며, 제3 및 제4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제2 및 제3 트랜지스터들에는 외부 입력 신호(D)가 입력되고, 상기 제1 트랜지스터에는 스캔 인에이블 신호(SE)가 입력되고, 상기 제4 트랜지스터에는 스캔 인에이블 반전 신호(/SE)가 입력될 수 있다. 상기 제1 요소(E1)와 상기 제2 요소(E2)는 제1 노드(N1)에 병렬적으로 연결될 수 있다.
도 3 및 도 5를 참조하면, 상기 제2 영역(R2)은 상기 제1 노드(N1)와 제2 노드(N2) 사이에 배치되는 제3 요소(E3), 제4 요소(E4), 및 제5 요소(E5)를 포함할 수 있다. 상기 제3 요소(E3) 및 상기 제4 요소(E4) 각각에는 클락 신호(CLK) 및 클락 반전 신호(/CLK)가 입력될 수 있다. 상기 제4 영역(R4)은 상기 제3 요소(E3) 내지 상기 제5 요소(E5)와 동일한 구성을 포함할 수 있으며 상기 제2 노드(N2)와 제3 노드(N3) 사이에 배치되는 것 이외에는 상기 제2 영역(R2)과 실질적으로 동일한 구성일 수 있다. 이하, 상기 제2 영역(R2)을 기준으로 설명되나 상기 제4 영역(R4)에도 동일하게 적용될 수 있다.
상기 제4 요소(E4) 및 상기 제5 요소(E5)는 상기 제3 요소(E3)와 상기 제2 노드(N2) 사이에 병렬로 연결될 수 있다. 상기 제3 요소(E3)는 직렬로 연결된 4개의 트랜지스터들을 포함할 수 있으며, VDD로부터 VSS까지 차례로 배치되는 제1 내지 제4 트랜지스터들 중, 제1 및 제2 트랜지스터들은 PMOS 트랜지스터들이며, 제3 및 제4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제1 및 제4 트랜지스터들에는 상기 제1 노드(N1)로부터의 신호가 입력될 수 있다. 상기 제2 트랜지스터에는 클락 신호(CLK)가 입력되고, 상기 제3 트랜지스터에는 클락 반전 신호(/CLK)가 입력될 수 있다.
상기 제4 요소(E4)는 직렬로 연결된 4개의 트랜지스터들을 포함할 수 있으며, VDD로부터 VSS까지 차례로 배치되는 제1 내지 제4 트랜지스터들 중, 제1 및 제2 트랜지스터들은 PMOS 트랜지스터들이며, 제3 및 제4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제1 트랜지스터 및 상기 제4 트랜지스터는 상기 제2 노드(N2)에 연결될 수 있다. 상기 제2 트랜지스터에는 클락 반전 신호(/CLK)가 입력되고, 상기 제3 트랜지스터에는 클락 신호(CLK)가 입력될 수 있다.
하기 표 1은 본 발명의 일 실시예에 다른 플립플롭의 타이밍 테이블이다.
D[n] SI SE CK Q[n+1]
1 X 0 Low→High 1
0 X 0 Low→High 0
X X X High→Low Q[n]
X 1 1 Low→High 1
X 0 1 Low→High 0
외부 입력(D[n])이 로직 하이(logic high)이고 스캔 인에이블 신호(SE)가 비활성일 경우, 외부 클락(CK)이 로우(low)에서 하이(high)로 천이될 때 외부 출력(Q[n+1])은 로직 하이가 된다. 외부 입력(D[n])이 로직 로우(logic low)이고 스캔 인에이블 신호(SE)가 비활성일 경우, 외부 클락(CK)이 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 로우가 된다. 외부 입력(D[n]), 스캔 인에이블 신호(SE), 및 스캔 인풋 신호(SI)가 모두 존재하지 않는 경우, 외부 클락(CK)이 하이에서 로우로 천이될 때 외부 출력(Q[n+1])은 이전 사이클의 값(Q[n])을 유지한다. 외부 입력(D[n])이 존재하지 않고, 스캔 인에이블 신호(SE)와 스캔 인풋 신호(SI)가 활성일 경우, 외부 클락(CK)이 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 하이가 된다. 외부 입력(D[n])이 존재하지 않고, 스캔 인에이블 신호(SE)가 활성이며, 스캔 인풋 신호(SI) 가 비활성인 경우, 외부 클락(CK)이 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 로우가 된다.
이하, 상기 제1 영역(R1)이 보다 상세히 설명된다.
도 6a는 도 2 및 도 3의 제1 영역(R1)의 평면도이다. 도 6b 내지 도 6f는 각각 도 6a의 A-A', B-B', C-C', D-D', 및 E-E'에 따른 단면도들이다.
도 6a 내지 도 6f을 참조하면, 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제1 소자 분리막(ST1)이 제공될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)을 사이에 두고 제1 방향(D1)으로 이격될 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와는 달리 상기 제1 소자 분리막(ST1)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 기판(100) 상에 상기 제1 방향(D1)으로 연장되는 게이트 전극들(G1-G5)이 제공될 수 있다. 상기 게이트 전극들(G1-G5)은 순차적으로 적층된 제1 및 제2 층간 절연막들(151, 152) 내에 제공될 수 있다. 상기 게이트 전극들(G1-G5) 중 제1 내지 제4 게이트 전극들(G1-G4)은 각각 상기 NMOSFET 영역(NR) 또는 상기 PMOSFET 영역(PR) 상에 제공될 수 있다. 일 예로, 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2)은 상기 PMOSFET 영역(PR) 상에 제공되고, 상기 제3 게이트 전극(G3) 및 상기 제4 게이트 전극(G4)은 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 상기 제1 게이트 전극(G1)의 연장 방향은 상기 제3 게이트 전극(G3)의 연장 방향, 즉 상기 제1 방향(D1)을 따라 정렬되고, 상기 제2 게이트 전극(G2)의 연장 방향은 상기 제4 게이트 전극(G4)의 연장 ?향, 즉 상기 제1 방향(D1)을 따라 정렬될 수 있다.
상기 제1 및 제3 게이트 전극들(G1, G3) 사이를 가로지르는 제1 게이트 컷 영역(CT1) 및 상기 제2 및 제4 게이트 전극들(G2, G4) 사이를 가로지르는 제2 게이트 컷 영역(CT2)이 제공될 수 있다. 즉, 상기 제1 및 제3 게이트 전극들(G1, G3)은 상기 제1 게이트 컷 영역(CT1)을 사이에 두고 서로 상기 제1 방향(D1)으로 이격될 수 있으며, 상기 제2 및 제4 게이트 전극들(G2, G4)은 상기 제2 게이트 컷 영역(CT2)을 사이에 두고 서로 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2)은, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자 분리막(ST1) 상에 정의되는 영역들일 수 있다. 다만, 평면적 관점에서, 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2)은, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 중첩되지 않을 수 있다. 즉, 평면적 관점에서, 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2)은 상기 제1 방향(D1)으로 서로 이격될 수 있으며, 이로써 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2) 사이에 후술할 제1 연결 콘택(NC1)이 배치될 수 있다.
보다 구체적으로, 상기 제1 및 제3 게이트 전극들(G1, G3)은 상기 제1 방향(D1)을 따라 연장되는 하나의 게이트 구조체를 패터닝하여 형성될 수 있다. 이때, 상기 패터닝은 레이아웃 상에서 기 정의된(predetermined) 상기 제1 게이트 컷 영역(CT1)에 따라 수행될 수 있다. 한편, 상기 제2 및 제4 게이트 전극들(G2, G4)은 상기 제1 방향(D1)을 따라 연장되는 다른 하나의 게이트 구조체를 패터닝하여 형성될 수 있다. 이때, 상기 패터닝 역시 레이아웃 상에서 기 정의된(predetermined) 상기 제2 게이트 컷 영역(CT2)에 따라 수행될 수 있다.
상기 제1 게이트 전극(G1)은 도 3 및 도 4 를 참조하여 설명된 제1 요소(E1)의 스캔 인에이블 반전 신호(/SE)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제4 게이트 전극(G4)은 제2 요소(E2)의 스캔 인에이블 반전 신호(/SE)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제2 게이트 전극(G2)은 제1 요소(E1)의 스캔 인에이블 신호(SE)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제3 게이트 전극(G3)은 제2 요소(E2)의 스캔 인에이블 신호(SE)가 인가되는 트랜지스터의 게이트 전극일 수 있다.
상기 제5 게이트 전극(G5)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 모두 가로지를 수 있다.
각각의 상기 게이트 전극들(G1-G5)은 차례로 적층된 게이트 절연 패턴(110), 게이트 라인(120), 및 캐핑 패턴(130)을 포함할 수 있다. 상기 게이트 절연 패턴(110)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 라인(120)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(130)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 도 6e에 나타난 바와 같이, 상기 게이트 전극들(G1-G5)의 측벽 상에 스페이서들(SP)이 제공될 수 있다. 상기 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
상기 제1 영역(R1) 상에 제1 크로스 커플 구조체(XC1)가 제공될 수 있다. 상기 제1 크로스 커플 구조체(XC1)는 상기 제1 게이트 전극(G1)과 상기 제4 게이트 전극(G4)을 연결하고, 상기 제2 게이트 전극(G2)과 상기 제3 게이트 전극(G3)을 연결하는 구조일 수 있다. 상기 제1 크로스 커플 구조체(XC1)는 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이, 즉, 상기 제1 소자 분리막(ST1) 상에 제공될 수 있다. 상기 제1 크로스 커플 구조체(XC1)는 상기 제1 게이트 전극(G1)과 상기 제4 게이트 전극(G4)을 연결하는 제1 연결 구조체, 및 상기 제2 게이트 전극(G2)과 상기 제3 게이트 전극(G3)을 연결하는 제2 연결 구조체를 포함할 수 있다.
먼저, 상기 제2 연결 구조체는 제1 연결 콘택(NC1)을 포함할 수 있다. 상기 제1 연결 콘택(NC1)은 상기 제2 게이트 전극(G2) 및 상기 제3 게이트 전극(G3)에 동시에 스캔 인에이블 신호(SE)를 인가하기 위한 구조일 수 있다. 상기 제1 연결 콘택(NC1)은 상기 제1 소자 분리막(ST1)의 상면을 따라 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있으며, 상기 제1 연결 콘택(NC1)은 상기 제2 게이트 전극(G2)의 일 말단 및 상기 제3 게이트 전극(G3)의 일 말단을 동시에 덮을 수 있다. 즉, 상기 제1 연결 콘택(NC1)의 한쪽 끝 부분은, 상기 제2 게이트 전극(G2)의 상기 일 말단의 상면 및 양 측벽들과 접하여 전기적으로 연결될 수 있다. 상기 제1 연결 콘택(NC1)의 다른 한쪽 끝 부분은, 상기 제3 게이트 전극(G3)의 상기 일 말단의 상면 및 양 측벽들과 접하여 전기적으로 연결될 수 있다. 상기 제2 및 제3 게이트 전극들(G2, G3)의 상기 일 말단들은 각각 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2)에 인접한 말단들일 수 있다.
상기 제1 연결 콘택(NC1)은 금속, 도전성 금속 질화물 또는 도핑된 반도체를 포함할 수 있다. 일 예로, 상기 제1 연결 콘택(NC1)은 텅스텐, 티타늄, 탄탈륨 및/또는 이들의 질화물을 포함할 수 있다.
상기 제1 연결 구조체는 상기 제1 및 제4 게이트 전극들(G1, G4)과 각각 직접 접촉하는 제1 및 제2 콘택들(CB1, CB2), 상기 제1 및 제4 게이트 전극들(G1, G4)을 전기적으로 연결하는 제1 연결 배선(NL1), 및 상기 제1 연결 배선(NL1)과 상기 제1 및 제2 콘택들(CB1, CB2) 사이에 각각 배치된 제1 및 제2 비아들(V1, V2)을 포함할 수 있다. 상기 제1 연결 배선(NL1)은 상기 제1 게이트 전극(G1) 및 상기 제4 게이트 전극(G4)에 동시에 스캔 인에이블 반전 신호(/SE)를 인가하기 위한 구조일 수 있다. 상기 제1 연결 배선(NL1)은 상기 제1 연결 콘택(NC1) 상에 제공되어 서로 수직적으로 이격될 수 있다. 이와 함께, 평면적 관점에서 상기 제1 연결 배선(NL1)은 상기 제1 연결 콘택(NC1)과 교차할 수 있다. 구체적으로, 상기 제1 연결 배선(NL1)과 상기 제1 연결 콘택(NC1)은 상기 제1 소자 분리막(ST1) 상에서 교차할 수 있다.
상기 제1 연결 배선(NL1)은 상기 제1 비아(V1) 및 상기 제1 콘택(CB1)을 통하여 상기 제1 게이트 전극(G1)과 전기적으로 연결되고, 상기 제2 비아(V2) 및 상기 제2 콘택(CB2)을 통하여 상기 제4 게이트 전극(G4)과 전기적으로 연결될 수 있다. 상기 제1 및 제2 콘택들(CB1, CB2)은 상기 제1 및 제2 층간 절연막들(151, 152) 내에 제공되고, 상기 제1 및 제2 비아들(V1, V2)은 상기 제2 층간 절연막(152) 상의 제3 층간 절연막(153) 내에 제공될 수 있다. 상기 제1 연결 배선(NL1)은 제4 층간 절연막(154) 내에 제공될 수 있다.
보다 구체적으로, 평면적 관점에서, 상기 제1 콘택(CB1)의 일부는 상기 제1 게이트 컷 영역(CT1)과 중첩될 수 있고, 상기 제2 콘택(CB2)의 일부는 상기 제2 게이트 컷 영역(CT2)과 중첩될 수 있다. 따라서, 상기 제1 콘택(CB1)은 상기 제1 게이트 전극(G1)의 일 말단의 상면 및 측벽들과 모두 직접 접촉할 수 있으며, 상기 제2 콘택(CB2)은 상기 제4 게이트 전극(G4)의 일 말단의 상면 및 측벽들과 모두 직접 접촉할 수 있다. 일 예로 도 6f를 참조하면, 평면적 관점에서, 상기 제1 콘택(CB1)의 일 단부는 상기 제1 게이트 전극(G1)의 상기 일 말단의 양 측벽들을 가로지를 수 있다. 이로써 상기 제1 콘택(CB1)과 상기 제1 게이트 전극(G1)의 상기 일 말단과의 접촉 면적을 증대시킬 수 있다. 도시되진 않았으나, 이는 상기 제2 콘택(CB2)의 일 단부에서도 동일할 수 있다. 상기 제1 및 제4 게이트 전극들(G1, G4)의 상기 일 말단들은 각각 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2)에 인접한 말단들일 수 있다.
나아가, 상기 제1 콘택(CB1)은 상기 제1 게이트 전극(G1)의 상기 일 말단을 감싸므로, 상기 제1 콘택(CB1)의 바닥면은 상기 제1 게이트 컷 영역(CT1)의 상기 제1 소자 분리막(ST1)의 상면과 직접 접촉할 수 있다. 상기 제2 콘택(CB2)은 상기 제2 게이트 전극(G2)의 상기 일 말단을 감싸므로, 상기 제2 콘택(CB2)의 바닥면은 상기 제2 게이트 컷 영역(CT2)의 상기 제1 소자 분리막(ST1)의 상면과 직접 접촉할 수 있다.
상기 제1 및 제2 콘택들(CB1, CB2), 상기 제1 및 제2 비아들(V1, V2) 및 상기 제1 연결 배선(NL1)은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 상기 제4 층간 절연막들(151-154)은 실리콘 산화물을 포함할 수 있다.
상기 제1 크로스 커플 구조체(XC1)는 본 발명의 실시예에 따른 플립플롭을 포함하는 반도체 소자의 집적화를 위한 구조이다. 상술한 바와 같이, 본 발명의 플립플롭은 스캔 인에이블 신호(SE)가 인가되고 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공되는 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)을 포함할 수 있다. 또한, 본 발명의 플립플롭은 스캔 인에이블 반전 신호(/SE)가 인가되고 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제공되는 제1 게이트 전극(G1) 및 제4 게이트 전극(G4)을 포함할 수 있다. 상기 제1 게이트 전극(G1)과 상기 제4 게이트 전극(G4)을 연결하고, 상기 제2 게이트 전극(G2)과 상기 제3 게이트 전극(G3)을 연결하기 위한 방법으로, 상기 제1 게이트 전극(G1)과 상기 제4 게이트 전극(G4)을 물리적으로 연결된 하나의 전극으로 형성하고, 상기 제2 게이트 전극(G2)과 상기 제3 게이트 전극(G3)을 상기 하나의 전극의 양 측에 형성한 후 상호 전기적으로 연결할 수 있으나, 이 경우, 총 3개의 게이트 라인들이 필요하며 그 결과 반도체 소자의 상기 제2 방향(D2)으로의 폭이 증가될 수 있다.
본 발명의 일 실시예에 따른 상기 제1 크로스 커플 구조체(XC1)는 이와는 달리 총 2개의 도전 라인들로부터 상술한 연결을 달성할 수 있다. 즉, 반도체 소자의 상기 제2 방향(D2)으로의 폭이 감소될 수 있다. 나아가, 각각의 제1 및 제2 게이트 컷 영역들(CT1, CT2)과 일부 중첩되도록 제1 및 제2 콘택들(CB1, CB2)을 각각 배치함으로써, 상기 제1 및 제2 콘택들(CB1, CB2)과 상기 제1 및 제4 게이트 전극들(G1, G4)과의 접촉 면적을 증대시켜 접촉 저항을 감소시킬 수 있다. 또한, 상기 일부 중첩을 이용하여 반도체 소자의 상기 제1 방향(D1)으로의 폭도 감소시킬 수 있다.
도 6a 및 도 6e를 다시 참조하면, 상기 제5 게이트 전극(G5) 상에 제3 콘택(CB3), 제4 비아(V4), 및 제1 도전 라인(CBL1)이 차례로 제공될 수 있다. 평면적 관점에서, 상기 제3 콘택(CB3)은 앞서 도 6f를 참조하여 설명한 상기 제1 콘택(CB1)과는 달리 상기 제5 게이트 전극(G5)의 양 측벽들을 가로지르지 않을 수 있다. 즉, 상기 제3 콘택(CB3)의 모든 측벽들은 상기 제5 게이트 전극(G5) 상에 제공될 수 있다. 다만 도시된 바와 달리, 평면적 관점에서, 상기 제1 도전 라인(CBL1)은 상기 제5 게이트 전극(G5)과 오프셋되도록 배치될 수 있다. 이로써, 상기 제1 도전 라인(CBL1)과 인접 배선들(예를 들어, 제2 도전 라인(CBL2)) 간의 단락을 방지할 수 있다.
도 6a, 도 6b, 도 6c 및 도 6d를 다시 참조하면, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 복수의 활성 부분들(FN)이 제공될 수 있다. 일 예로, 상기 활성 부분들(FN)은 상기 제2 방향(D2)으로 연장되는 제2 소자 분리막들(ST2) 사이로 돌출된 핀(fin) 형상을 가질 수 있다. 상기 복수의 활성 부분들(FN)은 상기 게이트 전극들(G1-G5)과 교차하여 상기 제2 방향(D2)으로 연장될 수 있다.
상기 활성 부분들(FN)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다. 상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막들(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제1 소자 분리막(ST1)의 두께는 상기 제2 소자 분리막들(ST2)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
상기 활성 부분들(FN) 중 상기 게이트 전극들(G1-G5)에 의하여 덮이지 않은 부분에 소스/드레인 영역들(SD)이 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 부분들(FN) 내에 한정될 수 있으나, 이와 달리 상기 기판(100)의 상부, 즉, 상기 제2 소자 분리막들(ST2) 사이로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
상기 PMOSFET 영역(PR) 내에서, 상기 제2 소자 분리막들(ST2)을 사이에 두고 상기 제1 방향(D1)으로 상호 이격된 소스/드레인 영역들(SD)은, 연결 도전 패턴들(CA)에 의하여 서로 전기적으로 연결될 수 있다. 즉, 상기 연결 도전 패턴들(CA)은 상기 활성 부분들(FN)을 공통적으로 덮으며 상기 제1 방향(D1)으로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 연결 도전 패턴들(CA)은 상기 활성 부분들(FN)에 직접 연결될 수 있다. 상기 연결 도전 패턴들(CA)은 금속-실리사이드를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(CA)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(CA)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(CA)은 금속-실리사이드 층, 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(CA)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR) 내에서, 상기 제2 소자 분리막들(ST2)에 의하여 상기 제1 방향(D1)으로 상호 이격된 소스/드레인 영역들(SD)은 상기 연결 도전 패턴들(CA)에 의하여 상호 연결될 수 있다. 상기 연결 도전 패턴들(CA)은 상기 제1 및 제2 층간 절연막들(151, 152) 내에 제공될 수 있다.
상기 제1 로직 셀(C1)은 상기 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접한 제2 로직 셀(C2) 사이에 제공되는 제1 공통 도전 라인(PW1), 및 상기 NMOSFET 영역(NR)과 상기 제1 방향(D1)으로 인접한 제3 로직 셀(C3) 사이에 제공되는 제2 공통 도전 라인(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 공통 도전 라인(PW1)은 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제2 공통 도전 라인(PW2)은 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로일 수 있다.
상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제2 방향(D2)으로 연장하며, 상기 제2 방향(D2)으로 인접한 로직 셀들 사이에 공유될 수 있다. 또한, 상기 제1 공통 도전 라인(PW1)은 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR) 사이에 공유될 수 있고, 상기 제2 공통 도전 라인(PW2)은 상기 제1 로직 셀(C1)의 NMOSFET 영역(NR)과 상기 제3 로직 셀(C3)의 NMOSFET 영역(NR) 사이에 공유될 수 있다.
상기 연결 도전 패턴(CA) 상에 제3 비아(V3)가 제공될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 연결 도전 패턴(CA) 및 상기 제2 비아(V2)를 통하여 상기 제1 공통 도전 라인(PW1)에 전기적으로 연결될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 7은 도 2 및 도 3의 제1 영역(R1)에 관한 일부 구성들의 레이아웃을 나타내는 평면도이다.
도 7을 참조하면, PMOS 트랜지스터들이 형성될 제1 활성 영역 레이아웃(RX1) 및 NMOS 트랜지스터들이 형성될 제2 활성 영역 레이아웃(RX2)이 배치될 수 있다. 상기 제1 활성 영역 레이아웃(RX1)은 기판(100) 상의 PMOSFET 영역(PR)을 정의하고, 상기 제2 활성 영역 레이아웃(RX2)은 상기 기판(100) 상의 NMOSFET 영역(NR)을 정의할 수 있다.
이어서, 트랜지스터의 게이트들을 정의하는 게이트 레이아웃들(PC1, PC2)이 배치될 수 있다. 게이트 레이아웃들(PC1, PC2)은 서로 평항하게 제1 방향(D1)으로 연장될 수 있다. 각각의 상기 게이트 레이아웃들(PC1, PC2)은 상기 제1 및 제2 활성 영역 레이아웃들(RX1, RX2)을 동시에 가로지를 수 있다.
제1 게이트 레이아웃(PC1) 상에 제1 게이트 컷 영역(CT1)이 배치될 수 있다. 상기 제1 게이트 컷 영역(CT1)은 후술할 제1 게이트 구조체(GS1)가 패터닝될 영역을 정의할 수 있고, 나아가 후술할 제1 게이트 전극(G1)과 제3 게이트 전극(G3)이 분리될 영역을 정의할 수 있다. 제1 게이트 레이아웃(PC1)과 인접하는 제2 게이트 레이아웃(PC2) 상에 제2 게이트 컷 영역(CT2)이 배치될 수 있다. 상기 제2 게이트 컷 영역(CT2)은 후술할 제2 게이트 구조체(GS2)가 패터닝될 영역을 정의할 수 있고, 나아가 후술할 제2 게이트 전극(G2)과 제4 게이트 전극(G4)이 분리될 영역을 정의할 수 있다. 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2)은 상기 제1 및 제2 활성 영역 레이아웃들(RX1, RX2) 사이에 배치될 수 있다.
상기 제1 및 제2 게이트 레이아웃들(PC1, PC2) 상에 제1 콘택 레이아웃(DC1) 및 제2 콘택 레이아웃(DC2)이 각각 배치될 수 있다. 상기 제1 콘택 레이아웃(DC1)은 후술할 제1 콘택(CB1)이 형성될 영역을 정의하며, 상기 제2 콘택 레이아웃(DC2)은 후술할 제2 콘택(CB2)이 형성될 영역을 정의할 수 있다. 평면적 관점에서, 상기 제1 콘택 레이아웃(DC1)은 상기 제1 게이트 컷 영역(CT1)과 중첩되는 제1 영역(P1)을 포함할 수 있고, 상기 제2 콘택 레이아웃(DC2)은 상기 제2 게이트 컷 영역(CT2)과 중첩되는 제2 영역(P2)을 포함할 수 있다.
상기 제1 및 제2 영역들(P1, P2)을 통하여, 상술한 바와 같이 콘택들과 게이트 전극들간의 접촉 면적을 증대시켜 접촉 저항을 감소시킬 수 있으며, 나아가 반도체 소자의 상기 제1 방향(D1)으로의 폭도 감소시킬 수 있다.
상기 제1 및 제2 게이트 컷 영역들(CT1, CT2) 사이에 제3 콘택 레이아웃(DC3)이 배치될 수 있다. 상기 제3 콘택 레이아웃(DC3)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되어, 상기 제1 및 제2 게이트 레이아웃들(PC1, PC2)을 동시에 가로지를 수 있다. 상기 제3 콘택 레이아웃(DC3)은 후술할 제1 연결 콘택(NC1)이 형성될 영역을 정의할 수 있다.
도 8a 내지 도 12a는 도 2 및 도 3의 제1 영역(R1)의 제조방법을 설명하기 위한 평면도들이다. 도 8b 내지 도 12b는 각각 도 8a 내지 도 12a의 A-A'에 따른 단면도들이고, 도 12c는 도 12a의 B-B'에 따른 단면도이며, 도 10c, 11c 및 12d는 각각 도 12a의 C-C'에 따른 단면도들이다.
도 8a 및 도 8b를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
상기 기판(100) 상에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 제1 소자 분리막(ST1)이 형성될 수 있다. 나아가, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 복수의 활성 부분들(FN)을 정의하는 제2 소자 분리막들(ST2)이 형성될 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 제1 및 제2 소자 분리막들(ST1, ST2)은 각각 제3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 상기 제3 방향(D3)은, 제1 방향(D1) 및 제2 방향(D2)에 모두 수직하는 방향으로, 상기 기판(100)의 상면에 수직한 방향일 수 있다. 일 예로, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)보다 얕은 깊이를 가질 수 있다. 이 경우, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 동시에 형성될 수 있고, 이때 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 부분들(FN)은 상기 제2 방향(D2)으로 연장되는 상기 제2 소자 분리막들(ST2) 사이로 돌출된 핀(fin) 형상을 가질 수 있다. 상기 복수의 활성 부분들(FN)은 상기 상기 제2 방향(D2)으로 연장될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 기판(100) 상에 상기 활성 부분들(FN)과 교차하여 상기 제1 방향(D1)으로 서로 평행하게 연장되는 게이트 구조체들(GS1, GS2)이 형성될 수 있다. 각각의 상기 게이트 구조체들(GS1, GS2)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 모두 가로지를 수 있다. 상기 게이트 구조체들(GS1, GS2)은 앞서 도 7을 참조하여 설명한 게이트 레이아웃들(PC1, PC2)에 각각 대응할 수 있다. 일 실시예에서, 상기 게이트 구조체들(GS1, GS2)은 희생 게이트들일 수 있다. 일 예로, 상기 게이트 구조체들(GS1, GS2)은 폴리실리콘을 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 각각의 제1 및 제2 게이트 구조체들(GS1, GS2)이 패터닝되어, 두 개의 게이트 구조체들로 나뉘어질 수 있다. 상기 패터닝에 의해, 제1 게이트 컷 영역(CT1) 상에 위치한 상기 제1 게이트 구조체(GS1)의 일부가 제거될 수 있고, 제2 게이트 컷 영역(CT2) 상에 위치한 상기 제2 게이트 구조체(GS2)의 일부가 제거될 수 있다. 상기 패터닝은 앞서 도 7을 참조하여 설명한 제1 및 제2 게이트 컷 영역들(CT1, CT2)에 대응하여 수행될 수 있다.
상기 게이트 구조체들(GS1, GS2)이 형성된 결과물 상에 이온 주입 공정이 수행되어 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체들(GS1, GS2)의 각각의 양 측의 상기 활성 부분들(FN)의 상부에 형성될 수 있다.
구체적으로, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 게이트 구조체들(GS1, GS2)의 각각의 양 측의 상기 활성 부분들(FN)의 상부들을 제거하는 것, 및 상기 기판(100)을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물로 도핑될 수 있고, 상기 NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물로 도핑될 수 있다.
일 실시예에서, 상기 제1 및 제2 게이트 구조체들(GS1, GS2)이 희생 게이트들인 경우, 상기 패터닝 공정 후에 상기 제1 및 제2 게이트 구조체들(GS1, GS2)의 측벽들을 덮는 스페이서들(SP)이 형성될 수 있다. 이어서, 상기 제1 및 제2 게이트 구조체들(GS1, GS2)과 상기 스페이서들(SP)을 덮는 절연막을 형성한 뒤, 상기 제1 및 제2 게이트 구조체들(GS1, GS2)의 상면들이 노출될때까지 상기 절연막을 평탄화하여 제1 층간 절연막(151)이 형성될 수 있다. 상기 제1 층간 절연막(151)은 상기 소스/드레인 영역들(SD)을 모두 덮을 수 있다. 상기 제1 층간 절연막(151)은 실리콘 산화물을 포함할 수 있다.
도 11a 내지 도 11c를 참조하면, 상기 게이트 구조체들(GS1, GS2)이 제거되어 게이트 전극들(G1-G5)로 교체될 수 있다. 각각의 상기 게이트 전극들(G1-G5)은 차례로 적층된 게이트 절연 패턴(110), 게이트 라인(120), 및 캐핑 패턴(130)을 포함할 수 있다.
구체적으로, 먼저 상면들이 노출된 상기 게이트 구조체들(GS1, GS2)을 선택적으로 제거하여 트렌치들을 형성할 수 있다. 이어서, 상기 트렌치들의 내벽들 및 바닥면들을 덮는 게이트 절연막을 콘포멀하게 형성할 수 있다. 상기 게이트 절연막 상에 상기 트렌치들을 완전히 채우는 게이트 도전막을 형성할 수 있다. 이어서, 상기 게이트 절연막 및 상기 게이트 도전막의 상부들을 식각하여 상기 게이트 절연 패턴들(110) 및 상기 게이트 라인들(120)을 형성할 수 있다. 마지막으로, 상기 게이트 라인들(120)의 상면들을 덮는 캐핑 패턴들(130)을 형성할 수 있다.
본 실시예에서는 라스트 게이트 공정을 예시하였지만, 다른 실시에로 퍼스트 게이트 공정 역시 적용될 수 있다. 퍼스트 게이트 공정을 적용할 경우, 순차적으로 적층된 게이트 절연 패턴(110) 및 게이트 라인(120)으로 이루어진 상기 게이트 구조체들(GS1, GS2)을 형성할 수 있다. 이후, 앞서 도 7을 참조하여 설명한 제1 및 제2 게이트 컷 영역들(CT1, CT2)에 대응하여 상기 게이트 구조체들(GS1, GS2)을 패터닝을 함으로써, 도 11a 내지 도 11c에 나타난 유사 결과물을 형성할 수 있다.
도 12a 내지 도 12d를 참조하면, 상기 제1 층간 절연막(151) 상에 제2 층간 절연막(152)이 형성될 수 있다. 이어서 패터닝 공정을 수행하여, 상기 제1 및 제2 층간 절연막들(151, 152)을 모두 관통하는 콘택 홀들(H1-H4)이 형성될 수 있다.
제1 내지 제3 콘택 홀들(H1-H3)을 형성하기 위하여, 도 7을 참조하여 설명한 제1 내지 제3 콘택 레이아웃들(DC1-DC3)을 바탕으로 상기 제1 내지 제3 콘택 홀들(H1-H3)을 위한 마스크를 형성할 수 있다. 상기 마스크는 포토 레지스트 공정에 있어서의 레티클에 해당할 수 있다.
상기 제1 내지 제3 콘택 홀들(H1-H3)을 형성하는 것은 이방성 식각 공정을 이용할 수 있다. 상기 식각 공정은, 상기 게이트 라인들(120)을 남기고 상기 캐핑 패턴들(130), 상기 스페이서들(SP) 및 상기 제1 및 제2 층간 절연막들(151, 152)을 제거할 수 있다. 상기 식각 공정은 상기 제1 소자 분리막(ST1)의 상면이 노출될때까지 수행될 수 있다.
상기 제1 콘택 홀(H1)은 상기 제1 게이트 전극(G1)의 일 말단을 노출할 수 있다. 즉, 상기 제1 게이트 전극(G1)의 일 말단의 상면 및 측벽들을 노출할 수 있다. 상기 제2 콘택 홀(H2)은 상기 제4 게이트 전극(G4)의 일 말단을 노출할 수 있다. 즉, 상기 제4 게이트 전극(G4)의 일 말단의 상면 및 측벽들을 노출할 수 있다. 상기 제1 및 제2 콘택 홀들(H1, H2)은 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2)과 각각 일부 중첩될 수 있다.
상기 제3 콘택 홀(H3)은 상기 제2 게이트 전극(G2)의 일 말단 및 상기 제3 게이트 전극(G3)의 일 말단을 동시에 노출할 수 있다. 상기 제3 콘택 홀(H3)은 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2) 사이에 위치할 수 있다. 상기 제1 내지 제4 게이트 전극들(G1-G4)의 상기 일 말단들은 각각 상기 제1 및 제2 게이트 컷 영역들(CT1, CT2)에 인접한 말단들일 수 있다.
각각의 제4 콘택 홀들(H4)은 상기 게이트 전극들(G1-G5)을 사이에 형성될 수 있다. 상기 제4 콘택 홀들(H4)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 형성될 수 있다. 상기 제4 콘택 홀들(H4)은 상기 소스/드레인 영역들(SD)을 노출할 수 있다.
다시 도 6a 내지 도 6f를 참조하면, 상기 제2 층간 절연막(152) 상에 상기 콘택 홀들(H1-H4)을 채우는 도전막이 형성될 수 있다. 상기 도전막은 금속, 도전성 금속 질화물, 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(152)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 제1 내지 제3 콘택 홀들(H1-H3) 내에 국소적으로 제공되는 제1 콘택(CB1), 제2 콘택(CB2) 및 제1 연결 콘택(NC1)이 각각 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 및 제2 콘택들(CB1, CB2) 및 상기 제1 연결 콘택(NC1)의 상면들은 상기 제2 층간 절연막(152)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 제2 층간 절연막(152)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 제4 콘택 홀들(H4)(H4) 내에 국소적으로 제공되는 연결 도전 패턴들(CA)이 형성될 수 있다. 상기 연결 도전 패턴들(CA)은 상기 게이트 전극들(G1-G5)의 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 일 예로, 평면적 관점에서, 상기 연결 도전 패턴들(CA)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다.
상기 기판(100) 상에 상기 제2 층간 절연막(152)을 덮는 제3 층간 절연막(153)이 형성될 수 있다. 상기 제3 층간 절연막(153)을 관통하여 상기 제1 및 제2 콘택들(CB1, CB2), 상기 연결 도전 패턴들(CA)과 연결되는 비아들(V1-V3)이 형성될 수 있다. 이어서, 상기 제3 층간 절연막(153)을 덮는 제4 층간 절연막(154)이 형성될 수 있다. 상기 제4 층간 절연막(154)을 관통하여 상기 비아들(V1-V3)과 연결되는 제1 및 제2 공통 도전 라인들(PW1, PW2), 및 제1 연결 배선(NL1)이 형성될 수 있다.
도 13a는 도 2 및 도 3의 제2 영역(R2)의 평면도이다. 도 13b 및 도 13c는 각각 도 13a의 A-A' 및 B-B'에 따른 단면도들이다. 본 실시예에서는, 앞서 도 6a 내지 도 6f를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 13a 내지 도 13c를 참조하면, 상기 제2 영역(R2) 상에 게이트 전극들(G6-G10)이 제공될 수 있다. 상기 게이트 전극들(G6-G10) 중 제6 내지 제9 게이트 전극들(G6-G9)은 각각 상기 NMOSFET 영역(NR) 또는 상기 PMOSFET 영역(PR) 상에 제공될 수 있다. 일 예로, 상기 제6 게이트 전극(G6) 및 상기 제7 게이트 전극(G7)은 상기 PMOSFET 영역(PR) 상에 제공되고, 상기 제8 게이트 전극(G8) 및 상기 제9 게이트 전극(G9)은 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 상기 제6 게이트 전극(G6)의 연장 방향은 상기 제8 게이트 전극(G8)의 연장 방향, 즉 제1 방향(D1)을 따라 정렬되고, 상기 제7 게이트 전극(G7)의 연장 방향은 상기 제9 게이트 전극(G9)의 연장 방향, 즉 상기 제1 방향(D1)을 따라 정렬될 수 있다.
상기 제6 및 제8 게이트 전극들(G6, G8) 사이를 가로지르는 제3 게이트 컷 영역(CT3)이 제공될 수 있다. 앞서 도 6a를 참조하여 설명한 제1 및 제2 게이트 컷 영역들(CT1, CT2)과 달리, 상기 제3 게이트 컷 영역(CT3)은 일체로서 연장되어 상기 제7 및 제9 게이트 전극들(G7, G9) 사이를 가로지를 수 있다.
즉, 상기 제6 및 제8 게이트 전극들(G6, G8)과 상기 제7 및 제9 게이트 전극들(G7, G9)은 모두 상기 제3 게이트 컷 영역(CT3)을 사이에 두고 서로 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제3 게이트 컷 영역(CT3)은, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이의 상기 제1 소자 분리막(ST1) 상에 정의되는 영역일 수 있다.
보다 구체적으로, 상기 제6 내지 제9 게이트 전극들(G6-G9)은 상기 제1 방향(D1)을 따라 연장되는 한 쌍의 게이트 구조체들을 동시에 패터닝하여 형성될 수 있다. 이때, 상기 패터닝은 레이아웃 상에서 기 정의된(predetermined) 상기 제3 게이트 컷 영역(CT3)에 따라 수행될 수 있다.
상기 제6 게이트 전극(G6)은 도 3 및 도 5 를 참조하여 설명된 제3 요소(E3)의 클락 신호(CLK)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제7 게이트 전극(G7)은 제4 요소(E4)의 클락 반전 신호(/CLK)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제8 게이트 전극(G8)은 제3 요소(E3)의 클락 반전 신호(/CLK)가 인가되는 트랜지스터의 게이트 전극일 수 있다. 상기 제9 게이트 전극(G9)은 제4 요소(E4)의 클락 신호(CLK)가 인가되는 트랜지스터의 게이트 전극일 수 있다.
상기 제10 게이트 전극(G10)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 모두 가로지를 수 있다.
상기 제2 영역(R2) 상에 제2 크로스 커플 구조체(XC2)가 제공될 수 있다. 상기 제2 크로스 커플 구조체(XC2)는 상기 제6 게이트 전극(G6)과 상기 제9 게이트 전극(G9)을 연결하고, 상기 제7 게이트 전극(G7)과 상기 제8 게이트 전극(G8)을 연결하는 구조일 수 있다. 상기 제2 크로스 커플 구조체(XC2)는 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이, 즉, 상기 제1 소자 분리막(ST1) 상에 제공될 수 있다. 상기 제2 크로스 커플 구조체(XC2)는 상기 제6 게이트 전극(G6)과 상기 제9 게이트 전극(G9)을 연결하는 제3 연결 구조체, 및 상기 제7 게이트 전극(G7)과 상기 제8 게이트 전극(G8)을 연결하는 제4 연결 구조체를 포함할 수 있다.
먼저, 상기 제3 연결 구조체는 제2 연결 콘택(NC2)을 포함할 수 있다. 구체적으로, 상기 제2 연결 콘택(NC2)은 상기 제6 게이트 전극(G6) 및 상기 제9 게이트 전극(G9)에 동시에 상기 클락 신호(CLK)를 인가하기 위한 구조일 수 있다. 상기 제2 연결 콘택(NC2)은 상기 제1 소자 분리막(ST1) 상에 제공되어 상기 제3 게이트 컷 영역(CT3)을 가로지르는 액티브 콘택(AC), 상기 액티브 콘택(AC)의 양 말단들로부터 각각 상기 제6 게이트 전극(G6) 및 상기 제9 게이트 전극(G9) 상으로 연장되는 제3 콘택(CB3), 및 제4 콘택(CB4)을 포함할 수 있다.
보다 구체적으로, 상기 액티브 콘택(AC)은 상기 제1 소자 분리막(ST1)의 상면과 직접 접촉하면서 상기 제3 및 제4 콘택들(CB3, CB4) 사이에서 연장될 수 있다. 평면적 관점에서, 상기 제3 및 제4 콘택들(CB3, CB4)의 일부들은 상기 제3 게이트 컷 영역(CT3)과 중첩될 수 있다. 따라서, 상기 제3 콘택(CB3)은 상기 제6 게이트 전극(G6)의 일 말단의 상면 및 측벽들과 모두 직접 접촉할 수 있으며, 상기 제4 콘택(CB4)은 상기 제9 게이트 전극(G9)의 일 말단의 상면 및 측벽들과 모두 직접 접촉할 수 있다. 상기 제6 및 제9 게이트 전극들(G6, G9)의 상기 일 말단들은 각각 상기 제3 게이트 컷 영역(CT3) 인접한 말단들일 수 있다. 상기 제3 및 제4 콘택들(CB3, CB4)에 관한 구체적인 설명은, 앞서 도 6a 내지 도 6f를 참조하여 설명한 제1 및 제2 콘택들(CB1, CB2)과 동일할 수 있다.
상기 액티브 콘택(AC), 상기 제3 콘택(CB3), 및 상기 제4 콘택(CB4)은 실질적으로 경계가 없는 일체의 도전체로 형성될 수 있다. 일 예로, 상기 액티브 콘택(AC)을 형성하기 위한 제1 콘택 홀과 상기 제3 및 제4 콘택들(CB3, CB4)을 형성하기 위한 제2 콘택 홀들은 서로 별개의 식각 공정을 통하여 형성되며, 상기 제2 연결 콘택(NC2)은 상기 제 1 및 제 2 콘택 홀들에 도전 물질을 채워 형성될 수 있다. 상기 제2 연결 콘택(NC2)은 금속, 도전성 금속 질화물 또는 도핑된 반도체로 형성될 수 있다. 일 예로, 상기 제2 연결 콘택(NC2)은 텅스텐, 티타늄, 탄탈륨 및/또는 이들의 질화물을 포함할 수 있다.
상기 제4 연결 구조체는 상기 제7 및 제8 게이트 전극들(G7, G8)과 각각 직접 접촉하는 제5 및 제6 콘택들(CB5, CB6), 상기 제7 및 제8 게이트 전극들(G7, G8)을 전기적으로 연결하는 제2 연결 배선(NL2), 및 상기 제2 연결 배선(NL2)과 상기 제5 및 제6 콘택들(CB5, CB6) 사이에 각각 배치된 제5 및 제6 비아들(V5, V6)을 포함할 수 있다. 상기 제2 연결 배선(NL2)은 상기 제7 게이트 전극(G7) 및 상기 제8 게이트 전극(G8)에 동시에 상기 클락 반전 신호(/CLK)를 인가하기 위한 구조일 수 있다. 상기 제2 연결 배선(NL2)은 상기 제2 연결 콘택(NC2) 상에 제공되어 서로 수직적으로 이격될 수 있다. 이와 함께, 평면적 관점에서 상기 제2 연결 배선(NL2)은 상기 제2 연결 콘택(NC2)과 교차할 수 있다. 구체적으로, 상기 제2 연결 배선(NL2)과 상기 제2 연결 콘택(NC2)은 상기 제1 소자 분리막(ST1) 상에서 교차할 수 있다.
평면적 관점에서, 상기 제5 및 제6 콘택들(CB5, CB6)은 상기 제3 게이트 컷 영역(CT3)과 중첩되지 않을 수 있다. 즉, 앞서 도 6a 내지 도 6f를 참조하여 설명한 제1 및 제2 콘택들(CB1, CB2)과는 달리, 상기 제5 및 제6 콘택들(CB5, CB6)은 상기 제7 및 제8 게이트 전극들(G7, G8)의 상면들과만 접촉할 수 있다. 상기 제5 및 제6 콘택들(CB5, CB6)은 앞서 도 6e를 참조하여 설명한 제3 콘택(CB3)과 유사할 수 있다.
도 2의 제4 영역(R4)은 상기 제2 크로스 커플 구조체(XC2) 또는 상기 제1 크로스 커플 구조체(XC1)와 실질적으로 동일한 크로스 커플 구조체(제3 크로스 커플 구조체)를 포함할 수 있다.
상기 제2 크로스 커플 구조체(XC2)는 상기 제6 및 제9 게이트 전극들(G6, G9)에 동시에 클락 신호(CLK)를 인가하고, 상기 제7 및 제8 게이트 전극들(G7, G8)에 동시에 클락 반전 신호(/CLK)를 인가할 수 있는 구조를 갖는다. 이때, 본 발명의 일 실시예에 따른 상기 제2 크로스 커플 구조체(XC2)는 총 2개의 도전 라인들로부터 상술한 연결을 달성할 수 있다. 즉, 반도체 소자의 상기 제2 방향(D2)으로의 폭이 감소될 수 있다. 나아가, 각각의 제3 게이트 컷 영역(CT3)과 일부 중첩되는 상기 제3 및 제4 콘택들(CB3, CB4) 및 상기 제3 게이트 컷 영역(CT3)을 가로지르는 액티브 콘택(AC)을 통하여, 반도체 소자의 상기 제1 방향(D1)으로의 폭도 감소시킬 수 있다.
본 발명의 일 실시예에 따른 상기 제2 크로스 커플 구조체(XC2)는 앞서 도 6a 내지 도 6f를 참조하여 설명한 제1 크로스 커플 구조체(XC1)의 변경 가능한 구조의 예일 수 있다. 따라서 제1 영역(R1)에 상기 제2 크로스 커플 구조체(XC2)가 사용될 수 있고, 반대로 제2 영역(R2)에 상기 제1 크로스 커플 구조체(XC1)가 사용될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 14는 도 2 및 도 3의 제2 영역(R2)에 관한 일부 구성들의 레이아웃을 나타내는 평면도이다.
도 14를 참조하면, 앞서 도 7을 참조하여 설명한 바와 달리, 제3 및 제4 게이트 레이아웃들(PC3, PC4)을 동시에 가로지르는 제3 게이트 컷 영역(CT3)이 배치될 수 있다. 상기 제3 게이트 컷 영역(CT3)은 게이트 구조체들이 패터닝될 영역을 정의할 수 있다. 나아가, 제6 내지 제9 게이트 전극들(G6 G6-G9)이 서로 분리될 영역을 정의할 수 있다(도 13a 내지 도 13c 참조).
상기 제3 및 제4 게이트 레이아웃들(PC3, PC4) 상에, 이들을 동시에 가로지르는 제4 콘택 레이아웃(DC4)가 배치될 수 있다. 상기 제4 콘택 레이아웃(DC4)은 앞서 설명한 제2 연결 콘택(NC2)이 형성될 영역을 정의할 수 있다. 평면적 관점에서, 상기 제4 콘택 레이아웃(DC4)은 상기 제3 게이트 컷 영역(CT3)과 중첩되는 제3 영역(P3)을 포함할 수 있다. 상기 제3 영역(P3)을 통하여, 상기 제2 연결 콘택(NC2)과 상기 제6 및 제9 게이트 전극들(G6, G9)간의 접촉 면적을 증대시켜 접촉 저항을 감소시킬 수 있으며, 나아가 반도체 소자의 제1 방향(D1)으로의 폭도 감소시킬 수 있다.
상기 제3 및 제4 게이트 레이아웃들(PC3, PC4) 상에 각각 제5 및 제6 콘택 레이아웃들(DC5, DC6)이 배치될 수 있다. 상기 제5 및 제6 콘택 레이아웃들(DC5, DC6)은 각각 앞서 설명한 제5 및 제6 콘택들(CB5, CB6)이 형성될 영역을 정의할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 도 2 및 도 3의 제1 영역(R1)에 대해서 예시하였다. 그러나, 앞서 설명한 방법과 유사한 방법으로 도 2 및 도 3의 제2 내지 제5 영역들(R2-R5)도 상기 제1 영역(R1)과 함께 형성될 수 있다.
적용예
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

Claims (20)

  1. PMOSFET 영역과 NMOSFET 영역을 포함하는 기판;
    상기 PMOSFET 영역 상에 제공되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 NMOSFET 영역 상에 제공되는 제3 게이트 전극 및 제4 게이트 전극; 및
    상기 제1 및 제4 게이트 전극들과 각각 연결되는 제1 콘택 및 제2 콘택을 포함하되,
    평면적 관점에서, 각각의 상기 제1 및 제2 콘택들의 일부는 게이트 컷 영역과 중첩되고,
    상기 게이트 컷 영역은 상기 제1 및 제3 게이트 전극들 사이 및 상기 제2 및 제4 게이트 전극들 사이를 가로지르는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 제1 연결 구조체; 및
    상기 제2 및 제3 게이트 전극들을 연결하는 제2 연결 구조체를 더 포함하고,
    상기 제1 및 제2 연결 구조체들은 서로 수직적으로 이격되면서 교차하는 반도체 소자.
  3. 제2항에 있어서,
    평면적 관점에서, 상기 제1 및 제2 연결 구조체들은 상기 제1 및 제3 게이트 전극들과 상기 제2 및 제4 게이트 전극들 사이의 영역에서 서로 교차하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 및 제2 콘택들 중 적어도 하나는, 이와 대응하는 상기 제1 게이트 전극 또는 상기 제4 게이트 전극의 일 말단의 상면 및 측벽과 접촉하는 반도체 소자.
  5. 제1항에 있어서,
    평면적 관점에서, 상기 제1 게이트 전극의 연장 방향은 상기 제3 게이트 전극의 연장 방향과 정렬되고, 상기 제2 게이트 전극의 연장 방향은 상기 제4 게이트 전극의 연장 방향과 정렬되는 반도체 소자.
  6. 제1항에 있어서,
    상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 제1 소자 분리막을 더 포함하고,
    상기 제1 및 제2 콘택들 중 적어도 하나의 바닥면은, 상기 게이트 컷 영역의 상기 제1 소자 분리막의 상면과 직접 접촉하는 반도체 소자.
  7. 제1항에 있어서,
    상기 PMOSFET 영역과 상기 NMOSFET 영역 상의 활성 패턴들을 더 포함하고,
    상기 제1 내지 제4 게이트 전극들은 상기 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 활성 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되며,
    상기 상기 제1 내지 제4 게이트 전극들은 상기 활성 패턴들을 가로지르는 반도체 소자.
  8. 제7항에 있어서,
    상기 기판 내에 상기 활성 패턴들을 정의하는 제2 소자 분리막들을 더 포함하고,
    상기 활성 패턴들의 상부들은 상기 제2 소자 분리막들의 상면들 위로 돌출된 반도체 소자.
  9. 제1항에 있어서,
    상기 게이트 컷 영역은 서로 분리된 제1 게이트 컷 영역 및 제2 게이트 컷 영역을 포함하고,
    상기 제1 게이트 컷 영역은 상기 제1 및 제3 게이트 전극들 사이에 제공되고, 상기 제2 게이트 컷 영역은 상기 제2 및 제4 게이트 전극들 사이에 제공되는 반도체 소자.
  10. 제9항에 있어서,
    상기 제2 및 제3 게이트 전극들을 연결하는 연결 콘택을 더 포함하고,
    평면적 관점에서, 상기 연결 콘택은 상기 제1 및 제2 게이트 컷 영역들 사이에 배치되는 반도체 소자.
  11. 제10항에 있어서,
    상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 제1 소자 분리막; 및
    상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 연결 배선을 더 포함하고,
    상기 연결 콘택은 상기 제1 소자 분리막의 상면을 따라 연장되어 상기 제2 게이트 전극의 측벽 및 상기 제3 게이트 전극의 측벽과 각각 접촉하고,
    상기 연결 배선은 상기 연결 콘택 상에 배치되어, 상기 연결 콘택과 교차하는 반도체 소자.
  12. 제1항에 있어서,
    상기 게이트 컷 영역은 일체로서 연장되어, 상기 제1 및 제3 게이트 전극들 사이 및 상기 제2 및 제4 게이트 전극들 사이에 제공되는 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 액티브 콘택을 더 포함하고,
    상기 제1 및 제2 콘택들 및 상기 액티브 콘택은 일체로 연결 콘택을 구성하며 상기 게이트 컷 영역을 가로지르는 반도체 소자.
  14. 제13항에 있어서,
    상기 PMOSFET 영역과 상기 NMOSFET 영역 사이에 제1 소자 분리막을 더 포함하고,
    상기 제1 및 제2 콘택들 및 상기 액티브 콘택의 바닥면들은 상기 제1 소자 분리막의 상면과 직접 접촉하는 반도체 소자.
  15. 제13항에 있어서,
    상기 제2 및 제3 게이트 전극들을 연결하는 연결 배선을 더 포함하고,
    상기 연결 배선은 상기 게이트 컷 영역 상에서 상기 연결 콘택과 교차하는 반도체 소자.
  16. 플립플롭을 포함하는 반도체 소자로서, 상기 플립플롭은:
    스캔 인에이블 반전 신호가 인가되고 각각 PMOSFET 영역 및 NMOSFET 영역 상에 제공되는 제1 게이트 전극 및 제4 게이트 전극;
    스캔 인에이블 신호가 인가되고 각각 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 제공되는 제2 게이트 전극 및 제3 게이트 전극; 및
    상기 제1 게이트 전극과 상기 제4 게이트 전극을 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 연결하는 크로스 커플 구조체를 포함하되,
    상기 크로스 커플 구조체는:
    상기 제1 및 제4 게이트 전극들과 각각 연결되는 제1 콘택 및 제2 콘택;
    상기 제1 및 제2 콘택들과 연결되어 상기 제1 및 제4 게이트 전극들을 연결하는 제1 연결 구조체; 및
    상기 제2 및 제3 게이트 전극들을 연결하는 제2 연결 구조체를 포함하고,
    평면적 관점에서, 상기 제1 및 제2 콘택들 중 적어도 하나의 일 단부는, 이와 대응하는 상기 제1 게이트 전극 또는 상기 제4 게이트 전극의 양 측벽들을 가로지르는 반도체 소자.
  17. 제16항에 있어서,
    평면적 관점에서, 상기 제1 게이트 전극의 연장 방향은 상기 제3 게이트 전극의 연장 방향과 정렬되고, 상기 제2 게이트 전극의 연장 방향은 상기 제4 게이트 전극의 연장 방향과 정렬되는 반도체 소자.
  18. 제16항에 있어서,
    상기 제1 및 제3 게이트 전극들은 제1 게이트 컷 영역을 사이에 두고 서로 이격되고,
    상기 제2 및 제4 게이트 전극들은 제2 게이트 컷 영역을 사이에 두고 서로 이격되며,
    평면적 관점에서, 상기 제1 콘택의 일부는 상기 제1 게이트 컷 영역과 중첩되고,
    평면적 관점에서, 상기 제2 콘택의 일부는 상기 제2 게이트 컷 영역과 중첩되는 반도체 소자.
  19. 제16항에 있어서,
    상기 제1 및 제3 게이트 전극들은 게이트 컷 영역을 사이에 두고 서로 이격되고,
    상기 제2 및 제4 게이트 전극들은, 상기 제1 및 제3 게이트 전극들 사이로부터 연장된 상기 게이트 컷 영역을 사이에 두고 서로 이격되며,
    평면적 관점에서, 각각의 상기 제1 및 제2 콘택들의 일부는 상기 게이트 컷 영역과 중첩되는 반도체 소자.
  20. 제16항에 있어서,
    상기 제1 및 제2 연결 구조체들은 서로 수직적으로 이격되고,
    평면적 관점에서, 상기 제1 및 제2 연결 구조체들은 상기 제1 및 제3 게이트 전극들과 상기 제2 및 제4 게이트 전극들 사이의 영역에서 서로 교차하는 반도체 소자.
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