TWI679435B - 形成用於測試的半導體裝置的方法及用於測試前端製程端半導體裝置上的目標電晶體的方法 - Google Patents

形成用於測試的半導體裝置的方法及用於測試前端製程端半導體裝置上的目標電晶體的方法 Download PDF

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Abstract

提供一種測試半導體裝置的多個電晶體的方法。所述方法包括：藉由前端製程在所述半導體裝置形成多個元件或多個邏輯胞元；藉由連接所述多個元件或所述多個邏輯胞元而形成用於選擇所述多個電晶體中的其中之一的選擇邏輯；連接所述選擇邏輯與所述多個電晶體，並形成用於連接所述選擇邏輯的輸入端子與所述多個電晶體的汲極端子或源極端子的焊墊；以及利用所述選擇邏輯依序選擇所述多個電晶體，並量測一個所選電晶體的電性特性。

Description

形成用於測試的半導體裝置的方法及用於測試 前端製程端半導體裝置上的目標電晶體的方法
本申請案基於35 U.S.C.§119主張在2014年9月18日在美國專利商標局提出申請的美國專利臨時申請案第62/052,076號、及2015年1月9日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0003369號的優先權，所述申請案的揭露內容全文併入本文供參考。
本文所述發明概念的實施例是有關於一種半導體裝置，且更具體而言，是有關於能夠有效地量測半導體裝置的大量元件的電流-電壓特性的半導體裝置及元件測試方法。
近年來，例如智慧型電話、平板個人電腦(personal computer，PC)、數位相機、MP3播放機、個人數位助理(personal digital assistant，PDA)等行動裝置的使用已得到爆炸式增長。在 該些行動裝置中，多媒體的驅動以及各種資料的通量(throughput)增加，且使用高速處理器及巨量儲存媒體(mass storage medium)。在行動裝置上驅動各種應用程式。行動裝置可使用例如工作記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體及應用處理器(AP)等半導體裝置來驅動各種應用程式。
若使用用於製造半導體裝置之新製程，則需要監控半導體之電晶體之特性以提高良率(yield)。在製造包括用於測試的半導體元件的晶片之後，利用在經過前端(Front End Of Line，FEOL)製程的晶片上形成的焊墊來執行測試。此種測試方法具有以下局限性：需要三個焊墊來量測電晶體之DC特性。因此，需要能夠盡可能多地量測半導體裝置的元件的設計及測試方法。
本發明概念的實施例提供能夠盡可能多地量測半導體裝置的元件的半導體裝置及元件量測方法。
本發明概念的實施例的一個態樣旨在提供一種測試半導體裝置的多個電晶體的方法。所述方法包括：藉由前端製程(FEOL)在所述半導體裝置形成多個元件或多個邏輯胞元；藉由連接所述多個元件或所述多個邏輯胞元而形成用於選擇所述多個電晶體中的其中之一的選擇邏輯；連接所述選擇邏輯與所述多個電晶體，並形成用於連接所述選擇邏輯的輸入端子與所述多個電 晶體的汲極端子或源極端子的焊墊；以及利用所述選擇邏輯依序選擇所述多個電晶體，並量測一個所選電晶體的電性特性。
本發明概念的實施例的另一態樣旨在提供一種用於測試的半導體裝置，包括：待測試的多個電晶體，分別具有源極及汲極；解碼器，用以因應於選擇訊號而選擇所述多個電晶體中的其中之一；以及多個焊墊，用以提供所述選擇訊號至所述解碼器並與所述源極或所述汲極連接。所述解碼器是藉由在前端製程之後對多個邏輯胞元及多個元件進行合成而形成。
本發明概念的實施例的再一態樣旨在提供一種形成用於測試的半導體裝置的方法。所述方法包括：在所述用於測試的半導體裝置的晶片區域設置用於形成解碼器的元件、邏輯胞元、及智慧財產中的至少其中之一；藉由前端製程在所述用於測試的半導體裝置形成電晶體、元件、邏輯胞元、及智慧財產中的至少其中之一；形成解碼器，所述解碼器用於因應於選擇訊號而依序選擇所述電晶體；以及連接所述解碼器與所述電晶體，並形成用於連接選擇邏輯的輸入端子與所述電晶體的汲極或源極的焊墊。
100‧‧‧半導體裝置
101‧‧‧N阱
102a‧‧‧P+摻雜區
102b‧‧‧P+摻雜區
102c‧‧‧N+摻雜區
103‧‧‧絕緣層
104‧‧‧閘電極
110‧‧‧選擇邏輯
110a‧‧‧解碼器
111‧‧‧反相器
111a‧‧‧N阱
111b‧‧‧P+摻雜區
111c‧‧‧N+摻雜區
111d‧‧‧共用閘極
111e‧‧‧導電線
112‧‧‧反相器
113‧‧‧NAND閘
113a‧‧‧N阱
113b‧‧‧P阱
113c‧‧‧P+摻雜區
113d‧‧‧N+摻雜區
113g‧‧‧電源線
113h‧‧‧電源線
114‧‧‧NAND閘
115‧‧‧NAND閘
116‧‧‧NAND閘
120‧‧‧電晶體
130‧‧‧共用汲極(共用端子)
135‧‧‧共用源極(共用端子)
150‧‧‧選擇邏輯
160‧‧‧電晶體
170‧‧‧共用端子
175‧‧‧共用端子
200‧‧‧半導體裝置
210‧‧‧解碼器智慧財產
215‧‧‧電晶體
220‧‧‧解碼器智慧財產
225‧‧‧電晶體
230‧‧‧解碼器智慧財產
235‧‧‧電晶體
240‧‧‧解碼器智慧財產
245‧‧‧電晶體
250‧‧‧解碼器智慧財產
255‧‧‧電晶體
260‧‧‧解碼器智慧財產
265‧‧‧電晶體
300‧‧‧半導體裝置
310‧‧‧邏輯胞元(反相器、標準邏輯胞元)
320‧‧‧邏輯胞元(反相器、標準邏輯胞元)
330‧‧‧邏輯填充胞元
340‧‧‧反相器(標準邏輯胞元)
350‧‧‧分接胞元
400‧‧‧半導體裝置
410‧‧‧解碼器區域
411~416‧‧‧邏輯胞元
418‧‧‧電晶體(測試目標區域)
419‧‧‧焊墊區域
420‧‧‧解碼器區域
428‧‧‧電晶體(測試目標區域)
429‧‧‧焊墊區域
430‧‧‧解碼器區域
438‧‧‧電晶體(測試目標區域)
439‧‧‧焊墊區域
440‧‧‧解碼器區域
448‧‧‧電晶體(測試目標區域)
449‧‧‧焊墊區域
500‧‧‧半導體裝置
510‧‧‧解碼器區域
518‧‧‧電晶體(測試目標區域)
519‧‧‧焊墊區域
520‧‧‧解碼器區域
528‧‧‧電晶體(測試目標區域)
529‧‧‧焊墊區域
530‧‧‧解碼器區域
538‧‧‧電晶體(測試目標區域)
539‧‧‧焊墊區域
540‧‧‧解碼器區域
548‧‧‧電晶體(測試目標區域)
549‧‧‧焊墊區域
600‧‧‧半導體裝置
610‧‧‧靜態隨機存取記憶體區域
611‧‧‧列解碼器(解碼器電路)
613‧‧‧行解碼器(解碼器電路)
618‧‧‧測試區域
619‧‧‧焊墊區域
1000‧‧‧可攜式終端
1100‧‧‧影像處理單元
1110‧‧‧鏡頭
1120‧‧‧影像感測器
1130‧‧‧影像處理器
1140‧‧‧顯示單元
1200‧‧‧射頻收發器單元
1210‧‧‧天線
1220‧‧‧收發器
1230‧‧‧數據機
1300‧‧‧音訊處理單元
1310‧‧‧音訊處理器
1320‧‧‧麥克風
1330‧‧‧揚聲器
1400‧‧‧影像檔案產生單元
1500‧‧‧記憶體
1600‧‧‧使用者介面
1700‧‧‧控制器
A‧‧‧第一選擇訊號
A’‧‧‧選擇訊號
B‧‧‧第二選擇訊號
B’‧‧‧選擇訊號
CA1‧‧‧觸點
CA2‧‧‧觸點
CA3‧‧‧觸點
CB‧‧‧觸點
CD‧‧‧共用汲極
CP‧‧‧接觸插塞
CS‧‧‧共用源極
D1、D2、D3、D4‧‧‧輸出訊號
DI‧‧‧輸入端子
DI1‧‧‧導電線
DI2‧‧‧導電線
DO‧‧‧輸出端子
FEOL‧‧‧前端製程
INV1‧‧‧反相器
INV2‧‧‧反相器
M1‧‧‧金屬層
NAND1‧‧‧NAND閘
NAND2‧‧‧NAND閘
NAND3‧‧‧NAND閘
NAND4‧‧‧NAND閘
P1、P2、P3、P4、P5、P6、P7、P8、P9、P10‧‧‧焊墊
PAD1‧‧‧焊墊
PAD2‧‧‧焊墊
P-Sub‧‧‧p型基板
S110、S120、S130‧‧‧步驟
S210、S220、S230、S240‧‧‧步驟
S310、S320、S330、S340‧‧‧步驟
S410、S420、S430、S440‧‧‧步驟
S510、S520、S530‧‧‧步驟
S610、S620、S630‧‧‧步驟
TR1~TR10‧‧‧電晶體
V0_1、V0_2、V0_3、V0_4‧‧‧通路
VDD‧‧‧汲極電壓(驅動電壓、電源供應電壓)
VSS‧‧‧接地電壓
藉由參照圖式閱讀以下說明，上述及其他目的及特徵將變得顯而易見，其中除非另外指明，否則在所有圖式中相同的標號指代相同的部件，且其中：圖1是示意性地說明根據本發明概念的第一實施例的用於測 試的半導體裝置的方塊圖。
圖2A及圖2B是根據本發明概念的示例性實施例的用於測試的半導體裝置的剖視圖。
圖3是示意性地說明根據本發明概念的示例性實施例的製作用於測試的半導體裝置的方法的流程圖。
圖4是示意性地說明根據本發明概念的示例性實施例的圖1所示選擇電路110的電路圖。
圖5是用於具有圖4所示邏輯功能的解碼器的佈局結構的平面圖。
圖6A及圖6B是示意性地說明以標準胞元實作的反相器111及NAND閘的佈局的圖。
圖7是示意性地說明根據本發明概念的第二實施例的用於測試的半導體裝置的方塊圖。
圖8是示意性地說明圖7所示用於測試的半導體裝置的測試方法的流程圖。
圖9是示意性地說明根據本發明概念的第三實施例的半導體裝置的圖。
圖10是示意性地說明圖9所示半導體裝置的一個胞元列中所置的胞元的電路圖。
圖11是示意性地說明圖10所示胞元列的佈局的圖。
圖12是示意性地說明根據本發明概念的示例性實施例的包括邏輯填充胞元的用於測試的半導體裝置的測試方法的流程圖。
圖13是示意性地說明根據本發明概念的第四實施例的用於測試的半導體裝置的方塊圖。
圖14是示意性地說明利用圖13所示用於測試的半導體裝置400的元件測試方法的流程圖。
圖15是示意性地說明根據本發明概念的第五實施例的用於測試的半導體裝置的方塊圖。
圖16是示意性地說明利用圖15所示半導體裝置的元件測試方法的流程圖。
圖17是示意性地說明根據本發明概念的第六實施例的用於測試的半導體裝置的方塊圖。
圖18是示意性地說明利用圖17所示半導體裝置的元件測試方法的流程圖。
圖19是示意性地說明根據本發明概念的實施例的包括半導體裝置的可攜式終端的方塊圖。
以下將參照附圖詳細地闡述實施例。然而，本發明的概念可實施為各種不同形式，而不應被視為僅限於所說明的實施例。更確切而言，該些實施例是作為實例提供，以使本揭露內容將透徹及完整，且將向熟習此項技術者充分傳達本發明概念的概念。因此，對於本發明概念的實施例中的某些實施例，未闡述習知的過程、元件及技術。除非另外指明，否則在所有附圖及本書 面說明通篇中，相同的標號表示相同元件，且因此不對其重複贅述。在圖式中，為清楚起見，可誇大層及區域的大小及相對大小。
應理解，儘管本文可能使用用語「第一(first)」、「第二(second)」、「第三(third)」等來闡述各種元件、組件、區域、層及/或區段，該些元件、組件、區域、層及/或區段不應受該些用語限制。該些用語僅用於區分各個元件、組件、區域、層或區段。因此，在不背離本發明概念的教示內容的條件下，下文所述的第一元件、組件、區域、層或區段可被稱為第二元件、組件、區域、層或區段。
在本文中，為便於說明，可使用空間相對關係用語，例如「在...之下(beneath)」、「在...下面(below)」、「下方的(lower)」、「在...下方(under)」、「在...之上(above)」、「上方的(upper)」等來闡述圖中所例示的一個元件或特徵與另一(其他)元件或特徵的關係。應理解，空間相對關係用語旨在除圖中所示定向以外亦包含裝置在使用或操作中的各種不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」或「下方」的元件此時將被定向為在其他元件或特徵「之上」。因此，實例性用語「在...下面」及「在...下方」可既包括上方亦包括下方的定向。裝置亦可為其他定向(例如，旋轉90度或在其他定向)，且本文中所用的空間相對性描述語將相應地進行解釋。此外，亦應理解，當稱一個層位於兩個層「之間」時，所述層可為所述兩個層之間僅有的層，或者亦可存在一或多個中間層。
本文所用術語僅用於闡述特定實施例，而並非旨在限制本發明概念。除非上下文中清楚地另外指明，否則本文所用的單數形式「一(a、an)」及「所述(the)」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括(comprises及/或comprising)」時，是指明所陳述特徵、整數、步驟、操作、元件(element)及/或組件(component)的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。本文所用的用語「及/或(and/or)」包括相關所列項其中一或多者的任意及所有組合。此外，用語「示例性」旨在指代實例或例示。
應理解，當闡述元件或層位於另一元件或層「上(on)」、「連接至(connected to)」、「耦合至(coupled to)」或「相鄰於(adjacent to)」另一元件或層時，所述元件可直接位於另一元件或層上、直接連接至、直接耦合至或直接相鄰於所述另一元件或層，抑或可存在中間元件或層。相比之下，當稱一個元件「直接位於(directly on)」另一元件或層上、「直接連接至(directly connected to)」、「直接耦合至(directly coupled to)」至或「緊鄰於(immediately adjacent to)」另一元件或層時，則不存在中間元件或層。
除非另外定義，否則本文所用的全部術語(包括技術及科學術語)的意義均與本發明概念所屬技術領域中的通常知識者所通常理解的意義相同。更應理解，所述術語(例如在常用字典 中所定義的術語)應被解釋為具有與其在相關技術背景及/或本說明書中的意義一致的意義，且不應將其解釋為具有理想化或過於正式的意義，除非本文中明確地定義為如此。
圖1是示意性地說明根據本發明概念的第一實施例的用於測試的半導體裝置的方塊圖。參照圖1，用於測試的半導體裝置100在已完成前端製程(FEOL製程)的晶片上形成至少一個選擇邏輯110及150，以選擇電晶體120及160。在下文中，用語「前端製程已結束的晶片」或「前端製程已結束的半導體裝置」可意指已完成前端製程的晶片或半導體裝置。
選擇邏輯110根據經由焊墊P1、P2及P3提供的輸入訊號來選擇電晶體120其中的其中之一。舉例而言，選擇邏輯110可為由邏輯閘形成的解碼器。可藉由在前端製程已結束的半導體裝置中移除在基板的上層形成的通路及金屬線並新形成通路及金屬線來實作選擇邏輯110。相應地，在前端製程之後，需要進行移除某些通路及金屬層的製程並需要用於形成通路及金屬線的遮罩。
亦即，當前端製程已結束的半導體裝置已完成時，形成用於測試的單獨通路及金屬線以及用於訊號輸入的焊墊P1至P3。若選擇邏輯110與待測試的多個(例如m個)電晶體的閘極連接，則實作用於選擇電晶體120中的其中之一的選擇邏輯110。
可根據各種方法來實作選擇邏輯110。舉例而言，可使用存在於前端製程已結束的晶片上的各種標準胞元或經修改填充 胞元(例如邏輯填充胞元)、出於特定目的而在設計步驟中預先提供的邏輯胞元或電晶體、或者預先形成於晶片的自由區域中的解碼器智慧財產(intellectual Properties，IP)。測試器(或測試設備)(未示出)可經由選擇邏輯110而逐一地依序選擇電晶體120並量測所選擇電晶體的電性特性(例如DC特性)。
電晶體120是電性特性受到偵測的測試目標元件(DUT)。選擇邏輯110選擇電晶體120中的其中之一。選擇訊號自選擇邏輯110提供至電晶體的閘極。若所選擇電晶體接通，則在共用汲極130與共用源極135之間形成通道。測試器在經由探針卡的探測針與焊墊P4及P5連接時，量測所選擇電晶體的電性特性。此處，電晶體120的閘極經由單獨閘極線連接至選擇邏輯110。倘若存在四個電晶體，則所述四個電晶體的閘極可經由四個閘極線連接至選擇邏輯110。
電晶體的汲極經由觸點而電性連接，以形成共用汲極130。共用汲極130與焊墊P4連接。電晶體的源極經由觸點而電性連接，以形成共用源極135。共用源極135與焊墊P5連接。共用端子130及135用以當作由選擇邏輯110選擇的電晶體的汲極及源極。在圖1中，將本發明概念的實施例例示為藉由共用端子130及135來量測每一電晶體。然而，本發明概念的範圍及精神可並不僅限於此。舉例而言，可根據各種方法進行量測而無需連接電晶體的源極及汲極。
來自測試的選擇訊號被提供至焊墊P1至P3。舉例而 言，若經由焊墊P1至P3提供3位元(3-bit)選擇訊號，則選擇邏輯110可選擇8(23)個電晶體中的其中之一。此處，焊墊數目只是示例性的。焊墊數目及選擇邏輯110的解碼大小可根據電晶體120的數目而變化。焊墊P4及P5分別電性連接至共用汲極130及共用源極135。可藉由對焊墊P4及P5施加電壓或量測電流來量測所選擇電晶體的DC特性。
選擇邏輯150、電晶體160、共用端子170及175、及焊墊P6至P10的功能實質上相同於選擇邏輯110、電晶體120、共用端子130及135、及焊墊P1至P5的功能。同樣地，可顯而易見的是，焊墊P6至P8的數目以及閘極線的數目根據電晶體160的數目而變化。
本發明概念的半導體裝置100可藉由形成於前端製程已結束的晶片上的選擇邏輯110/150來選擇多個電晶體中的其中之一，藉此監控大量元件並提高偵測到在製造階段上造成的劣化或缺陷的機率。用於測試的半導體裝置100可使得改善在每一製造步驟中造成的錯誤或缺陷成為可能。換言之，可顯著提高良率。
圖2A及圖2B是根據本發明概念的示例性實施例的用於測試的半導體裝置的剖視圖。圖2A是藉由前端製程形成的半導體裝置的剖視圖。圖2B是根據本發明概念的示例性實施例的用於測試的半導體裝置的剖視圖。
參照圖2A，在前端製程形成半導體裝置的基本元件。舉例而言，在前端製程中，可藉由注入摻雜劑而形成阱、源極、 汲極等。此外，在前端製程中亦可形成絕緣層、閘極等。一般而言，可藉由前端製程形成例如電晶體等半導體裝置的基本元件。
舉例而言，藉由前端製程而在形成於p型基板P-Sub上的N阱101處形成半導體裝置100的PMOS電晶體。在N阱101處形成用於PMOS電晶體的一個端部(汲極或源極)的P+摻雜區102a及102b以及用於主體偏壓(body bias)的N+摻雜區102c。在通道上形成絕緣層103。在絕緣層103上形成導電的閘電極104。在閘電極104上形成用於與金屬線或通路進行連接的觸點CB。分別在摻雜區102a、102b及102c上形成接觸插塞(contact plug)CP。分別在接觸插塞CP上形成用於與金屬線或通路連接的觸點CA1、CA2及CA3。此外，可以理解，藉由前端製程而更形成通路及金屬線。
若藉由上述前端製程形成元件，則執行與互連製程對應的後端(Back End Of Line)製程(BEOL製程)以對各元件進行電性連接。然而，在前端製程完成後，為執行半導體裝置的功能而形成的通路及金屬線被移除，以提供本發明概念的測試晶片。此後，另外形成通路V0及金屬層M1來形成本發明概念的用於測試的半導體裝置100。
圖2B說明根據本發明概念的示例性實施例的用於測試的半導體裝置的剖視圖。具體而言，說明了其中在前端製程已結束的半導體裝置中形成選擇邏輯110(參照圖1)的實施例。參照圖2B，用於測試的半導體裝置100的藉由前端製程而製成的半導 體裝置可能需要使用遮罩來形成用於進行本發明概念的測試的單獨通路及金屬線。
可在藉由前端製程製成的半導體裝置上提供用於形成通路V0_1、V0_2、V0_3及V0_4、以及金屬層M1的遮罩。此後，可利用通路V0_1、V0_2、V0_3及V0_4、以及金屬層M1來實作本發明概念的選擇邏輯110及150。可利用遮罩將選擇邏輯110及150與待測試的電晶體120及160的閘極連接。
闡述一種使用前端製程已結束的半導體裝置來製造用於測試的半導體裝置100的方法。在本發明概念的用於測試的半導體裝置100中，在前端製程之後，利用通路及觸點以最少的路由來連接選擇邏輯110及150與待測試的電晶體120及160。選擇邏輯110及150中的每一個可因應於輸入選擇訊號而逐一地依序選擇待測試的電晶體。
圖3是示意性地說明根據本發明概念的示例性實施例的製作用於測試的半導體裝置的方法的流程圖。參照圖3，對於包括所製成元件的前端製程已結束的晶片使用最少的導電線及通路而形成用於測試的半導體裝置100。亦即，利用簡單的路由製程形成用於選擇多個電晶體的選擇邏輯110及150。
在步驟S110中，執行半導體裝置的前端製程。藉由前端製程形成半導體裝置的元件及觸點。在此步驟中，可預先製造用於形成選擇邏輯110及150的各種元件。在此種情形中，可顯而易見的是，單獨存在用於形成本發明概念的選擇邏輯110及150 的初步設計步驟。此時，可考量晶片區域的分配以及用於合成選擇邏輯110及150的電路構造的佈局。亦即，可在設計步驟中考量關於用於添加選擇邏輯110及150的各種元件及標準胞元的排列。然而，本發明概念所具有的優點在於，在半導體裝置的設計步驟中不考量用於合成單獨選擇邏輯110及150的佈局。亦即，可在前端製程之後使用預先形成於半導體裝置的各種元件、標準邏輯胞元、或智慧財產、抑或解碼器電路來形成選擇邏輯110及150。
在步驟S120中，合成選擇邏輯110及150。倘若在設計步驟中預先製備用於選擇邏輯110及150的單獨標準胞元或元件抑或解碼器電路，則可藉由製作通路或金屬線來形成選擇邏輯110及150。在此步驟中形成對待測試的電晶體120及160、以及焊墊的路由。即使在前端製程之前不存在選擇邏輯110及150的單獨設計步驟，亦可利用預先形成的元件或標準胞元及解碼器電路來形成本發明概念的選擇邏輯110及150。亦即，可在前端製程之後設計並形成選擇邏輯110及150。此處，可顯而易見的是，為形成選擇邏輯110及150，包括用於在前端製程之後移除存在於上層部分上的通路或金屬線的製程。
在步驟S130中，測試器(或測試設備)對用於測試的半導體裝置100進行測試。亦即，藉由焊墊P1、P2及P3提供選擇訊號至選擇邏輯110以選擇電晶體120中的其中之一。測試器藉由焊墊P4及P5偵測所選擇電晶體的電性特性。
如上文所述，根據本發明概念的示例性實施例的用於測試的半導體裝置100包括在前端製程之後形成的至少一個選擇邏輯110及150。因此，即使用於提供欲施加至選擇邏輯110及150的選擇訊號的焊墊的數目被形成得少，亦可選擇多個電晶體，藉此顯著提高每面積的待測試的電晶體的數目。根據用於測試的半導體裝置100及其測試方法，可更準確地監控在製造製程期間產生的缺陷。換言之，即使使用新的製造製程，亦可在短期內提高良率。
圖4是示意性地說明根據本發明概念的示例性實施例的圖1所示選擇邏輯110的電路圖。參照圖4，可例如使用解碼器110a來實作選擇邏輯110。
解碼器因應於兩個選擇訊號A及B而啟動四個輸出訊號D1、D2、D3、D4中的其中之一。舉例而言，解碼器110a可為2×4解碼器。然而，本發明概念的範圍及精神可並非僅限於此。舉例而言，解碼器110a可進行各種變化以具有一致能輸入或具有一輸入/輸出結構(例如3×8、4×16、5×32等)。一般而言，半導體裝置的標準邏輯胞元可包括多個反相器(INV1及INV2)及多個NAND閘(NAND1至NAND4)。可利用該些反相器及NAND閘形成用於在有限晶片區域內選擇更多電晶體的解碼器。
下表1說明解碼器的真值表(truth table)。
根據選擇訊號A及B的邏輯值，輸出訊號D1至D4中的其中之一具有邏輯值「0」。藉由分別具有與此一邏輯值對應的閘極電壓的輸出訊號D1至D4來選擇PMOS電晶體。解碼器110a的構造可進行各種改變。可對選擇訊號A及B的輸入或輸出訊號D1至D4的輸出增設反相器以選擇NMOS電晶體。在此種情形中，可將輸出訊號D1至D4的邏輯值反相。
圖5是用於具有圖4所示邏輯功能的解碼器的佈局結構的平面圖。參照圖5，解碼器110a包括用於接收選擇訊號的焊墊PAD1及PAD2、反相器111及112、NAND閘113、114、115及116。
反相器111可藉由對用於形成用於測試的半導體裝置100的標準胞元、邏輯填充胞元、或多個元件進行合成而形成。此處，為便於說明，假定將標準邏輯胞元重複用作反相器111。將經由焊墊PAD1輸入的第一選擇訊號A提供至反相器111的輸入端子。藉由觸點連接焊墊PAD1與反相器111。反相器111的輸出被傳送至NAND閘115及116的輸入端子。
反相器112對應於圖4的反相器INV2。反相器112經由導電線而與焊墊PAD2連接，並經由焊墊PAD2接收第二選擇訊號B。反相器112的輸出被提供至NAND閘113及115的輸入端 子。倘若如圖所示以標準邏輯胞元來實作反相器112，則可選擇置於與反相器111不同的胞元列中的其中之一或與反相器111包含於同一胞元列中的其中之一。
NAND閘113對應於圖4的NAND閘NAND4並接收選擇訊號A及B’。NAND閘113對選擇訊號A及B’進行邏輯組合以輸出輸出訊號D4。輸出訊號D4可被提供至各電晶體的閘極中的其中之一。NAND閘114對應於圖4的NAND閘NAND1並接收選擇訊號A及B。NAND閘114對選擇訊號A及B進行邏輯組合以輸出輸出訊號D1。NAND閘115對應於圖4的NAND閘NAND2並接收選擇訊號A’及B’。NAND閘115對選擇訊號A’及B’進行邏輯組合以輸出輸出訊號D2。NAND閘116對應於圖4的NAND閘NAND3並接收選擇訊號A’及B。NAND閘116對選擇訊號A’及B進行邏輯組合以輸出輸出訊號D3。
示例性地闡述了對用於形成簡單解碼器電路的邏輯胞元的選擇以及在所選擇邏輯胞元之間的路由。然而，可顯而易見的是，可對被選擇用於形成解碼器110a的邏輯胞元的位置或對用於電性連接的導電線的選擇進行各種改變。
圖6A及圖6B是示意性地說明以標準胞元實作的反相器111及NAND閘113的佈局的圖。參照圖6A及圖6B，可使用半導體裝置100的標準邏輯胞元來實作反相器111及NAND閘113。
反相器111可對應於用於形成本發明概念的解碼器的邏輯胞元。反相器111是使用互補金屬氧化物半導體(complementary MOS)(以下稱為「CMOS」)電晶體形成。亦即，汲極電壓VDD提供至PMOS電晶體的源極，且接地電壓VSS提供至NMOS電晶體的源極。PMOS電晶體的汲極與NMOS電晶體的汲極連接至導電線111e而形成輸出端子DO。PMOS電晶體及NMOS電晶體的閘極(以下稱為「共用閘極」)連接至反相器111的輸入端子DI。
反相器111是由形成於N阱111a的PMOS電晶體及形成於P型基板的NMOS電晶體形成。用於PMOS電晶體的P+摻雜區111b被提供於N阱111a上。用於NMOS電晶體的N+摻雜區111c形成於P型基板上。PMOS電晶體及NMOS電晶體的源極-汲極通道由共用閘極111d控制。PMOS電晶體及NMOS電晶體的源極藉由用於傳送驅動電壓VDD或接地電壓VSS的電源線及接觸插塞進行連接。共用閘極111d經由接觸插塞連接至輸入端子DI以接收輸入訊號。PMOS電晶體及NMOS電晶體的汲極連接至導電線以形成輸出端子DO。反相器111的佈局是示例性的。可顯而易見的是，反相器111可根據各種佈局方式形成。
圖6B是示意性地說明圖5的NAND閘113的佈局的圖。參照圖6B，如反相器般，NAND閘113是使用標準胞元來實作。
NAND閘113由CMOS電晶體形成。亦即，驅動電壓VDD提供至PMOS電晶體的源極，且接地電壓VSS提供至NMOS電晶體的源極。NAND閘113由形成於N阱113a的PMOS電晶體及形成於P阱113b的NMOS電晶體形成。用於PMOS電晶體的 P+摻雜區113c被提供於N阱113a上。共用源極及兩個汲極則由被施加兩個輸入訊號的導電線DI1及DI2形成於P+摻雜區113c。PMOS電晶體的源極(以下稱為「共用源極」)連接至被施加電源供應電壓VDD的電源線113g。若所述兩個導電線DI1及DI2中的其中之一被啟動，則輸出端子DO被上拉至電源供應電壓VDD。
用於NMOS電晶體的N+摻雜區113d形成於P型基板或P阱113b處。本發明概念的實施例被例示為N+摻雜區113d形成於P阱113b處。NMOS電晶體的源極及汲極由被施加兩個輸入訊號的導電線DI1及DI2切換。因此，當兩個輸入訊號均保持於高位準時，被提供接地電壓VSS的電源線113h與輸出端子DO連接。
闡述了使用標準胞元來實作的反相器111及雙輸入NAND閘113的佈局。然而，本發明概念的範圍及精神可並非僅限於此。所述佈局可根據選擇訊號DI的數目或半導體裝置的特性(例如設計規則)而進行各種改變。
圖7是示意性地說明根據本發明概念的第二實施例的用於測試的半導體裝置200的方塊圖。參照圖7，用於測試的半導體裝置200包括為進行前端製程階段的測試而預先形成的解碼器智慧財產(IP)。若已完成前端製程，則增加路由製程來連接解碼器智慧財產與待測試的電晶體。
用於測試的半導體裝置200包括解碼器智慧財產210、220、230、240、250及260，解碼器智慧財產210、220、230、240、250及260在設計階段上被形成用於選擇特定區域中的電晶體 215、225、235、245、255、及265。亦即，在前端製程中形成解碼器智慧財產210、220、230、240、250及260。若經由用於形成用於測試的半導體裝置200的通路及金屬遮罩進行路由，則解碼器智慧財產210、220、230、240、250及260與電晶體215、225、235、245、255、及265相連接。
在前端製程之後，對本發明概念的用於測試的半導體裝置200應用用於連接預先形成的解碼器智慧財產210、220、230、240、250及260與電晶體215、225、235、245、255及265的路由製程。因此，無需組合單獨的元件或胞元來實作解碼器。
圖8是示意性地說明圖7所示用於測試的半導體裝置200的測試方法的流程圖。參照圖8，用於選擇待測試的電晶體的解碼器智慧財產在設計階段上設於特定晶片區域。藉由對所嵌置的用於測試的解碼器智慧財產與待測試的電晶體進行連接來實作用於測試的半導體裝置。
在步驟S210中，設計包括解碼器智慧財產210、220、230、240、250及260的用於測試的半導體裝置200來用於測試。此時，可在設計階段上決定解碼器智慧財產的數目以及欲由一個解碼器智慧財產選擇的電晶體的數目，以使欲量測的電晶體的數目最大化。用於測試的半導體裝置200被設計成使解碼器智慧財產與電晶體之間的距離最小化。
在步驟S220中，執行前端製程以形成用於測試的半導體裝置200。在此步驟中，形成解碼器智慧財產210、220、230、 240、250及260以及電晶體。
在步驟S230中，對藉由前端製程形成的用於測試的半導體裝置200進行路由。亦即，移除藉由前端製程形成的某些金屬層及通路，並進行路由來連接解碼器智慧財產210、220、230、240、250及260與電晶體。形成藉由路由而與解碼器智慧財產210、220、230、240、250及260連接的焊墊，並將電晶體的共用汲極/共用源極與焊墊相連以滿足規格。
在步驟S240中，測試電晶體215、225、235、245、255、及265。亦即，測試器(或測試設備)經由與解碼器智慧財產210、220、230、240、250及260連接的焊墊而輸入選擇訊號。在此種情形中，與選擇訊號對應的電晶體的閘極訊號被啟動，且測試器經由連接至共用源極或共用汲極的焊墊而監控所啟動電晶體的電性特性。藉由其餘解碼器智慧財產210、220、230、240、250及260依序執行由一個解碼器智慧財產所選擇的測試操作，藉此使得監控用於測試的半導體裝置200的所有電晶體成為可能。
本發明概念的實施例被例示為使用在設計開始時預先提供的智慧財產來實作用於選擇待測試的電晶體的解碼器。在此種情形中，可在設計階段上確定解碼器智慧財產的數目或位置以測試最大數目的電晶體。
圖9是示意性地說明根據本發明概念的第三實施例的半導體裝置的圖。參照圖9，本發明概念的用於測試的半導體裝置300的電路區塊被劃分成以電源軌條(power rail)為基礎形成的 多個列。每一列可根據功能而包括多個邏輯胞元、邏輯填充胞元、及一般填充胞元。儘管未示出，然而每一列可包括一或多個分接胞元(tap cell)。
邏輯胞元310及320中的每一個均為半導體裝置300實質上運作時所使用的標準胞元單元。邏輯胞元310及320中的每一個均具有輸入端子及輸出端子。邏輯胞元310及320處理被提供至其輸入端子的訊號並經由其輸出端子輸出處理結果。此外，邏輯胞元310及320中的每一個均可具有電源線。舉例而言，驅動電壓VDD及接地電壓VSS可提供至邏輯胞元310及320。胞元列的劃分可與電源線的排列相關聯。
邏輯填充胞元330是鄰近於邏輯胞元310及320放置的胞元。然而，邏輯填充胞元330不與在用於測試的半導體裝置300中驅動的各種邏輯區塊相關聯。邏輯填充胞元330不參與半導體裝置300的邏輯運作，而是在前端製程之後用於形成測試操作中的電晶體。用於在測試操作中選擇電晶體的邏輯填充胞元330形成於虛設區域，但其可與標準胞元相同地進行實作。亦即，邏輯填充胞元330可藉由路由而執行與一般標準胞元相同的功能。
一般填充胞元360是屬於一列的虛設區域。一般填充胞元360用於填充邏輯胞元之間的空間，以平等電路區塊佈局設計中的處理密度。一般填充胞元360被插入邏輯胞元之間，以保持在邏輯胞元處形成的N阱的連續性。亦即，一般填充胞元360共享邏輯胞元310及N阱。一般填充胞元360與在列方向上相鄰的 其他邏輯胞元共享N阱。一般填充胞元360可使第一胞元列中的大多數邏輯胞元或邏輯填充胞元共享N阱。
然而，一般填充胞元360不參與用於測試的半導體裝置300的運作。亦即，一般填充胞元360不包括例如MOS電晶體等主動元件。因此，不利用與用於一般填充胞元360的金屬線的接觸。
闡述了其中邏輯胞元310及320、邏輯填充胞元330及一般填充胞元360形成於一個胞元列中的半導體裝置300的排列及功能。然而，即使改變形成於其餘胞元列中的邏輯胞元、邏輯填充胞元及一般填充胞元的位置，所述邏輯胞元、邏輯填充胞元及一般填充胞元亦可被排列成執行相同的功能。此外，可根據本發明概念的邏輯填充胞元330的存在而輕易地實作用於測試的半導體裝置300。
圖10是示意性地說明圖9所示半導體裝置的一個胞元列中所置的胞元的電路圖。參照圖10，本發明概念的邏輯填充胞元330設於標準邏輯胞元之間。將闡述標準邏輯胞元310、320及340以及邏輯填充胞元330由反相器形成的情形。
本發明概念的實施例被例示為由標準邏輯胞元310、320及340以及佔據標準邏輯胞元310、320及340之間空間的邏輯填充胞元330形成一個胞元列。串聯或並聯設置於驅動電壓VDD與接地電壓VSS之間的標準邏輯胞元310、320及340可構成例如緩衝器或環形振盪器(ring oscillator)等電路。此時，邏輯填充胞元 330未被電性連接。然而，在用於測試的半導體裝置300的情形中，本發明概念的邏輯填充胞元330被用作用於解碼器的反相器。邏輯填充胞元330的輸入端子及輸出端子可經由金屬線或通路而與用於形成解碼器的閘的輸入端子及輸出端子連接。此種路由可使邏輯填充胞元330僅在測試過程中作為正常反相器運作。
圖11是示意性地說明圖10所示胞元列的佈局的圖。參照圖11，假定本發明概念的電路區塊包括多個反相器310、320及340、分接胞元350、及邏輯填充胞元330。此處，邏輯填充胞元330是與反相器310、320及340形成於同一結構中。然而，甚至在前端製程完成後，邏輯填充胞元330的輸入端子及輸出端子亦未經由觸點進行連接。被提供作為標準胞元的反相器310、320及340的輸入端子及輸出端子經由通路及導電線互連。然而，未在作為邏輯填充胞元330的輸入端子及輸出端子的閘極線處或在其源極及汲極處形成觸點。
倘若形成用於測試的半導體裝置300，則在邏輯填充胞元330的輸入端子及輸出端子處形成觸點。相比之下，移除用於形成被作為標準胞元而提供的反相器310、320及340的輸入端子及輸出端子的導電線。在移除通路及導電線之後，藉由對邏輯填充胞元330及標準邏輯胞元310、320及340進行路由而形成用於選擇電晶體的解碼器。
圖12是示意性地說明根據本發明概念的示例性實施例的包括邏輯填充胞元的用於測試的半導體裝置的測試方法的流程 圖。參照圖12，本發明概念的半導體裝置包括在前端製程之後只有藉由路由才能夠執行邏輯功能的邏輯填充胞元。
在步驟S310中，可自晶片設計階段考量可在前端製程之後藉由形成導電線及觸點而執行邏輯功能的邏輯填充胞元。此處，可根據待測試的電晶體的數目或待測試晶片區域的大小而不同地確定邏輯填充胞元的位置或數目。此處，可利用在晶片的冗餘區域存在的各種備用胞元、以及填充胞元來形成邏輯填充胞元。
在步驟S320中，執行半導體裝置300的前端製程，以形成元件及某些觸點。藉由前端製程形成半導體裝置300的元件、觸點、及下部金屬線。當然，可在前端製程中形成邏輯填充胞元或備用胞元。
在步驟S330中，對藉由前端製程提供的用於測試的半導體裝置300進行路由。亦即，移除藉由前端製程形成的半導體裝置的某些金屬層及通路，並進行邏輯填充胞元或備用胞元的路由。藉由對邏輯填充胞元或備用胞元進行路由而形成本發明概念的解碼器。在藉由路由而形成的金屬層處形成用於提供選擇訊號的焊墊及與電晶體的源極及汲極連接的焊墊。
在步驟S340中，藉由使用邏輯填充胞元形成的解碼器來選擇其中一個電晶體，且量測所選擇電晶體的電性特性。亦即，測試器(或測試設備)可經由焊墊將選擇訊號輸入至由邏輯填充胞元形成的解碼器。在此種情形中，對應於選擇訊號的電晶體的閘極訊號被啟動，且測試器經由連接至共用源極或共用汲極的焊 墊而監控被啟動的電晶體的電性特性。此測試操作重複進行，直至在用於測試的半導體裝置中形成的所有電晶體均得到監控。
如上文所述，使用針對本發明概念的特定目的而形成的邏輯填充胞元來形成用於選擇待測試的電晶體的解碼器。可在設計階段上確定邏輯填充胞元的位置或數目，以測試最大數目的電晶體。然而，所有填充胞元均可在設計階段上被設計成具有在路由之後用作邏輯閘的結構。
圖13是示意性地說明根據本發明概念的第四實施例的用於測試的半導體裝置的方塊圖。參照圖13，半導體裝置400包括在設計時被選擇用於測試的電晶體418、428、438及448。確定其中形成有用於依序選擇電晶體418、428、438及448的解碼器的解碼器區域410、420、430及440。此外，形成有用於將選擇訊號提供至形成於解碼器區域410、420、430及440中的解碼器電路的焊墊區域419、429、439及449。
在解碼器區域410、420、430及440中的每一個中形成用於形成解碼器的標準胞元、或上述邏輯填充胞元或備用胞元。此處，假定解碼器區域410、420、430及440所包含的胞元是標準胞元。解碼器區域410包括多個邏輯胞元411至416。舉例而言，邏輯胞元411至416可在完成前端製程後在進行用於測試的路由之後作為解碼器運作。其餘解碼器區域420、430及440中所置的邏輯胞元可與解碼器區域410中所包含的邏輯胞元相同地或不同地進行排列。
可對解碼器區域410、420、430及440、測試目標區域418、428、438及448、以及焊墊區域419、429、439及449的位置及大小進行確定，以使形成解碼器所需的導電線的長度最小化。亦即，為提高測試操作的準確度，可對半導體裝置的佈局進行確定以形成用於提高測試操作準確度的解碼器或將待測試的電晶體與解碼器之間的距離抑或焊墊與解碼器之間的距離最小化。另一選擇為，可在佈局階段上調整構成解碼器的邏輯胞元，以使所述邏輯胞元包括大小較大的元件。
圖14是示意性地說明利用圖13所示用於測試的半導體裝置400的元件測試方法的流程圖。參照圖14，在設計時決定用於形成測試用解碼器的解碼單元。解碼單元意指解碼器、待測試的電晶體、及用於量測解碼器及電晶體的焊墊。選擇用於形成每一解碼單元的邏輯胞元或焊墊、或測試目標電晶體。若已完成前端製程，則解碼器及焊墊被形成為具有在設計時所決定的電路結構。
在步驟S410中，自半導體裝置的設計階段考量解碼單元。決定解碼單元，並為每一解碼單元分配用於形成解碼器的邏輯胞元。舉例而言，邏輯胞元411至416及焊墊區域419被分配形成用於以將測試用元件區域418進行最佳效能量測的解碼器。當然，可針對各個解碼單元分配邏輯胞元及焊墊區域。
在步驟S420中，執行半導體裝置400的前端製程，以形成半導體裝置400的元件、觸點以及各種智慧財產。藉由前端 製程形成半導體裝置400的元件、觸點、及下部金屬線。當然，可在前端製程中形成對應於解碼單元的邏輯填充胞元。此外，在此步驟中可形成待測試的電晶體。
在步驟S430中，對藉由前端製程所提供的半導體裝置400進行路由。亦即，移除藉由前端製程形成的半導體裝置的某些金屬層及通路，並進行邏輯胞元的路由。接著，形成對應於解碼單元的焊墊，並形成用於經由焊墊接收選擇訊號的解碼器。將解碼器所選擇的電晶體的閘極與解碼器連接。
在步驟S440中，藉由在每一解碼單元中形成的解碼器來選擇電晶體中的其中之一。若經由焊墊自測試器(或測試設備)接收到選擇訊號，則解碼器選擇對應於所述選擇訊號的一個電晶體。接著，測試器量測所選擇電晶體的電性特性。此測試操作重複進行，直至連接至所述解碼器的所有電晶體均得到感測。
闡述了一種用於將解碼單元設定成具有最佳測試狀態的方法。可在設計階段上根據各種目的來決定用於形成解碼器的邏輯胞元的數目及位置、以及欲由一個解碼器選擇的測試目標元件的數目。舉例而言，可選擇用於測試盡可能多的電晶體的解碼單元、焊墊單元、及各種邏輯胞元。此外，可顯而易見的是，基於形成解碼器的邏輯的種類、金屬線的種類等來決定解碼單元，進而以盡可能高的準確度感測電晶體。
圖15是示意性地說明根據本發明概念的第五實施例的用於測試的半導體裝置的方塊圖。參照圖15，半導體裝置500包 括在設計時被選擇用於測試的電晶體518、528、538及548。確定其中形成有用於依序選擇電晶體518、528、538及548的解碼器的解碼器區域510、520、530及540。此外，形成有用於將選擇訊號提供至解碼器區域510、520、530及540中所形成的解碼器電路的焊墊區域519、529、539及549。
在解碼器區域510、520、530及540中的每一個中均形成用於形成解碼器的電晶體TR1至TR10。此處，可根據各種準則來選擇解碼器區域510、520、530及540中所包含的電晶體TR1至TR10。舉例而言，選擇能夠將用於形成解碼器的導電線的長度最小化的電晶體TR1至TR10。另一選擇為，可自置於特定晶片區域中的電晶體選擇電晶體TR1至TR10，以使測試目標電晶體的數目最大化。此外，作為用於形成解碼器的電晶體TR1至TR10，可選擇大小相對大的電晶體以提高解碼可靠性或提供高電壓穩定性。
解碼器區域510可包括電晶體TR1至TR10。然而，應理解，電晶體TR1至TR10的數目足以形成解碼器。電晶體TR1至TR10可被選擇成在前端製程之後具有最佳位置或效能。可藉由對所選擇電晶體TR1至TR10進行路由而形成用於選擇待測試的電晶體518的解碼器。置於其餘解碼器區域520、530及540中的電晶體TR1至TR10可以與解碼器區域510相同的方式加以選擇，並可用於藉由本發明概念的路由而形成解碼器。
可對解碼器區域510、520、530及540、測試目標區域 518、528、538及548、以及焊墊區域519、529、539及549的位置及大小進行確定，以將形成解碼器所需的導電線的長度最小化。亦即，為提高測試操作的準確度或效率，可對半導體裝置的佈局進行確定，以使待測試的電晶體與解碼器之間的距離或焊墊與解碼器之間的距離最小化。
圖16是示意性地說明利用圖15所示半導體裝置500的元件測試方法的流程圖。參照圖16，在前端製程完成後，本發明概念的半導體裝置500包括解碼器區域510、520、530及540、以及測試目標區域518、528、538及548。
在步驟S510中，執行半導體裝置500的前端製程以形成半導體裝置500的元件、觸點及各種智慧財產。藉由前端製程形成半導體裝置500的元件、觸點及下部金屬線。若已完成前端製程，則會形成置於解碼器區域510、520、530及540以及測試目標區域518、528、538及548中的電晶體及標準胞元。
在步驟S520中，對藉由前端製程提供的半導體裝置500進行路由。亦即，移除藉由前端製程形成的半導體裝置的某些金屬層及通路，並進行邏輯胞元的路由以形成本發明概念的解碼器區域510、520、530及540、測試目標區域518、528、538及548、以及焊墊區域519、529、539及549。接著，在解碼器區域510、520、530及540的每一個處形成用於選擇電晶體的解碼器。此外，在解碼器處形成用於接收選擇訊號的焊墊。在解碼器與由解碼器選擇的電晶體之間形成導電線。
在步驟S530中，對解碼單元(焊墊、解碼器、及測試目標電晶體)依序執行測試操作。另一選擇為，對至少兩個解碼單元並列地執行測試操作。由選擇訊號選擇多個電晶體中的其中之一。若經由焊墊自測試器(或測試設備)接收到選擇訊號，則解碼器選擇對應於選擇訊號的一個電晶體。接著，測試器量測所選擇電晶體的電性特性。此測試操作重複進行，直至連接至解碼器的所有電晶體均得到感測。
闡述了一種在前端製程之後選擇電晶體來形成解碼器的本發明概念的測試方法。可在設計階段上、或在前端製程之後所執行的半導體裝置500的形成步驟中根據各種目的來決定構成解碼器的電晶體的數目或位置、以及欲由一個解碼器選擇的測試目標電晶體的數目。
圖17是示意性地說明根據本發明概念的第六實施例的用於測試的半導體裝置的方塊圖。參照圖17，用於測試的半導體裝置600可使用用於例如靜態隨機存取記憶體或記憶體等智慧財產(IP)的解碼器作為用於選擇測試用電晶體的解碼器。半導體裝置600包含靜態隨機存取記憶體區域610、測試區域618及焊墊區域619，靜態隨機存取記憶體區域610包括列解碼器611。
靜態隨機存取記憶體區域610是包括至少一個解碼器電路611及613的晶片區域。一般而言，半導體裝置600(例如應用處理器)可包括用於各種目的的記憶體。舉例而言，半導體裝置600可包括例如靜態隨機存取記憶體(用作處理器的快取記憶 體)、唯讀記憶體(read only memory，ROM)等各種記憶體。此外，可在前端製程之後預先形成使用除記憶體以外的各種電路組件的解碼器電路。可顯而易見的是，靜態隨機存取記憶體區域610是在設計中包括解碼器電路的各種智慧財產或記憶體區域。
本發明概念的用於測試的半導體裝置600重複使用半導體裝置600的解碼器電路作為用於選擇測試目標電晶體的解碼器。舉例而言，可使用靜態隨機存取記憶體區域610的列解碼器611或行解碼器613來形成本發明概念的用於選擇測試目標電晶體的解碼器。為便於說明，假定重複使用列解碼器611作為測試用解碼器。在前端製程完成後，移除某些通路及金屬層，並接著將測試區域618的電晶體的閘極與列解碼器611連接。列解碼器611與電晶體之間的此連接可使用最少的遮罩來達成。同樣地，此時，形成焊墊區域619。焊墊區域619的某些焊墊與列解碼器611的選擇訊號線連接，且某些焊墊與測試目標電晶體的共用源極CS及共用汲極CD連接。
圖18是示意性地說明利用圖17所示半導體裝置600的元件測試方法的流程圖。參照圖18，本發明概念的半導體裝置600將預先形成的解碼器電路在前端製程之後重新配置成測試用解碼器。
在步驟S610中，執行半導體裝置600的前端製程，以形成半導體裝置600的元件、觸點及各種智慧財產。藉由前端製程形成半導體裝置600的電路區塊、元件、觸點、及下部金屬線。 若已完成前端製程，則形成靜態隨機存取記憶體區域610的解碼器電路611及613。
在步驟S620中，對藉由前端製程提供的半導體裝置600進行路由。亦即，移除藉由前端製程形成的半導體裝置的某些金屬層及通路，並對靜態隨機存取記憶體區域610的解碼器電路(例如列解碼器611)與測試區域618的電晶體進行電性連接。亦即，形成用於連接列解碼器611的輸出端子與金屬層的通路，且形成金屬層。在形成金屬層時，形成焊墊區域619。亦即，形成與列解碼器611的輸入端子連接的焊墊以及與測試區域618的共用源極CS及共用汲極CD連接的焊墊。
在步驟S630中，對各測試目標電晶體依序執行測試操作。若經由焊墊自測試器(或測試設備)接收到選擇訊號，則列解碼器611因應於選擇訊號而選擇一個電晶體。接著，所選擇電晶體接通，且測試器經由與共用源極及共用汲極連接的焊墊量測通道電流或電壓。電晶體的選擇及量測被執行至測試區域618的所有電晶體均得到量測。
闡述了一種在前端製程之後重複使用預先存在的解碼器電路來形成解碼器的方法。靜態隨機存取記憶體被例示為包括解碼器電路的裝置。然而，本發明概念的範圍及精神可並非僅限於此。重複使用包含於各種電路或智慧財產中的解碼器作為本發明概念的測試用解碼器亦可顯而易見。
圖19是示意性地說明根據本發明概念的實施例的包括 半導體裝置的可攜式終端的方塊圖。參照圖19，根據本發明概念的實施例的可攜式終端1000包含影像處理單元1100、射頻收發器單元1200、音訊處理單元1300、影像檔案產生單元1400、記憶體1500、使用者介面1600及控制器1700。
影像處理單元1100包括鏡頭1110、影像感測器1120、影像處理器1130及顯示單元1140。射頻收發器單元1200包括天線1210、收發器1220及數據機1230。音訊處理單元1300包括音訊處理器1310、麥克風1320及揚聲器1330。
可攜式終端1000可包括各種半導體裝置。具體而言，可使用其中嵌置有多個智慧財產的單晶片系統(system on chip)來實作用於執行控制器1700的功能的應用處理器。在此種情形中，形成相對高積體度的裝置，且需要對更多電晶體進行測試以提高良率。若對形成控制器1700的半導體裝置應用本發明概念的測試方法來滿足此種需求，則可量測其數目顯著增多的元件。
根據本發明概念的實施例的記憶體系統可根據各種不同封裝技術中的任一種進行封裝。該些封裝技術的實例可包括以下技術：疊層封裝(Package on Package，PoP)、球柵陣列(Ball grid array，BGA)、晶片規模封裝(Chip scale package，CSP)、帶引線塑膠晶片載體(Plastic Leaded Chip Carrier，PLCC)、塑膠雙直插封裝(Plastic Dual In-Line Package，PDIP)、疊片內晶粒封裝(Die in Waffle Pack)、晶圓內晶粒形式(Die in Wafer Form)、板載晶片(Chip On Board，COB)、陶瓷雙直插封裝(Ceramic Dual In-Line Package，CERDIP)、塑膠公制方形扁平封裝(Plastic Metric Quad Flat Pack，MQFP)、小外廓積體電路(Small Outline Integrated Circuit，SOIC)、縮型小外廓封裝(Shrink Small Outline Package，SSOP)、薄型小外廓封裝(Thin Small Outline Package，TSOP)、薄型方形扁平封裝(Thin Quad Flatpack，TQFP)、系統級封裝(System In Package，SIP)、多晶片封裝(Multi Chip Package，MCP)、晶圓級製作封裝(Wafer-level Fabricated Package，WFP)、及晶圓級加工堆疊封裝(Wafer-Level Processed Stack Package，WSP)。
根據半導體裝置及其測試方法，對前端製程階段的晶片進行有效的元件選擇成為可能，藉此顯著增加待測試元件的數目。此外，在半導體裝置的製造階段上使元件監控效率最大化，藉此提高良率。
儘管已參照示例性實施例闡述了本發明概念，然而對於熟習此項技術者顯而易見的是，可在不背離本發明概念的精神及範圍的條件下作出各種改變及潤飾。因此，應理解，上述實施例並非限制性的、而是說明性的。

Claims (19)

  1. 一種形成用於測試的半導體裝置的方法，包括：執行前端(FEOL)製程，所述前端製程包括在包括閘極的多個電晶體上形成多個元件或多個邏輯胞元，所述多個元件或所述多個邏輯胞元在上層部分處包括通路及金屬線；利用所述多個元件或所述多個邏輯胞元中的至少其中之一形成用於選擇所述多個電晶體中的至少其中之一的選擇邏輯；連接所述選擇邏輯與所述多個電晶體；以及形成用於連接所述選擇邏輯的輸入端子與所述多個電晶體的所述閘極的焊墊，其中所述選擇邏輯用以藉由在所述多個電晶體中的未被選擇電晶體被關斷的同時接通所述多個電晶體中的所述至少其中之一來選擇所述多個電晶體中的所述至少其中之一，且所述形成所述選擇邏輯包括：在執行所述前端製程後，移除在形成於所述半導體裝置處的所述多個元件或所述多個邏輯胞元的所述上層部分處形成的所述通路及所述金屬線。
  2. 如申請專利範圍第1項所述的方法，其中所述多個元件是置於所述半導體裝置的特定晶片區域的元件。
  3. 如申請專利範圍第1項所述的方法，其中所述多個邏輯胞元是位於所述半導體裝置處的標準邏輯胞元。
  4. 如申請專利範圍第1項所述的方法，其中所述多個邏輯胞元包括邏輯填充胞元，所述邏輯填充胞元是在所述半導體裝置的設計階段分配給填充胞元的胞元，且所述邏輯填充胞元形成為具有與標準邏輯胞元相同的功能。
  5. 如申請專利範圍第4項所述的方法，其中所述邏輯填充胞元及所述標準邏輯胞元各自包括輸入端子及輸出端子，所述形成所述多個元件或所述多個邏輯胞元的所述前端製程包括：形成所述邏輯填充胞元的所述輸入端子及所述輸出端子以使所述邏輯填充胞元的所述輸入端子及所述輸出端子自所述標準邏輯胞元的所述輸入端子及所述輸出端子分離。
  6. 如申請專利範圍第1項所述的方法，其中所述選擇邏輯是由解碼器智慧財產(IP)實作，所述解碼器智慧財產是在所述半導體裝置的設計階段根據所述多個電晶體的位置而形成於特定晶片區域。
  7. 如申請專利範圍第1項所述的方法，其中所述形成所述選擇邏輯包括：在所述半導體裝置處針對特定功能對預先形成的解碼器電路進行路由。
  8. 如申請專利範圍第1項所述的方法，更包括：在移除所述通路及所述金屬線後，形成用於形成所述選擇邏輯的觸點或導電線。
  9. 一種形成用於測試的半導體裝置的方法，包括：利用前端製程形成用於所述用於測試的半導體裝置的電晶體、以及元件、邏輯胞元及智慧財產(IP)中的至少其中之一，所述電晶體包括閘極、汲極及源極；形成解碼器，所述解碼器用於因應於選擇訊號而依序選擇所述電晶體，所述形成所述解碼器包括以下中的其中之一：選擇與在形成所述解碼器時需要最少導電線的位置對應的標準胞元或元件中的一個標準胞元或元件，並自所述標準胞元或元件中的所選擇的一個標準胞元或元件形成所述解碼器，以及選擇所述標準胞元或元件中大小大於參考大小的一個標準胞元或元件，並將所述標準胞元或元件中的所選擇的一個標準胞元或元件修改成所述解碼器；將所述解碼器連接至所述電晶體；以及形成用於將所述解碼器的輸入端子連接至所述電晶體的所述閘極的焊墊。
  10. 如申請專利範圍第9項所述的方法，更包括：將用於形成解碼器的元件、邏輯胞元及智慧財產(IP)中的至少其中之一設置於所述用於測試的半導體裝置的晶片區域處，其中所述設置所述電晶體及所述元件、所述邏輯胞元及所述智慧財產(IP)中的至少其中之一包括：選擇所述元件或所述邏輯胞元中用以執行特定功能的元件或邏輯胞元。
  11. 如申請專利範圍第9項所述的方法，其中所述形成所述解碼器包括選擇所述標準胞元或元件中與在形成所述解碼器時需要最少導電線的位置對應的一個標準胞元或元件，並自所述標準胞元或元件中的所選擇的一個標準胞元或元件形成所述解碼器。
  12. 如申請專利範圍第9項所述的方法，其中所述形成所述解碼器包括選擇所述標準胞元或元件中大小大於參考大小的一個標準胞元或元件並將所述標準胞元或元件中所選擇的一個標準胞元或元件修改成所述解碼器。
  13. 如申請專利範圍第9項所述的方法，更包括：將用於形成解碼器的元件、邏輯胞元及智慧財產(IP)中的至少其中之一設置於所述用於測試的半導體裝置的晶片區域處，其中所述設置包括根據所述焊墊以及根據電晶體數目或者所述焊墊及所述電晶體的位置來決定所述智慧財產的數目、位置及解碼大小。
  14. 如申請專利範圍第9項所述的方法，更包括：在所述前端製程之後移除通路或金屬線。
  15. 一種用於測試前端(FEOL)製程端半導體裝置上的目標電晶體的方法，所述前端製程端半導體裝置包括所述目標電晶體以及包括利用前端製程形成的多個元件及多個邏輯胞元中的至少其中之一，所述目標電晶體各自包括源極、閘極及汲極，所述方法包括：藉由修改所述前端製程端半導體裝置上的所述多個元件及所述多個邏輯胞元中的所述至少其中之一來形成解碼器；形成焊墊圖案，所述焊墊圖案界定連接至所述解碼器的輸入端子、連接至所述目標電晶體中的至少其中之一的源極的源極端子及連接至所述目標電晶體中的至少其中之一的汲極的汲極端子；將所述解碼器連接至所述目標電晶體的所述閘極；利用所述解碼器選擇所述目標電晶體中的選擇目標電晶體，所述選擇所述選擇目標電晶體包括：在所述目標電晶體中的未被選擇目標電晶體被關斷的同時，接通所述選擇目標電晶體，以及利用所述源極端子及所述汲極端子量測所述選擇目標電晶體的電性特性，其中所述前端製程端半導體裝置上的所述多個元件及所述多個邏輯胞元中的所述至少其中之一連接至通路及金屬線，且所述形成所述解碼器包括移除連接至所述前端製程端半導體裝置上的所述多個元件及所述多個邏輯胞元中的所述至少其中之一的所述通路及所述金屬線並將新的內連結構路由至被修改成所述解碼器的所述多個元件及所述多個邏輯胞元中的所述至少其中之一，或者所述前端製程端半導體裝置包括以電源軌條為基礎劃分成多個列的電路區塊，所述多個列中的每一個包括標準邏輯胞元、邏輯填充胞元及一般填充胞元，所述形成所述解碼器包括將所述邏輯填充胞元中的一個邏輯填充胞元修改成所述解碼器，且所述將所述解碼器連接至所述目標電晶體的所述閘極包括將所述解碼器連接至與所述解碼器位於同一列中的所述標準邏輯胞元的閘極。
  16. 如申請專利範圍第15項所述的方法，其中所述目標電晶體的所述源極連接至共用源極，所述目標電晶體的所述汲極連接至共用汲極，且所述形成所述焊墊圖案包括形成連接至所述共用源極的所述源極端子及形成連接至所述共用汲極的所述汲極端子。
  17. 如申請專利範圍第15項所述的方法，其中所述前端製程端半導體裝置上的所述多個元件及所述多個邏輯胞元中的所述至少其中之一連接至通路及金屬線，且所述形成所述解碼器包括移除連接至所述前端製程端半導體裝置上的所述多個元件及所述多個邏輯胞元中的所述至少其中之一的所述通路及所述金屬線並將所述新的內連結構路由至被修改成所述解碼器的所述多個元件及所述多個邏輯胞元中的所述至少其中之一。
  18. 如申請專利範圍第15項所述的方法，其中所述前端製程端半導體裝置包括以電源軌條為基礎劃分成所述多個列的所述電路區塊，所述多個列中的每一個列包括標準邏輯胞元、邏輯填充胞元及一般填充胞元，所述形成所述解碼器包括將所述邏輯填充胞元中的一個邏輯填充胞元修改成所述解碼器，且所述將所述解碼器連接至所述目標電晶體的所述閘極包括將所述解碼器連接至與所述解碼器位於同一列中的所述標準邏輯胞元的閘極。
  19. 如申請專利範圍第15項所述的方法，其中所述形成所述解碼器包括將所述解碼器形成為包括至少一個反相器及至少一個反及閘。
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