KR20190024542A - 표준 셀 라이브러리 내의 표준 셀 및 이의 변형 - Google Patents
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Abstract
하나 이상의 표준 셀 및 하나 이상의 대응하는 표준 셀 변형(variation)을 포함하는 다수의 표준 셀 라이브러리를 위한 예시적인 실시예들이 개시된다. 하나 이상의 표준 셀 변형은 이의 하나 이상의 표준 셀과 유사한 기능을 가지지만 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부의 측면에서 하나 이상의 표준 셀과 상이하다. 본 명세서에 설명되는 예시적인 시스템 및 방법은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 형성하기 위하여 하나 이상의 표준 셀 및/또는 하나 이상의 표준 셀 변형 중에서 선택적으로 선택된다. 예시적인 일 실시예에서, 반도체 파운드리(foundry) 및/또는 반도체 기술 노드(semiconductor technology node)가 전자 소자 디자인 실효 영역(real estate) 상의 하나 이상의 표준 셀의 배치에 대한 하나 이상의 전자 디자인 제약을 부과할 수 있다. 일부 상황에서, 하나 이상의 표준 셀의 일부는 전자 소자 디자인 실효 영역 상에 배치될 때 하나 이상의 전자 디자인 제약을 충족할 수 없다. 이러한 상황에서, 이러한 표준 셀에 대응하는 하나 이상의 표준 셀 변형이 전자 소자 디자인 실효 영역 상에 배치될 수 있다.
Description
[관련 출원에 대한 교차 참조]
본 출원은 전문이 본 명세서에 참조로서 편입되는 2017년 8월 30일 출원된 미국 임시 출원 제62/552,049호의 이익을 주장한다.
기술과 엔지니어링에서의 진보는 설계자와 제조자로 하여금 더 많은 전자 소자를 소비자에게 제공할 수 있게 하여 왔다. 종종, 설계자 및/또는 제조자는 전자 소자의 디자인 전체에 걸쳐 전자 컴퓨터 지원 디자인(electronic computer-aided design; ECAD)라고도 하는 전자 디자인 자동화(electronic design automation; EDA)를 활용한다. EDA는 전자 소자를 설계하기 위하여 설계자 및 제조자가 사용 가능한 소프트웨어 애플리케이션의 카테고리로 대표된다. 많은 소프트웨어 애플리케이션이 집적 회로(IC) 또는 반도체 기판 상의 제조 전에 전자 소자를 설계하고, 시뮬레이션하고, 분석하고, 검증하기 위하여 사용 가능하다. 전자 소자를 설계하는데 사용되는 종래의 소프트웨어 애플리케이션은 전자 소자의 아날로그 및/또는 디지털 회로의 소프트웨어 구현을 전개하기 위하여 레지스터-트랜스퍼 레벨(register-transfer level; RTL)의 고수준(high-level) 소프트웨어 언어를 활용한다. 이러한 종래의 소프트웨어 애플리케이션은 IC 또는 반도체 기판 상에 전자 소자의 아날로그 및/또는 디지털 회로를 형성하기 위하여 종래의 미리 정의된 표준 셀 라이브러리 중에서의 많은 종래의 표준 셀을 상호연결함으로써 고수준 소프트웨어 언어를 종래의 전자 아키텍처 디자인(electronic architectural design)으로 변환한다. 종래에는, 종래의 미리 정의된 표준 셀 라이브러리 중에서의 더 큰 종래의 표준 셀이 종래의 미리 정의된 표준 셀 라이브러리 중에서의 더 작은 종래의 표준 셀 전에 IC 또는 반도체 기판 상에 배치되어, IC 또는 반도체 기판 상의 이러한 더 작은 표준 셀의 배치를 위하여 사용 가능한 실효 영역(real estate)을 더 적게 남긴다. 결과적으로, IC 또는 반도체 기판은 종종 IC 또는 반도체 기판 상에 더 작은 표준 셀의 배치에 사용 가능한 실효 영역을 확대하기 위하여 확장된다. IC 또는 반도체 기판의 이러한 확장은 전자 소자의 아날로그 및/또는 디지털 회로에 의해 점유되는 실효 영역을 증가시킨다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a는 본 개시 내용의 예시적인 일 실시예에 따른 제1 전자 디자인 플랫폼의 블록도를 도시한다;
도 1b는 본 개시 내용의 예시적인 일 실시예에 따른 제2 전자 디자인 플랫폼의 블록도를 도시한다;
도 2는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 표준 셀 라이브러리를 도시한다;
도 3은 본 개시 내용의 예시적인 일 실시예에 따른 전자 소자의 아날로그 회로 및/또는 디지털 회로의 배치를 위한 전자 소자 디자인 실효 영역을 도시한다;
도 4는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 표준 셀 라이브러리를 전개하기 위한 예시적인 동작의 흐름도를 도시한다;
도 5a 및 5b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제1 표준 셀과 예시적인 제1 표준 셀에 대응하는 예시적인 제1 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 도시한다;
도 6a 및 6b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제1 표준 셀과 제1 표준 셀에 대응하는 예시적인 제1 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 더 도시한다;
도 7a 및 7b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제2 표준 셀과 예시적인 제2 표준 셀에 대응하는 예시적인 제2 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 도시한다;
도 8은 본 개시 내용의 예시적인 일 실시예에 따른 표준 셀 라이브러리 중에서의 표준 셀 및/또는 표준 셀 변형을 배치하기 위한 예시적인 동작의 흐름도를 도시한다; 그리고,
도 9는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 디자인 플랫폼을 구현하기 위한 예시적인 컴퓨터 시스템의 블록도를 도시한다.
도 1a는 본 개시 내용의 예시적인 일 실시예에 따른 제1 전자 디자인 플랫폼의 블록도를 도시한다;
도 1b는 본 개시 내용의 예시적인 일 실시예에 따른 제2 전자 디자인 플랫폼의 블록도를 도시한다;
도 2는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 표준 셀 라이브러리를 도시한다;
도 3은 본 개시 내용의 예시적인 일 실시예에 따른 전자 소자의 아날로그 회로 및/또는 디지털 회로의 배치를 위한 전자 소자 디자인 실효 영역을 도시한다;
도 4는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 표준 셀 라이브러리를 전개하기 위한 예시적인 동작의 흐름도를 도시한다;
도 5a 및 5b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제1 표준 셀과 예시적인 제1 표준 셀에 대응하는 예시적인 제1 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 도시한다;
도 6a 및 6b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제1 표준 셀과 제1 표준 셀에 대응하는 예시적인 제1 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 더 도시한다;
도 7a 및 7b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제2 표준 셀과 예시적인 제2 표준 셀에 대응하는 예시적인 제2 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 도시한다;
도 8은 본 개시 내용의 예시적인 일 실시예에 따른 표준 셀 라이브러리 중에서의 표준 셀 및/또는 표준 셀 변형을 배치하기 위한 예시적인 동작의 흐름도를 도시한다; 그리고,
도 9는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 디자인 플랫폼을 구현하기 위한 예시적인 컴퓨터 시스템의 블록도를 도시한다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
개요
하나 이상의 표준 셀 및 하나 이상의 대응하는 표준 셀 변형(variation)을 포함하는 다수의 표준 셀 라이브러리를 위한 예시적인 실시예들이 개시된다. 하나 이상의 표준 셀 변형은 이의 하나 이상의 표준 셀과 유사한 기능을 가지지만 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부의 측면에서 하나 이상의 표준 셀과 상이하다. 본 명세서에 설명되는 예시적인 시스템 및 방법은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 형성하기 위하여 하나 이상의 표준 셀 및/또는 하나 이상의 표준 셀 변형 중에서 선택적으로 선택된다. 예시적인 일 실시예에서, 반도체 파운드리(foundry) 및/또는 반도체 기술 노드(semiconductor technology node)가 전자 소자 디자인 실효 영역 상의 하나 이상의 표준 셀의 배치에 대한 하나 이상의 전자 디자인 제약을 부과할 수 있다. 일부 상황에서, 하나 이상의 표준 셀의 일부는 전자 소자 디자인 실효 영역 상에 배치될 때 하나 이상의 전자 디자인 제약을 충족할 수 없다. 이러한 상황에서, 이러한 표준 셀에 대응하는 하나 이상의 표준 셀 변형이 전자 소자 디자인 실효 영역 상에 배치될 수 있다.
예시적인 전자 디자인 플랫폼
도 1a는 본 개시 내용의 예시적인 일 실시예에 따른 제1 전자 디자인 플랫폼의 블록도를 도시한다. 도 1a에 도시된 바와 같이, 전자 디자인 플랫폼(100)은, 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 다른 장치에 의해 실행될 때, 전자 소자를 위한 아날로그 및/또는 디지털 회로의 고수준 소프트웨어 레벨 디스크립션(high-level software level description)을 설계, 시뮬레이션, 분석 및/또는 검증할 수 있는 하나 이상의 전자 디자인 소프트웨어 애플리케이션을 포함하는 디자인 흐름을 나타낸다. 예시적인 일 실시예에서, 하나 이상의 고수준 소프트웨어 레벨 디스크립션은 예를 들어 C, System C, C++, LabVIEW 및/또는 MATLAB인 그래픽 디자인 도구와 같은 고수준 소프트웨어 언어, SysML, SMDL 및/또는 SSDL와 유사한 것과 같은 범용 시스템 디자인 언어, 또는 본 개시 내용의 기술적 사상과 범위를 벗어나지 않은 관련 기술(들)에서의 통상의 기술자에게 명백할 임의의 다른 적합한 고수준 소프트웨어 언어나 범용 시스템 디자인 언어, 또는 CPF(Common Power Format), UPF(Unified Power Formant) 또는 본 개시 내용의 기술적 사상과 범위를 벗어나지 않은 관련 기술(들)에서의 통상의 기술자에게 명백할 임의 다른 적합한 고수준 소프트웨어 포맷과 같은 고수준 소프트웨어 포맷을 이용하여 구현될 수 있다. 도 1a에 도시된 예시적인 실시예에서, 전자 디자인 플랫폼(100)은 합성(synthesis) 애플리케이션(102), 배치 및 라우팅 애플리케이션(104), 시뮬레이션 애플리케이션(106), 검증 애플리케이션(108) 및 표준 셀 라이브러리(110)를 포함한다.
더하여, 본 개시 내용의 실시예들은 하드웨어, 펌웨어, 소프트웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 또한, 본 개시 내용의 실시예들은 하나 이상의 프로세서에 의해 판독되고 실행될 수 있는 기계 판독 가능한 매체에 저장된 명령어로서 구현될 수 있다. 기계 판독 가능한 매체는 기계(예를 들어, 컴퓨팅 장치)에 의해 판독 가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계 판독 가능한 매체는 리드 온리 메모리(read only memory; ROM); 랜덤 액세스 메모리(random access memory; RAM); 자기 디스크 매체; 광학적 저장 매체; 플래시 메모리 소자; 및 기타를 포함할 수 있다. 다른 예로서, 기계 판독 가능한 매체는 전기적, 광학적, 음향적 또는 다른 형태의 전파되는 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)와 같은 일시적인 기계 판독 가능한 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어는 소정의 동작을 수행하는 것으로 여기에서 설명될 수 있다. 그러나, 이러한 설명이 단지 편의를 위한 것이고 이러한 동작이 사실은 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 컴퓨팅 장치, 프로세서, 컨트롤러 또는 다른 장치로부터 기인한다는 것이 이해되어야 한다. 예시적인 일 실시예에서, 합성 애플리케이션(102), 배치 및 라우팅 애플리케이션(104), 시뮬레이션 애플리케이션(106) 및 검증 애플리케이션(108)은, 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 다른 장치에 의해 실행될 때, 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 및 범용 전자 소자로부터의 다른 장치를 아래에서 더욱 상세히 설명될 하나 이상의 이러한 애플리케이션을 실행하도록 구성할 수 있다.
합성 애플리케이션(102)은, 전자 소자의 아날로그 회로 및/또는 디지털 회로의 측면에서 하나 이상의 고수준 소프트웨어 레벨 디스크립션으로 전자 소자의 하나 이상의 특징, 파라미터 또는 속성을 하나 이상의 논리 동작, 하나 이상의 연산 동작, 하나 이상의 제어 동작 및/또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 임의의 다른 적합한 동작 또는 동작들로 변환한다. 합성 애플리케이션(102)은 전자 디자인 사양에서 약술된 바와 같은 전자 소자의 하나 이상의 특징, 파라미터 또는 속성에 따라 하나 이상의 논리 동작, 하나 이상의 연산 동작, 하나 이상의 제어 동작 및/또는 다른 적합한 동작 또는 동작들을 검증하기 위하여 하나 이상의 논리 동작, 하나 이상의 연산 동작, 하나 이상의 제어 동작 및/또는 다른 적합한 동작 또는 동작들을 시뮬레이션하도록 시뮬레이션 알고리즘을 활용할 수 있다.
배치 및 라우팅 애플리케이션(104)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 형성하기 위하여 하나 이상의 고수준 소프트웨어 레벨 디스크립션을 변환한다. 배치 및 라우팅 애플리케이션(104)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 형성하기 위하여 하나 이상의 고수준 소프트웨어 레벨 디스크립션의 하나 이상의 논리 동작, 하나 이상의 연산 동작, 하나 이상의 제어 동작 및/또는 다른 적합한 동작 또는 동작들을 기하학적 형상 및/또는 기하학적 형상 사이의 상호연결부로 변환하도록 표준 셀 라이브러리(110) 내의 하나 이상의 표준 셀 및/또는 하나 이상의 표준 셀에 대응하는 표준 셀 라이브러리(110) 내의 하나 이상의 표준 셀 변형 중에서 선택적으로 선택한다. 일반적으로, 하나 이상의 표준 셀 변형은 이의 대응하는 표준 셀과 유사한 기능을 가지지만 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상의 상호연결부의 측면에서 이의 대응하는 표준 셀과는 상이하다. 이와 같이, 하나 이상의 표준 셀 변형은 배치 및 라우팅 애플리케이션(104)이 하나 이상의 표준 셀과 유사한 기능을 갖는 표준 셀 라이브러리(110) 내의 하나 이상의 더 큰 표준 셀을 배치하기 위한 전자 소자 디자인 실효 영역의 확장 없이 하나 이상의 표준 셀을 위한 하나 이상의 변형을 선택적으로 선택할 수 있게 한다.
예시적인 일 실시예에서, 표준 셀 라이브러리(110)는 다양한 기하학적 형상, 다양한 기하학적 형상의 위치 및/또는 다양한 기하학적 형상 사이의 상호연결부를 정의하는 다수의 표준 셀을 포함한다. 예시적인 본 실시예에서, 표준 셀 라이브러리(110) 내의 다수의 표준 셀의 하나 이상은 표준 셀 라이브러리(110) 내의 하나 이상의 표준 셀 변형에 대응한다. 이 대신에, 또는 이에 더하여, 예시적인 본 실시예에서, 표준 셀 라이브러리(110) 내의 다수의 표준 셀의 서브 세트만이 표준 셀 라이브러리(110) 내의 하나 이상의 표준 셀 변형에 대응한다. 표준 셀 라이브러리(110) 내의 다수의 표준 셀의 이 서브 세트는 표준 셀 라이브러리(110)의 크기를 상당히 감소시키는데 사용될 수 있다. 예를 들어, 표준 셀 라이브러리(110)는 전자 소자 디자인 실효 영역 상으로 임계 개수 이하의 규정 사이트(legal site)를 필요로 하는 다수의 표준 셀 중에서 임계 표준 셀이라 하는 소형 표준 셀을 위한 하나 이상의 표준 셀 변형만을 포함함으로써 상당히 압축될 수 있다. 예시적인 본 실시예는 전자 아키텍처 디자인을 형성하기 위한 배치 및 라우팅 애플리케이션(104)의 효율을 더 증가시킨다. 표준 셀 라이브러리(110)의 예시적인 실시예들은 도 2 내지 7b에서 아래에서 더 설명된다.
표준 셀 라이브러리(110)로부터 하나 이상의 표준 셀을 선택한 후에, 배치 및 라우팅 애플리케이션(104)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인의 형성을 개시하기 위하여 하나 이상의 선택된 표준 셀을 전자 소자 디자인 실효 영역 상에 배치한다. 예시적인 일 실시예에서, 배치 및 라우팅 애플리케이션(104)은 더 적은 실효 영역을 점유하는 하나 이상의 선택된 표준 셀 중에서의 표준 셀을 전자 소자 디자인 실효 영역 상에 배치하기 전에 더 많은 실효 영역을 점유하는 하나 이상의 선택된 표준 셀 중에서의 표준 셀을 전자 소자 디자인 실효 영역 상에 배치한다. 또한, 배치 및 라우팅 애플리케이션(104)은 전자 소자 디자인 실효 영역 상의 하나 이상의 선택된 표준 셀의 배치가 하나 이상의 전자 디자인 제약을 충족하는지 검증한다. 하나 이상의 전자 디자인 제약은 전자 소자를 제조하기 위한 하나 이상의 반도체 파운드리 및/또는 하나 이상의 반도체 기술 노드에 의해 정의되는 하나 이상의 추천 파라미터를 포함할 수 있다. 하나 이상의 추천 파라미터는, 하나 이상의 표준 셀을 위한 추천 기하학적 형상, 하나 이상의 표준 셀을 위한 기하학적 형상의 추천 위치, 기하학적 형상 사이의 추천 상호연결부 및/또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 임의의 다른 적합한 전자 디자인 제약 또는 전자 디자인 제약들을 포함할 수 있다. 예를 들어, 하나 이상의 추천 파라미터는 전자 소자 디자인 실효 영역 상의 하나 이상의 표준 셀을 위한 전원, 접지 및/또는 입/출력 연결을 위한 추천 위치와, 하나 이상의 확산층, 하나 이상의 폴리실리콘층, 하나 이상의 금속층의 추천 위치 및/또는 층들 사이의 하나 이상의 상호연결부의 추천 위치를 포함할 수 있다.
예시적인 일 실시예에서, 표준 셀 라이브러리(110) 중에서의 하나 이상의 표준 셀의 배치가 하나 이상의 전자 디자인 제약을 충족할 때, 하나 이상의 표준 셀의 이러한 배치는 전자 소자 디자인 실효 영역 상의 규정 배치(legal placement)를 나타낸다. 아니면, 하나 이상의 표준 셀의 이러한 배치가 하나 이상의 전자 디자인 제약을 충족하지 않을 때, 하나 이상의 표준 셀의 이러한 배치는 전자 소자 디자인 실효 영역 상의 부정 배치(illegal placement)를 나타낸다. 이러한 상황에서, 배치 및 라우팅 애플리케이션(104)은 부정 배치를 갖는 하나 이상의 표준 셀의 하나 이상의 변형을 나타내는 표준 셀 라이브러리(110) 중에서의 하나 이상의 표준 셀 변형을 반복적으로 선택하고, 규정 배치를 갖는 하나 이상의 표준 셀 변형으로 전자 소자 디자인 실효 영역 상의 하나 이상의 표준 셀을 대체한다. 일반적으로, 하나 이상의 표준 셀 변형은 이의 해당하는 표준 셀과 유사한 기능을 가지지만 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부의 측면에서 상이하다. 하나 이상의 선택된 표준 셀의 배치와, 배치가 하나 이상의 전자 디자인 제약을 충족하는지 여부의 검증은 도 8에서 아래에 더 설명된다.
배치 및 라우팅 애플리케이션(104)이 하나 이상의 선택된 셀을 전자 소자 디자인 상에 배치하고, 하나 이상의 배치된 표준 셀이 하나 이상의 전자 소자 디자인 제약을 충족하는지 검증하면, 배치 및 라우팅 애플리케이션(104)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 형성하기 위하여 하나 이상의 배치된 표준 셀을 라우팅한다. 예시적인 일 실시예에서, 배치 및 라우팅 애플리케이션(104)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 형성하기 위하여 하나 이상의 배치된 표준 셀 사이의 도전성 재료의 다양한 기하학적 형상 및/또는 이러한 다양한 기하학적 형상 사이의 상호연결부를 형성한다.
시뮬레이션 애플리케이션(106)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인의 하나 이상의 특징, 파라미터 또는 속성을 모사하기(replicate) 위하여 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 시뮬레이션한다. 예시적인 일 실시예에서, 시뮬레이션 애플리케이션(106)은 정적 타이밍 분석(static timing analysis; STA), IREM 분석이라고도 하는 전압 강하 분석, 클록 도메인 교차 검증(Clock Domain Crossing Verification)(CDC 체크), 모델 검사라고도 하는 형식 검증(formal verification), 등가 검사(equivalence checking) 또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 임의의 다른 적합한 분석을 제공할 수 있다. 다른 예시적인 실시예에서, 시뮬레이션 애플리케이션(106)은 선형 소신호 주파수 도메인 분석과 같은 교류(alternating current; AC) 분석 및/또는 비선형 정지점(quiescent point) 계산이나 전압, 전류 및/또는 STA, IREM 분석 또는 다른 적합한 분석을 수행하기 위한 파라미터를 스윕하는 동안 계산된 일련의 비선형 동작점과 같은 직류(direct current; DC) 분석을 수행할 수 있다.
검증 애플리케이션(108)은 시뮬레이션 애플리케이션(106)에 의해 모사된 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인의 하나 이상의 특징, 파라미터 또는 속성이 전자 디자인 사양을 충족하는지 검증한다. 또한, 검증 애플리케이션(108)은, 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인이 전자 소자를 제조하기 위한 반도체 파운드리 및/또는 반도체 기술 노드에 의해 정의된 바와 같은 디자인 규칙이라 하는 하나 이상의 추천 파라미터를 만족하는지 검사하기 위하여, 디자인 규칙 검사(design rule check; DRC)라고도 하는, 물리적 검증을 수행할 수 있다.
도 1b는 본 개시 내용의 예시적인 일 실시예에 따른 제2 전자 디자인 플랫폼의 블록도를 도시한다. 도 1b에 도시된 바와 같이, 전자 디자인 플랫폼(120)은, 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 다른 장치에 의해 실행될 때, 전자 소자를 위한 아날로그 회로 및/또는 디지털 회로가 실리콘 결정과 같지만 사파이어 또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 임의의 다른 적합한 재료와 같은 다른 재료 또는 재료들의 조합을 포함할 수 있는 반도체 기판 상에 점진적으로 형성되는 동안인 포토 리소그라피 및 화학적 처리 단계들의 다중 동작 시퀀스를 수행할 수 있다. 포토 리소그라피 및 화학적 처리 단계들의 다중 동작 시퀀스는 부착(deposition), 제거, 패터닝 및 수정을 포함할 수 있다. 부착은 재료를 반도체 기판 상으로 성장시키거나, 코팅하거나 아니면 전사하는데 사용되는 공정이고, 일부 예를 들자면 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 전자기적 부착(electrochemical deposition; ECD) 및/또는 분자 빔 에피택시(molecular beam epitaxy; MBE)를 포함할 수 있다. 제거는 반도체 기판으로부터 재료를 제거하기 위한 공정이고, 일부 예를 들자면 습식 에칭, 건식 에칭 및/또는 화학-기계 평탄화(chemical-mechanical planarization; CMP)를 포함할 수 있다. 종종 리소그라피라 하는 패터닝은 전자 소자를 위한 아날로그 회로 및/또는 디지털 회로의 다양한 기하학적 형상을 형성하기 위하여 반도체 기판의 재료를 성형하거나 변경하는 공정이다. 전기적 특성의 수정은, 통상적으로, 이온 주입에 의해 반도체 기판의 재료의 물리적, 전기적 및/또는 화학적 특성을 변경하는 공정이다. 예시적인 일 실시예에서, 반도체 파운드리는 반도체 기판 상에 전자 소자를 위한 아날로그 회로 및/또는 디지털 회로를 제조하기 위하여 이 제조 흐름을 활용할 수 있다. 도 1b에 도시된 예시적인 실시예에서, 제조 흐름은 FEOL(front-end-of-line) 처리, MEOL(middle-end-of-line) 처리 및 BEOL(back-end-of-line) 처리로 분할될 수 있다. 본 실시예에서, 전자 디자인 플랫폼(120)은 도 1b에 도시된 바와 같이 FEOL 처리 애플리케이션(122), MEOL 처리 애플리케이션(124) 및 BEOL 처리 애플리케이션(126)을 포함한다.
FEOL 처리 애플리케이션(122)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인에 따라 반도체 기판 내의 하나 이상의 확산층 및/또는 하나 이상의 폴리실리콘층 상에 아날로그 회로 및/또는 디지털 회로의 하나 이상의 반도체 소자를 형성한다. FEOL 처리 애플리케이션(122)은 반도체 기판 내에 하나 이상의 웰(well)을 형성하는 것과, 반도체 기판 내에 그리고/또는 반도체 기판 상에 일부 예를 들자면 아날로그 회로 및/또는 디지털 회로의 하나 이상의 반도체 소자의 게이트, 소스 및 드레인과 같은 다양한 단자를 형성하는 것을 포함한다. 예시적인 일 실시예에서, 전자 아키텍처 디자인은 전자 소자의 회로를 기술하는 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부의 이미지 또는 데이터 기반 표현을 나타낸다. 전자 아키텍처 디자인은, 하나 이상의 JPEG(Joint Photographic Experts Group) 이미지, JIFF(JPEG File Interchange Format) 이미지, Exif(Exchangeable image file) 이미지, TIFF(Tagged Image File Format) 이미지, GIF(Graphics Interchange Format) 이미지, 윈도우즈 비트맵(BMP) 이미지 및/또는 PNG(Portable Network Graphic) 이미지, AutoCAD DXF(Drawing Exchange Format) 데이터 파일, PDF(Portable Document Format) 데이터 파일, EDIF(Electronic Design Interchange Format) 데이터 파일, ODB++ 데이터 파일, 일부 예를 들자면 IPC-2511A, IPC-2511B 또는 IPC-2581과 같은 전자 회로 산업 협회(Association Connecting Electronics Industries; IPC) 데이터 파일, 및 일례를 들자면 ISO 10303-210과 같은 하나 이상의 ISO(International Organization for Standardization) 데이터 파일을 나타낼 수 있다. 도 1b에 도시된 예시적인 실시예에서, 전자 아키텍처 디자인은 도 1a에서 전술된 바와 유사한 방식으로 하나 이상의 표준 셀 라이브러리 중에서 하나 이상의 표준 셀 및/또는 하나 이상의 표준 셀에 대응하는 하나 이상의 표준 셀 변형을 이용하여 형성되었다.
MEOL 처리 애플리케이션(124)은, 하나 이상의 반도체 소자를 전기적으로 연결하기 위하여 전자 아키텍처 디자인에 따라 일부 예를 들자면 하나 이상의 비아(via) 및/또는 하나 이상의 콘택과 같은 하나 이상의 로컬 상호연결부를 형성한다. 도 1b에 도시된 예시적인 실시예에서, 하나 이상의 로컬 상호연결부는 아날로그 및/또는 디지털 회로의 하나 이상의 반도체 소자를 전기적으로 연결하기 위하여 하나 이상의 반도체 소자 사이에 하나 이상의 글로벌 상호연결부를 위한 다양한 연결부를 나타낸다.
BEOL 처리 애플리케이션(126)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 형성하기 위하여 전자 아키텍처 디자인에 따라 로컬 상호연결부 사이에 하나 이상의 글로벌 상호연결부를 형성한다.
예시적인 전자 디자인 플랫폼에 의해 활용될 수 있는 예시적인 표준 셀 라이브러리
도 2는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 표준 셀 라이브러리를 도시한다. 배치 및 라우팅 애플리케이션(104)은, 도 1a에서 전술된 바와 같이, 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 하나 이상의 고수준 소프트웨어 레벨 디스크립션에 따라 전자 소자 디자인 실효 영역 상의 배치를 위하여, 도 2에 도시된 바와 같은 표준 셀 라이브러리(200)와 같은 표준 셀 라이브러리 중에서 하나 이상의 표준 셀 및/또는 하나 이상의 표준 셀에 대응하는 하나 이상의 표준 셀 변형을 선택한다. 도 2에 도시된 바와 같이, 표준 셀 라이브러리(200)는 표준 셀 변형(208.1.1 내지 208.b.1)과 표준 셀 변형(208.1.a 내지 208.b.a)을 각각 갖는 표준 셀 변형 라이브러리(206.1 내지 206.a)와 연관된, 표준 셀(204.1 내지 204.b)를 갖는 표준 셀 라이브러리(202)를 포함한다. 표준 셀 라이브러리(200)는 도 1a에서 전술된 바와 같은 표준 셀 라이브러리(110)의 예시적인 일 실시예를 나타낼 수 있다. 예시적인 일 실시예에서, 전자 소자의 아날로그 회로 및/또는 디지털 회로를 설계, 시뮬레이션, 분석 및/또는 검증하기 위하여, 반도체 파운드리는 표준 셀 라이브러리(202)로부터 표준 셀 변형 라이브러리(206.1 내지 206.a)를 전개하고 그리고/또는 표준 셀 변형 라이브러리(206.1 내지 206.a)를 반도체 파운드리의 하나 이상의 고객에게 전달할 수 있다.
도 2에 도시된 예시적인 실시예에서, 표준 셀(204.1 내지 204.b)은 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 전자 아키텍처 디자인을 형성하는데 사용될 수 있는 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부를 나타낸다. 도 2에 도시된 바와 같이, 표준 셀 변형 라이브러리(206.1) 내의 표준 셀 변형(208.1.1 내지 208.b.1)과 표준 셀 변형 라이브러리(206.a) 내의 표준 셀 변형(208.1.a 내지 208.b.a)은 표준 셀 라이브러리(202) 내의 표준 셀(204.1 내지 204.b)의 하나 이상의 표준 셀 변형을 나타낸다. 예를 들어, 표준 셀 변형(208.1.1 내지 208.b.1)은 표준 셀(204.1 내지 204.b)의 제1 변형을 나타내고, 표준 셀 변형(208.1.a 내지 208.b.a)은 표준 셀(204.1 내지 204.b)의 제a 변형을 나타낸다. 표준 셀 변형(208.1.1 내지 208.b.1)과 표준 셀 변형(208.1.a 내지 208.b.a)은 표준 셀(204.1 내지 204.b)과 유사한 기능을 가지지만, 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부의 측면에서 서로 상이하다. 도 2가 표준 셀 변형(208.1.1 내지 208.b.1)을 갖는 표준 셀 변형 라이브러리(206.1)와 표준 셀 변형(208.1.a 내지 208.b.a)을 갖는 표준 셀 변형 라이브러리(206.a)를 도시하지만, 이는 단지 예시적인 목적을 위한 것이다. 관련 기술 분야(들)에서의 통상의 기술자는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 표준 셀 변형 라이브러리(206.1 내지 206.a)가 표준 셀(204.1 내지 204.b)의 상이한 변형을 포함할 수 있다는 것을 인식할 것이다. 예시적인 일 실시예에서, 표준 셀 변형 라이브러리(206.1)는 적어도 표준 셀 변형(208.1.1)을 포함할 수 있고, 표준 셀 라이브러리(206.a)는 적어도 표준 셀 변형(208.1.a)을 포함할 수 있다. 일부 상황에서, 표준 셀 라이브러리(200)를 위하여 필요한 크기를 감소시키기 위하여, 표준 셀(204.1 내지 204.b)의 모두가 도 2에 도시된 바와 같이 표준 셀 변형 라이브러리(206.1 내지 206.a) 중에서의 표준 셀 변형 라이브러리와 연관될 필요는 없다.
하나 이상의 표준 셀 변형을 위한 표준 셀의 예시적인 선택
도 3은 본 개시 내용의 예시적인 일 실시예에 따른 전자 소자의 아날로그 회로 및/또는 디지털 회로의 배치를 위한 전자 소자 디자인 실효 영역을 도시한다. 도 3에 도시된 예시적인 실시예에서, 전자 소자 디자인 실효 영역(300)은 규정 사이트의 어레이(306.1.1 내지 306.m.i)를 형성하기 위하여 규정 사이트의 일련의 컬럼(column)(304.1 내지 304.i)을 교차하는 규정 사이트의 일련의 로우(row)(302.1 내지 302.m)로 논리적으로 분할될 수 있다. 규정 사이트의 어레이(306.1.1 내지 306.m.i)는 일부 예를 들자면 도 1a에서 전술된 바와 같은 하나 이상의 표준 셀 및/또는 하나 이상의 표준 셀 변형과 같은 하나 이상의 표준 셀 및/또는 도 2에 전술된 바와 같은 표준 셀(204.1 내지 204.b) 및/또는 표준 셀 변형(208.1.1 내지 208.b.1) 및 표준 셀 변형(208.1.a 내지 208.b.a)을 배치하는데 사용될 수 있다. 그러나, 도 3에 도시된 바와 같은 규정 사이트의 어레이(306.1.1 내지 306.m.i)는 단지 예시적인 목적을 위한 것이다. 관련 기술 분야(들)에서의 통상의 기술자는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 전자 소자 디자인 실효 영역(300)이 규정 사이트의 다른 구성 및 배열으로 논리적으로 분할될 수 있다는 것을 인식할 것이다. 일반적으로, 규정 사이트는 하나 이상의 표준 셀을 배치하기 위한 집적 회로 설계의 기본 단위를 나타낸다. 이와 같이, 하나 이상의 표준 셀의 각각은 전자 소자 디자인 실효 영역(300) 상의 배치를 위하여 규정 사이트의 어레이(306.1.1 내지 306.m.i) 중에서의 하나 이상의 규정 사이트를 필요로 하는 것으로 특징화될 수 있다.
도 4는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 표준 셀 라이브러리를 전개하기 위한 예시적인 동작의 흐름도를 도시한다. 본 개시 내용은 이 동작 설명에 한정되지 않는다. 오히려, 다른 동작 제어 흐름이 본 개시 내용의 범위와 기술적 사상 내에 있다는 것이 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 것이다. 다음의 논의는 일부 예를 들자면 도 1a에서 전술된 표준 셀 라이브러리(110) 및/또는 도 2에 전술된 표준 셀 라이브러리(200)와 같은 예시적인 표준 셀 라이브러리를 전개하기 위한 예시적인 동작 제어 흐름(400)을 설명한다. 예시적인 일 실시예에서, 동작 제어 흐름(400)은, 전자 소자의 아날로그 회로 및/또는 디지털 회로를 설계, 시뮬레이션, 분석 및/또는 검증하기 위하여 표준 셀 라이브러리를 전개하고 그리고/또는 반도체 파운드리의 하나 이상의 고객에게 표준 셀 라이브러리를 전달하기 위하여 반도체 파운드리에 의해 활용될 수 있다.
동작 402에서, 동작 제어 흐름(400)은 도 1a에서 전술된 바와 같은 표준 셀 라이브러리(110) 중에서의 표준 셀 중 하나 및/또는 도 2에서 전술된 바와 같은 표준 셀 라이브러리(202) 중에서의 표준 셀(204.1 내지 204.b) 중 하나와 같은, 표준 셀 라이브러리 중에서의 표준 셀을 선택한다. 표준 셀은 하나 이상의 논리 동작, 하나 이상의 연산 동작, 하나 이상의 제어 동작 및/또는 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 하나 이상의 고수준 소프트웨어 레벨 디스크립션에 대한 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 임의의 다른 적합한 동작 또는 동작들을 구현하는데 사용될 수 있는 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부를 구현하는데 사용될 수 있다.
동작 404에서, 동작 제어 흐름(400)은 동작 402로부터의 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개하는지 여부를 판단한다. 도 4에 도시된 예시적인 실시예에서, 동작 제어 흐름(400)은 동작 402로부터의 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개하는지 여부를 판단하기 위하여, 규정 사이트의 측면에서, 동작 402로부터의 표준 셀의 크기를 임계 개수의 규정 사이트와 비교한다. 일부 상황에서, 일례를 들자면 배치 및 라우팅 애플리케이션(104)과 같은 배치 및 라우팅 애플리케이션은, 예를 들어 5개인 임계 계수 이하의 규정 사이트를 필요로 하는 하나 이상의 선택된 표준 셀 중에서의 임계 표준 셀이라고도 하는 소형 표준 셀의 전자 소자 디자인 실효 영역 상의 배치 전에, 임계 개수보다 많은 규정 사이트를 필요로 하는 하나 이상의 표준 셀 중에서의 대형 표준 셀을 일례를 들자면 전자 소자 디자인 실효 영역(300)과 같은 전자 소자 디자인 실효 영역 상에 배치한다. 이러한 상황에서, 대형 표준 셀의 전자 소자 디자인 실효 영역 상의 배치 후에, 더 적은 규정 사이트가 이러한 임계 표준 셀의 배치를 위하여 전자 소자 디자인 실효 영역 내에서 사용 가능하다. 이와 같이, 동작 제어 흐름(400)은 도 4에 도시된 예시적인 실시예에서 이러한 임계 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개한다. 동작 402로부터의 표준 셀의 크기가 임계 개수의 규정 사이트보다 더 클 때, 동작 402로부터의 표준 셀은 대형 표준 셀을 나타낸다. 이러한 상황에서, 하나 이상의 표준 셀 변형은 동작 402로부터의 표준 셀을 위하여 전개되지 않으며, 동작 제어 흐름(400)은 표준 셀 라이브러리 중에서 다른 표준 셀을 선택하도록 동작 402로 되돌아간다. 아니면, 동작 402로부터의 표준 셀의 크기가 임계 개수의 규정 사이트 이하일 때, 동작 제어 흐름(400)은 동작 402로부터의 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개하기 위하여 동작 406으로 진행한다.
동작 406에서, 동작 제어 흐름(400)은 동작 402로부터의 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개한다. 도 4에 도시된 예시적인 실시예에서, 동작 제어 흐름(400)은 하나 이상의 전자 디자인 제약을 충족하기 위하여 동작 402로부터의 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개한다. 하나 이상의 전자 디자인 제약은 전자 소자를 제조하기 위한 하나 이상의 반도체 파운드리 및/또는 하나 이상의 반도체 기술 노드에 의해 정의된 바와 같은 하나 이상의 추천 파라미터를 포함할 수 있다. 하나 이상의 추천 파라미터는, 하나 이상의 표준 셀을 위한 추천 기하학적 형상, 하나 이상의 표준 셀을 위한 기하학적 형상의 추천 위치, 기하학적 형상 사이의 추천 상호연결부 및/또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 임의의 적합한 전자 디자인 제약 또는 전자 디자인 제약들을 포함할 수 있다. 예를 들어, 하나 이상의 추천 파라미터는 전자 소자 디자인 실효 영역 상의 하나 이상의 표준 셀을 위한 전원, 접지 및/또는 입/출력 연결을 위한 추천 위치와, 하나 이상의 확산층, 하나 이상의 폴리실리콘층, 하나 이상의 금속층 및/또는 층들 사이의 하나 이상의 상호연결부의 위치를 포함할 수 있다. 그러나, 일부 상황에서, 동작 402로부터의 표준 셀은, 하나 이상의 전자 디자인 제약을 충족하기 위하여, 일부 예를 들자면 직교 좌표계의 "x" 축 또는 직교 좌표계의 "y" 축을 따르는 것과 같이, 직선 축을 따라 미러링될 수 있다. 이러한 미러링된 표준 셀은 동작 402로부터의 표준 셀과 유사한 기능을 가지지만, 미러링된 표준 셀의 기하학 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부는 동작 402로부터의 표준 셀과 비교될 때 직선 축에 관하여 미러링된다. 이러한 상황에서, 동작 제어 흐름(400)은 동작 402로부터의 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개하지 않는다. 대신에, 동작 제어 흐름(400)은 표준 셀 라이브러리 중에서의 다른 표준 셀을 선택하기 위하여 동작 402로 되돌아간다. 도 4를 다시 참조하면, 동작 402로부터의 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개한 후에, 동작 제어 흐름(800)은 표준 셀 라이브러리 중에서의 다른 표준 셀을 선택하기 위하여 동작 402로 되돌아간다. 예시적인 실시예에서, 동작 제어 흐름(400)은 동작 402로부터의 표준 셀을 위한 하나 이상의 표준 셀 변형을 전개한 후에 전자 소자의 아날로그 회로 및/또는 디지털 회로를 설계, 시뮬레이션, 분석 및/또는 검증하기 위하여 반도체 파운드리의 하나 이상의 고객에게 표준 셀 라이브러리를 전달할 수 있다.
하나 이상의 표준 셀을 위한 예시적인 변형
도 5a 및 5b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제1 표준 셀과 예시적인 제1 표준 셀에 대응하는 예시적인 제1 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 도시한다. 도 5a 및 도 5b는 반도체 스택 내에 위치된 표준 셀(500) 및 표준 셀 변형(502)의 단순화된 예시적인 레이아웃 다이어그램을 각각 도시한다. 반도체 스택은 하나 이상의 확산층, 하나 이상의 폴리실리콘층 및/또는 하나 이상의 금속층과, 이러한 층들 사이의 하나 이상의 상호연결부를 포함한다. 간략함을 위하여, 도 5a 및 5b는 이러한 층들 사이의 하나 이상의 상호연결부를 도시한다. 관련 기술 분야(들)에서의 통상의 기술자는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 표준 셀(500)과 표준 셀 변형(502)이 이러한 하나 이상의 확산층, 이러한 하나 이상의 폴리실리콘층 및/또는 이러한 하나 이상의 금속층을 포함할 수 있다는 것을 인식할 것이다.
위에서 논의된 바와 같이, 하나 이상의 반도체 파운드리 및/또는 하나 이상의 반도체 기술 노드가 이러한 하나 이상의 확산층, 이러한 하나 이상의 폴리실리콘층 및/또는 이러한 하나 이상의 금속층과 이러한 층들 사이의 하나 이상의 상호연결부에 하나 이상의 전자 디자인 제약을 부과할 수 있다. 하나 이상의 전자 디자인 제약은 표준 셀(500) 및 표준 셀 변형(502)의 배치를 위하여 활용될 수 있는, 일례를 들자면 전자 소자 디자인 실효 영역(300)과 같은, 전자 소자 디자인 실효 영역 내에 규정 사이트를 제한할 수 있다. 도 5a 및 도 5b에 도시된 바와 같이, 표준 셀(500) 및 표준 셀 변형(502)은 표준 셀(500) 및 표준 셀 변형(502)을 일부 예를 들자면 전원 전위 및/또는 접지 전위와 같은 다양한 전기적 전위로 전기적으로 연결하기 위하여 각각 도 5a 및 도 5에서 하나 이상의 사각형으로 표시된 "x"로서 도시된 하나 이상의 상호연결부를 포함한다.
도 5a 및 도 5b에 도시된 예시적인 실시예에서, 하나 이상의 반도체 파운드리 및/또는 하나 이상의 반도체 기술 노드는 전자 소자 디자인 실효 영역 내에 하나 이상의 상호연결부를 위한 하나 이상의 위치를 추천한다. 예를 들어, N12 반도체 기술 노드로도 알려진 바와 같은 12nm 반도체 기술 노드는 하나 이상의 상호연결부가 반도체 스택의 하나 이상의 폴리실리콘층 내의 다양한 폴리실리콘 영역 사이에서 폴리실리콘 피치라고도 알려진 최소 간격의 적어도 2배로 위치되는 것을 추천한다. 도 5a에 도시된 바와 같은 예에서, 표준 셀(500)의 하나 이상의 상호연결부는 N12 반도체 기술 노드에 의한 하나 이상의 상호연결부를 위한 위치를 충족하기 위하여 전기 디자인 트랙(504.1 내지 504.h) 중에서 짝수 번호의 전자 디자인 트랙(504.2 내지 504.h)과 일치할 수 있다. 전기 디자인 트랙(504.1 내지 504.h)은 표준 셀(500) 및/또는 표준 셀 변형(502)의 배치를 위한 전자 소자 디자인 실효 영역 내의 논리적 전기 디자인 트랙을 나타낸다. 도 5a 및 도 5b에 도시된 예시적인 실시예에서, 전기 디자인 트랙(504.1 내지 504.h)은 적어도 하나의 폴리실리콘 피치만큼 서로 분리된다. 유사하게, 도 5b에 도시된 바와 같은 예에서, 표준 셀 변형(502)의 하나 이상의 상호연결부는 N12 반도체 기술 노드에 의한 하나 이상의 상호연결부를 위한 위치를 충족하기 위하여 전기 디자인 트랙(504.1 내지 504.h) 중에서 홀수 번호의 전자 디자인 트랙(504.1 내지 504.(h-1))과 일치할 수 있다. 도 5b에 도시된 예시적인 실시예에서, 표준 셀 변형(502)은 표준 셀(500)과 유사한 기능을 가지지만, 하나 이상의 상호연결부의 배치에서 표준 셀(500)과 상이하다.
도 6a 및 6b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제1 표준 셀과 제1 표준 셀에 대응하는 예시적인 제1 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 더 도시한다. 도 6a 및 도 6b는 반도체 스택 내에 위치된 논리적 NAND 게이트를 위한 표준 셀(600) 및 논리적 NAND 게이트를 위한 표준 셀 변형(602)의 단순화된 예시적인 레이아웃 다이어그램을 각각 도시한다. 표준 셀(600) 및 표준 셀 변형(602)은 도 5a에서 전술된 바와 같은 표준 셀(500)과 도 5b에서 전술된 바와 같은 표준 셀 변형(502)의 예시적인 실시예를 나타낼 수 있다.
도 6a에 도시된 바와 같이, 표준 셀(600)은 N12 반도체 기술 노드에 의한 하나 이상의 상호연결부를 위한 위치를 충족하기 위하여 전기 디자인 트랙(504.1 내지 504.6) 중에서 짝수 번호의 전기 디자인 트랙(504.2, 504.4, 504.6)에 위치된, 도 6a 및 도 6b에서 하나 이상의 사각형으로 표시된 "x"로서 도시된, 하나 이상의 상호연결부를 포함하고, 표준 셀 변형(602)은 N12 반도체 기술 노드에 의한 하나 이상의 상호연결부를 위한 위치를 충족하기 위하여 전기 디자인 트랙(504.1 내지 504.6) 중에서 홀수 번호의 전기 디자인 트랙(504.3, 504.5)에 위치된 하나 이상의 상호연결부를 포함한다. 더하여, 도 6a 및 도 6b는 반도체 스택 내에서 도 6a 및 도 6b에서 회색 음영을 이용하여 도시된 하나 이상의 금속층 및/또는 도 6a 및 도 6b에서 하나 이상의 사각형으로 표시된 "+"로서 도시된 하나 이상의 다른 상호연결부를 더 도시한다. 도 6a 및 도 6b에 도시된 바와 같이, 하나 이상의 금속층의 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부, 및/또는 하나 이상의 금속층 사이의 하나 이상의 상호연결부도 또한 일부 상황에서 표준 셀(600)과 표준 셀 변형(602) 사이에 변동할 수 있다. 하나 이상의 금속층 및/또는 하나 이상의 다른 상호연결부가 표준 셀(600)과 표준 셀 변형(602) 사이에 변동할 수 있더라도, 관련 기술 분야(들)에서의 통상의 기술자는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 표준 셀(600)과 표준 셀 변형(602)이 서로 유사한 기능, 즉 논리적 NAND 동작을 가진다는 것을 인식할 것이다. 그러나, 관련 기술 분야(들)에서의 통상의 기술자는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 표준 셀(600) 및/또는 표준 셀 변형(602)을 위한 다른 기능이 가능하다는 것을 인식할 것이다.
도 7a 및 7b는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 제2 표준 셀과 예시적인 제2 표준 셀에 대응하는 예시적인 제2 표준 셀 변형의 예시적인 반도체 레이아웃 다이어그램을 각각 도시한다. 도 7a 및 도 7b는 반도체 스택 내에 위치된 표준 셀(700) 및 표준 셀 변형(702)의 단순화된 예시적인 레이아웃 다이어그램을 각각 도시한다. 반도체 스택은 하나 이상의 확산층, 하나 이상의 폴리실리콘층 및/또는 하나 이상의 금속층과, 이러한 층들 사이의 하나 이상의 상호연결부를 포함한다. 간략함을 위하여, 도 7a 및 7b는 일례를 들자면 전자 소자 디자인 실효 영역(300)과 같은 전자 소자 디자인 실효 영역 내에서 표준 셀(700) 및 표준 셀 변형(702)에 의해 점유되는 규정 사이트를 도시한다. 관련 기술 분야(들)에서의 통상의 기술자는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 표준 셀(700)과 표준 셀 변형(702)이 이러한 하나 이상의 확산층, 이러한 하나 이상의 폴리실리콘층 및/또는 이러한 하나 이상의 금속층과 이러한 층들 사이의 하나 이상의 상호연결부를 포함할 수 있다는 것을 인식할 것이다.
표준 셀(700) 및 표준 셀 변형(702)은 유사한 기능을 가지지만, 표준 셀(700) 및 표준 셀 변형(702)에 의해 점유되는 규정 사이트(704.1 내지 704.p)의 구성과 배열의 측면에서 상이하다. 도 7a에 도시된 바와 같이, 표준 셀(700)은 규정 사이트(704.1 내지 704.p)를 점유하기 위하여 일례를 들자면 직교 좌표계의 "x" 축을 따르는 것과 같이 제1 방향으로 직사각형 방식으로 구성되고 배열된다. 또한, 도 7b에 도시된 바와 같이, 표준 셀 변형(702)은 규정 사이트(704.1 내지 704.p)를 점유하기 위하여 제1 방향으로 "L-형상" 방식으로 구성되고 배열되다. 관련 기술 분야(들)에서의 통상의 기술자는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다른 표준 셀 변형이 규정 사이트(704.1 내지 704.p)의 다른 직선 구성 및 배열을 갖는 표준 셀(700)을 위하여 가능하다는 것을 인식할 것이다.
표준 셀 및/또는 표준 셀 변형의 배치
도 8은 본 개시 내용의 예시적인 일 실시예에 따른 표준 셀 라이브러리 중에서의 표준 셀 및/또는 표준 셀 변형을 배치하기 위한 예시적인 동작의 흐름도를 도시한다. 본 개시 내용은 이 동작 설명에 한정되지 않는다. 오히려, 다른 동작 제어 흐름이 본 개시 내용의 범위와 기술적 사상 내에 있다는 것이 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 것이다. 다음의 논의는, 일부 예를 들자면 도 1a에서 전술된 표준 셀 라이브러리(110) 및/또는 도 2에 전술된 표준 셀 라이브러리(200)와 같은 표준 셀 라이브러리 중에서의 하나 이상의 표준 셀 및/또는 표준 셀 변형을 배치하는데 있어서, 일례를 들자면 배치 및 라우팅 애플리케이션(104)과 같은 배치 및 라우팅 애플리케이션의 예시적인 동작 제어 흐름(800)을 설명한다.
동작 802에서, 동작 제어 흐름(800)은, 일례를 들자면 전자 소자 디자인 실효 영역(300)과 같은 전자 소자 디자인 실효 영역 상의 배치를 위하여, 도 1a에서 전술된 바와 같은 표준 셀 라이브러리(110) 중에서의 표준 셀 중 하나 및/또는 도 2에서 전술된 바와 같은 표준 셀 라이브러리(202) 중에서의 표준 셀(204.1 내지 204.b) 중 하나와 같은, 표준 셀 라이브러리 중에서의 표준 셀을 선택한다. 표준 셀은 하나 이상의 논리 동작, 하나 이상의 연산 동작, 하나 이상의 제어 동작 및/또는 전자 소자의 아날로그 회로 및/또는 디지털 회로를 위한 하나 이상의 고수준 소프트웨어 레벨 디스크립션에 대한 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 임의의 다른 적합한 동작 또는 동작들을 구현하는데 사용될 수 있는 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부를 포함한다.
동작 804에서, 동작 제어 흐름(800)은 동작 802로부터의 표준 셀의 배치가 전자 소자 디자인 실효 영역 상의 동작 802로부터의 표준 셀의 규정 배치를 나타내는지 여부를 판단한다. 도 8에 도시된 예시적인 실시예에서, 동작 802로부터의 표준 셀의 배치가 하나 이상의 전자 디자인 제약을 충족할 때, 동작 802로부터의 표준 셀의 이러한 배치는 전자 소자 디자인 실효 영역 상의 동작 802로부터의 표준 셀의 규정 배치를 나타낸다. 하나 이상의 전자 디자인 제약은 전자 소자를 제조하기 위한 하나 이상의 반도체 파운드리 및/또는 하나 이상의 반도체 기술 노드에 의해 정의된 바와 같은 하나 이상의 추천 파라미터를 포함할 수 있다. 하나 이상의 추천 파라미터는, 추천 기하학적 형상, 기하학적 형상의 추천 위치, 기하학적 형상 사이의 추천 상호연결부 및/또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 임의의 적합한 전자 디자인 제약 또는 전자 디자인 제약들을 포함할 수 있다. 예를 들어, 하나 이상의 추천 파라미터는 전자 소자 디자인 실효 영역 상의 전원, 접지 및/또는 입/출력 연결의 추천 위치와, 하나 이상의 확산층, 하나 이상의 폴리실리콘층, 하나 이상의 금속층 및/또는 층들 사이의 하나 이상의 상호연결부의 추천 위치를 포함할 수 있다. 동작 802로부터의 표준 셀의 배치가 전자 소자 디자인 실효 영역 상의 동작 802로부터의 표준 셀의 규정 배치를 나타낼 때, 동작 제어 흐름(800)은 표준 셀 라이브러리 중에서 다른 표준 셀을 선택하기 위하여 동작 802로 되돌아간다. 아니면, 동작 802로부터의 표준 셀의 배치가 전자 소자 디자인 실효 영역 상의 동작 802로부터의 표준 셀의 규정 배치를 나타내지 않을 때, 동작 제어 흐름(800)은 동작 806으로 진행한다.
동작 806에서, 동작 제어 흐름(800)은 일부 예를 들자면 직교 좌표계의 "x" 축 또는 직교 좌표계의 "y" 축을 따르는 것과 같이, 직선 축을 따라 동작 802로부터의 표준 셀을 미러링한다. 미러링된 표준 셀은 동작 802로부터의 표준 셀과 유사한 기능을 가지지만, 미러링된 표준 셀의 기하학 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부는 동작 802로부터의 표준 셀과 비교될 때 직선 축에 관하여 미러링된다.
동작 808에서, 동작 제어 흐름(800)은 실질적으로 동작 804에서 전술된 방식으로 동작 806으로부터의 미러링된 표준 셀의 배치가 전자 소자 디자인 실효 영역 상의 동작 806으로부터의 미러링된 표준 셀의 규정 배치를 나타내는지 여부를 판단한다. 동작 806으로부터의 미러링된 표준 셀의 배치가 전자 소자 디자인 실효 영역 상의 동작 806으로부터의 미러링된 표준 셀의 규정 배치를 나타낼 때, 동작 제어 흐름(800)은 표준 셀 라이브러리 중에서 다른 표준 셀을 선택하기 위하여 동작 802로 되돌아간다. 아니면, 동작 806으로부터의 미러링된 표준 셀의 배치가 전자 소자 디자인 실효 영역 상의 동작 806으로부터의 미러링된 표준 셀의 규정 배치를 나타내지 않을 때, 동작 제어 흐름(800)은 동작 810으로 진행한다.
동작 810에서, 동작 제어 흐름(800)은 전자 소자 디자인 실효 영역 상의 배치를 위하여, 도 1a에서 전술된 바와 같은 표준 셀 라이브러리(110) 중에서의 표준 셀 변형 중 하나 및/또는 도 2에서 설명된 바와 같은 표준 셀 라이브러리(206.1) 및 표준 셀 라이브러리(206.a) 중에서의 표준 셀 변형(208.1.1 내지 208.2.b) 및/또는 표준 셀 변형(208.1.a 내지 208.2.a) 중의 하나와 같은, 표준 셀 라이브러리 중에서의 표준 셀 변형을 선택한다. 표준 셀 라이브러리 중에서의 표준 셀 변형은 동작 802로부터의 표준 셀과 유사한 기능을 갖는 동작 802로부터의 표준 셀의 변형을 나타내지만, 기하학적 형상, 기하학적 형상의 위치 및/또는 기하학적 형상 사이의 상호연결부의 측면에서 상이하다.
동작 812에서, 동작 제어 흐름(800)은 실질적으로 동작 804에서 전술된 방식으로 동작 810으로부터의 표준 셀 변형의 배치가 전자 소자 디자인 실효 영역 상의 동작 810으로부터의 표준 셀 변형의 규정 배치를 나타내는지 여부를 판단한다. 동작 810으로부터의 표준 셀 변형의 배치가 전자 소자 디자인 실효 영역 상의 동작 810으로부터의 표준 셀 변형의 규정 배치를 나타낼 때, 동작 제어 흐름(800)은 표준 셀 라이브러리 중에서 다른 표준 셀을 선택하기 위하여 동작 802로 되돌아간다. 아니면, 동작 810으로부터의 표준 셀 변형의 배치가 전자 소자 디자인 실효 영역 상의 동작 810으로부터의 표준 셀 변형의 규정 배치를 나타내지 않을 때, 동작 제어 흐름(800)은 전자 소자 디자인 실효 영역 상의 배치를 위하여 표준 셀 라이브러리 중에서의 다른 표준 셀 변형을 선택하기 위하여 동작 810으로 되돌아간다.
예시적인 디자인 플랫폼을 구현하기 위한 예시적인 컴퓨터 시스템
도 9는 본 개시 내용의 예시적인 일 실시예에 따른 예시적인 디자인 플랫폼을 구현하기 위한 예시적인 컴퓨터 시스템의 블록도를 도시한다. 컴퓨터 시스템(900)은 전자 디자인 플랫폼(100) 및/또는 전자 디자인 플랫폼(120)을 구현하는데 사용될 수 있다. 그러나, 일부 상황에서, 2 이상의 컴퓨터 시스템(900)이 전자 디자인 플랫폼(100)을 구현하는데 사용될 수 있다. 본 설명을 읽은 후에, 다른 컴퓨터 시스템 및/또는 컴퓨터 아키텍처를 이용하여 실시예들을 어떻게 구현하는 지가 관련 기술 분야에서의 통상의 기술자에게 명백하게 될 것이다.
컴퓨터 시스템(900)은 도 1a에서 전술된 바와 같은 합성 애플리케이션(102), 배치 및 라우팅 애플리케이션(104), 시뮬레이션 애플리케이션(106) 및/또는 검증 및/또는 도 1b에서 전술된 바와 같은 FEOL 처리 애플리케이션(122), MEOL 처리 애플리케이션(124) 및 BEOL 처리 애플리케이션(126)을 실행하기 위하여, 중앙 처리 유닛 또는 CPU라고도 하는 하나 이상의 프로세서(904)를 포함한다. 하나 이상의 프로세서(904)는 통신 인프라스트럭처 또는 버스(906)에 연결될 수 있다. 예시적인 일 실시예에서, 하나 이상의 프로세서(904)의 하나 이상은 그래픽 처리 유닛(graphics processing unit; GPU)으로서 구현될 수 있다. GPU는 전자 소자에서 수학적으로 집중적인 애플리케이션을 신속하게 처리하도록 설계된 특수 전자 회로를 나타낸다. GPU는 컴퓨터 그래픽 애플리케이션, 이미지 및 비디오에 공통하는 수학적으로 집중적인 데이터와 같은 큰 데이터 블록의 병렬 처리에 효율적인 고도의 병렬 구조를 가질 수 있다.
또한, 컴퓨터 시스템(900)은 사용자 입/출력 인터페이스(들)(902)를 통하여 통신 인프라스트럭처(906)와 통신하는 모니터, 키보드, 포인팅 장치 등과 같은 사용자 입/출력 장치(들)(903)를 포함한다.
또한, 컴퓨터 시스템(900)은 일례를 들자면 랜덤 액세스 메모리(RAM)와 같은 메인 또는 프라이머리 메모리(908)를 포함한다. 메인 메모리(908)는 하나 이상의 레벨의 캐시(cache)를 포함할 수 있다. 메인 메모리(908)는 도 1a에서 전술된 바와 같은 표준 셀 라이브러리(110)와 같은 제어 논리(즉, 컴퓨터 소프트웨어) 및/또는 데이터를 내부에 저장하였다. 또한, 컴퓨터 시스템(900)은 도 1a에서 전술된 바와 같은 표준 셀 라이브러리(110)를 저장하기 위하여 하나 이상의 세컨더리 저장 장치 또는 메모리(910)를 포함할 수 있다. 하나 이상의 세컨더리 저장 장치 또는 메모리(910)는, 예를 들어, 하드 디스크 드라이브(912) 및/또는 제거 가능한 저장 장치 또는 드라이버(914)를 포함할 수 있다. 제거 가능한 저장 드라이버(914)는 플로피 디스크 드라이브, 자기 테이프 드라이브, 컴팩트 디스크 드라이브, 광학 저장 디스크 드라이브, 테이프 백업 장치 및/또는 다른 저장 장치/드라이브일 수 있다. 제거 가능한 저장 드라이버(914)는 제거 가능한 저장 유닛(918)과 상호 작용할 수 있다. 제거 가능한 저장 유닛(918)은 컴퓨터 소프트웨어(제어 논리) 및/또는 데이터를 그 상에 저장한 컴퓨터가 사용 가능하거나 판독 가능한 저장 장치를 포함한다. 제거 가능한 저장 유닛(918)은 플로피 디스크, 자기 테이프, 컴팩트 디스크, DVD, 광학 저장 디스크 및 임의의 다른 컴퓨터 데이터 저장 장치일 수 있다. 제거 가능한 저장 드라이버(914)는 잘 알려진 방식으로 제거 가능한 저장 유닛(918)으로부터 판독하고 그리고/또는 제거 가능한 저장 유닛(918)으로 기록한다.
예시적인 일 실시예에 따르면, 하나 이상의 세컨더리 저장 장치 또는 메모리(910)는 컴퓨터 프로그램 및/또는 다른 명령어 및/또는 데이터가 컴퓨터 시스템(900)에 의해 액세스될 수 있게 하도록 다른 수단, 방편 또는 다른 접근 방식을 포함할 수 있다. 이러한 수단, 방편 또는 다른 접근 방식은, 예를 들어, 제거 가능한 저장 유닛(922) 및 인터페이스(920)를 포함할 수 있다. 제거 가능한 저장 유닛(922)과 인터페이스(920)의 예는 프로그램 카트리지 및 카트리지 인터페이스(예를 들어, 비디오 게임 장치에서 찾아볼 수 있는 것), 제거 가능한 메모리 칩(예를 들어, EPROM 또는 PROM) 및 연관된 소켓, 메모리 스틱 및 USB 포트, 메모리 카드 및 연관된 메모리 카드 슬롯 및/또는 임의의 다른 제거 가능한 저장 유닛 및 연관된 인터페이스를 포함할 수 있다.
컴퓨터 시스템(900)은 통신 또는 네트워크 인터페이스(924)를 더 포함할 수 있다. 통신 또는 네트워크 인터페이스(924)는 컴퓨터 시스템(900)이 원격 장치, 원격 네트워크, 원격 엔티티 등(도면 부호 928로 개별적으로 그리고 집합적으로 참조됨)의 임의의 조합과 통신 및 상호 작용할 수 있게 한다. 예를 들어, 통신 또는 네트워크 인터페이스(924)는 컴퓨터 시스템(900)이 유선 및/또는 무선일 수 있고, LAN, WAN, 인터넷 등의 임의의 조합을 포함할 수 있는 통신 경로(926)를 통해 원격 장치(928)와 통신할 수 있게 할 수 있다. 제어 논리 및/또는 데이터는 통신 경로(926)를 통해 컴퓨터 시스템(900)으로 그리고 그로부터 전송될 수 있다. 예시적인 실시예에서, 원격 장치(928)는 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 다른 장치를 포함하여, 도 1a에서 전술된 바와 같은 전자 디자인 플랫폼(100)을 실행한다. 다른 예시적인 실시예에서, 원격 장치(928)는 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 또는 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 관련 기술 분야(들)에서의 통상의 기술자에게 명백할 다른 장치를 포함하여, 도 1b에서 전술된 바와 같은 전자 디자인 플랫폼(120)을 실행한다.
일 실시예에서, 제어 논리(소프트웨어)가 저장된 유형의 컴퓨터가 사용 가능하거나 판독 가능한 매체를 포함하는 유형의 장치 또는 제조 물품은 또한 여기에서 컴퓨터 프로그램 제품 또는 프로그램 저장 장치라고도 한다. 이것은 컴퓨터 시스템(900), 메인 메모리(908), 세컨더리 메모리(910) 및 제거 가능한 저장 유닛(918, 922)과, 전술한 것의 임의의 조합을 구체화하는 유형의 제조 물품을 포함하지만 이에 한정되지 않는다. 이러한 제어 논리는 하나 이상의 데이터 처리 장치(예를 들어, 컴퓨터 시스템(900))에 의해 실행될 때 이러한 데이터 처리 장치가 여기에서 설명된 바와 같이 동작하게 한다.
본 개시 내용에 포함된 교시 내용에 기초하여, 도 9에 도시된 것이 아닌 데이터 처리 장치, 컴퓨터 시스템 및/또는 컴퓨터 아키텍처를 이용하여 본 발명을 어떻게 이루고 사용하는지가 관련 기술 분야(들)에서의 통상의 기술자에게 명백하게 될 것이다. 특히, 실시예들은 여기에서 설명된 것이 아닌 소프트웨어, 하드웨어 및/또는 운영 체계 구현예와 함께 동작할 수 있다.
결론
전술한 발명을 실시하기 위한 구체적인 내용은 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템을 개시한다. 시스템은, 메모리와 프로세서를 포함한다. 메모리는, 표준 셀 라이브러리를 저장하고, 표준 셀 라이브러리는 표준 셀과 표준 셀 변형을 포함한다. 프로세서는 배치 및 라우팅 애플리케이션을 실행한다. 배치 및 라우팅 애플리케이션은, 프로세서에 의해 실행될 때, 전자 소자 디자인 실효 영역(real estate) 상에 표준 셀을 배치하고, 표준 셀 중에서의 제1 표준 셀이 전자 디자인 제약을 충족하지 않을 때 제1 표준 셀에 대응하는 표준 셀 변형 중에서의 제1 표준 셀 변형을 선택하고, 제1 표준 셀이 전자 디자인 제약을 충족하지 않을 때 전자 소자 디자인 실효 영역 내의 제1 표준 셀을 제1 표준 셀 변형으로 대체하고, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위하여 전자 소자 디자인 실효 영역 상에 배치된 표준 셀 중에서의 표준 셀과 제1 표준 셀 변형을 라우팅하도록 프로세서를 구성한다.
전술한 발명을 실시하기 위한 구체적인 내용은 복수의 표준 셀 라이브러리를 전개하기 위한 방법을 개시한다. 방법은, 표준 셀 라이브러리들 중에서의 표준 셀 라이브러리 중에서 표준 셀을 선택하는 단계와, 표준 셀에 의해 점유되는 규정 사이트(legal site)의 개수를 규정 사이트의 임계 개수와 비교하는 단계와, 표준 셀에 의해 점유되는 규정 사이트의 개수가 규정 사이트의 임계 개수 이하일 때 표준 셀에 대응하는 표준 셀 변형을 포함하는 표준 셀 변형 라이브러리를 전개하는 단계를 포함한다.
전술한 발명을 실시하기 위한 구체적인 내용은 반도체 기판 상에 전자 소자를 제조하기 위한 시스템을 개시한다. 시스템은, 메모리와 프로세서를 포함한다. 메모리는 전자 소자를 위한 전자 아키텍처 디자인을 저장하고, 아키텍처 디자인은 다수의 표준 셀 변형 라이브러리를 활용하여 전개되고, 다수의 표준 셀 변형 라이브러리는 임계 개수 이하의 규정 사이트를 점유하는 다수의 표준 셀 중에서의 표준 셀에 대응한다. 프로세서는 FEOL(front-end-of-line) 처리 애플리케이션을 실행하고, FEOL은, 프로세서에 의해 실행될 때, 전자 아키텍처 디자인에 따라 반도체 기판 내에 그리고/또는 반도체 기판 상에 전자 소자의 하나 이상의 반도체 소자를 형성하도록 상기 프로세서를 구성한다.
실시예
실시예 1. 전자 소자를 위한 전자 아키텍처 디자인(electronic architectural design)을 전개하기 위한 시스템에 있어서,
복수의 표준 셀과 복수의 표준 셀 변형(variation)을 포함하는 복수의 표준 셀 라이브러리를 저장하는 메모리; 및
배치 및 라우팅 애플리케이션을 실행하도록 구성된 프로세서
를 포함하고,
상기 배치 및 라우팅 애플리케이션은, 상기 프로세서에 의해 실행될 때,
전자 소자 디자인 실효 영역(real estate) 상에 상기 복수의 표준 셀을 배치하도록,
상기 복수의 표준 셀 중에서의 제1 표준 셀이 전자 디자인 제약을 충족하지 않을 때, 상기 복수의 표준 셀 중에서의 상기 제1 표준 셀에 대응하는 상기 복수의 표준 셀 변형 중에서의 제1 표준 셀 변형을 선택하도록,
상기 제1 표준 셀이 상기 전자 디자인 제약을 충족하지 않을 때 상기 전자 소자 디자인 실효 영역 내의 상기 제1 표준 셀을 상기 제1 표준 셀 변형으로 대체하도록, 그리고,
상기 전자 소자를 위한 상기 전자 아키텍처 디자인을 전개하기 위하여 상기 전자 소자 디자인 실효 영역 상에 배치된 상기 복수의 표준 셀 중에서의 표준 셀과 상기 제1 표준 셀 변형을 라우팅하도록
상기 프로세서를 구성하는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템.
실시예 2. 실시예 1에 있어서,
제1 복수의 기하학적 형상 및 제1 복수의 상호연결부를 포함하는 상기 제1 표준 셀은 기능을 수행하도록 구성되고 배열되며,
상기 제1 복수의 기하학적 형상 및 상기 제1 복수의 상호연결부와 각각 상이한 제2 복수의 기하학적 형상 및 제2 복수의 상호연결부를 포함하는 상기 제1 표준 셀 변형은 상기 기능을 수행하도록 구성되고 배열되는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템.
실시예 3. 실시예 1에 있어서,
상기 배치 및 라우팅 애플리케이션은, 상기 프로세서에 의해 실행될 때, 상기 전자 소자 디자인 실효 영역 내의 복수의 규정 사이트(legal site) 중에서 더 적은 규정 사이트를 점유하는 상기 제1 표준 셀을 배치하기 전에, 상기 전자 소자 디자인 실효 영역 내의 상기 복수의 규정 사이트 중에서 더 많은 규정 사이트를 점유하는 제2 표준 셀을 배치하도록 상기 프로세서를 구성하고,
상기 제2 표준 셀을 위한 하나 이상의 표준 셀 변형은 상기 복수의 표준 셀 변형 내에 포함되지 않는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템.
실시예 4. 실시예 1에 있어서,
상기 전자 디자인 제약은, 상기 전자 소자를 제조하기 위한 파운드리(foundry) 및/또는 반도체 기술 노드(semiconductor technology node)에 의해 정의되는 추천 파라미터를 포함하는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템.
실시예 5. 실시예 4에 있어서,
상기 추천 파라미터는,
상기 제1 표준 셀을 위한 하나 이상의 전원 연결, 하나 이상의 접지 연결 또는 하나 이상의 입/출력 연결을 위한 하나 이상의 추천 위치,
상기 제1 표준 셀을 위한 하나 이상의 확산층, 하나 이상의 폴리실리콘층, 하나 이상의 금속층을 위한 하나 이상의 추천 위치, 또는
상기 하나 이상의 확산층, 상기 하나 이상의 폴리실리콘층 또는 상기 하나 이상의 금속층 사이의 하나 이상의 상호연결부를 위한 하나 이상의 추천 위치
를 포함하는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템.
실시예 6. 실시예 1에 있어서,
상기 배치 및 라우팅 애플리케이션은, 상기 프로세서에 의해 실행될 때, 상기 제1 표준 셀이 상기 전자 디자인 제약을 충족하는지 검증하도록 상기 프로세서를 또한 구성하는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템.
실시예 7. 복수의 표준 셀 라이브러리를 전개하기 위한 방법에 있어서,
컴퓨터 시스템에 의해, 상기 복수의 표준 셀 라이브러리 중에서의 표준 셀 라이브러리 중에서 표준 셀을 선택하는 단계;
상기 컴퓨터 시스템에 의해, 상기 표준 셀에 의해 점유되는 규정 사이트(legal site)의 개수를 규정 사이트의 임계 개수와 비교하는 단계; 및
상기 컴퓨터 시스템에 의해, 상기 표준 셀에 의해 점유되는 상기 규정 사이트의 개수가 규정 사이트의 임계 개수 이하일 때 상기 표준 셀에 대응하는 표준 셀 변형(variation)을 포함하는 표준 셀 변형 라이브러리를 전개하는 단계
를 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 8. 실시예 7에 있어서,
상기 컴퓨터 시스템에 의해, 상기 표준 셀 변형이 상기 표준 셀에 의해 충족되지 않는 전자 디자인 제약을 충족하는지 검증하는 단계를 더 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 9. 실시예 8에 있어서,
상기 전자 디자인 제약은, 상기 전자 소자를 제조하기 위한 파운드리(foundry) 및/또는 반도체 기술 노드(semiconductor technology node)에 의해 정의되는 추천 파라미터를 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 10. 실시예 9에 있어서,
상기 추천 파라미터는,
상기 제1 표준 셀을 위한 하나 이상의 전원 연결, 하나 이상의 접지 연결 또는 하나 이상의 입/출력 연결을 위한 하나 이상의 추천 위치,
상기 제1 표준 셀을 위한 하나 이상의 확산층, 하나 이상의 폴리실리콘층, 하나 이상의 금속층을 위한 하나 이상의 추천 위치, 또는
상기 하나 이상의 확산층, 상기 하나 이상의 폴리실리콘층 또는 상기 하나 이상의 금속층 사이의 하나 이상의 상호연결부를 위한 하나 이상의 추천 위치
를 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 11. 실시예 7에 있어서,
상기 컴퓨터 시스템에 의해, 상기 복수의 표준 셀 라이브러리를 활용하여 전자 소자를 설계하기 위하여 상기 복수의 표준 셀 라이브러리를 고객에게 전달하는 단계
를 더 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 12. 실시예 7에 있어서,
제1 복수의 기하학적 형상과 제1 복수의 상호연결부를 포함하는 상기 표준 셀은 기능을 수행하도록 구성되고 배열되며,
상기 제1 복수의 기하학적 형상 및 상기 제1 복수의 상호연결부와 각각 상이한 제2 복수의 기하학적 형상 및 제2 복수의 상호연결부를 포함하는 상기 표준 셀 변형은 상기 기능을 수행하도록 구성되고 배열되는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 13. 실시예 7에 있어서,
상기 컴퓨터 시스템에 의해, 상기 표준 셀의 크기가 상기 임계 개수의 규정 사이트보다 클 때 상기 표준 셀에 대응하는 상기 표준 셀 변형을 포함하는 상기 표준 셀 변형 라이브러리를 전개하지 않는 단계
를 더 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 14. 실시예 7에 있어서,
상기 표준 셀 라이브러리 중에서의 각각의 표준 셀에 대하여 상기 선택하는 단계, 상기 비교하는 단계 및 상기 전개하는 단계를 되풀이하여 반복하는 단계
를 더 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 15. 반도체 기판 상에 전자 소자를 제조하기 위한 시스템에 있어서,
상기 전자 소자를 위한 전자 아키텍처 디자인(electronic architectural design)을 저장하는 메모리로서, 상기 전자 아키텍처 디자인은 복수의 표준 셀 변형(variation) 라이브러리를 활용하여 전개되고, 상기 복수의 표준 셀 변형 라이브러리는 임계 개수 이하의 규정 사이트(legal site)를 점유하는 복수의 표준 셀 중에서의 표준 셀에 대응하는 복수의 표준 셀 변형을 포함하는 것인, 상기 메모리; 및
FEOL(front-end-of-line) 처리 애플리케이션을 실행하도록 구성된 프로세서
를 포함하고,
상기 FEOL은, 상기 프로세서에 의해 실행될 때,
상기 전자 아키텍처 디자인에 따라 상기 반도체 기판 내에 그리고/또는 상기 반도체 기판 상에 상기 전자 소자의 하나 이상의 반도체 소자를 형성하도록
상기 프로세서를 구성하는 것인, 반도체 기판 상에 전자 소자를 제조하기 위한 시스템.
실시예 16. 실시예 15에 있어서,
상기 프로세서는 MEOL(middle-end-of-line) 처리 애플리케이션을 실행하도록 또한 구성되고, 상기 MEOL은, 상기 프로세서에 의해 실행될 때,
상기 하나 이상의 반도체 소자를 전기적으로 연결하기 위하여 상기 전자 아키텍처 디자인에 따라 하나 이상의 제1 상호연결부를 형성하도록
상기 프로세서를 또한 구성하는 것인, 반도체 기판 상에 전자 소자를 제조하기 위한 시스템.
실시예 17. 실시예 16에 있어서,
상기 하나 이상의 제1 상호연결부는,
하나 이상의 비아(via); 또는
하나 이상의 콘택
을 포함하는 것인, 반도체 기판 상에 전자 소자를 제조하기 위한 시스템.
실시예 18. 실시예 16에 있어서,
상기 프로세서는 BEOL(back-end-of-line) 처리 애플리케이션을 실행하도록 또한 구성되고, 상기 BEOL은, 상기 프로세서에 의해 실행될 때,
상기 전자 소자를 형성하도록, 상기 하나 이상의 반도체 소자를 전기적으로 연결하기 위하여 상기 전자 아키텍처 디자인에 따라 상기 하나 이상의 제1 상호연결부 사이에 하나 이상의 제2 상호연결부를 형성하도록
상기 프로세서를 또한 구성하는 것인, 반도체 기판 상에 전자 소자를 제조하기 위한 시스템.
실시예 19. 실시예 15에 있어서,
제1 복수의 기하학적 형상과 제1 복수의 상호연결부를 포함하는 상기 복수의 표준 셀 중에서의 표준 셀은 기능을 수행하도록 구성되고 배열되며,
상기 표준 셀에 대응하는 상기 복수의 표준 셀 변형 중에서, 상기 제1 복수의 기하학적 형상 및 상기 제1 복수의 상호연결부와 각각 상이한 제2 복수의 기하학적 형상과 제2 복수의 상호연결부를 포함하는 표준 셀 변형은 상기 기능을 수행하도록 구성되고 배열되는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법.
실시예 20. 실시예 15에 있어서,
상기 FEOL은, 상기 프로세서에 의해 실행될 때,
상기 반도체 기판 내의 하나 이상의 웰(well) 또는 상기 반도체 기판 내의 그리고/또는 상기 반도체 기판 상의 아날로그 및/또는 디지털 회로의 상기 하나 이상의 반도체 소자의 하나 이상의 단자를 형성하도록
상기 프로세서를 구성하는 것인, 반도체 기판 상에 전자 소자를 제조하기 위한 시스템.
Claims (10)
- 전자 소자를 위한 전자 아키텍처 디자인(electronic architectural design)을 전개(develop)하기 위한 시스템에 있어서,
복수의 표준 셀과 복수의 표준 셀 변형(variation)을 포함하는 복수의 표준 셀 라이브러리를 저장하는 메모리; 및
배치 및 라우팅 애플리케이션을 실행하도록 구성된 프로세서
를 포함하고,
상기 배치 및 라우팅 애플리케이션은, 상기 프로세서에 의해 실행될 때,
전자 소자 디자인 실효 영역(real estate) 상에 상기 복수의 표준 셀을 배치하도록,
상기 복수의 표준 셀 중에서의 제1 표준 셀이 전자 디자인 제약을 충족하지 않을 때, 상기 복수의 표준 셀 중에서의 상기 제1 표준 셀에 대응하는 상기 복수의 표준 셀 변형 중에서의 제1 표준 셀 변형을 선택하도록,
상기 제1 표준 셀이 상기 전자 디자인 제약을 충족하지 않을 때 상기 전자 소자 디자인 실효 영역 내의 상기 제1 표준 셀을 상기 제1 표준 셀 변형으로 대체하도록, 그리고,
상기 전자 소자를 위한 상기 전자 아키텍처 디자인을 전개하기 위하여 상기 전자 소자 디자인 실효 영역 상에 배치된 상기 복수의 표준 셀 중에서의 표준 셀과 상기 제1 표준 셀 변형을 라우팅하도록
상기 프로세서를 구성하는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템. - 제1항에 있어서,
제1 복수의 기하학적 형상 및 제1 복수의 상호연결부를 포함하는 상기 제1 표준 셀은 기능을 수행하도록 구성되고 배열되며,
상기 제1 복수의 기하학적 형상 및 상기 제1 복수의 상호연결부와 각각 상이한 제2 복수의 기하학적 형상 및 제2 복수의 상호연결부를 포함하는 상기 제1 표준 셀 변형은 상기 기능을 수행하도록 구성되고 배열되는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템. - 제1항에 있어서,
상기 배치 및 라우팅 애플리케이션은, 상기 프로세서에 의해 실행될 때, 상기 전자 소자 디자인 실효 영역 내의 복수의 규정 사이트(legal site) 중에서 더 적은 규정 사이트를 점유하는 상기 제1 표준 셀을 배치하기 전에, 상기 전자 소자 디자인 실효 영역 내의 상기 복수의 규정 사이트 중에서 더 많은 규정 사이트를 점유하는 제2 표준 셀을 배치하도록 상기 프로세서를 구성하고,
상기 제2 표준 셀을 위한 하나 이상의 표준 셀 변형은 상기 복수의 표준 셀 변형 내에 포함되지 않는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템. - 제1항에 있어서,
상기 전자 디자인 제약은, 상기 전자 소자를 제조하기 위한 파운드리(foundry) 또는 반도체 기술 노드(semiconductor technology node) 중 적어도 하나에 의해 정의되는 추천 파라미터를 포함하는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템. - 제4항에 있어서,
상기 추천 파라미터는,
상기 제1 표준 셀을 위한 하나 이상의 전원 연결, 하나 이상의 접지 연결 또는 하나 이상의 입/출력 연결을 위한 하나 이상의 추천 위치,
상기 제1 표준 셀을 위한 하나 이상의 확산층, 하나 이상의 폴리실리콘층, 하나 이상의 금속층을 위한 하나 이상의 추천 위치, 또는
상기 하나 이상의 확산층, 상기 하나 이상의 폴리실리콘층 또는 상기 하나 이상의 금속층 사이의 하나 이상의 상호연결부를 위한 하나 이상의 추천 위치
를 포함하는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템. - 제1항에 있어서,
상기 배치 및 라우팅 애플리케이션은, 상기 프로세서에 의해 실행될 때, 상기 제1 표준 셀이 상기 전자 디자인 제약을 충족하는지 검증하도록 상기 프로세서를 또한 구성하는 것인, 전자 소자를 위한 전자 아키텍처 디자인을 전개하기 위한 시스템. - 복수의 표준 셀 라이브러리를 전개하기 위한 방법에 있어서,
컴퓨터 시스템에 의해, 상기 복수의 표준 셀 라이브러리 중에서의 표준 셀 라이브러리 중에서 표준 셀을 선택하는 단계;
상기 컴퓨터 시스템에 의해, 상기 표준 셀에 의해 점유되는 규정 사이트(legal site)의 개수를 규정 사이트의 임계 개수와 비교하는 단계; 및
상기 컴퓨터 시스템에 의해, 상기 표준 셀에 의해 점유되는 상기 규정 사이트의 개수가 규정 사이트의 임계 개수 이하일 때 상기 표준 셀에 대응하는 표준 셀 변형(variation)을 포함하는 표준 셀 변형 라이브러리를 전개하는 단계
를 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법. - 제7항에 있어서,
상기 컴퓨터 시스템에 의해, 상기 표준 셀 변형이 상기 표준 셀에 의해 충족되지 않는 전자 디자인 제약을 충족하는지 검증하는 단계를 더 포함하는 것인, 복수의 표준 셀 라이브러리를 전개하기 위한 방법. - 반도체 기판 상에 전자 소자를 제조하기 위한 시스템에 있어서,
상기 전자 소자를 위한 전자 아키텍처 디자인(electronic architectural design)을 저장하는 메모리로서, 상기 전자 아키텍처 디자인은 복수의 표준 셀 변형(variation) 라이브러리를 활용하여 전개되고, 상기 복수의 표준 셀 변형 라이브러리는 임계 개수 이하의 규정 사이트(legal site)를 점유하는 복수의 표준 셀 중에서의 표준 셀에 대응하는 복수의 표준 셀 변형을 포함하는 것인, 상기 메모리; 및
FEOL(front-end-of-line) 처리 애플리케이션을 실행하도록 구성된 프로세서
를 포함하고,
상기 FEOL은, 상기 프로세서에 의해 실행될 때,
상기 전자 아키텍처 디자인에 따라 상기 반도체 기판 내에, 상기 반도체 기판 상에, 또는 상기 반도체 기판의 내와 상기 반도체 기판 상에 상기 전자 소자의 하나 이상의 반도체 소자를 형성하도록
상기 프로세서를 구성하는 것인, 반도체 기판 상에 전자 소자를 제조하기 위한 시스템. - 제9항에 있어서,
상기 프로세서는 MEOL(middle-end-of-line) 처리 애플리케이션을 실행하도록 또한 구성되고, 상기 MEOL은, 상기 프로세서에 의해 실행될 때,
상기 하나 이상의 반도체 소자를 전기적으로 연결하기 위하여 상기 전자 아키텍처 디자인에 따라 하나 이상의 제1 상호연결부를 형성하도록
상기 프로세서를 또한 구성하는 것인, 반도체 기판 상에 전자 소자를 제조하기 위한 시스템.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230124511A (ko) | 2023-08-07 | 2023-08-25 | 주식회사 쓰리디코리아 | 대형 사물을 필라멘트 또는 발포 필라멘트를 이용하여3d 프린터로 출력하는 방법 및 대형 사물을 필라멘트를 이용하여 3d 프린터로 출력해주는 3d 프린터용 헤드세트 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10741539B2 (en) * | 2017-08-30 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Standard cells and variations thereof within a standard cell library |
| DE102017127276A1 (de) | 2017-08-30 | 2019-02-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek |
| CN113536730A (zh) * | 2021-06-16 | 2021-10-22 | 浙江华消科技有限公司 | 控制柜的布线方法、装置、电子装置和存储介质 |
| US20230307484A1 (en) * | 2022-03-22 | 2023-09-28 | Omnivision Technologies, Inc. | Pixel Cell Having Anti-Blooming Structure and Image Sensor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160023535A (ko) * | 2014-08-22 | 2016-03-03 | 삼성전자주식회사 | 표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법 |
| KR20160034167A (ko) * | 2014-09-18 | 2016-03-29 | 삼성전자주식회사 | 교차 연결 구조를 갖는 반도체 장치 및 그것의 레이아웃 검증 방법 |
Family Cites Families (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459673A (en) * | 1990-10-29 | 1995-10-17 | Ross Technology, Inc. | Method and apparatus for optimizing electronic circuits |
| US6209123B1 (en) * | 1996-11-01 | 2001-03-27 | Motorola, Inc. | Methods of placing transistors in a circuit layout and semiconductor device with automatically placed transistors |
| US6075934A (en) * | 1997-05-01 | 2000-06-13 | Motorola, Inc. | Method for optimizing contact pin placement in an integrated circuit |
| US6282693B1 (en) * | 1998-12-16 | 2001-08-28 | Synopsys, Inc. | Non-linear optimization system and method for wire length and density within an automatic electronic circuit placer |
| US6453447B1 (en) * | 1999-08-19 | 2002-09-17 | Aeroflex Utmc Microelectronic Systems Inc. | Method for fabricating integrated circuits |
| US6467074B1 (en) * | 2000-03-21 | 2002-10-15 | Ammocore Technology, Inc. | Integrated circuit architecture with standard blocks |
| US6539533B1 (en) * | 2000-06-20 | 2003-03-25 | Bae Systems Information And Electronic Systems Integration, Inc. | Tool suite for the rapid development of advanced standard cell libraries |
| US7225423B2 (en) * | 2000-06-30 | 2007-05-29 | Zenasis Technologies, Inc. | Method for automated design of integrated circuits with targeted quality objectives using dynamically generated building blocks |
| DE10159699A1 (de) * | 2001-12-05 | 2003-06-26 | Infineon Technologies Ag | Verfahren zur Herstellung einer integrierten Halbleiterschaltung |
| US7269803B2 (en) * | 2003-12-18 | 2007-09-11 | Lsi Corporation | System and method for mapping logical components to physical locations in an integrated circuit design environment |
| US7191425B1 (en) * | 2004-11-18 | 2007-03-13 | Sun Microsystems, Inc. | Method and apparatus for inserting extra tracks during library architecture migration |
| US7246337B2 (en) * | 2004-12-08 | 2007-07-17 | Lsi Corporation | Density driven layout for RRAM configuration module |
| US7325214B2 (en) * | 2005-02-03 | 2008-01-29 | United Microelectronics Corp. | Method for realizing circuit layout using cell library |
| US8490043B2 (en) * | 2005-05-06 | 2013-07-16 | Tela Innovations, Inc. | Standard cells having transistors annotated for gate-length biasing |
| US7343581B2 (en) * | 2005-06-27 | 2008-03-11 | Tela Innovations, Inc. | Methods for creating primitive constructed standard cells |
| JP4718914B2 (ja) * | 2005-06-28 | 2011-07-06 | 株式会社東芝 | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法 |
| EP1907957A4 (en) * | 2005-06-29 | 2013-03-20 | Otrsotech Ltd Liability Company | INVESTMENT METHODS AND SYSTEMS |
| JP2007103607A (ja) * | 2005-10-03 | 2007-04-19 | Matsushita Electric Ind Co Ltd | スタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリ |
| US20070157146A1 (en) * | 2006-01-03 | 2007-07-05 | Mediatek Inc. | Method of packing-based macro placement and semiconductor chip using the same |
| US7564077B2 (en) * | 2006-05-05 | 2009-07-21 | Texas Instruments Incorporated | Performance and area scalable cell architecture technology |
| US7739627B2 (en) * | 2006-07-05 | 2010-06-15 | Chew Marko P | System and method of maximizing integrated circuit manufacturing yield with context-dependent yield cells |
| US7496862B2 (en) * | 2006-08-29 | 2009-02-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for automatically modifying integrated circuit layout |
| DE102006059829A1 (de) | 2006-12-15 | 2008-06-19 | Slawomir Suchy | Universalcomputer |
| US7562326B2 (en) * | 2007-08-09 | 2009-07-14 | United Microelectronics Corp. | Method of generating a standard cell layout and transferring the standard cell layout to a substrate |
| US8037441B2 (en) * | 2007-09-25 | 2011-10-11 | International Business Machines Corporation | Gridded-router based wiring on a non-gridded library |
| US8024695B2 (en) * | 2008-02-05 | 2011-09-20 | Nangate A/S | Optimization of integrated circuit design and library |
| US8079008B2 (en) * | 2008-03-31 | 2011-12-13 | Broadcom Corporation | High-speed low-leakage-power standard cell library |
| KR101761530B1 (ko) * | 2008-07-16 | 2017-07-25 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
| US7966596B2 (en) * | 2008-08-27 | 2011-06-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Place-and-route layout method with same footprint cells |
| US8001505B2 (en) | 2008-09-15 | 2011-08-16 | Synopsys, Inc. | Method and apparatus for merging EDA coverage logs of coverage data |
| US8136072B2 (en) | 2008-11-03 | 2012-03-13 | Arm Limited | Standard cell placement |
| US8631366B2 (en) * | 2009-04-30 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit design using DFM-enhanced architecture |
| US8543958B2 (en) | 2009-12-11 | 2013-09-24 | Synopsys, Inc. | Optical proximity correction aware integrated circuit design optimization |
| US8484523B2 (en) * | 2010-03-23 | 2013-07-09 | Freescale Semiconductor, Inc. | Sequential digital circuitry with test scan |
| US8549447B2 (en) * | 2010-04-24 | 2013-10-01 | Robert Eisenstadt | Integrated circuits with multiple I/O regions |
| US8832629B2 (en) * | 2010-07-23 | 2014-09-09 | Freescale Semiconductor, Inc. | Method for optimising cell variant selection within a design process for an integrated circuit device |
| EP2469597A3 (en) * | 2010-12-23 | 2016-06-29 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Multi-level integrated circuit, device and method for modeling multi-level integrated circuits |
| US8726217B2 (en) * | 2011-01-20 | 2014-05-13 | GlobalFoundries, Inc. | Methods for analyzing cells of a cell library |
| US8612914B2 (en) * | 2011-03-23 | 2013-12-17 | Synopsys, Inc. | Pin routing in standard cells |
| US8898610B1 (en) * | 2011-06-03 | 2014-11-25 | Nangate Inc. | Creating cell libraries with a large number of cells |
| US8561003B2 (en) | 2011-07-29 | 2013-10-15 | Synopsys, Inc. | N-channel and P-channel finFET cell architecture with inter-block insulator |
| US8607172B2 (en) * | 2011-10-06 | 2013-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods of designing the same |
| US9003349B1 (en) * | 2013-06-28 | 2015-04-07 | Cadence Design Systems, Inc. | Methods, systems, and articles of manufacture for implementing a physical electronic design with area-bounded tracks |
| US8645893B1 (en) * | 2012-10-23 | 2014-02-04 | Arm Limited | Method of generating a layout of an integrated circuit comprising both standard cells and at least one memory instance |
| US8775999B2 (en) * | 2012-11-08 | 2014-07-08 | Advanced Micro Devices, Inc. | Standard cell placement method to exercise placement permutations of standard cell libraries |
| US8878303B2 (en) * | 2012-12-28 | 2014-11-04 | Broadcom Corporation | Geometric regularity in fin-based multi-gate transistors of a standard cell library |
| US8739104B1 (en) * | 2013-02-28 | 2014-05-27 | Broadcom Corporation | Systems and methods for forming an integrated circuit using a standard cell library |
| US9852253B2 (en) * | 2013-05-17 | 2017-12-26 | Cornell University | Automated layout for integrated circuits with nonstandard cells |
| US9087170B2 (en) * | 2013-08-28 | 2015-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell layout design and method |
| US8959472B1 (en) * | 2013-09-27 | 2015-02-17 | Arm Limited | Considering compatibility of adjacent boundary regions for standard cells placement and routing |
| US9704846B1 (en) * | 2013-10-04 | 2017-07-11 | Pdf Solutions, Inc. | IC chips containing a mixture of standard cells obtained from an original set of design rules and enhanced standard cells that are a substantially uniform variant of the original set of design rules and methods for making the same |
| US9355202B2 (en) * | 2013-11-05 | 2016-05-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Promoting efficient cell usage to boost QoR in automated design |
| US10083269B2 (en) * | 2013-11-19 | 2018-09-25 | Arm Limited | Computer implemented system and method for generating a layout of a cell defining a circuit component |
| US9177096B2 (en) * | 2014-03-26 | 2015-11-03 | Freescale Semiconductor, Inc. | Timing closure using transistor sizing in standard cells |
| US9830415B2 (en) | 2014-08-22 | 2017-11-28 | Samsung Electronics Co., Ltd. | Standard cell library, method of using the same, and method of designing semiconductor integrated circuit |
| US9767248B2 (en) | 2014-09-18 | 2017-09-19 | Samsung Electronics, Co., Ltd. | Semiconductor having cross coupled structure and layout verification method thereof |
| TWI656622B (zh) * | 2014-09-23 | 2019-04-11 | 聯華電子股份有限公司 | 積體電路佈局結構 |
| KR102303301B1 (ko) * | 2014-12-18 | 2021-09-16 | 삼성전자주식회사 | 반도체 장치의 설계 방법 및 설계 시스템 |
| US20160283641A1 (en) * | 2015-03-25 | 2016-09-29 | Intel Corporation | Method and apparatus for improving performance and power in an electronic design using standard cells |
| US9792400B2 (en) | 2015-03-31 | 2017-10-17 | Cavium, Inc. | Determination of flip-flop count in physical design |
| US9727685B2 (en) * | 2015-05-14 | 2017-08-08 | Globalfoundries Inc. | Method, apparatus, and system for improved standard cell design and routing for improving standard cell routability |
| US9846759B2 (en) * | 2015-07-30 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Global connection routing method and system for performing the same |
| US10162925B2 (en) * | 2015-09-18 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell layout of semiconductor device |
| CN106611075A (zh) * | 2015-10-23 | 2017-05-03 | 飞思卡尔半导体公司 | 使用来自两个或多个库的标准单元的集成电路 |
| US10169517B2 (en) * | 2016-03-29 | 2019-01-01 | Wipro Limited | Methods and systems for reducing congestion in very large scale integrated (VLSI) chip design |
| KR102504289B1 (ko) | 2016-04-07 | 2023-02-28 | 삼성전자 주식회사 | 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치 |
| US10282503B2 (en) * | 2016-06-25 | 2019-05-07 | Qualcomm Incorporated | Mitigating length-of-diffusion effect for logic cells and placement thereof |
| US10740531B2 (en) * | 2016-11-29 | 2020-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit, system for and method of forming an integrated circuit |
| CN109952642B (zh) * | 2016-12-07 | 2024-03-26 | 英特尔公司 | 具有锯齿状金属迹线布局的集成电路器件 |
| US10402530B1 (en) * | 2016-12-30 | 2019-09-03 | Cadence Design Systems, Inc. | Method, system, and computer program product for implementing placement using row templates for an electronic design |
| US10572615B2 (en) * | 2017-04-28 | 2020-02-25 | Synopsys, Inc. | Placement and routing of cells using cell-level layout-dependent stress effects |
| US10741539B2 (en) * | 2017-08-30 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Standard cells and variations thereof within a standard cell library |
| US10769346B1 (en) * | 2017-12-28 | 2020-09-08 | Cadence Design Systems, Inc. | Method, system, and computer program product for rearrangement of objects within an electronic design |
| CN110349947A (zh) * | 2018-04-02 | 2019-10-18 | 台湾积体电路制造股份有限公司 | 半导体装置、其设计方法及包括其的系统 |
-
2017
- 2017-11-01 US US15/800,693 patent/US10741539B2/en active Active
- 2017-12-08 KR KR1020170168108A patent/KR102049103B1/ko active IP Right Grant
-
2018
- 2018-01-04 TW TW107100310A patent/TWI683228B/zh active
- 2018-01-18 CN CN201810049128.5A patent/CN109426693B/zh active Active
-
2020
- 2020-06-25 US US16/912,061 patent/US11182533B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160023535A (ko) * | 2014-08-22 | 2016-03-03 | 삼성전자주식회사 | 표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법 |
| KR20160034167A (ko) * | 2014-09-18 | 2016-03-29 | 삼성전자주식회사 | 교차 연결 구조를 갖는 반도체 장치 및 그것의 레이아웃 검증 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230124511A (ko) | 2023-08-07 | 2023-08-25 | 주식회사 쓰리디코리아 | 대형 사물을 필라멘트 또는 발포 필라멘트를 이용하여3d 프린터로 출력하는 방법 및 대형 사물을 필라멘트를 이용하여 3d 프린터로 출력해주는 3d 프린터용 헤드세트 |
Also Published As
| Publication number | Publication date |
|---|---|
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|---|---|---|
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| JP2005108065A (ja) | 集積回路の配線処理装置 |
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