KR102504289B1 - 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치 - Google Patents

인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치 Download PDF

Info

Publication number
KR102504289B1
KR102504289B1 KR1020160042588A KR20160042588A KR102504289B1 KR 102504289 B1 KR102504289 B1 KR 102504289B1 KR 1020160042588 A KR1020160042588 A KR 1020160042588A KR 20160042588 A KR20160042588 A KR 20160042588A KR 102504289 B1 KR102504289 B1 KR 102504289B1
Authority
KR
South Korea
Prior art keywords
metal
standard cell
pin
center
routing
Prior art date
Application number
KR1020160042588A
Other languages
English (en)
Other versions
KR20170115243A (ko
Inventor
서재우
김진태
송태중
오형석
이근호
이달희
조성위
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020160042588A priority Critical patent/KR102504289B1/ko
Priority to US15/298,586 priority patent/US10553574B2/en
Publication of KR20170115243A publication Critical patent/KR20170115243A/ko
Priority to US16/725,023 priority patent/US11031385B2/en
Application granted granted Critical
Publication of KR102504289B1 publication Critical patent/KR102504289B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67138—Apparatus for wiring semiconductor or solid state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/17744—Structural details of routing resources for input/output signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0002—Multistate logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

집적 회로가 게시된다. 상기 집적 회로는 제1언폴디드 트랜지스터들만을 포함하는 표준 셀을 포함하고, 상기 표준 셀은 각각이 제1방향으로 연이어 나란히 제1레이어에 배치된 제1메탈, 제2메탈, 및 제3메탈; 각각이 제2방향으로 제2레이어에 배치되고 서로 분리된 제4메탈과 제5메탈; 상기 제1메탈과 상기 제4메탈 사이에 연결된 제1비아; 및 상기 제3메탈과 상기 제5메탈 사이에 연결된 제2비아를 포함하고, 상기 제1비아와 상기 제2비아 사이의 제1 비아 센터-투-비아 센터 간격은 상기 제1메탈과 상기 제2메탈 사이의 제1 최소 메탈 센터-투-메탈 센터 피치의 2배보다 크고, 상기 제1 최소 메탈 센터-투-메탈 센터 피치는 80나노미터(㎚)와 같거나 작고, 상기 제1방향과 상기 제2방향은 서로 수직이다.

Description

인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치{STANDARD CELL CONFIGURED TO REMOVE ROUTING INTERFERENCE BETWEEN ADJACENT PINS}
본 발명의 개념에 따른 실시 예는 표준 셀에 관한 것으로, 특히 인접하게 배치된 핀들 사이의 라우팅 간섭을 제거할 수 있는 구조를 갖는 표준 셀과 이를 포함하는 장치에 관한 것이다.
집적 회로(IC)는 표준 셀들과 상기 표준 셀들 사이의 연결들(connections)을 배치하는 자동화된 레이아웃 툴(automated layout tool)을 이용하여 설계된다. 상기 자동화된 레이아웃 툴은 특별한 레이아웃 룰들 또는 디자인 룰들에 따라 상기 표준 셀들과 상기 연결들을 배열한다. 배열된 표준 셀들과 배열된 연결들은 장치 레이아웃(device layout)으로 불릴 수 있고, IC 장치를 형성하는 기본(basis)으로 사용될 수 있다. 상기 장치 레이아웃은 표준 셀들 각각의 레이아웃의 라우트 가능성(routability)에 의존적이다.
표준 셀은 서로 다른 메탈 레이어들 각각에 배치된 핀들을 포함한다. 동일한 메탈 레이어에 배치된 핀들(또는 메탈들)이 서로 인접하게 배치되어 있을 때, 상기 핀들 사이에서 라우팅 간섭이 심하게 일어날 수 있다. 또한 표준 셀을 제조하는 공정이 미세화됨에 따라, 상기 레이아웃 룰들 또는 상기 디자인 룰들에 의해 정의된 메탈들 사이의 최소 거리를 준수하지 못하는 라우팅 문제가 발생할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 인접하게 배치된 핀들 사이의 라우팅 간섭을 제거(또는 감소)할 수 있는 구조를 갖는 표준 셀을 포함하는 집적 회로와 이를 포함하는 장치를 제공하는 것이다.
본 발명의 실시 예에 따른 집적 회로는 제1트랜지스터들을 포함하는 제1표준 셀을 포함하고, 상기 트랜지스터들 모두는 제1언폴디드 트랜지스터들이다. 상기 제1표준 셀은 각각이 제1방향으로 연이어 나란히 제1레이어에 배치된 제1메탈, 제2메탈, 및 제3메탈; 각각이 제2방향으로 제2레이어에 배치되고 서로 분리된 제4메탈과 제5메탈; 상기 제1메탈과 상기 제4메탈 사이에 연결된 제1비아; 및 상기 제3메탈과 상기 제5메탈 사이에 연결된 제2비아를 포함한다. 상기 제1비아와 상기 제2비아 사이의 제1 비아 센터-투-비아 센터 간격은 상기 제1메탈과 상기 제2메탈 사이의 제1 최소 메탈 센터-투-메탈 센터 피치의 2배보다 크고, 상기 제1 최소 메탈 센터-투-메탈 센터 피치는 80나노미터(㎚)와 같거나 작고, 상기 제1방향과 상기 제2방향은 서로 수직이다.
상기 제1 비아 센터-투-비아 센터 간격(DV2)은 다음의 수학식으로 정의되고, DV2 = VIA_W1b + 2*OVL_W1b + T2T2,
여기서, VIA_W1b는 상기 제1비아의 폭을 나타내고, 상기 OVL_W1b는 상기 제1메탈과 상기 제4메탈 사이의 제1오버랩 폭을 나타내고, 상기 T2T2는 상기 제4메탈과 상기 제5메탈 사이의 제1팁-투-팁 간격을 나타낸다.
상기 제1팁-투-팁 간격은 디자인 룰 체킹 클린을 위한 최소 간격 거리와 같거나 크다. 상기 제1메탈의 폭과 상기 제1오버랩 폭의 비율은 0.8과 같거나 크다.
상기 집적 회로는 제2트랜지스터들을 포함하는 제2표준 셀을 더 포함하고, 상기 제2트랜지스터들 모두는 제2언폴디드 트랜지스터들이다. 상기 제2표준 셀은 각각이 상기 제1방향으로 연이어 나란히 상기 제1레이어에 배치된 제6메탈, 제7메탈, 및 제8메탈; 각각이 상기 제2방향으로 상기 제2레이어에 배치되고 서로 분리된 제9메탈과 제10메탈; 상기 제6메탈과 상기 제9메탈 사이에 연결된 제3비아; 및 상기 제8메탈과 상기 제10메탈 사이에 연결된 제4비아를 포함하고, 상기 제3비아와 상기 제4비아 사이의 제2 비아 센터-투-비아 센터 간격은 상기 제6메탈과 상기 제7메탈 사이의 제2 최소 메탈 센터-투-메탈 센터 피치의 2배보다 크고, 상기 제2 최소 메탈 센터-투-메탈 센터 피치는 상기 80나노미터와 같거나 작다.
상기 제2비아 센터-투-비아 센터 간격(DV1)은 다음의 수학식으로 정의되고, DV1 = VIA_W1a + 2*OVL_W1a + T2T1,
여기서, VIA_W1a는 상기 제3비아의 폭을 나타내고, 상기 OVL_W1a는 상기 제6메탈과 상기 제9메탈 사이의 제2오버랩 폭을 나타내고, 상기 T2T1는 상기 제9메탈과 상기 제10메탈 사이의 제2팁-투-팁 간격을 나타낸다. 상기 제2팁-투-팁 간격은 상기 DRC 클린을 위한 상기 최소 간격 거리보다 작다.
상기 제1언폴디드 트랜지스터들 각각은 20나노미터(㎚)보다 작은 FinFET 공정 기술로 제조된다.
본 발명의 실시 예에 따른 제1트랜지스터들을 포함하는 레이아웃 영역을 포함하는 집적 회로에서, 상기 제1트랜지스터들 모두는 제1언폴디드 트랜지스터들이고, 상기 레이아웃 영역은 각각이 제1방향으로 연이어 나란히 제1레이어에 배치된 제1메탈, 제2메탈, 및 제3메탈; 각각이 제2방향으로 제2레이어에 배치되고 서로 분리된 제4메탈과 제5메탈; 상기 제1메탈과 상기 제4메탈 사이에 연결된 제1비아; 및 상기 제3메탈과 상기 제5메탈 사이에 연결된 제2비아를 포함하고, 상기 제1비아와 상기 제2비아 사이의 제1 비아 센터-투-비아 센터 간격은 상기 제1메탈과 상기 제2메탈 사이의 제1 최소 메탈 센터-투-메탈 센터 피치의 2배보다 크고, 상기 최소 메탈 센터-투-메탈 센터 피치는 80나노미터(㎚)와 같거나 작고, 상기 제1방향과 상기 제2방향은 서로 수직이다.
실시 예들에 따라, 상기 제1언폴디드 트랜지스터들과 상기 제1메탈부터 상기 제3메탈은 하나의 표준 셀의 내부에 배치되다.
실시 예들에 따라, 상기 제1언폴디드 트랜지스터들 중의 일부, 상기 제2메탈, 및 상기 제3메탈은 하나의 표준 셀 내부에 배치되고, 상기 제1언폴디드 트랜지스터들 중의 나머지 일부와 상기 제1메탈은 상기 하나의 표준 셀의 외부에 배치된다.
본 발명의 실시 예에 따른 배치 및 라우팅 툴을 이용한 표준 셀 레이아웃 방법은 배치 및 라우팅 영역을 복수의 영역들로 파티셔닝하는 단계; 상기 파티션된 영역들 각각에 대한 디자인 룰 체크 위반의 개수에 기초하여, 상기 파티션된 영역들 각각이 라우팅 혼잡 영역인지를 판단하는 단계; 상기 라우팅 혼잡 영역으로 판단된 파티션된 영역에는 제1셀 라이브러리의 셀 레이아웃을 이용하여 제1표준 셀을 배치 및 라우팅하는 단계; 및 상기 라우팅 혼잡 영역으로 판단되지 않은 파티션된 영역에는 제2셀 라이브러리의 제2셀 레이아웃을 이용하여 제2표준 셀을 배치 및 라우팅하는 단계를 포함한다.
상기 제1표준 셀을 배치 및 라우팅하는 단계는 제1트랜지스터들 모두를 제1언폴디드 트랜지스터들로 상기 제1표준 셀에 형성하는 단계; 제1메탈, 제2메탈, 및 제3메탈을 제1방향으로 연이어 나란히 제1레이어에 배치하는 단계; 서로 분리된 제4메탈과 제5메탈을 제2방향으로 제2레이어에 배치하는 단계; 제1비아를 이용하여 상기 제1메탈과 상기 제4메탈을 연결하고, 제2비아를 이용하여 상기 제3메탈과 상기 제5메탈을 연결하는 단계를 포함하고, 상기 제1비아와 상기 제2비아 사이의 제1 비아 센터-투-비아 센터 간격은 상기 제1메탈과 상기 제2메탈 사이의 제1 최소 메탈 센터-투-메탈 센터 피치의 2배보다 크고, 상기 제1 최소 메탈 센터-투-메탈 센터 피치는 80나노미터(㎚)와 같거나 작고, 상기 제1방향과 상기 제2방향은 서로 수직이다.
상기 제4메탈과 상기 제5메탈 사이의 제1팁-투-팁 간격은 디자인 룰 체킹 클린을 위한 최소 간격 거리와 같거나 크다.
상기 제2표준 셀을 배치 및 라우팅하는 단계는 제2트랜지스터들 모두를 제2언폴디드 트랜지스터들로 상기 제2표준 셀에 형성하는 단계; 제6메탈, 제7메탈, 및 제8메탈을 상기 제1방향으로 연이어 나란히 상기 제1레이어에 배치하는 단계; 서로 분리된 제9메탈과 제10메탈을 상기 제2방향으로 상기 제2레이어에 배치하는 단계; 제3비아를 이용하여 상기 제6메탈과 상기 제9메탈을 연결하고, 제4비아를 이용하여 상기 제8메탈과 상기 제10메탈을 연결하는 단계를 더 포함하고, 상기 제3비아와 상기 제4비아 사이의 제2 비아 센터-투-비아 센터 간격은 상기 제6메탈과 상기 제7메탈 사이의 제2 최소 메탈 센터-투-메탈 센터 피치의 2배보다 크고, 상기 제2 최소 메탈 센터-투-메탈 센터 피치는 80나노미터(㎚)와 같거나 작다.
상기 제9메탈과 상기 제10메탈 사이의 제2팁-투-팁 간격은 상기 디자인 룰 체킹 클린을 위한 상기 최소 간격 거리보다 작다.
본 발명의 실시 예에 따른 표준 셀 또는 표준 셀 레이아웃은 서로 인접하게 나란히 배치된 3개 이상의 핀들 중에서 첫 번째 핀과 세 번째 핀 사이의 간격을 넓혀 상기 첫 번째 핀과 상기 세 번째 핀 사이의 라우팅 간섭을 제거하는 효과가 있다.
본 발명의 실시 예에 따른 표준 셀 레이아웃은 인접하게 나란히 배치된 3개 이상의 핀들 사이의 라우팅 간섭을 제거(또는 감소)할 수 있으므로 표준 셀의 라우팅 효율을 높이는 효과가 있다.
본 발명의 실시 예에 따른 표준 셀 레이아웃 방법은 배치 및 라우팅된 표준 셀의 라우팅 혼잡(routing congestion) 여부에 따라 서로 다른 표준 셀 라이브러리를 이용하여 상기 표준 셀을 라우팅을 수행할 수 있다. 따라서 전반적인 블록-레벨 면적이 감소하는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 메탈 레이어들과 비아들을 포함하는 인쇄 회로 기판을 개념적으로 나타낸다.
도 2는 언폴디드 트랜지스터 구조와 폴디드 트랜지스터 구조를 설명하는 개념도이다.
도 3은 제1표준 셀의 생성 조건들과 제2표준 셀의 생성 조건들을 설명하는 플로우 차트이다.
도 4는 제1표준 셀과 제2표준 셀 모두를 포함하는 집적 회로를 나타낸다.
도 5는 도 3에 도시된 조건들에 따라 내부 핀들 사이의 라우팅 간섭이 제거되지 않은 제2표준 셀의 레이아웃을 개념적으로 나타낸다.
도 6은 도 3에 도시된 조건들에 따라 내부 핀들 사이의 라우팅 간섭이 제거된 제1표준 셀의 레이아웃을 개념적으로 나타낸다.
도 7은 도 3에 도시된 조건들에 따라 내부 핀들과 외부 핀들 사이의 라우팅 간섭이 제거되지 않은 제2표준 셀의 레이아웃을 개념적으로 나타낸다.
도 8은 도 3에 도시된 조건들에 따라 내부 핀들과 외부 핀들 사이의 라우팅 간섭이 제거된 제1표준 셀의 레이아웃을 개념적으로 나타낸다.
도 9는 내부 핀들 사이의 라우팅 간섭이 제거된 제1표준 셀에 해당하는 AOI22 셀의 레이아웃을 나타낸다.
도 10은 내부 핀들과 외부 핀들 사이의 라우팅 간섭이 제거된 제1표준 셀에 해당하는 AOI22 셀의 레이아웃을 나타낸다.
도 11은 본 발명의 실시 예에 따른 제1표준 셀과 제2표준 셀을 포함하는 집적 회로를 디자인 할 수 있는 디자인 시스템의 블록도를 나타낸다.
도 12는 본 발명의 실시 예들에 따른 제1표준 셀과 제2표준 셀을 레이아웃하는 방법을 설명하는 플로우 차트이다.
도 13은 본 발명의 실시 예들에 따른 제1표준 셀과 제2표준 셀을 레이아웃하는 방법을 설명하는 플로우 차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
반도체 설계에서, 표준 셀 방법론(standard cell methodology)는 일반적인 디지털-로직 특징들을 갖는 ASICs(Application Specific Integrated Circuits)을 설계하는 방법이다. 표준 셀(standard cell)은 불린 로직 기능(Boolean logic function) 및/또는 저장 기능(예컨대, 플립플롭 또는 래치(latch))을 제공하는 트랜지스터들과 접속 구조들(interconnect structures)의 그룹을 의미할 수 있다.
예컨대, 불린 로직 기능은 트라이-스테이트(tri-state) 로직 회로, XOR 게이트, XNOR 게이트, AND 게이트, OR 게이트, 인버터, NAND 게이트, NOR 게이트, AND-OR-인버터 (AOI) 게이트, 또는 OR-AND-인버터(OAI) 게이트로 구현될 수 있으나 이에 한정되는 것은 아니다. 상기 불린 로직 기능는 본 명세서에서 설명될 제1표준 셀 또는 제2표준 셀을 의미할 수 있다.
본 명세서에서 하위 메탈 레이어(lower metal layer)에 포함된 A-핀(또는 A-메탈)과 상위 메탈 레이어(upper metal layer)에 포함된 B-핀(또는 B-메탈) 사이에 라우팅 간섭이 존재한다 함은 상기 B-핀을 라우팅할 때 상기 A-핀의 라우팅을 고려해야 함을 의미한다. 또한, 상기 A-핀과 상기 B-핀 사이에 라우팅 간섭이 존재하지 않는다 함은 상기 A-핀의 라우팅과 무관하게 상기 B-핀을 라우팅할 수 있음을 의미한다. 상기 라우팅 간섭이 존재한다 함은 디자인 룰 체크(design rule check(DRC)) 위반(violation)이 발생할 가능성이 높음을 의미할 수 있다.
도 1은 메탈 레이어들과 비아들을 포함하는 인쇄 회로 기판을 개념적으로 나타낸다. 도 1을 참조하면, 인쇄 회로 기판(printed circuit board(PCB); 1000)는 집적 회로(IC)에 포함된 PCB를 의미하고, 복수의 메탈 레이어들(M1, M2, 및 M3), 제1메탈 레이어(M1)와 제2메탈 레이어(M2)를 전기적으로 연결하는 제1바이들 (VIA1), 및 제2메탈 레이어(M2)와 제3메탈 레이어(M3)를 전기적으로 연결하는 제2바이들(VIA2)을 포함할 수 있다. 비록, 도 1에서는 3개의 메탈 레이어들(M1-M3)과 복수의 비아들(VIA1과 VIA2)이 도시되어 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 2는 언폴디드 트랜지스터 구조와 폴디드 트랜지스터 구조를 설명하는 개념도이다. 도 2를 참조하면, 반도체 영역을 아끼기(conserving) 위한 기술로서 트랜지스터 폴딩(transistor folding)은 잘 알려져 있다. 상기 트랜지스터 폴딩은 도 2의 (b)에 도시된 바와 같이, 하나의 트랜지스터를 폴드들(folds), 핑거들 (fingers) 또는 다리들(legs)로 불리는 더 작고 멀티플(smaller and multiple) 트랜지스터들로 변환하는 과정을 의미한다. 상기 폴드들, 상기 핑거들, 또는 상기 다리들은 병렬로 연결되고 하나의 반도체 칩 상(on)에서 반드시 함께 배치되어야 한다. 트랜지스터들은 최대 높이 필요조건 (maximum height requirement)을 만족시키기 위해 접힌다(folded).
도 2의 (a)는 폴딩 이전의 트랜지스터들을 포함하는 인버터의 레이아웃 뷰 (layout view; LV1)와 넷리스트 뷰(netlist view; NV1)를 나타낸다. 도 2의 (b)는 폴딩 이후의 트랜지스터들을 포함하는 인버터의 레이아웃 뷰(LV2)와 넷리스트 뷰 (NV2)를 나타낸다. 여기서 S1과 S2 각각은 소스 영역을 나타내고, D1과 D2 각각은 드레인 영역을 나타내고, G는 게이트 전극을 나타낸다. W1은 P-로우(row) 또는 PMOS 트랜지스터의 높이를 나타내고, W2는 N-로우(row) 또는 NMOS 트랜지스터의 높이를 나타내고, W3은 폴디드 구조를 갖는 PMOS 트랜지스터들 각각의 높이를 나타낸다. 도해(schematic; NV2)는 도해(NV1)와 등가(equivalent)이다.
도 3은 제1표준 셀의 생성 조건들과 제2표준 셀의 생성 조건들을 설명하는 플로우 차트이다.
제1비아와 제2비아 사이의 비아-센터-투-비아 센터 간격(DV)이 제1메탈과 제2메탈 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 큰지가 판단된다 (S10). 여기서 DV는 도 5의 DV1, 도 6의 DV2, 도 7의 DV3, 및 도 8의 DV4를 총칭한다.
비아-센터-투-비아 센터 간격(DV)이 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크면(S10의 YES), 표준 셀에 포함될 모든 트랜지스터들 각각이 언폴디드 트랜지스터인지가 판단된다(S20). 상기 모든 트랜지스터들 각각이 언폴디드 트랜지스터일 때(S20의 YES), 배치 및 라이팅될 표준 셀에서 라우팅 혼잡이 예측되는지가 판단된다(S30).
배치 및 라이팅될 표준 셀에서 라우팅 혼잡이 예측되면(S30의 YES), 상기 표준 셀은 제1표준 셀로서 배치 및 라우팅될 수 있다. 상기 제1표준 셀의 배치 및 라우팅은 도 6, 도 8, 도 9, 및 도 10을 참조하여 설명될 것이다.
상기 제1표준 셀은 DRC 클린(clean) 표준 셀 또는 DRC 위반-프리(violation-free) 표준 셀을 의미할 수 있다. 이때, 상기 제1표준 셀에서 팁-투-팁 간격은 RDC 간격과 같거나 크게 설계된다. 상기 팁-투-팁 간격과 상기 RDC 간격은 도 5부터 도 8을 참조하여 상세히 설명될 것이다.
배치 및 라이팅될 라우팅 혼잡이 예측되지 않으면(S30의 NO), 상기 표준 셀은 제2표준 셀로서 배치 및 라우팅될 수 있다. 상기 제2표준 셀의 배치 및 라우팅은 도 5와 도 7을 참조하여 설명될 것이다.
상기 제2표준 셀은 DRC 위반 표준 셀을 의미할 수 있다. 이때, 상기 제2표준 셀에서 팁-투-팁 간격은 RDC 간격 (DRDS)보다 작게 설계된다.
단계들(S10과 S20)이 모두 만족하지 않으면, 제1표준 셀과 제2표준 셀을 배치 및 라우팅하는 본 발명의 실시 예는 적용되지 않는다. 실시 예들에 따라, 각 단계(S10-S50)는 도 11을 참조하여 설명될 집적 회로 디자인 시스템(150)에 의해 수행될 수 있다. 특히, 각 단계(S10-S50)는 집적 회로 디자인 시스템(150)에서 실행되는 배치 및 라우팅 툴(190)에 의해 실행될 수 있다.
도 4는 제1표준 셀과 제2표준 셀 모두를 포함하는 집적 회로를 나타낸다. 집적 회로(1000A) 또는 PCB(1000A)는 제1표준 셀(100, 200, 300, 또는 400)과 제2표준(10 또는 50) 모두를 포함한다. 즉, 제1표준 셀(100, 200, 300, 또는 400)과 제2표준(10 또는 50) 모두는 집적 회로(1000A)에 집적될 수 있다. 본 명세서에서 설명된 각 표준 셀(10, 50, 100, 200, 300, 및 400)에 집적되는 모든 트랜지스터들은 도 2의 (a)에 도시된 바와 같이 언폴디드(unfolded) 트랜지스터들이다.
집적 회로(1000A)는 제1표준 셀(100, 200, 300, 또는 400)과 제2표준(10 또는 50)에 집적될 수 있는 레이아웃 영역을 포함한다. 제1표준 셀(100, 200, 300, 또는 400)과 제2표준(10 또는 50)에 포함된 언폴디드 트랜지스터들 각각은 20나노미터(㎚)보다 작은 FinFET 미세 공정 기술로 제조될 수 있다.
도 5부터 도 10에 도시된 표준 셀의 레이아웃에서 M1 핀은 도 1의 제1메탈 레이어(M1)에 배치된(또는 라우트된) 핀(pin)을 의미하고, M2 핀은 도 1의 제2메탈 레이어(M2)에 배치된(또는 라우트된) 핀을 의미한다. 각 비아(V1-V8, V11-V14, V21-V24, 343, 347, 351, 355, 425, 429, 및 457)는 제1메탈 레이어(M1)에 배치된 각 핀과 제2메탈 레이어(M2)에 배치된 각 핀을 연결하는 도 1에 도시된 각 비아 (VIA1)를 의미하고, 상기 핀은 메탈 또는 메탈 바디(metal body)를 의미할 수 있다.
본 명세서에서 제1메탈 레이어(M1)는 하위(lower) 메탈 레이어를 의미하고, 제2메탈 레이어(M2)는 제1메탈 레이어(M1)의 위(on or above)에 배치된 상위 (upper) 메탈 레이어를 의미한다. 실시 예들에 따라, 제1메탈 레이어(M1)와 제2메탈 레이어(M2) 사이에는 적어도 하나의 메탈 레이어가 배치될 수 있다. 도 1의 각 비아(VIA2)는 제2메탈 레이어(M2)에 배치된 각 핀과 제3메탈 레이어(M3)에 배치된 각 핀을 연결하는 각 비아를 의미한다.
도 5는 도 3에 도시된 조건들에 따라 내부 핀들 사이의 라우팅 간섭이 제거되지 않은 제2표준 셀의 레이아웃을 개념적으로 나타낸다. 배치 및 라이팅될 라우팅 혼잡이 예측되지 않았을 때(S30의 NO), 제2표준 셀(10)이 배치 및 라우팅될 수 있고, 제2표준 셀(10)에 포함된 모든 트랜지스터들은 언폴디드 트랜지스터들로 구현된다고 가정한다.
제2표준 셀(10)은 M1 핀들(A, B, C, 및 D), M2 핀들(21, 25, 31, 및 35), 및 비아들(V1, V2, V3, 및 V4)을 포함한다.
제1방향(예컨대, Y-축 방향)으로 연이어 나란히 배치된 M1 핀들(A, B, C, 및 D)은 제1메탈 레이어(M1)에 배치된 핀들을 의미한다.
제2방향(예컨대, X-축 방향)으로 배치된 M2 핀들(21, 25, 31, 및 35)은 제2메탈 레이어(M2)에 배치된 핀들을 의미한다. 상기 제1방향과 상기 제2방향은 서로 수직이다. 도 5부터 도 8에 도시된 제1방향(예컨대, Y-축 방향)과 제2방향(예컨대, X-축 방향)은 핀들(A, B, C, D, 21, 25, 31, 및 35) 각각의 배치 방향을 구별하기 위해 예시적으로 도시된 것이다.
제1비아(V1)는 제1핀(A)과 제5핀(21) 사이에 수직으로 연결되고, 제2비아 (V2)는 제3핀(C)과 제6핀(25) 사이에 수직으로 연결되고, 제3비아(V3)는 제2핀(B)과 제7핀(31) 사이에 수직으로 연결되고, 제4비아(V4)는 제4핀(D)과 제8핀(35) 사이에 수직으로 연결된다.
제1비아(V1)와 제2비아(V2) 사이의 비아 센터-투-비아 센터 간격(via center-to-via center space; DV1)은 제1핀(A)과 제2핀(B) 사이의 최소 메탈 센터-투-메탈 센터 피치(minimum metal center-to-metal center pitch; DM)의 2배보다 크다. 따라서, 도 3의 단계(S10)는 만족한다. 제2표준 셀(10)에 포함된 모든 트랜지스터들이 언폴디드 트랜지스터들로 구현되므로, 도 3의 단계(S20)는 만족한다.
그러나 제1트랙(TRACK1)에 배치된 제5핀(21)과 제6핀(25) 사이의 거리에 의해 정의되는 팁-투-팁 간격(T2T1)은 디자인 룰(design rule)에서 정의된 디자인 룰 체킹(design rule checking(DRC)) 클린을 위한 최소 간격 거리(minimum spacing distance), 즉 DRC 간격보다 작다. DRC 간격은 각 공정에 따라 결정될 수 있다.
부연하면, 배치 및 라우팅될 표준 셀에서 라우팅 혼잡이 예측되지 않으면 (S30의 NO), 상기 표준 셀은 제2표준 셀(10)로서 집적 회로(1000A)에 배치 및 라우팅될 수 있다.
제3비아(V3)와 제4비아(V4) 사이의 비아 센터-투-비아 센터 간격(DV1)은 제1핀(A)과 제2핀(B) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크다. 제2트랙(TRACK2)에 배치된 제7핀(31)과 제8핀(35) 사이의 거리에 의해 정의되는 팁-투-팁 간격(T2T1)은 DRC 간격보다 작다.
MW는 M1 핀들(A, B, C, 및 D) 각각의 폭을 의미한다. 제1오버랩 폭(OVL_W1a)은 제1핀(A)과 제5핀(21) 사이의 오버랩 폭을 의미하고, 제2오버랩 폭(OVL_W2a)은 제3핀(C)과 제6핀(25) 사이의 오버랩 폭을 의미한다. 제1비아 폭(VIA_W1a)은 제1비아(V1)의 폭을 의미하고, 제2비아 폭(VIA_W2a)은 제2비아(V2)의 폭을 의미한다. 각 오버랩 폭(OVL_W1a과 OVL_W2a)은 각 비아(V1과 V2)의 형성을 보장할 수 있는 최소 폭(또는 최소 영역)을 나타낸다.
각 M1 핀(A, B, C, 및 D)의 폭(MW)은 동일하게 구현되고, 각 오버랩 폭 (OVL_W1a과 OVL_W2a)은 동일하게 구현되고, 각 비아(V1, V2, V3, 및 V4)의 폭은 동일하게 구현된다. 여기서 동일은 물리적인 동일뿐만 아니라 반도체 제조 공정에서 허용되는 오차 범위에서의 동일을 의미한다.
비아 센터-투-비아 센터 간격(DV1)은 다음의 수학식 1로 계산될 수 있다.
[수학식 1]
DV1 = ½VIA_W1a + OVL_W1a + T2T1 + OVL_W2a + ½VIA_W2a
각 비아(V1과 V2)의 폭이 동일하고, 각 오버랩 간격(OVL_W1a과 OVL_W2a)이 동일하다고 가정하면, 수학식 1은 수학식 2로 변경된다.
[수학식 2]
DV1 = ½VIA_W1a*2 + OVL_W1a*2 + T2T1
제2표준 셀(10)에서 최소 메탈 센터-투-메탈 센터 피치(DM)는 80나노미터(㎚)와 같거나 작다. 즉, DM≤80㎚.
제1핀(A)의 폭(MW)에 대한 제1오버랩 폭(OVL_W1a)의 비율(=OVL_W1a/MW)은 0.8과 같거나 클 수 있다.
도 6은 도 3에 도시된 조건들에 따라 내부 핀들 사이의 라우팅 간섭이 제거된 제1표준 셀의 레이아웃을 개념적으로 나타낸다. 배치 및 라이팅될 라우팅 혼잡이 예측될 때(S30의 YES), 제1표준 셀(100)이 배치 및 라우팅되고, 도 1부터 도 4, 및 도 6을 참조하면, 제1표준 셀(100)에 포함된 모든 트랜지스터들은 언폴디드 트랜지스터들로 구현된다고 가정한다.
제1표준 셀(100)은 M1 핀들(A, B, C, 및 D), M2 핀들(121, 123, 125, 및 127), 및 비아들(V11, V12, V13, 및 V14)을 포함한다.
각각이 제1방향을 따라 연이어 나란히 배치된 M1 핀들(A, B, C, 및 D)은 제1메탈 레이어(M1)에 배치된 핀들을 의미한다. 제2방향을 따라 배치된 M2 핀들(121, 123, 125, 및 127)은 제2메탈 레이어(M2)에 배치된 핀들을 의미한다.
제1비아(V11)는 제1핀(A)과 제5핀(121) 사이에 수직으로 연결되고, 제2비아 (V12)는 제3핀(C)과 제6핀(123) 사이에 수직으로 연결되고, 제3비아(V13)는 제2핀 (B)과 제7핀(125) 사이에 수직으로 연결되고, 제4비아(V14)는 제4핀(D)과 제8핀 (127) 사이에 수직으로 연결된다.
제1비아(V11)와 제2비아(V12) 사이의 비아 센터-투-비아 센터 간격(DV2)은 제1핀(A)과 제2핀(B) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크다. 따라서, 도 3의 단계(S10)는 만족한다. 제1표준 셀(100)에 포함된 모든 트랜지스터들이 언폴디드 트랜지스터들로 구현되므로, 도 3의 단계(S20)는 만족한다.
제1트랙(TRACK1)에 배치된 제5핀(121)과 제6핀(123) 사이의 거리에 의해 정의되는 팁-투-팁 간격(T2T2)은 디자인 룰에서 정의된 DRC 클린을 위한 최소 간격 거리, 즉 DRC 간격과 같거나 크다.
부연하면, 배치 및 라우팅될 표준 셀에서 라우팅 혼잡이 예측되면(S30의 YES), 상기 표준 셀은 제1표준 셀(100)로서 집적 회로(1000A)에 배치 및 라우팅될 수 있다.
제3비아(V13)와 제4비아(V14) 사이의 비아 센터-투-비아 센터 간격(DV2)은 제1핀(A)과 제2핀(B) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크다. 제2트랙(TRACK2)에 배치된 제7핀(125)과 제8핀(127) 사이의 거리에 의해 정의되는 팁-투-팁 간격(T2T2)은 DRC 간격과 같거나 크다.
MW는 M1 핀들(A, B, C, 및 D) 각각의 폭을 의미한다. 제1오버랩 폭(OVL_W1b)은 제1핀(A)과 제5핀(121) 사이의 오버랩 폭을 의미하고, 제2오버랩 폭(OVL_W2b)은 제3핀(C)과 제6핀(123) 사이의 오버랩 폭을 의미한다. 제1비아 폭(VIA_W1b)은 제1비아(V11)의 폭을 의미하고, 제2비아 폭(VIA_W2b)은 제2비아(V12)의 폭을 의미한다.
각 M1 핀(A, B, C, 및 D)의 폭(MW)은 동일하게 구현되고, 각 오버랩 폭 (OVL_W1b과 OVL_W2b)은 동일하게 구현되고, 각 비아(V11, V12, V13, 및 V14)의 폭은 동일하게 구현된다.
비아 센터-투-비아 센터 간격(DV2)은 다음의 수학식 3으로 계산될 수 있다.
[수학식 3]
DV2 = ½VIA_W1b*2 + OVL_W1b*2 + T2T2
제1표준 셀(100)에서 최소 메탈 센터-투-메탈 센터 피치(DM)는 80나노미터(㎚)와 같거나 작다. 제1핀(A)의 폭(MW)에 대한 제1오버랩 폭(OVL_W1b)의 비율 (=OVL_W1b/MW)은 0.8과 같거나 클 수 있다.
도 5에 도시된 바와 같이, 제2표준 셀(10)에 배치 및 라우팅된 핀들(A, B, C, 및 D) 중에서 제1핀(A)과 제2핀(B) 사이, 및 제1핀(A)과 제3핀(C) 사이에 라우팅 간섭이 존재하고, 제4핀(D)과 제3핀(C) 사이, 및 제4핀(D)과 제2핀(B) 사이에 라우팅 간섭이 존재한다. 예컨대, 제1오버랩 폭(OVL_W1b)은 제2핀(B)뿐만 아니라 제3핀(C)의 라우팅에 영향을 줄 수 있다.
도 6에 도시된 제1표준 셀(100)에 배치 및 라우팅된 핀들(A, B, C, 및 D) 중에서 제1핀(A)과 제3핀(C) 사이의 거리는 도 5에 도시된 제2표준 셀(10)에 배치 및 라우팅된 핀들(A, B, C, 및 D) 중에서 제1핀(A)과 제3핀(C) 사이의 거리보다 넓다. 즉, T2T2는 T2T1보다 크므로, DV2는 DV1보다 크다.
도 6에 도시된 제1표준 셀(100)에 배치 및 라우팅된 핀들(A, B, C, 및 D) 중에서 제1핀(A)과 제3핀(C) 사이의 거리가 넓어지면, 제1핀(A)과 제2핀(B) 사이에는 라우팅 간섭이 존재하나 제1핀(A)과 제3핀(C) 사이에는 라우팅 간섭이 존재하지 않는다.
또한, 도 6에 도시된 제1표준 셀(100)에 배치 및 라우팅된 핀들(A, B, C, 및 D) 중에서 제1핀(A)과 제3핀(C) 사이의 거리가 넓어지면, 제4핀(D)과 제3핀(C) 사이에는 라우팅 간섭이 존재하나 제4핀(D)과 제2핀(B) 사이에는 라우팅 간섭이 존재하지 않는다. 즉, 도 6에 도시된 바와 같이 제1표준 셀(100)에 핀들(A, B, C, 및 D)이 배치 및 라우팅됨으로서, 제1핀(A)과 제3핀(C) 사이 및 제4핀(D)과 제2핀(B) 사이의 라우팅 간섭이 제거되는 효과가 있다.
도 7은 도 3에 도시된 조건들에 따라 내부 핀들과 외부 핀들 사이의 라우팅 간섭이 제거되지 않은 제2표준 셀의 레이아웃을 개념적으로 나타낸다.
도 1부터 도 4, 및 도 7을 참조하면, 제2표준 셀(50)의 내부에는 M1 핀들(E, F, G, 및 H), M2 핀들(59 및 77), 및 비아들(V5와 V8)이 배치 및 라우트되고, 제2표준 셀(50)의 외부에는 M1 핀들(I와 J), M2 핀들(65 및 73), 및 비아들(V6과 V78)이 배치 및 라우트된다고 가정한다.
배치 및 라이팅될 라우팅 혼잡이 예측되지 않았을 때(S30의 NO), 제2표준 셀 (50)이 배치 및 라우팅될 수 있고, 제2표준 셀(50)에 포함된 모든 트랜지스터들은 언폴디드 트랜지스터들로 구현된다고 가정한다.
제1방향(예컨대, Y-축 방향)으로 연이어 나란히 배치된 M1 핀들(I, E, F, G, H, 및 J)은 제1메탈 레이어(M1)에 배치된 핀들을 의미한다. 제2방향(예컨대, X-축 방향)으로 배치된 M2 핀들(59, 65, 73, 및 77)은 제2메탈 레이어(M2)에 배치된 핀들을 의미한다.
제1비아(V7)는 제1핀(I)과 제9핀(73) 사이에 수직으로 연결되고, 제2비아 (V8)는 제3핀(F)과 제10핀(77) 사이에 수직으로 연결되고, 제3비아(V5)는 제4핀(G)과 제7핀(59) 사이에 수직으로 연결되고, 제4비아(V6)는 제6핀(J)과 제8핀(65) 사이에 수직으로 연결된다.
제1비아(V7)와 제2비아(V8) 사이의 비아 센터-투-비아 센터 간격(DV3)은 제2핀(E)과 제3핀(F) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크다. 따라서, 도 3의 단계(S10)는 만족한다. 제2표준 셀(50)에 포함된 모든 트랜지스터들이 언폴디드 트랜지스터들로 구현되므로, 도 3의 단계(S20)는 만족한다.
제2트랙(TRACK2)에 배치된 제9핀(73)과 제10핀(77) 사이의 거리에 의해 정의되는 팁-투-팁 간격(T2T3)은 디자인 룰에서 정의된 DRC 클린을 위한 최소 간격 거리, 즉 DRC 간격보다 작다.
부연하면, 배치 및 라우팅될 표준 셀에서 라우팅 혼잡이 예측되지 않으면 (S30의 NO), 상기 표준 셀은 제2표준 셀(50)로서 집적 회로(1000A)에 배치 및 라우팅될 수 있다.
제3비아(V5)와 제4비아(V6) 사이의 비아 센터-투-비아 센터 간격(DV3)은 제2핀(E)과 제3핀(F) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크다. 제1트랙(TRACK1)에 배치된 제7핀(59)과 제8핀(65) 사이의 거리에 의해 정의되는 팁-투-팁 간격(T2T3)은 DRC 간격보다 작다.
MW는 M1 핀들(I, E, F, G, H, 및 J) 각각의 폭을 의미한다. 제1오버랩 폭 (OVL_W1c)은 제1핀(I)과 제9핀(73) 사이의 오버랩 폭을 의미하고, 제2오버랩 폭 (OVL_W2c)은 제3핀(F)과 제10핀(77) 사이의 오버랩 폭을 의미한다. 제1비아 폭 (VIA_W1c)은 제1비아(V7)의 폭을 의미하고, 제2비아 폭(VIA_W2c)은 제2비아(V8)의 폭을 의미한다.
각 M1 핀(I, E, F, G, H, 및 J)의 폭(MW)은 동일하게 구현되고, 각 오버랩 폭(OVL_W1c과 OVL_W2c)은 동일하게 구현되고, 각 비아(V5, V6, V7, 및 V8)의 폭은 동일하게 구현된다.
비아 센터-투-비아 센터 간격(DV3)은 다음의 수학식 4로 계산될 수 있다.
[수학식 4]
DV3 = ½VIA_W1c*2 + OVL_W1c*2 + T2T3
제2표준 셀(50)에서 최소 메탈 센터-투-메탈 센터 피치(DM)는 80나노미터(㎚)와 같거나 작다. 제1핀(I)의 폭(MW)에 대한 제1오버랩 폭(OVL_W1c)의 비율 (=OVL_W1c/MW)은 0.8과 같거나 클 수 있다.
도 8은 도 3에 도시된 조건들에 따라 내부 핀들과 외부 핀들 사이의 라우팅 간섭이 제거된 제1표준 셀의 레이아웃을 개념적으로 나타낸다.
도 1부터 도 4, 및 도 8을 참조하면, 제1표준 셀(200)의 내부에는 M1 핀들 (E, F, G, 및 H), M2 핀들(231과 237), 및 비아들(V21과 V24)이 배치 및 라우트되고, 제1표준 셀(200)의 외부에는 M1 핀들(I와 J), M2 핀들(233 및 235), 및 비아들 (V23과 V22)이 배치 및 라우팅된다고 가정한다.
배치 및 라이팅될 라우팅 혼잡이 예측될 때(S30의 YES), 제1표준 셀(200)이 배치 및 라우팅될 수 있고, 제1표준 셀(200)에 포함된 모든 트랜지스터들은 언폴디드 트랜지스터들로 구현된다고 가정한다.
제1방향(예컨대, Y-축 방향)으로 연이어 나란히 배치된 M1 핀들(I, E, F, G, H, 및 J)은 제1메탈 레이어(M1)에 배치된 핀들을 의미한다. 제2방향(예컨대, X-축 방향)으로 배치된 M2 핀들(231, 233, 235 및 237)은 제2메탈 레이어(M2)에 배치된 핀들을 의미한다.
제1비아(V23)는 제1핀(I)과 제9핀(235) 사이에 수직으로 연결되고, 제2비아 (V24)는 제3핀(F)과 제10핀(237) 사이에 수직으로 연결되고, 제3비아(V21)는 제4핀(G)과 제7핀(231) 사이에 수직으로 연결되고, 제4비아(V22)는 제6핀(J)과 제8핀 (233) 사이에 수직으로 연결된다.
제1비아(V23)와 제2비아(V24) 사이의 비아 센터-투-비아 센터 간격(DV4)은 제2핀(E)과 제3핀(F) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크다. 따라서, 도 3의 단계(S10)는 만족한다. 제1표준 셀(200)에 포함된 모든 트랜지스터들이 언폴디드 트랜지스터들로 구현되므로, 도 3의 단계(S20)는 만족한다.
제2트랙(TRACK2)에 배치된 제9핀(235)과 제10핀(237) 사이의 거리에 의해 정의되는 팁-투-팁 간격(T2T4)은 디자인 룰에서 정의된 DRC 클린을 위한 최소 간격 거리, 즉 DRC 간격과 같거나 크다.
부연하면, 배치 및 라우팅될 표준 셀에서 라우팅 혼잡이 예측되면(S30의 YES), 상기 표준 셀은 제1표준 셀(200)로서 집적 회로(1000A)에 배치 및 라우팅될 수 있다.
제3비아(V21)와 제4비아(V22) 사이의 비아 센터-투-비아 센터 간격(DV4)은 제2핀(E)과 제3핀(F) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크다. 제1트랙(TRACK1)에 배치된 제7핀(231)과 제8핀(233) 사이의 거리에 의해 정의되는 팁-투-팁 간격(T2T4)은 DRC 간격과 같거나 크다.
MW는 M1 핀들(I, E, F, G, H, 및 J) 각각의 폭을 의미한다. 제1오버랩 폭 (OVL_W1d)은 제1핀(I)과 제9핀(235) 사이의 오버랩 폭을 의미하고, 제2오버랩 폭 (OVL_W2d)은 제3핀(F)과 제10핀(237) 사이의 오버랩 폭을 의미한다. 제1비아 폭 (VIA_W1d)은 제1비아(V23)의 폭을 의미하고, 제2비아 폭(VIA_W2d)은 제2비아(V24)의 폭을 의미한다.
각 M1 핀(I, E, F, G, H, 및 J)의 폭(MW)은 동일하게 구현되고, 각 오버랩 폭(OVL_W1d과 OVL_W2d)은 동일하게 구현되고, 각 비아(V21, V22, V23, 및 V24)의 폭은 동일하게 구현된다.
비아 센터-투-비아 센터 간격(DV4)은 다음의 수학식 5로 계산될 수 있다.
[수학식 5]
DV4 = ½VIA_W1d*2 + OVL_W1d*2 + T2T4
제1표준 셀(200)에서 최소 메탈 센터-투-메탈 센터 피치(DM)는 80나노미터(㎚)와 같거나 작다. 제1핀(I)의 폭(MW)에 대한 제1오버랩 폭(OVL_W1d)의 비율 (=OVL_W1d/MW)은 0.8과 같거나 클 수 있다.
예컨대, 도 5부터 도 8을 참조하면, VIA_W1a, VIA_W1b, VIA_W1c, 및 VIA_W1d는 동일할 수 있고, VIA_W2a, VIA_W2b, VIA_W2c, 및 VIA_W2d는 동일할 수 있고, OVL_W1a, OVL_W1b, OVL_W1c, 및 OVL_W1d는 동일할 수 있고, OVL_W2a, OVL_W2b, OVL_W2c, 및 OVL_W2d는 동일할 수 있다.
도 7에 도시된 바와 같이, 제2표준 셀(50)에 배치 및 라우팅된 핀들(I, E, F, G, H, 및 J) 중에서 제1핀(I)과 제2핀(E) 사이, 및 제1핀(I)과 제3핀(F) 사이에 라우팅 간섭이 존재하고, 제6핀(J)과 제5핀(H) 사이, 및 제6핀(J)과 제4핀(G) 사이에 라우팅 간섭이 존재한다. 예컨대, 제1오버랩 폭(OVL_W1d)은 제2핀(E)뿐만 아니라 제3핀(F)의 라우팅에 영향을 줄 수 있다.
도 8에 도시된 제1표준 셀(200)에 배치 및 라우팅된 핀들(I, E, F, G, H, 및 J) 중에서 제1핀(I)과 제3핀(F) 사이의 거리는 도 7에 도시된 제2표준 셀(50)에 배치 및 라우팅된 핀들(I, E, F, G, H, 및 J) 중에서 제1핀(I)과 제3핀(F) 사이의 거리보다 넓다. 즉, T2T4는 T2T3보다 크므로, DV4는 DV3보다 크다.
도 8에 도시된 제1표준 셀(200)에 배치 및 라우팅된 핀들(I, E, F, G, H, 및 J) 중에서 제1핀(I)과 제3핀(F) 사이의 거리가 넓어지면, 제1핀(I)과 제2핀(E) 사이에는 라우팅 간섭이 존재하나 제1핀(I)과 제3핀(F) 사이에는 라우팅 간섭이 존재하지 않는다.
또한, 도 8에 도시된 제1표준 셀(200)에 배치 및 라우팅된 핀들(I, E, F, G, H, 및 J) 중에서 제6핀(J)과 제4핀(G) 사이의 거리가 넓어지면, 제6핀(J)과 제5핀(H) 사이에는 라우팅 간섭이 존재하나 제6핀(J)과 제4핀(G) 사이에는 라우팅 간섭이 존재하지 않는다. 즉, 도 8에 도시된 바와 같이 제1표준 셀(200)에 핀들(I, E, F, G, H, 및 J)이 배치 및 라우팅됨으로서, 제1핀(A)과 제3핀(F) 사이, 및 제6핀(J)과 제4핀(G) 사이의 라우팅 간섭이 제거되는 효과가 있다.
도 8에 도시된 바와 같이, 제1표준 셀(200)의 외부에 배치 및 라우팅될 핀들 (I와 J)과 제1표준 셀(200)의 내부에 배치 및 라우팅될 핀들(E, F, G, 및 H)과의 거리를 고려하여 제3핀(F)과 제4핀(G)을 배치 및 라우팅하면, 제1핀(A)과 제3핀(F) 사이, 및 제6핀(J)과 제4핀(G) 사이의 라우팅 간섭은 제거될 수 있다.
도 8의 제1표준 셀(200)의 레이아웃 면적은 도 7의 제2표준 셀(50)의 레이아웃 면적보다 크다. 그러나 제1표준 셀(200)이 배치됨에 따라 라우팅 효율은 증가한다.
도 9는 내부 핀들 사이의 라우팅 간섭이 제거된 제1표준 셀에 해당하는 AOI22 셀의 레이아웃을 나타낸다. 도 1부터 도 4, 도 6, 및 도 9를 참조하면, 도 4의 집적 회로(1000A에 집적된 제1표준 셀(300)은 AOI(and-or-inverter) 22 게이트 회로로 구현될 수 있다.
도 9에 도시된 AOI22 게이트 회로(300)는 도 6을 참조하여 설명된 셀 내부 핀들(323, 325, 327, 및 329) 사이의 라우팅 간섭을 제거(또는 감소)하기 위한 레이아웃을 갖는다.
AOI22 게이트 회로(300)는 5개의 M1 핀들(323, 325, 327, 329, 및 331)과 4개의 M2 핀들(341, 345, 349, 및 353)을 포함한다. M2 핀들(341과 349)은 제1 M2 트랙(TRACK1)을 따라 배치되고, M2 핀들(345와 353)은 제2 M2 트랙(TRACK2)을 따라 배치된다.
제1비아(343)는 제2핀(325)과 제6핀(341)을 수직으로 연결하는데 사용되고, 제2비아(351)는 제4핀(329)과 제7핀(349)을 수직으로 연결하는데 사용되고, 제3비아(355)는 제1핀(323)과 제8핀(353)을 수직으로 연결하는데 사용되고, 제4비아 (347)는 제3핀(327)과 제9핀(345)을 수직으로 연결하는데 사용된다.
제1핀(323)과 제3핀(327) 사이의 거리가 증가하면, 제8핀(353)과 제9핀(345) 사이의 팁-투-팁 간격(D33)은 DRC 간격보다 크다. 제2핀(325)과 제4핀(329) 사이의 거리가 증가하면, 제6핀(341)과 제7핀(349) 사이의 팁-투-팁 간격(D31)은 DRC 간격보다 크다.
즉, 연속적으로 나란히 배치된 3개 이상의 핀들(323, 325, 327, 329, 및 331) 중에서, 제1핀(323)을 기준으로 첫 번째 핀(323)과 세 번째 핀(327) 사이의 거리가 넓어지면, 첫 번째 핀(323)과 세 번째 핀(327) 사이의 라우팅 간섭은 제거된다.
또한, 연속적으로 나란히 배치된 3개 이상의 핀들(323, 325, 327, 329, 및 331) 중에서, 제2핀(325)을 기준으로 첫 번째 핀(325)과 세 번째 핀(329) 사이의 거리가 넓어지면, 첫 번째 핀(325)과 세 번째 핀(329) 사이의 라우팅 간섭은 제거된다.
도 6을 참조하여 설명된 제1표준 셀(100)이 배치 및 라우팅되는 기술적 사상은 도 9에 도시된 제1표준 셀(300)의 배치 및 라우팅에 적용된다.
도 10은 내부 핀들과 외부 핀들 사이의 라우팅 간섭이 제거된 제1표준 셀에 해당하는 AOI22 셀의 레이아웃을 나타낸다. 도 10을 참조하면, 도 4의 집적 회로 (1000A)에는 AOI22 게이트 회로(420)와 인버터(450)를 포함하는 전자 회로(400)가 집적될 수 있다. 제1표준 셀(420)은 AOI22 게이트 회로(420)를 의미할 수 있다.
전자 회로(400)는 제1표준 셀(420)은 제1표준 셀(420)의 내부 핀들(423, 427, 431, 433, 및 435)과 제1표준 셀(420)의 외부 핀들(451과 453) 사이의 라우팅 간섭을 제거(또는 감소)하기 위한 레이아웃을 갖는다.
AOI22 게이트 회로(420)는 5개의 M1 핀들(423, 427, 431, 433, 및 435) 및 2개의 M2 핀들(437과 439)을 포함한다. M2 핀(437)은 제1 M2 트랙(TRACK1)을 따라 배치되고, M2 핀(439)은 제2 M2 트랙(TRACK2)을 따라 배치된다.
인버터(450)는 M1 핀들(451과 453), M2 핀(455), 및 비아(457)를 포함한다. M2 핀(455)은 제2 M2 트랙(TRACK2)을 따라 배치되고, 비아(457)는 M1 핀(453)과 M2 핀(455)를 수직으로 연결하기 위해 사용된다.
제1핀(453)과 제3핀(427) 사이의 거리가 증가하면, M2 핀들(439와 455) 사이의 팁-투-팁 간격(D41)은 DRC 간격보다 크다.
즉, 연속적으로 나란히 배치된 3개 이상의 핀들(453, 423, 427, 431, 433, 및 435) 중에서, 제1핀(453)을 기준으로 첫 번째 핀(453)과 세 번째 핀(427) 사이의 거리가 넓어지면, 첫 번째 핀(453)과 세 번째 핀(427) 사이의 라우팅 간섭은 제거된다.
도 8을 참조하여 설명된 제1표준 셀(200)이 배치 및 라우팅되는 기술적 사상은 도 10에 도시된 제1표준 셀(420)의 배치 및 라우팅에 적용된다.
도 11은 본 발명의 실시 예에 따른 제1표준 셀과 제2표준 셀을 포함하는 집적 회로를 디자인할 수 있는 디자인 시스템의 블록도를 나타낸다.
도 1부터 도 11을 참조하면, 집적 회로 디자인 시스템(150)은 메모리 장치 (170)와 배치 및 라우팅 툴(190)을 포함할 수 있다.
메모리 장치(170)는 디자인 파일(171), 제1셀 라이브러리(173), 및 제2셀 라이브러리(177)를 저장할 수 있다. 디자인 파일(171)은 네트리스트(netlist)와 표준 셀 레이아웃을 위한 정보를 포함할 수 있다.
제1셀 라이브러리(173)는 도 6과 도 8을 참조하여 설명된 인접하는 핀들 사이의 라우팅 간섭을 제거하기 위해 변경된 제1표준 셀들(100과 200)의 라이브러리를 위한 네트리스트 정보를 저장할 수 있다. 제1셀 라이브러리(173)는 제1셀 라이브러리(173)에 저장된 제1표준 셀들(100과 200) 각각에 대한 하나 또는 그 이상의 셀 레이아웃들(175)을 지시하는 정보를 저장할 수 있다. 셀 레이아웃들(175)은 셀 레이아웃들(175) 각각의 위치(position), 크기(size), 방향(orientation), 및 입출력 네트들(I/O nets)을 지시하는 정보를 저장할 수 있다. 제1셀 라이브러리(173)는 라우팅 프렌들리 라이브러리(routing friendly library)라고 불릴 수 있다.
제2셀 라이브러리(177)는 도 2와 도 7을 참조하여 설명된 원래의 제2표준 셀들(10과 50)의 라이브러리를 위한 네트리스트 정보를 저장할 수 있다. 제2셀 라이브러리(177)는 제2셀 라이브러리(177)에 저장된 제2표준 셀들(10과 20) 각각에 대한 하나 또는 그 이상의 셀 레이아웃들(179)을 지시하는 정보를 저장할 수 있다. 셀 레이아웃들(179)은 셀 레이아웃들(179) 각각의 위치, 크기, 방향, 및 입출력 네트들을 지시하는 정보를 저장할 수 있다. 제2셀 라이브러리(177)는 원래의 표준 셀 라이브러리(original standard cell library)라고 불릴 수 있다.
배치 및 라우팅 툴(190)은 컴퓨터와 같은 장치를 의미하고, 입력 네트리스트에 기초하여 표준 셀(예컨대, 제1표준 셀과 제2표준 셀)의 레이아웃들과 상기 표준 셀의 레이아웃들 사이의 라우트 연결들(route connections)을 배치하는 구조를 갖는다. 배치와 라우팅(placement and routing)을 수행하기 위해, 배치 및 라우팅 툴 (190)은 결정 로직(193)에 의해 결정된 표준 셀(예컨대, 제1표준 셀과 제2표준 셀)의 레이아웃들을 적용할 수 있다. 실시 예들에 따라, 결정 로직(193)은 CPU(191)에 의해 실행되는 소프트웨어, 또는 결정 로직 회로와 같은 하드웨어로 구현될 수 있다.
실시 예들에 따라, 결정 로직(193)은 본격적인 배치와 라우팅이 수행되지 이전에 라우팅 혼잡이 발생할 영역과 그렇지 않을 영역을 예측하고, 예측의 결과에 따라 제1셀 라이브러리(173)의 셀 레이아웃들(175)을 상기 배치와 라우팅에 적용할지 아니면 제2셀 라이브러리(177)의 셀 레이아웃들(179)을 상기 배치와 라우팅 적용할지를 결정할 수 있다. 여기서, 영역은 제1표준 셀(100, 200, 300, 또는 420) 및/또는 제2표준 셀(10 또는 50)이 배치 및 라우팅될 영역을 의미할 수 있으다.
실시 예들에 따라, 결정 로직(193)은 초기 배치와 라우팅에서는 제2셀 라이브러리(177)의 셀 레이아웃들(179)을 이용(또는 적용)하고, 라우팅 혼잡이 발생한 영역에 대해서는 제2셀 라이브러리(177)의 셀 레이아웃들(179)을 제1셀 라이브러리 (173)의 셀 레이아웃들(175)로의 대체(또는 변환)를 결정할 수 있다.
도 12는 본 발명의 실시 예들에 따른 제1표준 셀과 제2표준 셀을 레이아웃하는 방법을 설명하는 플로우 차트이다. 도 11과 도 12를 참조하면, 배치 및 라우팅 툴(190)은 배치와 라우팅을 계획할 수 있다(S110). 배치 및 라우팅 툴(190)은, 라우팅 혼잡이 발생할 영역과 그렇지 않을 영역을 결정하기 위해, 배치와 라우팅에 사용될 영역을 복수의 영역들로 파티셔닝할 수 있다(S120).
배치 및 라우팅 툴(190), 특히 결정 로직(193)은 파티션된 영역들 각각이 라우팅 혼잡이 발생할 영역인지 그렇지 않을 영역인지를 결정할 수 있다(S130). 예컨대, 라우팅 혼잡(routing congestion)은 RDC 위반의 개수로 판단할 수 있다. 예컨대, 결정 로직(193)은 판단 대상 영역(예컨대, 파티션된 영역)에서 몇 개의 DRC 위반이 발생하는지를 카운트하고, 카운트 값과 기준 값을 비교한다.
배치 및 라우팅 툴(190), 특히 결정 로직(193)은, 상기 카운트 값이 상기 기준 값보다 같거나 클 때, 상기 판단 대상 영역에서 라우팅 혼잡이 발생할 것으로 판단할 수 있다. 또한, 배치 및 라우팅 툴(190), 특히 결정 로직(193)은, 상기 카운트 값이 상기 기준 값보다 작을 때, 상기 판단 대상 영역에서 라우팅 혼잡이 발생하지 않을 것으로 판단할 수 있다.
예컨대, 도 5와 도 7을 참조하면, 트랙별로 각 표준 셀(10과 50)에서 DRC 위반의 카운트 값은 2일 수 있으나 이에 한정되는 것은 아니다. 또한 예시된 카운트 값 2는 단지 설명을 위한 값에 불과하다. 따라서, 기준 값은 집적 회로(1000A)를 설계하는 설계자에 따라 결정될 수 있다.
배치 및 라우팅 툴(190)은 라우팅 혼잡이 발생할 것으로 예측된 영역에 대해서는 제1셀 라이브러리(173)의 셀 레이아웃들(175)을 사용하여 배치 및 라우팅을 수행할 수 있다(S140과 S160). 예컨대, 라우팅 혼잡이 발생할 것으로 예측된 영역에 제1표준 셀이 배치 및 라우팅될 수 있다. 상기 제1표준 셀의 예시들은 도 6, 도 8, 도 9, 및 도 10에서 설명된 표준 셀(100, 200, 300, 및/또는 420)일 수 있다.
그러나 배치 및 라우팅 툴(190)은 라우팅 혼잡이 발생하지 않을 것으로 예측된 영역(즉, 카운트 값이 기준 값보다 작은 영역)에 대해서는 제2셀 라이브러리 (177)의 셀 레이아웃들(179)을 사용하여 배치 및 라우팅을 수행할 수 있다(S150과 S160). 예컨대, 라우팅 혼잡이 발생하지 않을 것으로 예측된 영역에 제2표준 셀이 배치 및 라우팅될 수 있다. 상기 제2표준 셀의 예시들은 도 5와 도 7에서 설명된 표준 셀(10 및/또는 50)일 수 있다.
비록, 도 4에서는 제1표준 셀(100, 200, 300, 또는 420)과 제2표준 셀(10 또는 50)이 도시되어 있으나, 집적 회로(100A)는 도 7, 도 8, 및 도 10을 참조하여 설명한 바와 같이, 표준 셀(50, 200, 또는 420)에 연결된 적어도 하나의 주변 핀이 배치 및 라우팅될 수 있다. 예컨대, 도 10에 도시된 바와 같이, 제1표준 셀(420)은 인버터(450)와 함께 집적 회로(1000A)에 배치 및 라우팅 될 수 있다.
도 13은 본 발명의 실시 예들에 따른 제1표준 셀과 제2표준 셀을 레이아웃하는 방법을 설명하는 플로우 차트이다.
도 11과 도 13을 참조하면, 초기 배치 및 라우팅 툴(190)은 제2셀 라이브러리(177)의 셀 레이아웃들(179)을 사용하여 배치 및 라우팅을 수행할 수 있다 (S210). 배치 및 라우팅 툴(190)은 배치 및 라우팅된 영역들 중에서 라우팅 혼잡이 발생한 영역(들)을 검색(또는 판단)할 수 있다(S220).
도 13의 단계(S220)는 도 12의 단계(S130)와 유사하게 수행될 수 있다. 예컨대, 배치 및 라우팅 툴(190), 특히 결정 로직(193)은 배치 및 라우팅된 영역들 각각에 대한 RDC 위반의 개수를 판단하고, 배치 및 라우팅된 영역별로 판단된 RDC 위반의 개수와 기준 값을 비교하고, 상기 카운트 값이 상기 기준 값보다 같거나 큰 영역을 라우팅 혼잡이 발생할 영역으로 검색할 수 있다.
라우팅 혼잡이 발생한 영역(들)이 검색되면, 배치 및 라우팅 툴(190)은 라우팅 혼잡이 발생한 영역(들)에 배치 및 라우트된 셀 레이아웃들을 제1셀 라이브러리 (173)의 셀 레이아웃들(175)로 교환(또는 대체)할 수 있다(S230). 교환된(또는 대체된) 표준 셀(또는 제1표준 셀의 레이아웃)은 원래의 표준 셀(또는 제2표준 셀의 레이아웃)보다 클 수 있으므로, 표준 셀 대체만이 수행될 경우 대체된 표준 셀들과 인접 표준 셀들이 오버랩되면 DRC 위반이 발생할 수 있다.
따라서 배치 및 라우팅 툴(190)은 표준 셀 대체 이후에 대체된 표준 셀뿐만 아니라 인접 표준 셀들에 대한 배치를 다시 수행한다. 즉, 배치 및 라우팅 툴(190)은, 표준 셀들 사이에서 오버랩된 부분을 제거하고 라우팅을 다시 수행하여 표준 셀들의 배치에 따라 발생할 수 있는 DRC 위반을 제거하는 배치 및 라우팅 조절을 수행할 수 있다(S240).
도 11부터 도 13을 참조하여 설명한 바와 같이, 배치 및 라우팅 툴(190)은, 배치 및 라우팅(Placement and Routing) 단계에서, M1 핀들에 연결되는 비아들 및/또는 M2 핀들의 형태(또는 구조)를 미리 예측하고, 예측 결과에 따라 표준 셀 레이아웃을 재구성하고, 상기 M1 핀들과 상기 M2 핀들을 재배치할 수 있다.
따라서 배치 및 라우팅 툴(190)은 M1 핀들과 M2 핀들 사이의 라우팅 간섭을 최소화할 수 있으므로, 라우팅 효율은 향상되고 블록 레벨 면적(block level area)은 감소하는 효과가 있다. 블록 레벨 면적은 집적 회로의 전체 면적 중에서 표준 셀들이 차지하는 면적을 의미할 수 있다.
인접하는 핀들 사이의 라우팅 간섭이 줄어든 표준 셀 레이아웃을 구성하는 과정에서 상기 표준 셀 레이아웃이 증가할 수 있다. 그러나 배치 및 라우팅 툴 (190)은 인접하는 핀들 사이에 라우팅 간섭이 존재하더라도 레이아웃 면적이 작은 표준 셀은 라우팅 혼잡이 작은 영역에 배치하고, 레이아웃 면적이 크더라도 라우팅에 유리한 표준 셀은 라우팅 혼잡이 큰 영역에 배치할 수 있다. 이러한 과정을 통해 전반적인 블록 레벨 면적은 감소하는 효과가 있다.
배치 및 라우팅 툴(190)은 제조 공정이 미세화 또는 축소(shrink)됨에 따라 배치 및 라우팅 단계에서 발생할 수 있는 라우팅의 어려움 또는 라우팅 문제를 해소할 수 있는 효과가 있다. 도 4부터 도 10에 예시적으로 도시된 표준 셀(제1표준 셀 및/또는 제2표준 셀) 또는 표준 셀 레이아웃(제1표준 셀 레이아웃 및/또는 제2표준 셀 레이아웃)은 집적 회로에 구현될 수 있다. 도 4에 도시된 집적 회로 (1000A)는 CPU(central processing), 프로세서, 애플리케이션 프로세서, 디지털 신호 프로세서 등을 의미할 수 있으나 이에 한정되는 것은 아니다. 따라서, 도 4에 도시된 집적 회로(1000A)는 다양한 전자 장치 또는 전자 시스템에 사용될 수 있다.
배치 및 라우팅 툴(190)을 이용한 표준 셀 레이아웃 방법은 배치 및 라우팅 영역을 복수의 영역들로 파티셔닝한다(S120). 배치 및 라우팅 툴(190)은 상기 파티션된 영역들 각각에 대한 디자인 룰 체크 위반의 개수에 기초하여, 상기 파티션된 영역들 각각이 라우팅 혼잡 영역인지를 판단한다(S130).
배치 및 라우팅 툴(190)은 판단 대상 영역(예컨대, 파티션된 영역)에서 몇 개의 DRC 위반이 발생하는지를 카운트하고, 카운트 값과 기준 값을 비교한다. 배치 및 라우팅 툴(190)은, 상기 카운트 값이 상기 기준 값보다 같거나 클 때, 상기 판단 대상 영역에서 라우팅 혼잡이 발생할 것으로 판단할 수 있다. 또한, 배치 및 라우팅 툴(190)은, 상기 카운트 값이 상기 기준 값보다 작을 때, 상기 판단 대상 영역에서 라우팅 혼잡이 발생하지 않을 것으로 판단할 수 있다.
배치 및 라우팅 툴(190)은 상기 라우팅 혼잡 영역으로 판단된 파티션된 영역에는 제1셀 라이브러리의 셀 레이아웃을 이용하여 제1표준 셀을 배치 및 라우팅한다(S140와 S150). 그러나 배치 및 라우팅 툴(190)은 상기 라우팅 혼잡 영역으로 판단되지 않은 파티션된 영역에는 제2셀 라이브러리의 제2셀 레이아웃을 이용하여 제2표준 셀을 배치 및 라우팅한다(S150과 S160).
도 6에 도시된 바와 같이, 배치 및 라우팅 툴(190)은 집적 회로(1000A)에 제1표준 셀(100)을 배치 및 라우팅한다. 즉, 배치 및 라우팅 툴(190)은 제1언폴디드 트랜지스터들(unfolded transistors)만을 제1표준 셀(100)에 형성하고, 제1메탈 (A), 제2메탈 (B), 및 제3메탈(C)을 제1방향으로 연이어 나란히 제1레이어(M1)에 배치하고, 서로 분리된 제4메탈(121)과 제5메탈(123)을 제2방향으로 제2레이어(M2)에 배치하고, 제1비아(V11)를 이용하여 제1메탈(A)과 제4메탈(121)을 연결하고, 제2비아(V12)를 이용하여 제3메탈(C)과 5메탈(123)을 연결한다.
제1비아(V11)와 제2비아(V12) 사이의 비아 센터-투-비아 센터 간격(DV2)은 제1메탈(A)과 제2메탈(B) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크고, 최소 메탈 센터-투-메탈 센터 피치(DM)는 80나노미터(㎚)와 같거나 작다.
제4메탈(121)과 제5메탈(123) 사이의 팁-투-팁 간격(T2T2)은 디자인 룰 체킹 (DRC) 클린을 위한 최소 간격 거리와 같거나 크다.
도 5에 도시된 바와 같이, 배치 및 라우팅 툴(190)은 집적 회로(1000A)에 제2표준 셀(10)을 배치 및 라우팅한다. 즉, 배치 및 라우팅 툴(190)은 제2언폴디드 트랜지스터들만을 제2표준 셀(10)에 형성하고, 제6메탈(A), 제7메탈(B), 및 제8메탈(C)을 상기 제1방향으로 연이어 나란히 제1레이어(M1)에 배치하고, 서로 분리된 제9메탈(21)과 제10메탈(25)을 상기 제2방향으로 제2레이어(M2)에 배치하고, 제3비아(V1)를 이용하여 제6메탈(A)과 제9메탈(21)을 연결하고, 제4비아(V2)를 이용하여 제8메탈(C)과 제10메탈(25)을 연결한다.
제3비아(V1)와 제4비아(V2) 사이의 비아 센터-투-비아 센터 간격(DV1)은 제6메탈(A)과 제7메탈(B) 사이의 최소 메탈 센터-투-메탈 센터 피치(DM)의 2배보다 크고, 최소 메탈 센터-투-메탈 센터 피치(DM)는 80나노미터(㎚)와 같거나 작다.
제9메탈(21)과 제10메탈(25) 사이의 제2팁-투-팁 간격은 상기 디자인 룰 체킹 클린을 위한 상기 최소 간격 거리보다 작다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000: PCB
M1: 제1메탈 레이어
M2: 제2메탈 레이어
M3: 제3메탈 레이어
10, 20, 100, 200, 320, 및 420: 표준 셀
150: 집적 회로 디자인 시스템
170: 메모리 장치
171: 다자인 룰
173: 제1셀 라이브러리
177: 제2셀 라이브러리
175, 179: 셀 레이아웃들
190: 배치 및 라우팅 툴
191: CPU
193: 결정 로직

Claims (10)

  1. 집적 회로(integrated circuit)에 있어서,
    상기 집적 회로의 제1 레이어 및 제2 레이어와 관련된 제1 트랜지스터들을 포함하고, 라우팅 혼잡이 예측되는 영역 상에 배치되는 제1 표준 셀; 및
    상기 집적 회로의 상기 제1 레이어 및 상기 제2 레이어와 관련된 제2 트랜지스터들을 포함하고, 라우팅 혼잡이 예측되지 않는 영역 상에 배치되는 제2 표준 셀을 포함하고,
    상기 제1 트랜지스터들 모두는 제1 언폴디드 트랜지스터들(unfolded transistors)이고,
    상기 제1 표준 셀은,
    각각이 제1 방향으로 연장되도록 연속하여 나란히 상기 제1 레이어 상에 배치된 제1 메탈, 제2 메탈, 및 제3 메탈;
    각각이 상기 제1 방향에 수직인 제2 방향으로 연장되도록 상기 제2 레이어 상에 배치되는 제4 메탈 및 제5 메탈;
    상기 제1 메탈과 상기 제4 메탈 사이에 연결된 제1 비아; 및
    상기 제3 메탈과 상기 제5 메탈 사이에 연결된 제2 비아를 포함하고,
    상기 제1 비아와 상기 제2 비아 사이의 제1 비아 센터-투-비아 센터 간격은 상기 제1 메탈과 상기 제2 메탈 사이의 제1 최소 메탈 센터-투-메탈 센터 피치의 2배보다 크고,
    상기 제1 최소 메탈 센터-투-메탈 센터 피치는 80나노미터(nm)와 같거나 작고,
    상기 제2 트랜지스터들 모두는 제2 언폴디드 트랜지스터들(unfolded transistors)이고,
    상기 제2 표준 셀은,
    각각이 상기 제1 방향으로 연장되도록 연속하여 나란히 상기 제1 레이어 상에 배치된 제6 메탈, 제7 메탈, 및 제8 메탈;
    각각이 상기 제2 방향으로 연장되도록 상기 제2 레이어 상에 배치되는 제9 메탈 및 제10 메탈;
    상기 제6 메탈과 상기 제9 메탈 사이에 연결된 제3 비아; 및
    상기 제8 메탈과 상기 제10 메탈 사이에 연결된 제4 비아를 포함하고,
    상기 제3 비아와 상기 제4 비아 사이의 제2 비아 센터-투-비아 센터 간격은 상기 제6 메탈과 상기 제7 메탈 사이의 제2 최소 메탈 센터-투-메탈 센터 피치의 2배보다 크고,
    상기 제2 최소 메탈 센터-투-메탈 센터 피치는 80나노미터(nm)와 같거나 작고,
    상기 제1 표준 셀의 상기 제4 메탈과 상기 제5 메탈 사이의 제1 팁-투-팁 간격은, 상기 제2 표준 셀의 상기 제9 메탈과 상기 제10 메탈 사이의 제2 팁-투-팁 간격보다 큰 집적 회로.
  2. 제1항에 있어서,
    상기 제1 비아 센터-투-비아 센터 간격(DV2)은 다음의 수학식으로 정의되고,
    DV2 = VIA_W1b + 2*OVL_W1b + T2T2
    여기서, VIA_W1b는 상기 제1 비아의 폭을 나타내고, 상기 OVL_W1b는 상기 제1 메탈과 상기 제4 메탈 사이의 제1 오버랩 폭을 나타내고, 상기 T2T2는 상기 제1 팁-투-팁 간격을 나타내는 집적 회로.
  3. 제2항에 있어서,
    상기 제1 팁-투-팁 간격은 디자인 룰 체킹(design rule checking(DRC)) 클린을 위한 최소 간격 거리(minimum spacing distance)와 같거나 큰 집적 회로.
  4. 제3항에 있어서,
    상기 제1 메탈의 폭과 상기 제1 오버랩 폭의 비율은 0.8과 같거나 큰 집적 회로.
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 비아 센터-투-비아 센터 간격(DV1)은 다음의 수학식으로 정의되고,
    DV1 = VIA_W1a + 2*OVL_W1a + T2T1
    여기서, VIA_W1a는 상기 제3 비아의 폭을 나타내고, 상기 OVL_W1a는 상기 제6 메탈과 상기 제9 메탈 사이의 제2 오버랩 폭을 나타내고, 상기 T2T1는 상기 제2 팁-투-팁 간격을 나타내는 집적 회로.
  7. 제6항에 있어서,
    상기 제2 팁-투-팁 간격은 DRC 클린을 위한 최소 간격 거리보다 작은 집적 회로.
  8. 제1항에 있어서,
    상기 제1언폴디드 트랜지스터들 각각은 20나노미터(nm)보다 작은 FinFET 공정 기술로 제조된 집적 회로.
  9. 삭제
  10. 삭제
KR1020160042588A 2016-04-07 2016-04-07 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치 KR102504289B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160042588A KR102504289B1 (ko) 2016-04-07 2016-04-07 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치
US15/298,586 US10553574B2 (en) 2016-04-07 2016-10-20 Standard cell for removing routing interference between adjacent pins and device including the same
US16/725,023 US11031385B2 (en) 2016-04-07 2019-12-23 Standard cell for removing routing interference between adjacent pins and device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160042588A KR102504289B1 (ko) 2016-04-07 2016-04-07 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치

Publications (2)

Publication Number Publication Date
KR20170115243A KR20170115243A (ko) 2017-10-17
KR102504289B1 true KR102504289B1 (ko) 2023-02-28

Family

ID=59998325

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160042588A KR102504289B1 (ko) 2016-04-07 2016-04-07 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치

Country Status (2)

Country Link
US (2) US10553574B2 (ko)
KR (1) KR102504289B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102504289B1 (ko) * 2016-04-07 2023-02-28 삼성전자 주식회사 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치
US9977854B2 (en) * 2016-07-12 2018-05-22 Ati Technologies Ulc Integrated circuit implementing standard cells with metal layer segments extending out of cell boundary
US10642949B2 (en) * 2017-06-07 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Cell placement site optimization
US10741539B2 (en) 2017-08-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Standard cells and variations thereof within a standard cell library
DE102017127276A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek
KR102387946B1 (ko) 2018-05-21 2022-04-18 삼성전자주식회사 클럽풋 구조의 도전 패턴을 포함하는 집적 회로
US11030372B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
CN109558667B (zh) * 2018-11-23 2023-07-14 珠海一微半导体股份有限公司 一种基于布线阻塞的优化方法
US11387229B2 (en) 2019-06-14 2022-07-12 Samsung Electronics Co., Ltd. Semiconductor device
US11495540B2 (en) * 2019-10-22 2022-11-08 Tokyo Electron Limited Semiconductor apparatus having stacked devices and method of manufacture thereof
CN114861587B (zh) * 2022-04-07 2023-03-10 珠海妙存科技有限公司 一种芯片载板引脚排布设计方法、系统、装置与存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130072020A1 (en) * 2011-09-19 2013-03-21 Texas Instruments Incorporated Method For Ensuring DPT Compliance for Auto-Routed Via Layers
US20130227498A1 (en) * 2012-02-27 2013-08-29 Globalfoundries Inc. Pattern based method for identifying design for manufacturing improvement in a semiconductor device
US20130272056A1 (en) * 2012-04-13 2013-10-17 Taiwan Semicconductor Manufacturing Company, Ltd. Apparatus for SRAM Cells
US20140038085A1 (en) * 2012-07-31 2014-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic Misalignment Balancing Scheme for Multi-Patterning Technology

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5980093A (en) 1996-12-04 1999-11-09 Lsi Logic Corporation Integrated circuit layout routing using multiprocessing
JP4610313B2 (ja) * 2004-11-29 2011-01-12 富士通セミコンダクター株式会社 半導体集積回路の設計方法
JP2007026170A (ja) * 2005-07-19 2007-02-01 Matsushita Electric Ind Co Ltd 半導体集積回路の自動レイアウト方法、自動レイアウトプログラム、および自動レイアウト装置
US8065652B1 (en) 2007-08-13 2011-11-22 Cadence Design Systems, Inc. Method and system for determining hard and preferred rules in global routing of electronic designs
US8769467B2 (en) * 2007-12-26 2014-07-01 Cadence Design Systems, Inc. Method and system for utilizing hard and preferred rules for C-routing of electronic designs
US7971174B1 (en) 2008-09-18 2011-06-28 Cadence Design Systems, Inc. Congestion aware pin optimizer
US7919792B2 (en) 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
US8127263B2 (en) 2009-02-03 2012-02-28 Texas Instruments Incorporated Improving routability of integrated circuit design without impacting the design area
US8735857B2 (en) 2010-12-22 2014-05-27 Easic Corporation Via-configurable high-performance logic block architecture
US8978004B2 (en) 2012-02-10 2015-03-10 Freescale Semiconductor, Inc. Cell routability prioritization
US8652891B1 (en) * 2012-07-25 2014-02-18 The Institute of Microelectronics Chinese Academy of Science Semiconductor device and method of manufacturing the same
US8904335B2 (en) 2013-03-25 2014-12-02 GlobalFoundries, Inc. Evaluation of pin geometry accessibility in a layer of circuit
US9122830B2 (en) 2013-06-03 2015-09-01 Globalfoundries Inc. Wide pin for improved circuit routing
US9519745B2 (en) * 2014-10-24 2016-12-13 Globalfoundries Inc. Method and apparatus for assisted metal routing
KR102504289B1 (ko) * 2016-04-07 2023-02-28 삼성전자 주식회사 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130072020A1 (en) * 2011-09-19 2013-03-21 Texas Instruments Incorporated Method For Ensuring DPT Compliance for Auto-Routed Via Layers
US20130227498A1 (en) * 2012-02-27 2013-08-29 Globalfoundries Inc. Pattern based method for identifying design for manufacturing improvement in a semiconductor device
US20130272056A1 (en) * 2012-04-13 2013-10-17 Taiwan Semicconductor Manufacturing Company, Ltd. Apparatus for SRAM Cells
US20140038085A1 (en) * 2012-07-31 2014-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic Misalignment Balancing Scheme for Multi-Patterning Technology

Also Published As

Publication number Publication date
US20170294430A1 (en) 2017-10-12
US10553574B2 (en) 2020-02-04
US11031385B2 (en) 2021-06-08
US20200126968A1 (en) 2020-04-23
KR20170115243A (ko) 2017-10-17

Similar Documents

Publication Publication Date Title
KR102504289B1 (ko) 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치
KR101745798B1 (ko) 글로벌 연결부 라우팅 방법 및 이를 실시하기 위한 시스템
CN107066681B (zh) 集成电路和制造集成电路的计算机实现方法
JP4953526B2 (ja) タイミング優先でセル配置するｌｓｉのレイアウト方法及びその装置
US10817640B2 (en) Integrated circuit including different types of cells, and method and system of designing the same
CN107665268B (zh) 通过考虑局部布局效应来设计集成电路的系统和方法
US20170083654A1 (en) Cell layout of semiconductor device
US10192019B2 (en) Separation and minimum wire length constrained maze routing method and system
US20130272126A1 (en) Congestion aware routing using random points
US9760669B2 (en) Congestion mitigation by wire ordering
US11855632B2 (en) Logic cell structure and integrated circuit with the logic cell structure
US10622344B1 (en) IC chips containing a mixture of standard cells obtained from an original set of design rules and enhanced standard cells that are a substantially uniform variant of the original set of design rules and methods for making the same
KR20180028252A (ko) 집적 회로 설계 시스템 및 집적 회로의 제조 방법
US10977415B2 (en) Integrated device and method of forming the same
KR20170094744A (ko) 집적 회로 및 상기 집적 회로의 제조를 위한 컴퓨터 구현 방법
CN106257464B (zh) 用于在ic布局中连接电源开关的方法
US7091614B2 (en) Integrated circuit design for routing an electrical connection
US7284223B2 (en) Wiring method, program, and apparatus
Yan et al. Ordered escape routing via routability-driven pin assignment
Ho et al. Full-chip nanometer routing techniques
Qiu et al. Routing challenges for designs with super high pin density
Ho et al. Multilevel routing with jumper insertion for antenna avoidance
US20170061063A1 (en) Integrated circuit with reduced routing congestion
JP4480484B2 (ja) 半導体集積回路の階層化レイアウト設計方法
Chien et al. Redundant-via-aware ECO routing

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant