KR20160023535A - 표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법 - Google Patents

표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법 Download PDF

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KR20160023535A
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Abstract

본 발명에 따른 반도체 집적회로의 설계 방법은, 복수의 표준 셀들에 대한 특성 정보를 포함하는 표준 셀 라이브러리를 준비하는 단계, 상기 표준 셀 라이브러리를 기반으로, 인접하여 배치될 표준 셀들의 특성들과 비교하여, 상기 복수의 표준 셀들 중 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 검출하는 단계, 검출된 상기 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경하는 단계 및 상기 복수의 표준 셀들을 배치하는 단계를 포함한다.

Description

표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법{STANDARD CELL LIBRARY, METHOD FOR USING THE SAME AND DESIGN METHOD FOR SEMICONDUCTOR INTERGRATED CIRCUIT}
본 발명의 기술적 사상은 표준 셀(standard cell) 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법에 관한 것으로서, 자세하게는 컴퓨터로 읽을 수 있는 저장매체에 저장된 표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법에 관한 것이다.
반도체 공정 기술의 발전함에 따라, 트랜지스터의 크기는 점점 작아지고 있으며, 이에 따라 보다 많은 수의 트랜지스터들이 반도체 장치에 집적되고 있다. 예컨대, 하나의 칩에 컴퓨터나 다른 전자 시스템의 모든 구성부품들을 집적하는 집적 회로(integrated circuit; IC)를 말하는 시스템-온-칩(System-On-Chip; SOC)은 다양한 어플리케이션에 널리 사용되고 있으며, 어플리케이션의 성능이 향상됨에 따라 보다 많은 구성부품들을 포함하는 반도체 장치가 요구되고 있다.
한편, 반도체 장치에 집적되는 트랜지스터의 크기가 점점 작아짐에 따라 반도체 장치를 제조하는 공정의 난이도가 높아지고 있다. 즉, 반도체 제조 공정을 통해서 제조된 반도체 장치들 중에는 정상적으로 동작하지 않는 반도체 장치가 포함될 수 있으며, 이러한 불량 반도체 장치의 발생 빈도를 낮추는 것, 즉 수율(yield)을 높이는 것이 요구되고 있다. 뿐만 아니라, 높은 반도체 공정의 난이도에 기인하여 반도체 장치의 특성이 열화되는 것을 방지하기 위한 기술이 연구되고 있다.
본 발명의 기술적 사상은 표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법에 관한 것으로서, 반도체 제조 공정에 따라 반도체 장치의 특성이 열화되는 것을 방지하는, 컴퓨터로 읽을 수 있는 저장매체에 저장된 표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계 방법을 제공한다.
본 발명에 따른 반도체 집적회로의 설계 방법은, 복수의 표준 셀들에 대한 특성 정보를 포함하는 표준 셀 라이브러리를 준비하는 단계, 상기 표준 셀 라이브러리를 기반으로, 인접하여 배치될 표준 셀들의 특성들과 비교하여, 상기 복수의 표준 셀들 중 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 검출하는 단계, 검출된 상기 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경하는 단계 및 상기 복수의 표준 셀들을 배치하는 단계;를 포함한다.
다른 실시예에 따르면, 상기 표준 셀 라이브러리는, 상기 특성 변경 영역이 포함하는 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성들 중 어느 하나로 변경하기 위한 특성 변경 정보를 포함하는 것을 특징으로 한다.
또 다른 실시예에 따르면, 상기 특성은, 상기 복수의 표준 셀들 각각이 포함하는 활성 핀 개수, 게이트 너비 및 도핑되는 웰의 깊이 중 어느 하나인 것을 특징으로 한다.
또 다른 실시예에 따르면, 검출된 상기 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경하는 단계는, 상기 특성 변경시 고려해야 할 우선순위정보를 입력받는 단계, 상기 인접하여 배치될 표준 셀들의 특성 중 상기 우선순위정보에 부합하는 특성을 선택하는 단계 및 상기 선택된 특성으로 상기 특성 변경 영역에 포함된 적어도 하나의 표준 셀의 특성을 변경하는 단계;를 포함하는 것을 특징으로 한다.
또 다른 실시예에 따르면, 상기 우선순위정보는, 상기 반도체 집적회로가 더 적은 전력 소모량을 우선시하는지, 상기 반도체 집적회로가 더 빠른 동작 속도를 우선시하는지에 대한 것을 나타내는 정보인 것을 특징으로 한다.
또 다른 실시예에 따르면, 상기 특성 변경 영역을 검출하는 단계는, 상기 인접하여 배치될 표준 셀들의 특성들과 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 대상 표준 셀 영역을 선정하는 단계, 상기 대상 표준 셀 영역의 크기와 상기 대상 표준 셀 영역 상에 형성되는 블록 레이어의 최소 크기와 비교하는 단계, 상기 대상 표준 셀 영역에 인접하여 배치될 적어도 하나의 표준 셀을 포함하는 인접 셀 영역들의 크기와 상기 인접 셀 영역들 상에 형성되는 블록 레이어의 최소 크기와 비교하는 단계 및 상기 대상 셀 영역의 크기 또는 상기 인접 셀 영역들의 크기가 상기 블록 레이어의 최소 크기보다 작은 경우에 상기 대상 셀 영역을 상기 특성 변경 영역으로 검출하는 단계를 더 포함하는 것을 특징으로 한다.
또 다른 실시예에 따르면, 상기 특성 변경 영역을 검출하는 단계에서, 상기 인접하여 배치될 표준 셀들의 특성들 중 어느 하나와 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 표준 셀 영역을 상기 특성 변경 영역으로 검출하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 표준 셀 라이브러리를 사용하는 방법은, 복수의 표준 셀들에 대한 특성 정보를 포함하는 표준 셀 라이브러리를 사용하는 방법으로서, 상기 복수의 표준 셀들은, 인접하여 배치될 표준 셀들의 특성과 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 포함하고, 상기 표준 셀 라이브러리는, 상기 특성 변경 영역에 포함된 표준 셀의 특성 변경을 위한 특성 변경 정보를 포함하고, 상기 방법은, 상기 복수의 표준 셀들 중 적어도 일부로서 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 상기 표준 셀 라이브러리가 저장된, 컴퓨터로 읽을 수 있는 저장매체를 엑세스(Access)하는 단계, 상기 특성 변경 정보를 기반으로, 상기 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경한 후, 상기 집적 회로에 포함된 표준 셀들을 배치 및 배선(Place and route)하는 단계를 포함한다.
다른 실시예에 따르면, 상기 표준 셀 라이브러리를 기반으로, 상기 복수의 표준 셀들에 포함되고, 인접하여 배치될 표준 셀들의 특성과 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 검출하는 단계를 더 포함한다.
또 다른 실시예에 따르면, 상기 배치 및 배선된 표준 셀들을 포함하는 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계방법은 반도체 장치의 열화를 방지함으로써 반도체 장치에 포함된, 성능이 향상된 집적회로를 제공할 수 있다. 또한, 본 발명의 기술적 사상에 따른 표준 셀 라이브러리, 이를 사용하는 방법 및 반도체 집적회로의 설계방법은 개선된 수율을 제공하는 반도체 집적 회로를 포함하는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 예시적 실시예에 따라 표준 셀 라이브러리를 기반으로 복수의 표준 셀들을 배치하는 반도체 집적회로의 설계 방법을 나타낸 순서도이다.
도 2는 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리의 예시를 나타내는 도면이다.
도 3은 본 발명의 예시적 실시예에 따른 셀 영역의 크기를 나타내는 도면이다.
도 4는 셀 영역의 크기와 블록 레이어의 크기와의 관계를 나타내는 도면이다.
도 5는 게이트 너비 또는 형성되는 웰의 깊이를 조절할 수 있는 표준 셀을 나타내는 도면이다.
도 6은 본 발명의 예시적 실시예에 따라 표준 셀 라이브러리를 사용하는 방법을 나타내는 순서도이다.
도 7은 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리를 사용하는 방법에서 특성 변경 영역의 표준 셀의 특성을 변경하는 방법을 나타내는 나타내는 순서도이다.
도 8은 본 발명의 예시적 실시예에 따라 반도체 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 9a 및 도 9b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들을 나타낸 도면이다.
도 10a, 도 10b 및 도 10c는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들을 나타낸 도면이다.
도 11a 및 도 11b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들을 나타낸 도면이다.
도 12a 및 도 12b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들을 나타낸 도면이다.
도 13a 및 도 13b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들을 나타낸 도면이다.
도 14a 및 도 14b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들을 나타낸 도면이다.
도 15는 본 발명의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체를 도시하는 블록도이다.
도 16은 본 발명의 예시적 실시예에 따른 컴퓨터 시스템을 도시하는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 예시적 실시예에 따라 표준 셀 라이브러리를 기반으로 복수의 표준 셀들을 배치하는 반도체 집적회로의 설계 방법을 나타낸 순서도(10)이다.
도 1을 참고하면, 우선, 표준 셀 라이브러리를 준비한다(S12). 표준 셀 라이브러리는 복수의 표준 셀들을 배치하는 반도체 집적회로의 설계를 위한 것으로서, 표준 셀 라이브러리는 상기 복수의 표준 셀들에 대한 특성 정보를 포함할 수 있다. 또한, 컴퓨터로 읽을 수 있는 저장매체에 상기 특성 정보가 저장될 수 있다. 반도체 집적회로는 복수개의 표준 셀들로서 정의될 수 있고, 반도체 집적회로를 설계하기 위한 툴은 복수개의 표준 셀들의 특성 정보를 포함하는 표준 셀 라이브러리를 사용하여 반도체 집적회로를 설계, 즉 반도체 집적회로의 레이아웃을 완성할 수 있다.
복수의 표준 셀들에 포함되는 특성 변경 영역을 검출한다(S14). 표준 셀 라이브러리에는 웨이퍼(wafer) 상에 복수개의 표준 셀들이 배치되기 위하여, 각각의 표준 셀들의 배치 위치에 대한 정보를 포함할 수 있다. 향후 인접하여 배치될 표준 셀들의 특성들과 비교하여, 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 검출한다. 특성 변경 영역은 동일한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 표준 셀 영역으로, 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성들 중 어느 하나와 동일하게 변경한 후에 배치하는 표준 셀 영역을 일컫는다. 상기 특성 변경 영역에 상기 인접하여 배치될 표준 셀들은 수평 방향으로 상기 특성 변경 영역의 양측에 인접하거나, 수직 방향으로 인접할 수 있다. 특성 변경 영역에 인접한 표준 셀들의 특성 정보를 기반으로 특성 변경 영역을 검출할 수 있다. 상기 특성은, 각각의 표준 셀들이 포함하는 활성 핀 개수, 게이트 너비 및 표준 셀의 불순물 도핑되는 웰의 깊이 중 어느 하나에 대한 것일 수 있다.
일 실시예로, 특성 변경 영역을 검출하는 단계에서, 인접하여 배치될 표준 셀들의 특성들과 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 대상 표준 셀 영역을 선정하는 단계를 포함하고, 상기 대상 표준 셀 영역이 특성 변경 영역에 해당하는 지 여부를 판단하는 단계를 포함할 수 있다. 또 다른 실시예로, 대상 표준 셀 영역 선정하는 단계를 포함하지 않고 바로 특성 변경 영역을 검출할 수 있다. 이에 대한 자세한 서술은 후술하기로 한다.
이후, 특성 변경 영역에 포함된 표준 셀의 특성을 특성 변경 영역에 인접하여 배치될 상기 표준 셀들의 특성들 중 어느 하나의 특성과 동일하게 변경한다(S16). 이 때, 특성 변경 영역에 포함되는 적어도 하나의 표준 셀의 특성을 변경할 수 있으며, 더 나아가 특성 변경 영역에 포함되는 모든 표준 셀들의 특성을 변경할 수도 있다. 특성 변경 영역에 포함된 표준 셀의 특성을 인접하여 배치될 상기 표준 셀들의 특성 중 어느 하나를 선택하여 특성과 동일하게 변경할 수 있으며, 이는 우선순위정보를 기반으로 선택할 수 있다. 우선순위정보 및 상기 선택 방법에 대한 자세한 내용은 후술하기로 한다. 특성을 변경한 특성 변경 영역의 표준 셀들을 포함한 복수의 표준 셀들을 표준 셀 라이브러리를 기반으로 웨이퍼(wafer)에 배치한다(S18).
특성 변경 영역의 표준 셀들의 특성을 변경함으로써, 이후 반도체 공정에서 각각의 표준 셀들에 게이트 또는 웰을 형성하기 위한 블록 레이어(Block layer)를 동일한 특성을 가지는 표준 셀들을 포함한 셀 영역 상에 형성할 수 있다. 따라서, 디자인 룰 위반(design rule violation)을 방지함으로써, 반도체 장치의 열화를 막고, 성능을 향상시킬 수 있다. 이에 대한 구체적인 서술은 후술한다.
도 2는 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리(100)의 예시를 나타내는 도면이다.
도 2를 참고하면, 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리(100)는 복수개의 표준 셀들에 대한 정보를 포함할 수 있다. 즉, 표준 셀 라이브러리(100)는 표준 셀과 관련된 정보, 예컨대 표준 셀의 레이아웃 기능에 대한 정보, 타이밍 정보, 전력 정보 또는 레이아웃 정보 등을 포함할 수 있다. 도 2에 도시된 바와 같이, 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리(100)는 레이아웃 정보(120)를 포함할 수 있다. 레이아웃 정보(120)는 표준 셀 라이브러리(100)에 포함된 복수개의 표준 셀들에 대한 레이아웃 특성에 대응하는 데이터를 포함할 수 있다.
본 발명의 예시적 실시예에 따른 표준 셀 라이브러리(100)에 포함된 레이아웃 정보(120)는 복수의 표준 셀들의 특성에 대한 정보인 표준 셀 특성 정보(122) 및 도 1에서의 특성 변경 영역의 표준 셀의 특성을 변경하기 위한 특성 변경 정보(124)를 포함할 수 있다. 도 1에서 설명한 바와 같이, 반도체 집적 회로를 설계하기 위한 툴은 표준 셀 라이브러리(100)를 사용할 수 있고, 표준 셀 라이브러리(100)에 포함된 표준 셀 특성 정보(122)에 기반으로 특성 변경 영역을 검출할 수 있으며, 검출된 특성 변경 영역에 해당하는 셀 영역을 나타내는 정보 및 변경하려는 특성에 대한 정보 등을 포함하는 특성 변경 정보(124)를 기반으로, 특성 변경 영역에 포함된 표준 셀의 특성을 변경할 수 있다.
도 3은 본 발명의 예시적 실시예에 따른 표준 셀 영역(200)의 크기를 나타내는 도면이다.
도 3을 참고하면, 표준 셀 영역(200)의 크기에 따라 1 CPP(critical poly pitch) 셀 영역(210), 2 CPP 셀 영역(220), 3CPP 셀 영역(230) 등의 크기를 가질 수 있다. CPP 단위는 표준 셀에 형성된 게이트 사이의 스페이스(space)와 하나의 게이트 너비를 합한 피치(Pitch)에 해당한다. 예를 들면, 제 1게이트(GT1)와 제 2 게이트(GT2) 사이의 제 2 스페이스(S2)와 제2 게이트(GT2)의 너비를 합한 피치일 수 있다. 따라서 1 CPP 셀 영역(210)은 제 1 스페이스(S1)와 제 1 게이트(GT1)의 너비를 합한 크기를 가지며, 2 CPP 셀 영역(220)은 제 1스페이스(S1), 제1 게이트(GT1)의 너비, 제2 스페이스(S2) 및 제 2게이트(GT2)의 너비를 합한 크기에 해당한다. 또한, 3 CPP 셀 영역(230)은 제1 스페이스(S1), 제 1 게이트(GT1)의 너비, 제 2 스페이스(S2), 제 2 게이트(GT2)의 너비, 제 3 스페이스(S3) 및 제 3 게이트(GT3)의 너비를 합한 크기에 해당한다.
표준 셀 영역(200)은 적어도 하나의 인접한 표준 셀을 포함할 수 있으며, 1 CPP 셀 영역(210)은 1 CPP의 크기를 가지는 표준 셀을 포함할 수 있고, 2 CPP 셀 영역(220)은 1 CPP의 크기를 가지는 두 개의 표준 셀들을 포함하거나, 2 CPP의 크기를 가지는 하나의 표준 셀을 포함할 수 있다. 또한, 3 CPP 셀 영역(230)은 1 CPP 의 크기를 가지는 세 개의 표준 셀들을 포함하거나, 2 CPP의 크기를 가지는 하나의 표준 셀과 1 CPP의 크기를 가지는 하나의 표준 셀을 포함하거나, 3 CPP의 크기를 가지는 하나의 표준 셀을 포함할 수 있다.
도 4는 셀 영역의 크기(SCW)와 블록 레이어(BLW)의 크기와의 관계를 나타내는 도면이다.
도 4를 참고하면, 블록 레이어(block layer)는 배치된 복수의 표준 셀들 각각에 게이트 또는 웰을 형성하기 위하여 상기 복수의 표준 셀들상에 형성하는 레이어에 해당한다. 블록 레이어(block layer)는 상기 복수의 표준 셀들의 특성에 따라서, 다른 종류의 블록 레이어(block layer)가 형성될 수 있다. 이러한 블록 레이어(block layer)의 크기는 반도체 공정상 특성 변경 영역의 표준 셀들의 특성을 변경함으로써, 이후 반도체 공정에서 각각의 표준 셀들에 게이트 또는 웰을 형성하기 위한 블록 레이어(Block layer)를 동일한 특성을 가지는 표준 셀들을 포함한 셀 영역 상에 형성할 수 있다. 다만, 반도체 공정상 블록 레이어의 크기를 표준 셀 영역의 크기에 맞춰 줄일 수 없는 한계가 발생한다.
그림(a)는 3 CPP 크기의 표준 셀 영역(310)과 3 CPP의 크기의 블록 레이어(320)를 나타낸다. 이 때, 3 CPP 크기의 표준 셀 영역(310)은 동일한 특성을 가지는 적어도 하나의 표준 셀을 포함하는 것으로, 3 CPP 크기의 표준 셀 영역(310) 상에 3 CPP 크기의 블록 레이어(320)를 형성할 수 있어, 디자인 룰 위반 문제가 발생하지 않는다. 그림(b)는 2 CPP 크기의 표준 셀 영역(330)과 3 CPP 크기의 블록 레이어(340)를 나타낸다. 그림(c)는 1 CPP 크기의 표준 셀 영역(350)과 3 CPP 크기의 블록 레이어(360)를 나타낸다. 이 때, 반도체 공정상 반도체 공정상 블록 레이어의 최소 크기(BLW)는 3 CPP에 해당할 수 있으며, 2 CPP 크기의 표준 셀 영역(330) 또는 1 CPP 크기의 표준 셀 영역(350)에 인접한 표준 셀 영역에까지 3 CPP 크기의 블록 레이어(340, 360)가 형성될 수 있다. 결국, 그림(b), 그림(c)의 경우에는 디자인 룰 위반 문제가 발생할 수 있다. 본 발명의 실시예에 따르면, 이러한 디자인 룰 위반 문제를 개선할 수 있다. 다만 블록 레이어의 최소 크기(BLW)는 3 CPP에 국한되지 않으며, 반도체 공정에 따라 다를 수 있다.
도 5는 게이트 너비 또는 형성되는 웰의 깊이를 조절할 수 있는 표준 셀(400)을 나타내는 도면이다.
도 5를 참고하면, 표준 셀(400)은 웨이퍼(450)에 형성된 게이트(Gate) 및 웰(Well)을 포함한다. 블록 레이어(Block layer)는 웰(Well)을 형성하기 위한 임플란트 레이어(Implant layer)일 수 있으며, 게이트(Gate)의 너비를 조절하기 위한 윔피 레이어(Wimpy layer)일 수 있다. 먼저, 블록 레이어(Block layer)가 임플란트 레이어에 해당하는 경우에, 형성되는 웰(Well)의 깊이(WD)에 따라서, 표준 셀의 종류는 나뉠 수 있다. 웰의 깊이(WD)가 깊은 순으로 HVT(high voltage transistor) 표준 셀 > RVT(regular voltage transistor) 표준 셀 > LVT(low voltage transistor) 표준 셀 순일 수 있다. 이는 일 실시예로, 더 다양한 웰의 깊이(WD)에 따른 표준 셀의 종류가 존재할 수 있다.
표준 셀이 포함하는 트랜지스터의 속도는HVT 표준 셀 > RVT 표준 셀> LVT 표준 셀 순이고, 전력 소모량은 HVT 표준 셀 > RVT 표준 셀> LVT 표준 셀 순에 해당한다. 블록 레이어(Block layer)의 종류에 따라서 인가되는 전압(Input)의 크기가 달라질 수 있으며, 인가되는 전압(Input)의 크기는 HVT 표준 셀 > RVT 표준 셀> LVT 표준 셀 순에 해당한다.
블록 레이어(Block layer)가 윔피 레이어(Wimpy layer)에 해당하는 경우에는 일반적인 표준 셀들보다 게이트(Gate)의 너비(GW)를 크게 조절 할 수 있다. 게이트의 너비(GW)를 크게할수록 속도는 줄어들고 전력 소모를 줄일 수 있다. 블록 레이어(Block layer)는 전술한대로 반도체 공정상 표준 셀을 포함하는 표준 셀 영역의 크기와 동일한 크기로 형성할 수 없는 크기에 대한 한계가 존재한다. 따라서, 블록 레이어(Block layer)의 최소 크기 이상에 해당하는 셀 영역상에 형성되어야 디자인 룰 위반을 막을 수 있다. 이 때, 상기 최소 크기 이상에 해당하는 셀 영역에 포함하는 표준 셀들의 특성은 동일하다. 예를 들면, 하나의 블록 레이어(Block layer)가 형성되고, 블록 레이어(Block layer)의 최소 크기 이상인 셀 영역에 포함되는 표준 셀들의 웰의 깊이(WD)의 특성이 동일하여, 일 예로 모두 HVT 표준 셀에 해당할 수 있다.
도 6은 본 발명의 예시적 실시예에 따라 표준 셀 라이브러리를 사용하는 방법을 나타내는 순서도이다.
표준 셀 라이브러리를 사용하는 방법은 반도체 집적 회로를 설계하기 위한 툴에서 수행될 수 있고, 반도체 집적 회로를 설계하기 위한 툴은 프로세서에서 수행되는 복수개의 명령어들을 포함하는 프로그램일 수 있다. 도 6에 도시된 바와 같이, 표준 셀 라이브러리를 사용하는 방법(500)은 표준 셀들로서 집적 회로를 정의하는 입력 데이터를 수신하는 단계(S510)를 포함할 수 있다. 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태, 예컨대 RTL(Register Transfer Level)에서 정의된 데이터로부터 표준 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.
본 발명의 예시적 실시예에 따라, 표준 셀 라이브러리를 사용하는 방법(500)은 표준 셀 라이브러리를 저장하는 저장매체를 엑세스하는 단계(S520)를 포함할 수 있다. 전술한 바와 같이, 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리는 도 2 에서 서술한 것과 같이 복수의 표준 셀들의 특성에 대한 정보인 표준 셀 특성 정보 및 도 1에서의 특성 변경 영역의 표준 셀의 특성을 변경하기 위한 특성 변경 정보를 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 표준 셀 라이브러리는 저장매체에 저장될 수 있고, 집적 회로를 설계하기 위한 툴은 저장매체에 엑세스함으로써 표준 셀 라이브러리를 사용할 수 있다.
특성 변경 정보를 기반으로, 특성 변경 영역의 표준 셀의 특성을 변경한다(S530). 특성 변경 정보는 검출된 특성 변경 영역에 해당되는 셀 영역들을 나타내는 정보 및 변경하려는 특성에 대한 정보를 포함할 수 있다. 변경하려는 특성에 대한 정보는 설계하려는 반도체 집적회로의 우선순위에 따라서 설정할 수 있으며, 이에 대한 자세한 내용은 후술한다.
표준 셀 라이브러리를 기반으로 반도체 집적 회로에 포함된 표준 셀을 배치 및 배선(place and route)을 한다(S540). 입력 데이터는 집적 회로에 포함된 표준 셀들 및 표준 셀들의 연결관계에 대한 정보를 포함할 수 있고, 표준 셀 라이브러리를 사용하는 방법(500)은 입력 데이터로부터 반도체 집적 회로에 포함된 표준 셀들을 배치 및 배선함으로써 집적 회로의 레이아웃을 완성할 수 있다.
본 발명의 예시적 실시예에 따라, 반도체 집적 회로에 포함된 표준 셀들을 배치 및 배선하는 단계(S540)에서는 특성이 변경된 특성 변경 영역의 표준 셀을 포함하는 복수의 표준 셀들을 배치할 수 있다. 특성 변경 영역의 표준 셀의 특성을 변경한 후에 배치함으로써, 반도체 공정상 발생할 수 있는 디자인 룰 위반을 피하며, 반도체 집적 회로의 성능이 향상될 수 있고 집적 회로를 포함하는 반도체 장치의 수율이 개선될 수 있다.
또한, 표준 셀을 배치 및 배선하는 단계(S540)는 도 4에서 언급한 디자인 룰 이외의 다른 미리 정해진 디자인 룰을 준수할 수 있다. 이 후, 집적 회로를 정의하는 출력 데이터를 생성한다(S550). 표준 셀 라이브러리에 포함된 상기 표준 셀 특성 정보 및 상기 특성 변경 정보를 기반하여, 특성 변경 영역의 표준 셀의 특성을 인접하여 배치되는 표준 셀들의 특성 중 어느 하나로 변경한 후, 반도체 집적 회로에 포함된 표준 셀들을 배치 및 배선하는 단계(S540)에 따라 배치 및 배선된 표준 셀들을 포함하는 반도체 집적 회로를 정의하는 출력 데이터가 생성될 수 있다. 본 발명의 예시적 실시예에 따라, 출력 데이터는 표준 셀들의 모든 레이아웃 정보, 즉 모든 층에서 패턴 정보를 포함하는 형식, 예컨대 GDS 형식을 가질 수도 있고, 또는 표준 셀의 핀과 같이 표준 셀의 외부 정보를 포함하는 형식, 예컨대 LEF 형식 또는 Milkyway 형식을 가질 수도 있다.
도 7은 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리를 사용하는 방법에서 특성 변경 영역의 표준 셀의 특성을 변경하는 방법을 나타내는 나타내는 순서도이다.
특성 변경 영역에 일측에 인접하여 배치될 표준 셀과 타측에 인접하여 배치될 표준 셀의 특성은 서로 다를 수 있다. 이에 따라, 특성 변경 영역의 표준 셀의 특성을 변경하기 위하여, 상기 일측에 인접하여 배치될 표준 셀의 특징과 상기 타측에 인접하여 배치될 표준 셀의 특징 중 어느 하나를 선택하여 변경해야된다. 이에 따라, 반도체 집적 회로의 우선 순위 정보를 수신한다(S532). 우선 순위 정보는 반도체 집적 회로의 동작 속도, 전력 소모량등 중 어느 하나를 우선 순위로 두었는지 나타낼 수 있다. 우선 순위 정보는 도 6에서의 입력 데이터에 포함될 수 있으며, 다른 실시예로, 표준 셀 라이브러리에 포함될 수 있다.
이후, 특성 변경 영역에 인접하여 배치될 표준 셀들의 특성 중 우선순위정보에 부합하는 특성을 선택한다(S534). 일 실시예로, 우선 순위 정보를 참고할 때, 반도체 집적 회로가 동작 속도에 전력 소모량보다 우선 순위를 두는 경우, 인접하여 배치될 표준 셀들의 특성 중 표준 셀이 포함하는 트랜지스터의 동작 속도가 더 빠른 특성을 선택할 수 있다. 다만, 이는 일 실시예로 전력 소모량이 동작 속도보다 우선하는 경우에는 전력 소모량이 더 적은 특성을 선택할 수 있다. 선택된 특성으로 특성 변경 영역에 포함된 표준 셀의 특성을 변경한다(S536).
도 8은 본 발명의 예시적 실시예에 따라 반도체 집적 회로를 설계하는 방법을 나타내는 순서도(600)이다.
반도체 집적 회로를 설계하는 방법은 반도체 집적 회로를 설계하기 위한 툴에서 수행될 수 있고, 반도체 집적 회로를 설계하기 위한 툴은 프로세서에서 수행되는 복수개의 명령어들을 포함하는 프로그램일 수 있다. 도 6에 도시된 표준 셀 라이브러리를 사용하는 방법(500)과 비교할 때, 도 8에 도시된 반도체 집적 회로를 설계하는 방법은 일반 표준 셀 라이브러리, 즉 특성 변경 정보를 포함하지 않는 표준 셀 라이브러리를 사용할 수 있고, 특성 변경 정보를 자체적으로 생성할 수 있다.
도 8에 도시된 바와 같이, 표준 셀들로서 반도체 집적 회로를 정의하는 입력 데이터를 수신한다(S610). 예를 들면, 입력 데이터는 VHDL 및 Verilog와 같은 HDL로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림 또는 네트리스트일 수 있다. 일반 표준 셀 라이브러리를 저장하는 저장매체를 엑세스하는 단계(S620)를 포함할 수 있다. 일반 표준 셀 라이브러리는 표준 셀의 레이아웃 정보 및 타이밍 정보 등을 포함할 수 있다.
본 발명의 예시적 실시예에 따라, 표준 셀 라이브러리의 표준 셀들의 특성 정보를 기반으로 특성 변경 영역을 검출한다(S630). 특성 변경 영역인지 여부를 검출하기 위한 대상이 되는 대상 표준 셀 영역의 크기 또는 상기 대상 표준 셀 영역의 양측에 인접하여 배치될 적어도 하나의 표준 셀을 포함하는 인접 셀 영역들의 크기와 대상 표준 셀 영역 또는 인접 셀 영역들 상에 형성되는 블록 레이어(block layer)의 최소 크기와 비교할 수 있다. 상기 대상 표준 셀 영역 및 상기 인접 셀 영역들 각각은 동일한 특성을 갖는 적어도 하나의 표준 셀들을 포함할 수 있다. 일 실시예로, 상기 특성은 표준 셀의 웰의 깊이에 해당할 수 있다. 즉, 상기 대상 표준 셀 영역의 표준 셀들은 모두 도 5에서의 RVT 특성을 가질 수 있으며, 일측에 인접한 인접 셀 영역의 표준 셀들은 SVT 특성을 가질 수 있으며, 타측에 인접한 인접 셀 영역의 표준 셀들은 모두 LVT 특성을 가질 수 있다. 도 4에서 전술한대로, 블록 레이어는 축소되는 크기의 한계가 존재하며, 블록 레이어의 최소 크기보다 상기 대상 표준 셀 영역 및 상기 인접 셀 영역들 중 어느 하나가 작은 경우에는, 상기 대상 표준 셀 영역을 특성 변경 영역으로 검출할 수 있다.
특성 변경 영역 및 인접 표준 셀들로부터 특성 변경 정보를 생성한다(S640). 특성 변경 정보는 특성 변경 영역의 표준 셀의 특성을 변경하기 위한 정보이며, 특성 변경 영역의 표준 셀의 위치를 나타내는 정보, 특성 변경 영역의 표준 셀의 특성이 변경되어야 할 특성 정보 등을 포함한다. 특성 변경 정보를 기반으로, 특성 변경 영역의 표준 셀의 특성을 변경한다(S650). 특성 변경 영역은 적어도 하나의 표준 셀을 포함할 수 있으며, 복수의 표준 셀들을 포함하는 경우에는 상기 복수의 표준 셀들 중 적어도 하나의 표준 셀의 특성을 변경할 수 있다. 특성 변경 영역의 표준 셀의 특성을 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경하여, 상기 특성 변경 영역 크기 또는 상기 인접 셀 영역들의 크기가 상기 블록 레이어의 최소 크기 이상이 되도록 할 수 있다.
본 발명의 예시적 실시예에 따라, 상기 특성이 변경된 특성 변경 영역의 표준 셀을 포함하는 복수의 표준 셀들을 배치 및 배선(place and route)한다(S660). 상기 블록 레이어의 최소 크기를 만족할 수 있도록, 표준 셀의 특성을 변경하여 배치함으로써, 반도체 집적 회로의 성능이 향상될 수 있고 반도체 집적 회로를 포함하는 반도체 장치의 수율이 개선될 수 있다.
본 발명의 예시적 실시예에 따라, 반도체 집적 회로를 정의하는 출력 데이터를 생성한다(S670). 예를 들면, 출력 데이터는 GDS 형식과 같은 표준 셀들의 모든 레이아웃 정보를 포함하는 형식을 가질 수도 있고, 또는 LEF 또는 Milkyway 형식과 같은 표준 셀의 외부 정보를 포함하는 형식을 가질 수도 있다.
도 9a 및 도 9b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들(700a, 700b)을 나타낸 도면이다.
도 9a 는 복수의 표준 셀 배치 전에 표준 셀 라이브러리의 복수의 표준 셀 정보를 기반으로한 배치 예상도를 나타낸다. 제 1열(row 1)은 Rvt 특성을 가지는 표준 셀들을 포함하는 Rvt 표준 셀 영역(730a), Lvt 특성을 가지는 표준 셀을 포함하는 Lvt 표준 셀 영역(710a) 및 Hvt 특성을 가지는 표준 셀을 포함하는 Hvt 표준 셀 영역(720a)를 포함한다. 일 실시예로, 대상 표준 셀 영역 선정에 있어서, 대상 표준 셀 영역과 인접하여 배치될 표준 셀들의 특성들과 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 표준 셀 영역의 경우, 대상 표준 셀 영역으로 선정할 수 있다. 대상 표준 셀 영역은, 동일한 특성을 가지는 적어도 하나의 표준 셀을 포함하는 영역일 수 있다. 따라서, Lvt 표준 셀 영역(710a)은 인접하여 배치될 인접 표준 셀 영역인 Hvt 표준 셀 영역(720a)와 Rvt 표준 셀 영역(730a)에 포함되는 표준 셀들의 특성들과 상이한 특성을 가지고 있으므로 대상 표준 셀 영역에 해당될 수 있다. 이에 따라, Lvt 표준 셀 영역(710a)은 대상 표준 셀 영역으로서, 특성 변경 영역에 해당하는지 여부의 검출 대상이 될 수 있다.
표준 셀 특성이 임플란트 레이어(implant layer)에 해당할 수 있는 블록 레이어의 크기가 3 CPP인 것을 가정하면, Lvt 특성을 가지도록 Lvt 표준 셀 영역(710a) 상에 형성되는 Lvt블록 레이어의 최소 크기는 3CPP이고, Lvt 표준 셀 영역(710a)은 1 CPP에 해당하므로, 상기 Lvt 블록 레이어의 최소 크기보다 작다. Lvt 표준 셀 영역(710a)의 표준 셀의 특성을 변경하지 않고 배치하는 경우, Lvt 블록 레이어가 인접한 Hvt 표준 셀 영역(720a) 및 Rvt 표준 셀 영역(730a) 상에 형성되어 디자인 룰 위반이 발생할 수 있게 된다. 따라서, Lvt 표준 셀 영역(710a)을 특성 변경 영역으로 검출하여, Lvt 표준 셀 영역(710a)의 표준 셀의 특성을 변경할 수 있다.
이 때, 특성 변경 영역으로 Lvt 표준 셀 영역(710a)이 해당됨을 나타내는 특성 변경 정보를 생성할 수 있다. 특성 변경 정보는 Lvt 표준 셀 영역(710a)의 표준 셀의 특성을 Hvt 표준 셀 영역(720a)의 특성인 Hvt 및 Rvt 표준 셀 영역(730a)의 특성인 Rvt 중 선택된 특성을 나타내는 정보를 포함할 수 있다. 상기 특성 변경 정보를 기반으로 특성 변경 영역에 해당하는 Lvt 표준 셀 영역(710a)의 특성을 변경할 수 있다. Hvt 표준 셀 영역(720a)의 특성인 Hvt 및 Rvt 표준 셀 영역(730a)의 특성인 Rvt 중 어느 특성으로 변경할지 선택하는 것은 우선 순위 정보에 기반으로 할 수 있으며, 우선 순위 정보는 설계되는 반도체 집적 회로의 우선 순위를 나타내는 것일 수 있다. 일 실시예로, 반도체 집적 회로가 동작 속도를 우선 순위로 하는 경우에는, 도 5에서 언급하였듯이, 표준 셀이 포함하는 트랜지스터의 동작 속도를 높일 수 있는 Hvt의 특성으로 특성 변경 영역의 표준 셀의 특성을 변경할 수 있다. 다른 실시예로, 반도체 집적 회로가 전력 소모량을 우선 순위로 하는 경우, 표준 셀이 포함하는 트랜지스터의 전력 소모량을 줄일 수 있는 Rvt 의 특성으로 특성 변경 영역의 표준 셀의 특성을 변경할 수 있다.
제 2 열(row 2)은 Rvt 특성을 가지는 표준 셀들을 포함하는 Rvt 표준 셀 영역(750a, 760a) 및 Lvt 특성을 가지는 표준 셀을 포함하는 Lvt 표준 셀 영역(740a)를 포함한다. Lvt 표준 셀 영역(740a)은 인접하여 배치될 인접 표준 셀 영역인 Rvt 표준 셀 영역들(750a, 760a) 에 포함되는 표준 셀들의 특성들과 상이한 특성을 가지고 있으므로 대상 표준 셀 영역에 해당될 수 있다. 이에 따라, Lvt 표준 셀 영역(740a)은 대상 표준 셀 영역으로서, 특성 변경 영역에 해당하는지 여부의 검출 대상이 될 수 있다. Lvt 특성을 가지도록 Lvt 표준 셀 영역(740a) 상에 형성되는 Lvt블록 레이어의 최소 크기는 3 CPP 인 것을 가정하면, Lvt 표준 셀 영역(740a)은 1 CPP에 해당하므로, 상기 블록 레이어의 최소 크기보다 작다. 이 경우에도, 전술한 것과 같이 제 1열(row 1)에서 발생하는 디자인 룰 위반이 생길 수 있다.
도 9b 는 도 9a 의 Lvt 표준 셀 영역들(710a, 740a)의 표준 셀의 특성을 변경하여, 배치한 것을 나타내는 것으로서, 반도체 집적 회로의 우선 순위를 동작 속도로 삼아, 표준 셀의 트랜지스터의 동작 속도를 높이도록 표준 셀의 특성을 변경할 수 있다. 제 1 열(row 1)의 Lvt 표준 셀 영역(710a)의 표준 셀의 특성을 Hvt로 변경하여, Hvt 의 특성을 갖는 표준 셀을 포함하는 Hvt 표준 셀 영역(710b)으로 배치할 수 있다. 이를 통하여, 특성이 변경된 표준 셀에 해당하는Hvt 표준 셀 영역(710b)과 이에 인접하여 배치된 인접 셀 영역에 해당하는 Hvt 표준 셀 영역(720b)를 포함하는 표준 셀 영역의 크기는3CPP에 해당하므로, Hvt 표준 셀 영역(710b, 720b) 상에 형성되는 Hvt 블록 레이어의 최소 크기인 3 CPP와 동일하게 하여, 디자인 룰 위반을 막을 수 있다. 다만, 이에 국한되지 않으며, 반도체 집적 회로의 우선 순위를 전력 소모량으로 삼아, 제 1 열(row 1)의 Lvt 표준 셀 영역(710a)의 표준 셀의 특성을 Rvt 로 변경할 수 있다.
다만, 도 9a를 참고하면, 제 2 열(row 2)의 경우에 특성 변경 영역에 해당하는 Lvt 표준 셀 영역(740a)에 양측에 인접한 Rvt 표준 셀들을 포함하는 인접 셀 영역으로 Rvt 표준 셀 영역(750a, 760a)이 배치될 예정인바, 도 9b에서처럼, 제 2열(row 2)의 Lvt 표준 셀 영역(740a)의 표준 셀의 특성을 Rvt 특성으로 변경하여 Rvt 표준 셀 영역(740b)으로 배치할 수 있다. 따라서, 특성 변경된 표준 셀을 포함하는 Rvt 표준 셀 영역(740b)과 이에 인접하여 배치된 인접 표준 셀 영역에 해당하는 Rvt 표준 셀 영역(750b)을 포함하는 표준 셀 영역에 해당하는 Rvt 표준 셀 영역(740b, 750b, 760b)의 크기를 6CPP로 배치하여, Rvt 표준 셀 영역(740b, 750b, 760b) 상에 형성되는 Rvt 블록 레이어의 최소 크기인 3CPP보다 크게 할 수 있다.
도 10a, 도 10b 및 도 10c는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들(800a, 800b, 800c)을 나타낸 도면이다.
도 10a 는 복수의 표준 셀 배치 전에 표준 셀 라이브러리의 복수의 표준 셀 정보를 기반으로한 배치 예상도를 나타낸다. 제 1열(row 1)은 Lvt 특성을 가지는 표준 셀들을 포함하는 Lvt 표준 셀 영역(810a), Hvt 특성을 가지는 표준 셀을 포함하는 Hvt 표준 셀 영역(820a) 및 Rvt 특성을 가지는 표준 셀들을 포함하는 Rvt 표준 셀 영역(830a, 840a)을 포함한다. Hvt 표준 셀 영역(820a)은 인접하여 배치될 인접 표준 셀 영역인 Lvt 표준 셀 영역(810a)와 Rvt 표준 셀 영역(840a)에 포함되는 표준 셀들의 특성들과 상이한 특성을 가지고 있으므로 대상 표준 셀 영역에 해당될 수 있다.
이에 따라, Hvt 표준 셀 영역(820a)은 대상 표준 셀 영역으로서, 특성 변경 영역에 해당하는지 여부의 검출 대상이 될 수 있다. 모든 블록 레이어의 최소 크기는 3 CPP인 것을 가정하면, 표준 셀이 Hvt 특성을 가지도록 하기 위하여 Hvt 표준 셀 영역(820a) 상에 형성되는 Hvt 블록 레이어의 최소 크기는 3 CPP 이고, Hvt 표준 셀 영역(820a)은 4 CPP에 해당할 수 있다. 결과적으로, 상기 Hvt 블록 레이어의 최소 크기보다 크기 때문에 Hvt 표준 셀 영역(820a)에서 Hvt 블록 레이어에 의한 디자인 룰 위반이 발생하지는 않는다.
다만, 대상 표준 셀 영역인 Hvt 표준 셀 영역(820a)에 인접한 Lvt 표준 셀 영역(810a)의 경우, 2 CPP의 크기에 해당하고, Lvt 표준 셀 영역(810a) 상에 형성되는 Lvt 블록 레이어의 최소 크기는 3 CPP에 해당하므로, 상기 Lvt 표준 셀 영역(810a)에 의한 디자인 룰 위반이 발생할 수 있다. 따라서, Hvt 표준 셀 영역(820a)을 특성 변경 영역으로 검출하여, Hvt 표준 셀 영역(820a)의 표준 셀들의 특성 중 적어도 하나의 표준 셀의 특성을 변경할 수 있다. 이 때, 특성 변경 영역에 관한 특성 변경 정보를 생성할 수 있으며, 이에 대해서는 도 9a에서 서술한바 생략하도록 한다.
제 2열(row 2)은 Lvt 특성을 가지는 표준 셀들을 포함하는 Lvt 표준 셀 영역(850a), Rvt 특성을 가지는 표준 셀을 포함하는 Rvt 표준 셀 영역(860a) 및 Hvt 특성을 가지는 표준 셀들을 포함하는 Hvt 표준 셀 영역(870a, 880a)을 포함한다. Rvt 표준 셀 영역(860a)은 인접하여 배치될 인접 표준 셀 영역인 Lvt 표준 셀 영역(850a)과 Hvt 표준 셀 영역(880a)에 포함되는 표준 셀들의 특성들과 상이한 특성을 가지고 있으므로 대상 표준 셀 영역에 해당될 수 있다. 이에 따라, Rvt 표준 셀 영역(860a)은 대상 표준 셀 영역으로서, 특성 변경 영역에 해당하는지 여부의 검출 대상이 될 수 있다. 모든 블록 레이어의 최소 크기는 3 CPP인 것을 가정하면, 표준 셀이 Rvt 특성을 가지도록 하기 위하여 Rvt 표준 셀 영역(860a) 상에 형성되는 Rvt 블록 레이어의 최소 크기는 3 CPP 이고, Rvt 표준 셀 영역(860a)은 4 CPP에 해당할 수 있다. 결과적으로, 상기 Rvt 블록 레이어의 최소 크기보다 크기 때문에 Rvt 표준 셀 영역(860a)에서 Rvt 블록 레이어에 의한 디자인 룰 위반이 발생하지는 않는다.
다만, 대상 표준 셀 영역인 Rvt 표준 셀 영역(860a)에 인접한 Lvt 표준 셀 영역(850a)의 경우, 2 CPP의 크기에 해당하고, Lvt 표준 셀 영역(850a) 상에 형성되는 Lvt 블록 레이어의 최소 크기는 3 CPP에 해당하므로, 상기 Lvt 표준 셀 영역(850a)에 의한 디자인 룰 위반이 발생할 수 있다. 따라서, Rvt 표준 셀 영역(860a)을 특성 변경 영역으로 검출하여, Rvt 표준 셀 영역(860a)의 표준 셀들의 특성 중 적어도 하나의 표준 셀의 특성을 변경할 수 있다.
도 10a 및 도 10b를 참고하면, 제 1열의 특성 변경 영역에 해당하는 Hvt 표준 셀 영역(820a)의 표준 셀들 중 A 표준 셀의 특성을 Lvt 특성을 가지는 A' 표준 셀로 변경할 수 있다. 또한, 제 2 열의 특성 변경 영역에 해당하는 Rvt 표준 셀 영역(860a)의 표준 셀들 중 B 표준 셀의 특성을 Lvt 특성을 가지는 B' 표준 셀로 변경할 수 있다. 이를 통하여, 도 10a에 나타난 특성이 변경되는 A 표준 셀과 인접 셀 영역인 Lvt 표준 셀 영역(810a)을 포함하는 도 10b의 Lvt 표준 셀 영역(810b)의 크기는 Lvt 표준 셀 영역(810b) 상에 형성되는 Lvt 블록 레이어의 최소 크기 이상인 3 CPP가 되므로, 디자인 룰 위반을 막을 수 있다. 또한, 도 10a에 나타난 특성이 변경되는 B 표준 셀과 인접 셀 영역인 Lvt 표준 셀 영역(850a)을 포함하는 도 10b의 Lvt 표준 셀 영역(850b)의 크기는 Lvt 표준 셀 영역(850b) 상에 형성되는 Lvt 블록 레이어의 최소 크기 이상인 3 CPP가 되므로, 디자인 룰 위반을 막을 수 있다. 특성 변경 영역에 해당하는 Hvt 표준 셀 영역(820b) 및 Rvt 표준 셀 영역(860b)은 크기가 모두 3 CPP에 해당하여, 블록 레이어에 의한 디자인 룰 위반이 발생하지 않는다.
도 10a, 도 10c를 참고하면, 도 10c의 경우에는, 제 1열(row 1)의 Lvt 표준 셀 영역(810a) 및 제 2 열(row 2)의 Lvt 표준 셀 영역(850a)을 특성 변경 영역으로 검출한다. 제 1열(row 1)을 기준으로 살펴보면, Lvt 표준 셀 영역(810a)에 인접하는 제 1 열(row 1)의 Rvt 표준 셀 영역(830a)의 크기가 Rvt 표준 셀 영역(830a) 상에 형성되는 Rvt 블록 레이어의 최소 크기인 3 CPP 보다 작은 경우에는 특성 변경 영역인 2CPP 크기의 Lvt 표준 셀 영역(810a)에 포함된 모든 표준 셀의 특성을 Rvt 특성으로 변경하여 배치할 수 있다. 일 실시예에 따르면 Lvt 표준 셀 영역(810a)은 두 개의 1 CPP 크기의 표준 셀들을 포함하여 2개의 표준 셀들의 특성을 Rvt 특성으로 변경하거나, 한 개의 2 CPP 크기의 표준 셀을 포함하여, 1 개의 표준 셀의 특성을 Rvt 특성으로 변경할 수 있다. 이 경우, 특성 변경된 표준 셀들을 포함하는 Rvt 표준 셀 영역(810c)과 이에 인접한 인접 셀 영역에 해당하는 Rvt 표준 셀 영역(830c)을 포함하는 표준 셀 영역인 Rvt 표준 셀 영역(810c, 830c)의 크기는 4 CPP 이므로, Rvt 블록 레이어의 최소 크기인 3 CPP 보다 크게되어 디자인 룰 위반을 막을 수 있다. 이는 일 실시예로, 제 1 열(row 1)의 Rvt 표준 셀 영역(830a)의 크기가 3 CPP 이상인 경우에는, 전술한대로, 반도체 집적 회로의 우선 순위를 나타내는 우선 순위 정보를 기반으로 변경할 특성을 선택하여 특성 변경 영역의 표준 셀의 특성을 변경할 수 있다.
제 2 열(row 2)의 특성 변경된 표준 셀들을 포함하는 Hvt 표준 셀 영역(850c)과 이에 인접한 인접 셀 영역에 해당하는 Hvt 표준 셀 영역(870c)을 포함하는 표준 셀 영역인 Rvt 표준 셀 영역(850c, 870c)의 크기는 3 CPP 이므로, Rvt 블록 레이어의 최소 크기인 3 CPP와 같아 디자인 룰 위반을 막을 수 있다. 이는 일 실시예로, 제 2 열(row 2)의 Hvt 표준 셀 영역(870a)의 크기가 3 CPP 이상인 경우에는, 전술한대로, 반도체 집적 회로의 우선 순위를 나타내는 우선 순위 정보를 기반으로 변경할 특성을 선택하여 특성 변경 영역의 표준 셀의 특성을 변경할 수 있다.
도 11a 및 도 11b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들(900a, 900b)을 나타낸 도면이다.
도 11a 를 참고하면, 복수의 표준 셀 배치 전에 표준 셀 라이브러리의 복수의 표준 셀 정보를 기반으로한 배치 예상도를 나타낸다. 제 1열(row 1)은 게이트 너비가 일반 표준 셀보다 넓은 윔피 특성을 가지는 표준 셀들을 포함하는 윔피 표준 셀 영역(910a, 940a) 및 일반 표준 셀을 포함하는 일반 표준 셀 영역(920a, 930a)을 포함한다. 일반 표준 셀 영역(920a)은 인접하여 배치될 인접 표준 셀 영역인 윔피 표준 셀 영역(910a, 940a) 에 포함되는 표준 셀들의 특성들과 상이한 특성을 가지고 있으므로 대상 표준 셀 영역에 해당될 수 있다. 이에 따라, 일반 표준 셀 영역(920a)은 대상 표준 셀 영역으로서, 특성 변경 영역에 해당하는지 여부의 검출 대상이 될 수 있다.
윔피 특성을 가지는 표준 셀을 포함하는 윔피 표준 셀 영역(910a)을 형성하기 위하여 윔피 표준 셀 영역(910a)상에 형성되는 블록 레이어의 최소 크기는 3CPP일 수 있고, 윔피 표준 셀 영역(910a)의 크기는 2 CPP에 해당하므로, 상기 윔피 블록 레이어의 최소 크기보다 작다. 블록 레이어는 윔피 레이어(wimpy layer)에 해당할 수 있다. 윔피 표준 셀 영역(910a)의 표준 셀의 특성을 변경하지 않고 배치하는 경우, 블록 레이어가 인접한 일반 표준 셀 영역(920a, 930a) 상에 형성되어 디자인 룰 위반이 발생할 수 있게 된다. 따라서, 일반 표준 셀 영역(920a)을 특성 변경 영역으로 검출하여, 일반 표준 셀 영역(920a)의 적어도 하나의 표준 셀의 특성을 변경할 수 있다.
이 때, 특성 변경 영역으로 일반 표준 셀 영역(920a)이 해당됨을 나타내는 특성 변경 정보를 생성할 수 있다. 이에 대한 내용은 도 9a 및 도9b에서 서술한 것과 동일하므로 자세한 내용은 생략한다.
제 2 열(row 2)은 윔피 특성을 가지는 표준 셀들을 포함하는 윔피 표준 셀 영역(950a, 970a) 및 일반 특성을 가지는 표준 셀을 포함하는 일반 표준 셀 영역(960a, 980a, 990a)를 포함한다. 일반 표준 셀 영역(960a)은 인접하여 배치될 인접 표준 셀 영역인 윔피 표준 셀 영역(950a, 970a) 에 포함되는 표준 셀들의 특성들과 상이한 특성을 가지고 있으므로 대상 표준 셀 영역에 해당될 수 있다. 이에 따라, 일반 표준 셀 영역(960a)은 대상 표준 셀 영역으로서, 특성 변경 영역에 해당하는지 여부의 검출 대상이 될 수 있다.
윔피 특성을 가지도록 윔피 표준 셀 영역(950a, 970a) 상에 형성되는 블록 레이어의 최소 크기는 3 CPP 인 것을 가정하면, 윔피 표준 셀 영역(950a, 970a)은 2 CPP에 해당하므로, 상기 블록 레이어의 최소 크기보다 작다. 이 경우에도, 전술한 것과 같이 제 1열(row 1)에서 발생하는 디자인 룰 위반이 생길 수 있다.
도 11b 는 도 11a 의 일반 표준 셀 영역들(920a, 960a)의 표준 셀의 특성을 변경하여, 배치한 것을 나타내는 것이다. 제 1 열(row 1)의 일반 표준 셀 영역(920a)의 표준 셀들 중 A 표준 셀의 특성을 윔피 특성으로 변경하여, 윔피 특성을 갖는 A' 표준 셀을 포함하는 윔피 표준 셀 영역(910b)으로 배치할 수 있다. 이를 통하여, 특성이 변경된 A' 표준 셀과 이에 인접하여 배치된 인접 셀 영역에 해당하는 윔피 표준 셀 영역(910b)를 포함하는 표준 셀 영역에 해당하는 윔피 표준 셀 영역(E)의 크기는3CPP에 해당하므로, 윔피 표준 셀 영역(910b) 상에 형성되는 블록 레이어의 최소 크기인 3CPP와 동일하게 하여, 디자인 룰 위반을 막을 수 있다.
도 11a를 참고하면, 제 2 열(row 2)의 경우에 특성 변경 영역에 해당하는 일반 표준 셀 영역(960a)에 양측에 인접한 일반 표준 셀들을 포함하는 인접 셀 영역으로 윔피 표준 셀 영역(950a, 970a)이 배치될 예정인바, 도 11b에서처럼, 제 2열(row 2)의 일반 표준 셀 영역(960a)의 표준 셀의 특성을 윔피 특성으로 변경하여 윔피 표준 셀 영역(950b, 960b, 970b)으로 배치할 수 있다. 따라서, 특성 변경된 B' 표준 셀과 이에 인접하여 배치된 인접 셀 영역에 해당하는 윔피 표준 셀 영역(950b, 970b)을 포함하는 표준 셀 영역에 해당하는 윔피 표준 셀 영역(950b, 960b, 970b)의 크기를 5CPP로 배치하여, 윔피 표준 셀 영역(950b, 960b, 970b) 상에 형성되는 블록 레이어의 최소 크기인 3 CPP보다 크게 할 수 있다. 다만, 이에 국한되지 않고 윔피 레이어로 지칭할 수 있는 블록 레이어의 종류에 따라 표준 셀의 게이트의 너비가 증가하는 정도가 달라질 수 있다. 예를 들면, 제 1 블록 레이어는 게이트의 너비가 제 1 값만큼 증가한 표준 셀을 형성하고, 제2 블록 레이어는 게이트의 너비가 제 2값많큼 증가한 표준 셀을 형성할 수 있다. 이 때, 게이트의 너비가 일반 표준 셀에 비하여 제 1 값만큼 증가한 특성, 게이트의 너비가 제 2값만큼 증가한 특성을 기준으로, 전술한 것과 같이 특성을 변경하여 본 발명의 사상에 적용할 수 있다.
도 12a 및 도 12b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들(1000a, 1000b)을 나타낸 도면이다.
도 12a를 참고하면, 복수의 표준 셀 배치 전에 표준 셀 라이브러리의 복수의 표준 셀 정보를 기반으로한 배치 예상도를 나타낸다. 복수의 표준 셀들(1000a)은 각각의 트랜지스터를 구성할 수 있는 활성 핀(AF)의 개수로 특성을 나눌 수 있다. 복수의 표준 셀들(1000a)은 2개의 활성 핀(AF)을 가지는 표준 셀을 포함하는 2 핀 표준 셀 영역(1010a), 3 개의 활성 핀(AF)을 가지는 표준 셀들을 포함하는 3 핀 표준 셀 영역(1020a, 1030a)들을 포함한다. 이 때, 2 핀 표준 셀 영역(1010a)의 표준 셀의 활성 핀(AF) 개수와 인접한 표준 셀 영역인 3 핀 표준 셀 영역(1020a, 1030a)의 표준 셀의 활성 핀(AF) 개수가 동일하지 않아 반도체 집적 회로 성능의 열화가 발생할 우려가 있다. 일 실시예로, 특성 변경 영역은 특성 변경 영역과 인접하여 배치될 표준 셀들의 특성들 중 어느 하나와 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 표준 셀 영역의 경우, 특성 변경 영역으로 검출할 수 있다. 따라서, 2 핀 표준 셀 영역(1010a)은 인접하여 배치될 3 핀 표준 셀 영역(1020a, 1030a)들의 표준 셀 특성과 상이하므로, 특성 변경 영역에 해당될 수 있다.
도 12b를 참고하면, 도 12a에서 특성 변경 영역에 해당하는 2 핀 표준 셀 영역(1010a)의 두 개의 활성 핀(AF)을 가지는 표준 셀을 세개의 활성 핀(AF)을 가지는 표준 셀로 특성을 변경하여 3 핀 표준 셀 영역(1010b)로 배치함으로써, 인접한 표준 셀 영역인 3핀 표준 셀 영역(1020b, 1030b)의 표준 셀의 활성 핀(AF) 개수를 동일하게 하여, 반도체 집적 회로의 성능 열화를 방지할 수 있다.
도 13a 및 도 13b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들(1100a, 1100b)을 나타낸 도면이다.
도 13a를 참고하면, 복수의 표준 셀 배치 전에 표준 셀 라이브러리의 복수의 표준 셀 정보를 기반으로한 배치 예상도를 나타낸다. 복수의 표준 셀들(1100a)은 각각의 트랜지스터를 구성할 수 있는 활성 핀(AF)의 개수로 특성을 나눌 수 있다. 복수의 표준 셀들(1100a)은 3개의 활성 핀(AF)을 가지는 표준 셀들을 포함하는 3 핀 표준 셀 영역(1110a, 1120a), 2 개의 활성 핀(AF)을 가지는 표준 셀들을 포함하는 2 핀 표준 셀 영역(1130a)들을 포함한다. 이 때, 3 핀 표준 셀 영역(1110a)의 표준 셀의 활성 핀(AF) 개수와 인접한 표준 셀 영역인 2 핀 표준 셀 영역(1130a)의 표준 셀의 활성 핀(AF) 개수가 동일하지 않아 반도체 집적 회로 성능의 열화가 발생할 우려가 있다. 일 실시예로, 특성 변경 영역은 특성 변경 영역과 인접하여 배치될 표준 셀들의 특성들 중 어느 하나와 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 표준 셀 영역의 경우, 특성 변경 영역으로 검출할 수 있다. 따라서, 3 핀 표준 셀 영역(1110a)은 인접하여 배치될 2 핀 표준 셀 영역(1130a) 의 표준 셀 특성과 상이하므로, 특성 변경 영역에 해당될 수 있다.
도 13b를 참고하면, 도 13a에서 특성 변경 영역에 해당하는 3 핀 표준 셀 영역(1110a)의 3 개의 활성 핀(AF)을 가지는 표준 셀들 중 2 핀 표준 셀 영역(1130b)에 인접하여 배치될 제 1표준셀(1111b)의 활성 핀(AF)의 개수를 2 개로 변경할 수 있다. 그 결과, 상기와 같이 특성이 변경된 후에 배치된 변경 표준 셀 영역(1110b)은 2 개의 활성 핀(AF)을 가지는 제 1 표준셀(1111b) 및 3 개의 활성 핀(AF)을 가지는 제 2 표준셀(1112b)을 포함할 수 있다. 따라서, 변경 표준 셀 영역(1111b)은 2 핀 표준 셀 영역(1130b)과 인접하게는 제 1 표준 셀(1111b), 3 핀 표준 셀 영역(1120b)과 인접하게는 제 2 표준 셀(1112b)가 배치되도록 하여, 각각의 표준 셀의 활성 핀(AF)의 개수를 동일하게 하여, 반도체 집적 회로의 성능 열화를 방지할 수 있다.
도 14a 및 도 14b는 특성 변경 영역에 대한 검출 및 특성 변경 방법을 설명하기 위한 복수의 표준 셀들(1200a, 1200b)을 나타낸 도면이다.
도 14a를 참고하면, 복수의 표준 셀 배치 전에 표준 셀 라이브러리의 복수의 표준 셀 정보를 기반으로한 배치 예상도를 나타낸다. 복수의 표준 셀들(1200a)은 2 개 및3개의 활성 핀(AF)을 가지는 표준 셀들을 포함하는 2, 3 핀 표준 셀 영역(1210a), 2 개의 활성 핀(AF)을 가지는 표준 셀들을 포함하는 2 핀 표준 셀 영역(1220a), 3 개의 활성 핀(AF)을 가지는 표준 셀들을 포함하는 3 핀 표준 셀 영역(1230a)을 포함한다. 2,3 핀 표준 셀 영역(1210a)는 2 개의 활성 핀(AF)을 가지는 제 1 표준 셀(1211a) 및 3개의 활성 핀(AF)을 가지는 제 2 표준 셀(1212a)를 포함한다. 이 때, 2, 3 핀 표준 셀 영역(1200a)이 포함하는 제 1 표준 셀(1211a)과 3 핀 표준 셀 영역(1230a)의 표준 셀의 활성 핀(AF) 개수가 동일하지 않고, 제 2 표준 셀(1212a)과 2 핀 표준 셀 영역(1220a)의 표준 셀의 활성 핀(AF) 개수가 동일하지 않아 반도체 집적 회로 성능의 열화가 발생할 우려가 있다.
도 14b를 참고하면, 일 실시예로, 복수의 셀들의 배치 단계에서, 2, 3 핀 표준 셀 영역(1210b)의 제 1 표준 셀(1211b)을 2 핀 표준 셀 영역(1220b)에 인접하게 배치하고, 제 2표준 셀(1212b)을 3 핀 표준 셀 영역(1230b)에 인접하게 배치함으로써, 각각의 표준 셀의 활성 핀(AF)의 개수를 동일하게 하여, 반도체 집적 회로의 성능 열화를 방지할 수 있다.
도 15는 본 발명의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체(1300)를 도시하는 블록도이다.
컴퓨터로 읽을 수 있는 저장 매체(1300)는 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(1300)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
도 15에 도시된 바와 같이, 컴퓨터로 읽을 수 있는 저장 매체(1300)는 배치 및 배선 프로그램(1320), 라이브러리(1340), 분석 프로그램(1360), 데이터 구조(1380)를 포함할 수 있다. 배치 및 배선 프로그램(1320)은 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리를 사용하는 방법 또는 반도체 집적 회로를 설계하는 방법을 수행하기 위하여 복수개의 명령어들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(1300)는 선행하는 도면들 중 하나 이상에서 도시된 순서도들의 일부나 전부를 수행하는 임의의 명령들을 포함하는 배치 및 배선 프로그램(1320)을 저장할 수 있다.
라이브러리(1340)는 반도체 집적 회로를 구성하는 단위인 표준 셀에 대한 특성 정보를 포함할 수 있다. 예를 들면, 라이브러리(1340)는 복수의 표준 셀의 특성 정보 및 특성 변경 정보를 포함하는 표준 셀 라이브러리를 저장할 수 있고, 또는 상기 특성 정보 및 상기 특성 변경 정보를 포함하지 않는 표준 셀 라이브러리를 저장할 수도 있다.
분석 프로그램(1360)은 반도체 집적 회로를 정의하는 데이터에 기초하여 반도체 집적 회로를 분석하는 방법을 수행하는 복수개의 명령들을 포함할 수 있다. 예를 들면, 특성 변경 영역을 검출하는 방법, 검출된 특성 변경 영역의 표준 셀의 특성을 변경하는 방법을 수행하는 임의의 명령어들을 포함하는 분석 프로그램(1360)을 저장할 수 있다. 데이터 구조(1380)는 라이브러리(1340)에 포함된 표준 셀 라이브러리를 사용하거나, 라이브러리(1340)에 포함된 일반 표준 셀 라이브러리로부터 표준 셀 특성 정보 또는 특성 변경 정보를 추출하거나, 또는 분석 프로그램(1360)에 의해서 반도체 집적 회로의 타이밍 특성을 분석하는 과정에서 생성된 데이터를 관리하기 위한 저장 공간 등을 포함할 수 있다.
도 16은 본 발명의 예시적 실시예에 따른 컴퓨터 시스템(1400)을 도시하는 블록도이다.
도 16에 도시된 바와 같이, 컴퓨터 시스템(1400)은 프로세서(1420), 메모리(1440) 및 다양한 주변 장치들(1460)을 포함할 수 있다. 프로세서(1420)는 메모리(1440) 및 주변 장치들(1460)과 연결될 수 있다.
프로세서(1420)는 이상에서 설명된 본 발명의 예시적 실시예들에 따른 방법들 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 본 발명의 예시적 실시예에 따라, 프로세서(1420)는 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있다. 또한, 컴퓨터 시스템(1400)은 하나 이상의 프로세서를 포함할 수도 있다.
프로세서(1420)는 임의의 방식으로 메모리(1440) 및 주변 장치들(1460)과 연결될 수 있다. 예를 들면, 프로세서(1420)는 메모리(1440) 및/또는 주변 장치들(1460)과 다양한 상호연결들을 통해서 연결될 수 있다. 뿐만 아니라, 하나 이상의 브릿지 칩들이 프로세서(1420), 메모리(1440) 및 주변 장치들(1460) 사이에 다중 연결들을 생성하면서 이러한 구성부품들을 연결하는데 사용될 수 있다.
메모리(1440)는 임의의 유형의 메모리 시스템을 포함할 수 있다. 예를 들면, 메모리(1440)는 DRMA, DDR SDRAM, RDRAM 등을 포함할 수 있다. 메모리 컨트롤러가 메모리(1440)에 인터페이스하기 위하여 포함될 수 있으며, 그리고/또한 프로세서(1420)가 그 메모리 컨트롤러를 포함할 수 있다. 메모리(1440)는 이상에서 설명된 표준 셀 라이브러리를 사용하는 방법 또는 반도체 집적 회로를 설계하는 방법의 적어도 일부를 수행하는 명령어들 및 프로세서(1420)에 의해 처리되는 데이터를 저장할 수 있다.
주변 장치들(1460)은 컴퓨터시스템(1400)에 포함되거나 결합될 수 있는 임의의 유형의 하드웨어 장치들, 예컨대 저장 장치 또는 입출력 장치(비디오 하드웨어, 오디오 하드웨어, 사용자 인터페이스 장치들, 네트워킹 하드웨어 등) 등을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 표준 셀들에 대한 특성 정보를 포함하는 표준 셀 라이브러리를 준비하는 단계;
    상기 표준 셀 라이브러리를 기반으로, 인접하여 배치될 표준 셀들의 특성들과 비교하여, 상기 복수의 표준 셀들 중 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 검출하는 단계;
    검출된 상기 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경하는 단계; 및
    상기 복수의 표준 셀들을 배치하는 단계;를 포함하는 반도체 집적회로의 설계 방법.
  2. 제 1 항에 있어서,
    상기 표준 셀 라이브러리는,
    상기 특성 변경 영역이 포함하는 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성들 중 어느 하나로 변경하기 위한 특성 변경 정보를 포함하는 것을 특징으로 하는 반도체 집적회로의 설계 방법.
  3. 제 1 항에 있어서,
    상기 특성은,
    상기 복수의 표준 셀들 각각이 포함하는 활성 핀 개수, 게이트 너비 및 도핑되는 웰의 깊이 중 어느 하나인 것을 특징으로 하는 반도체 집적회로의 설계 방법.
  4. 제 1 항에 있어서,
    검출된 상기 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경하는 단계는,
    상기 특성 변경시 고려해야 할 우선순위정보를 입력받는 단계;
    상기 인접하여 배치될 표준 셀들의 특성 중 상기 우선순위정보에 부합하는 특성을 선택하는 단계; 및
    상기 선택된 특성으로 상기 특성 변경 영역에 포함된 적어도 하나의 표준 셀의 특성을 변경하는 단계;를 포함하는 것을 특징으로 하는 반도체 집적회로의 설계 방법.
  5. 제 4 항에 있어서,
    상기 우선순위정보는,
    상기 반도체 집적회로가 저전력 소모를 우선시하는지, 상기 반도체 집적회로가 동작 속도를 우선시하는지에 대한 것을 나타내는 정보인 것을 특징으로 하는 반도체 집적회로의 설계 방법.
  6. 제 1 항에 있어서,
    상기 특성 변경 영역을 검출하는 단계는,
    상기 인접하여 배치될 표준 셀들의 특성들과 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 대상 표준 셀 영역을 선정하는 단계;
    상기 대상 표준 셀 영역의 크기와 상기 대상 표준 셀 영역 상에 형성되는 블록 레이어의 최소 크기와 비교하는 단계;
    상기 대상 표준 셀 영역에 인접하여 배치될 적어도 하나의 표준 셀을 포함하는 인접 셀 영역들의 크기와 상기 인접 셀 영역들 상에 형성되는 블록 레이어의 최소 크기와 비교하는 단계; 및
    상기 대상 셀 영역의 크기 또는 상기 인접 셀 영역들의 크기가 상기 블록 레이어의 최소 크기보다 작은 경우에 상기 대상 셀 영역을 상기 특성 변경 영역으로 검출하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 집적회로의 설계 방법.
  7. 제 1 항에 있어서,
    상기 특성 변경 영역을 검출하는 단계에서,
    상기 인접하여 배치될 표준 셀들의 특성들 중 어느 하나와 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 표준 셀 영역을 상기 특성 변경 영역으로 검출하는 것을 특징으로 하는 반도체 집적회로의 설계 방법.
  8. 복수의 표준 셀들에 대한 특성 정보를 포함하는 표준 셀 라이브러리를 사용하는 방법으로서,
    상기 복수의 표준 셀들은,
    인접하여 배치될 표준 셀들의 특성과 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 포함하고,
    상기 표준 셀 라이브러리는, 상기 특성 변경 영역에 포함된 표준 셀의 특성 변경을 위한 특성 변경 정보를 포함하고,
    상기 방법은,
    상기 복수의 표준 셀들 중 적어도 일부로서 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    상기 표준 셀 라이브러리가 저장된, 컴퓨터로 읽을 수 있는 저장매체를 엑세스(Access)하는 단계;
    상기 특성 변경 정보를 기반으로, 상기 특성 변경 영역에 포함된 표준 셀의 특성을 상기 인접하여 배치될 표준 셀들의 특성 중 어느 하나의 특성과 동일하게 변경한 후, 상기 집적 회로에 포함된 표준 셀들을 배치 및 배선(Place and route)하는 단계를 포함하는 표준 셀 라이브러리를 사용하는 방법.
  9. 제 8 항에 있어서,
    상기 표준 셀 라이브러리를 기반으로, 상기 복수의 표준 셀들에 포함되고, 인접하여 배치될 표준 셀들의 특성과 상이한 특성을 갖는 적어도 하나의 표준 셀을 포함하는 특성 변경 영역을 검출하는 단계;를 더 포함하는 표준 셀 라이브러리 사용하는 방법.
  10. 제 8 항에 있어서,
    상기 배치 및 배선된 표준 셀들을 포함하는 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 더 포함하는 것을 특징으로 하는 표준 셀 라이브러리를 사용하는 방법.

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