JP2010109115A - オンチップ型のモニタ回路および半導体装置 - Google Patents

Abstract

【課題】デジタル信号処理回路だけで構成でき、半導体装置内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路を提供する。
【解決手段】このモニタ回路１０Ａは、ＰＮ電流比の異なる３個のリングオシレータＲＯ０〜ＲＯ２と、リングオシレータＲＯ０〜ＲＯ２の出力をカウントするカウンタＣＯ０〜ＣＯ２と、各カウンタＣＯ０〜ＣＯ２のカウント値Ｎ₁，Ｎ₂の差分を演算する減算器ＳＵＢとを備える。
【選択図】図１

Description

本発明は、半導体装置内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流を求める事ができるオンチップ型のモニタ回路および半導体装置に関する。

近年、半導体デバイスの微細化に伴うデバイス特性のばらつきの増大により、コーナー設計による動作マージンの確保が困難になってきている。例えば、Slowコーナー（しきい値が高く仕上がったトランジスタ）で速度スペックを満たすように設計すると、Fastコーナー(しきい値が低く仕上がったトランジスタ)でのリーク電流が増大して電力スペックを満たせない、という問題が生じる。これを解決するための手法として、基板制御が有効である。即ちチップの仕上がりに応じて基板電圧を印加することで、デバイス特性のばらつきを小さくすることができる。基板制御を適用するためには、ＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流を個別に測定する必要がある。

しかし、トランジスタのソースドレイン間電流をＤＣ測定する場合は、測定ピンを当てるための専用のパッドが必要となるという欠点がある。またロジックテスタを用いて電流を測定する場合は、時間が掛かるという欠点がある。またソースドレイン間電流を測定するモニタ回路をチップに搭載する場合は、アナログ制御回路またはＡＤコンバータが必要となり、そのモニタ回路をチップ内の任意の場所に配置するのが難しいという欠点もある。

尚、ソースドレイン間電流をアナログ制御で測定する技術としては、非特許文献１の技術が知られている。

一方、リングオシレータを用いたモニタ回路をチップに搭載する場合は、リングオシレータの出力はデジタル信号なので、その出力を外部に出力するためのパッドをモード切替えで他のパッドと共用でき、且つモニタ回路をチップ内の任意の場所に配置でき、チップへの搭載に適しているという利点がある。しかし、リングオシレータを用いた従来のモニタ回路では、ＮＭＯＳおよびＰＭＯＳの各々のソースドレイン電流を個別に測定できないという欠点がある。

尚、リングオシレータを用いたモニタ回路としては、非特許文献２の技術が知られている。尚、この技術では、ＮＭＯＳおよびＰＭＯＳの各々のソースドレイン電流を個別に測定するための技術は開示されていない。

：ISSCC 2004論文8.5"Mixed Body-Bias Techniques with Fixed Vt and Ids Generation Circuits"（Masaya Sumita他） ：VLSI Circuits 2006論文24.1"Supply Voltage Adjustment Technique for Low Power Consumption and its Application to SOCs with Multiple Threshold Voltage CMOS"（Hiroshi Okano他）

上記の様に、従来では、半導体装置内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流をデジタル信号処理だけで個別に測定する事ができなかった。

この発明は、上記のような問題点を解決するためになされたものであり、デジタル信号処理回路だけで構成でき、半導体装置内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路および半導体装置を得る事を目的とする。

上記課題を解決する為に、本発明に係るオンチップ型のモニタ回路は、異なるＰＮ電流比に対応する複数の発振周波数を発振するリングオシレータ手段と、前記リングオシレータ手段の前記複数の発振周波数をカウントするカウンタ手段と、前記カウンタ手段のカウンタ値を用いて前記複数の発振周波数のうちの２つの発振周波数の差分と和または差分のみを演算する演算手段と、を備えるものである。

本発明によれば、リングオシレータ、カウンタおよび減算器で構成されるので、（ａ）モニタ回路をロジック回路（即ちデジタル信号処理回路）として構成できると共に、（ｂ）ＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流の算出に必要なリングオシレータの発振周波数と発振周波数の差分、または発振周波数の差分と和を求める事ができる。

特に上記（ｂ）により、リングオシレータの発振周波数と発振周波数の差分、または発振周波数の差分と和を用いて半導体装置内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流を個別に求める事ができる。また上記（ａ）により、モニタ回路をロジック回路として構成できるので、モニタ回路をチップ内の任意の箇所や複数の箇所に配置できる。

＜発明の概要＞
本願発明に係る半導体装置の概要を説明する。

この発明は、半導体装置内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路であり、ＰＮ電流比の異なる複数個（例えば３個）のリングオシレータを用いて、下記の（ｉ）（ii）の特性または（ii）（iii）の特性を利用して、ＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpを個別に測定するものである。

（ｉ）半導体装置に内蔵されたリングオシレータの発振周波数Ｎと、そのリングオシレータ内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpとの間には、下記の関係がある。即ち、或る発振周波数Ｎ₀に対する各電流Ｉ_dn，Ｉ_dpの組み合わせをプロットすると、負の傾きを持つ。つまり、Ｉ_dnが大きくＩ_dpが小さい時と、逆にＩ_dnが小さくＩ_dpが大きい時とで、同じ発振周波数Ｎ₀になる場合がある。

（ii）半導体装置に内蔵されたＰＮ電流比の異なる２つのリングオシレータの各々の発振周波数の差分Ｎ_difと、それら各リングオシレータ内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpとの間には、下記の関係がある。即ち、或る差分Ｎ_difに対する各電流Ｉ_dn，Ｉ_dpの組み合わせをプロットすると、正の傾きを持つ。つまり、Ｉ_dnおよびＩ_dpの両方が大きい時と、逆にＩ_dnおよびＩ_dpの両方が小さい時とで、同じ差分Ｎ_difになる場合がある。

（iii）半導体装置に内蔵されたＰＮ電流比の異なる２つのリングオシレータの各々の発振周波数の和Ｎ_sumと、それら各リングオシレータ内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpとの間には、下記の関係がある。即ち、或る和Ｎ_sumに対する各電流Ｉ_dn，Ｉ_dpの組み合わせをプロットすると、負の傾きを持つ。つまり、Ｉ_dnが大きくＩ_dpが小さい時と、逆にＩ_dnが小さくＩ_dpが大きい時とで、同じ和Ｎ_sumになる場合がある。

上記（ｉ）（ii）の特性を利用する場合は、上記（ｉ）（ii）の各曲線の交点が測定すべき各電流Ｉ_dn，Ｉ_dpの値となるので、上記の複数個のリングオシレータの出力から発振周波数Ｎ₀および差分Ｎ_difを求めて、上記（ｉ）（ii）の各曲線に基づき、各電流Ｉ_dn，Ｉ_dpの値を求める。この場合は、リングオシレータの他に、減算器およびカウンタを用いる事になる。

また上記（ii）（iii）の特性を利用する場合は、上記（ii）（iii）の各曲線の交点が測定すべき各電流Ｉ_dn，Ｉ_dpの値となるので、上記の複数個のリングオシレータの出力から和Ｎ_sumおよび差分Ｎ_difを求めて、上記（ii）（iii）の各曲線に基づき、各電流Ｉ_dn，Ｉ_dpの値を求める。この場合は、リングオシレータの他に、減算器、加算器およびカウンタを用いる事になる。

尚、上記（ｉ）（ii）の特性または上記（ii）（iii）の特性を利用する場合に、上記の各曲線が直交に近い角度で交差する様にリングオシレータを設計すれば、精度良く各電流Ｉ_dn，Ｉ_dpを求める事ができる。

尚、上記の各曲線は、演算式として設定しても良く、対応テーブルとして設定しても良い。

次に本願発明のオンチップ型のモニタ回路を搭載した半導体装置の具体的な構成を下記の実施の形態で説明する。

実施の形態１．
この実施の形態に係る半導体装置１００Ａは、上記（ｉ）（ii）の特徴を利用したものであり、図１の様に、リングオシレータの発振周波数Ｎ₀と、ＰＮ電流比の異なる２つのリングオシレータの各々の発振周波数の差分Ｎ_difを出力するモニタ回路１０Ａを備えている。

モニタ回路１０Ａは、ＰＮ電流比の異なる３個のリングオシレータＲＯ０，ＲＯ１，ＲＯ２と、３個のカウンタＣＯ０，ＣＯ１，ＣＯ２と、減算器ＳＵＢとを備えている。

ここでは、リングオシレータＲＯ０〜ＲＯ２によりリングオシレータ手段が構成され、カウンタＣＯ０〜ＣＯ２によりカウンタ手段が構成され、減算器ＳＵＢにより演算手段が構成されている。

各リングオシレータＲＯ０〜ＲＯ２は、それらの入力部Ｓinが互いに接続され、且つそれらの出力部Ｓoutがそれぞれ別のカウンタＣＯ０〜ＣＯ２の一方の入力部Ｓin１に接続される様にして、配設されている。各リングオシレータＲＯ０〜ＲＯ２はそれぞれ、例えば、その入力部Ｓinにイネーブル信号（制御信号）ＥＮ＝”０”が入力されると停止し、その入力部Ｓinにイネーブル信号ＥＮ＝”１”が入力されると作動して、その出力部Ｓoutから発振クロックパルスを出力する。

リングオシレータＲＯ０は、図２の様に、ｋ−１個のインバータＩＮＶ０と１個のＮＡＮＤ回路３とを環状に接続して、ｋ段のインバータリングとして構成される。即ちリングオシレータＲＯ０は、ＮＡＮＤ回路３の出力部Ｕoutにｋ−１個の各インバータＩＮＶ０を直列接続し、且つ最後のインバータＩＮＶ０の出力部Ｕoutを、ＮＡＮＤ回路３の一方の入力部Ｕin１に分岐接続すると共にリングオシレータＲＯ０の出力部Ｓoutとし、且つＮＡＮＤ回路３の他方の入力部Ｕin２をリングオシレータＲＯ０の入力部Ｓinとする様に構成されている。

インバータＩＮＶ０は、図３（ａ）の様に、例えば１個のＰＭＯＳ５₀と、例えば１個のＮＭＯＳ６₀と、入力部Ｕinと、出力部Ｕoutとを備えて構成される。ＰＭＯＳ５₀およびＮＭＯＳ６₀の各々のソースドレイン端子は、互いに直列接続された状態で、電源Ｖ_DDと接地点との間に接続されている。ＰＭＯＳ５₀とＮＭＯＳ６₀との各々のゲートは、互いに接続されている。入力部Ｕinは、ＰＭＯＳ５₀およびＮＭＯＳ６₀の相互接続されたゲートに接続されており、出力部Ｕoutは、ＰＭＯＳ５₀とＮＭＯＳ６₀の相互接続されたドレインに接続されている。

同様にリングオシレータＲＯ１（ＲＯ２）も、ｋ−１個のインバータＩＮＶ１（ＩＮＶ２）と、１個のＮＡＮＤ回路とを環状に接続して、ｋ段のインバータリングとして構成されている。

各インバータＩＮＶ１は、図３（ｂ）の様に、例えば１個のＰＭＯＳ５₁と、例えばｍ（ｍ：２以上の整数）個のＮＭＯＳ６₁と、入力部Ｕinと、出力部Ｕoutとを備えて構成される。ｍ個のＮＭＯＳ６₁の各々のソースおよびドレインは、互いに並列接続されている。ＰＭＯＳ５₁と、並列接続された各ＮＭＯＳ６₁との各々のソースドレイン間は、互いに直列接続された状態で、電源Ｖ_DDと接地点との間に接続されている。ＰＭＯＳ５₁と各ＮＭＯＳ６₁との各々のゲートは、互いに接続されている。入力部Ｕinは、ＰＭＯＳ５₁および各ＮＭＯＳ６₁の相互接続されたゲートに接続されており、出力部Ｕoutは、ＰＭＯＳ５₁と、並列接続された各ＮＭＯＳ６₁の相互接続されたドレインに接続されている。

また各インバータＩＮＶ２は、図３（ｃ）の様に、例えばｍ（ｍ：２以上の整数）個のＰＭＯＳ５₂と、例えば１個のＮＭＯＳ６₂と、入力部Ｕinと、出力部Ｕoutとを備えて構成される。ｍ個のＰＭＯＳ５₂の各々のソースおよびドレインは、互いに並列接続されている。並列接続された各ＰＭＯＳ５₂と、ＮＭＯＳ６₂との各々のソースドレイン間は、互いに直列接続された状態で、電源Ｖ_DDと接地点との間に接続されている。各ＰＭＯＳ５₂とＮＭＯＳ６₂との各々のゲートは、互いに接続されている。入力部Ｕinは、ＰＭＯＳ５₂およびＮＭＯＳ６₂の相互接続されたゲートに接続されており、出力部Ｕoutは、ＰＭＯＳ５₂と、並列接続された各ＮＭＯＳ６₂の相互接続されたドレインに接続されている。

これらの構成（即ち、各インバータＩＮＶ０〜ＩＮＶ２のＮＭＯＳとＰＭＯＳとの個数比を異ならせた構成）により、インバータＩＮＶ０のＮＭＯＳ６₀およびＰＭＯＳ５₀のソースドレイン間電流をＩ_dn，Ｉ_dpとすると、インバータＩＮＶ１のＮＭＯＳ６₁およびＰＭＯＳ５₁のソースドレイン間電流はｍ×Ｉ_dn，Ｉ_dpとなり、インバータＩＮＶ２のＮＭＯＳ６₂およびＰＭＯＳ５₂のソースドレイン間電流はＩ_dn，ｍ×Ｉ_dpとなり、３個のリングオシレータＲＯ０〜ＲＯ２のＰＮ電流比が全て異なる値になっている。

各カウンタＣＯ０〜ＣＯ２はそれぞれ、各インバータＩＮＶ０〜ＩＮＶ２の出力（発振周波数）をカウントするものである。各カウンタＣＯ０，ＣＯ１，ＣＯ２は、図１の様に、それらの一方の入力部Ｓin１にそれぞれ各リングオシレータＲＯ０，ＲＯ１，ＲＯ２の出力部Ｓoutが接続され、且つそれらの他方の入力部Ｓin２が互いに接続されて配設されている。カウンタＣＯ１の出力部Ｓoutは、減算器ＳＵＢの一方の入力部Ｓin１に接続され、カウンタＣＯ２の出力部Ｓoutは、減算器ＳＵＢの他方の入力部Ｓin２に接続されている。

各カウンタＣＯ０〜ＣＯ２はそれぞれ、例えば、その入力部Ｓin２にリセット信号ＲＳＴ＝”１”が入力されると、そのカウントをリセットし、その入力部Ｓin２にリセット信号ＲＳＴ＝”０”が入力される間は、その入力部Ｓin１に入力するパルス信号をカウントする。

減算器ＳＵＢは、各カウンタＣＯ１，ＣＯ２の出力値Ｎ₁，Ｎ₂（即ち各リングオシレータＲＯ１，ＲＯ２の発振周波数）の差分Ｎ_difを演算するものである。減算器ＳＵＢは、その２つの入力部Ｓin１，Ｓin２にそれぞれ各カウンタＣＯ１，ＣＯ２の出力部Ｓoutが接続される様にして、配設されている。

次にモニタ回路１０Ａの動作を説明する。

まずイネーブル信号ＥＮを”０”にして各リングオシレータＲＯ０〜ＲＯ２の発振を停止させ、この間に、リセット信号ＲＳＴを”１”にして各カウンタＣＯ０〜ＣＯ２をリセットする。

次にリセット信号ＲＳＴを”０”に戻して各カウンタＣＯ０〜ＣＯ２をカウント可能状態にして、その後、イネーブル信号ＥＮを”１”にして各リングオシレータＲＯ０〜ＲＯ２を作動させる。これにより、各リングオシレータＲＯ０〜ＲＯ２の出力部Ｓoutから発振クロックパルスが出力され、それら各出力はそれぞれカウンタＣＯ０〜ＣＯ２でカウントされる。

そして一定期間の後、イネーブル信号ＥＮを”０”にして各リングオシレータＲＯ０〜ＲＯ２を停止させて、各カウンタＣＯ０〜ＣＯ２からそのカウンタ値Ｎ₀，Ｎ₁，Ｎ₂を出力させる。そして減算器ＳＵＢで各カウンタ値Ｎ₁，Ｎ₂の差分Ｎ_difが演算され、その演算結果Ｎ_difが減算器ＳＵＢから出力される。

この様にして、リングオシレータＲＯ０の発振周波数Ｎ₀、およびＰＮ電流比の異なる２つのリングオシレータＲＯ１，ＲＯ２の各々の発振周波数の差分Ｎ_difが測定される。

次に、これら発振周波数Ｎ₀および差分Ｎ_difから、半導体装置１００内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpを求める方法を説明する。

一般に、リングオシレータＲＯ０の発振周期Ｔ₀と、リングオシレータＲＯ０内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpとの関係は、電荷式Ｑ＝∫Ｉｄｔ＝ＣＶ（Ｉ：電流、ｔ：時間、Ｃ：容量、Ｖ：電圧）の一次近似を用いて、式１の様に表せる。

Ｔ₀＝（１／Ｉ_dp＋１／Ｉ_dn）×ｋＣ₀Ｖ
従って、
１／Ｉ_dp＝−１／Ｉ_dn＋Ｔ₀／ｋＣ₀Ｖ ・・・・式１

ここで、Ｃ₀はインバータＩＮＶ０の出力負荷容量である。この式１より、或る発振周波数Ｔ₀の値に対する１／Ｉ_dpと１／Ｉ_dnとの関係は、図４の様に、傾きが”−１”の直線Ｌ１となる。

また各リングオシレータＲＯ１，ＲＯ２の発振周期Ｔ１，Ｔ２を同様に一次近似で表すと、式２，式３となる。

Ｔ₁＝（１／Ｉ_dp＋１／（ｍＩ_dn））×ｋＣ₁Ｖ ・・・・式２
Ｔ₂＝（１／（ｍＩ_dp）＋１／Ｉ_dn）×ｋＣ₂Ｖ ・・・・式３

ここで、セル高が小さい高密度ライブラリにおいては、ＮＭＯＳとＰＭＯＳとのサイズ比がほぼ１であることから、Ｃ₁＝Ｃ₂と仮定すると、各発振周期Ｔ₁，Ｔ₂の差分Ｔ_difは、式４の様になる。

Ｔ_dif＝Ｔ₁−Ｔ₂＝（１／Ｉ_dp−１／Ｉ_dn）×ｋＣ₁Ｖ×（ｍ−１）／ｍ
従って、
１／Ｉ_dp＝１／Ｉ_dn＋ｍＴ_dif／ｋＣ₁Ｖ（ｍ−１） ・・・・式４

この式４より、或る差分Ｔ_difの値に対する１／Ｉ_dpと１／Ｉ_dnとの関係は、図５の様に、傾きが”１”の直線Ｌ２となる。従って各直線Ｌ１，Ｌ２は互いに直交し、それらの交点が、或るＴ₀およびＴ_difが得られたときの、求めるべきソースドレイン間電流Ｉ_dn，Ｉ_dpとなる。

以上の説明では、一次近似式で分かり易く説明するために、リングオシレータの発振周期Ｔで説明したが、実際には、モニタ回路１０Ａの出力であるカウンタ値（発振周波数）Ｎ₀と差分（発振周波数の差分）Ｎ_difとから、ソースドレイン間電流Ｉ_dn，Ｉ_dpを求める。尚、カウンタ値Ｎ₀は、最下位ビットの量子化による誤差が無視できるビット長であれば、発振周波数と比例の関係にある。

カウンタ値Ｎ₀と差分Ｎ_difは、各電流Ｉ_dn，Ｉ_dpによって変わるので、これらの関数である。また上述のように、カウンタ値Ｎ₀と差分Ｎ_difから各電流Ｉ_dn，Ｉ_dpを求めることができるので、各電流Ｉ_dn，Ｉ_dpは、カウンタ値Ｎ₀と差分Ｎ_difの関数である。但しこの関数は、製造プロセスおよびデバイス毎に異なるので、回路シミュレーション結果またはＴＥＧの測定結果に基づき、求める必要がある。そして、モニタ回路１０で測定されたカウント値Ｎ₀および差分Ｎ_difをその関数に入力して、各電流Ｉ_dnおよびＩ_dpを求める。

この様な数値演算は、マイコンなどのオンチップの制御回路で行っても良く、また外部のロジックテスタで行っても良い。

尚、上記の様に関数を用いる代わりに、各測定値Ｎ₀，Ｎ_difと各電流Ｉ_dn，Ｉ_dpとの対応テーブルを用意して、その対応テーブルを参照して、各測定値Ｎ₀，Ｎ_difから各電流Ｉ_dn，Ｉ_dpを求めても良い。この場合の演算も、オンチップの制御回路または外部のロジックテスタで行われる。

尚、リングオシレータＲＯ１のＮＭＯＳ６₁の個数およびリングオシレータＲＯ２のＰＭＯＳ５₂の個数を共にｍ個としたが、同じ値でなくても類似のＰＮ比が得られれば、同様の効果が得られる。

以上の様に構成された半導体装置１００Ａによれば、リングオシレータＲＯ０〜ＲＯ２、カウンタＣＯ０〜ＣＯ２および減算器ＳＵＢで構成されるので、（ａ）モニタ回路１０Ａをロジック回路（即ちデジタル信号処理回路）として構成できると共に、（ｂ）ＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpの算出に必要なリングオシレータの発振周波数Ｎ₀と発振周波数の差分Ｎ_difとを求める事ができる。

特に上記（ｂ）により、リングオシレータの発振周波数Ｎ₀と発振周波数の差分Ｎ_difとを用いて半導体装置１００Ａ内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpを個別に求める事ができる。また上記（ａ）により、モニタ回路１０Ａをロジック回路として構成できるので、モニタ回路１０Ａをチップ内の任意の箇所や複数の箇所に配置できる。

またモニタ回路１０Ａの出力Ｎ₀，Ｎ_difはデジタル信号なので、オンチップの制御回路で演算処理して、基板制御をアダプティブに行える。またウエハテスト時にモニタ回路１０Ａの出力Ｎ₀，Ｎ_difをチップの外部に出力して、外部のロジックテスタで演算処理して、基板電圧をヒューズ設定する事もできる。

また基板制御を行った場合、Fastコーナー寄りに仕上がったトランジスタのリーク電流を削減でき、低電力化の効果がある。また基板制御により、デバイス特性のばらつきを低減できるので、コーナー設計で、動作速度スペックと電力スペックを満たさず、歩留まり低下がやむを得ない製品に対して、歩留まり向上の効果がある。

またＳＲＡＭトランジスタをモニタして基板制御を行った場合、デバイス特性のばらつきが小さくなると動作マージンが増大するので、やはり歩留まりが向上する。一方、動作マージンはそのままで、メモリセルのサイズを小さくする事もでき、この場合は、チップ面積を縮小でき、コスト削減の効果がある。

このモニタ回路１０Ａの出力Ｎ₀，Ｎ_difは、基板制御だけでなく、電源電圧制御、動作周波数制御にも適用できる。電源電圧制御に適用した場合、Fastコーナー寄りに仕上がったチップは電源電圧を下げる事ができるので、低電力化の効果がある。また動作周波数制御に適用した場合は、Fastコーナー寄りに仕上がったチップは動作周波数を上げる事ができるので、スループット向上の効果がある。

またこの半導体装置１００Ａでは、ＰＮ電流比の異なる３個のリングオシレータを備えるので、１個のリングオシレータを時分割制御する必要がなく、リングオシレータの制御が容易である。

また各リングオシレータＲＯ０〜ＲＯ２のインバータＩＮＶ０〜ＩＮＶ２は、互いに、ＰＭＯＳとＮＭＯＳの個数比が異なるので、簡単な手法で、各リングオシレータＲＯ０〜ＲＯ２の発振周波数を、異なるＰＮ電流比に対応させる事ができる。

また各リングオシレータＲＯ０〜ＲＯ２毎にカウンタＣＯ０〜ＣＯ２を備えるので、１個のカウンタを時分割制御する必要がなく、制御が容易である。

実施の形態２．
この実施の形態に係る半導体装置１００Ｂは、図６の様に、メモリ（例えばＳＲＡＭ）２１、プロセッサ（例えばＣＰＵ）２３およびロジック回路２５等の機能ブロックと、１個以上（図では３個）のモニタ回路１０Ａと、制御回路２７とを備えている。

モニタ回路１０Ａは、実施の形態１のモニタ回路１０Ａであり、そのモニタ対象の各機能ブロック２１，２３，２５の付近または内部に配置されており、モニタ対象の各機能ブロック２１，２３，２５内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流Ｉ_dn，Ｉ_dpの測定に必要な発振周波数（カウンタ値）Ｎ₀および差分Ｎ_difを求める。

尚、各モニタ回路１０Ａはそのモニタ対象の各機能ブロック２１，２３，２５の付近または内部に配置されることで、各モニタ回路１０Ａとそのモニタ対象の機能ブロック２１，２３，２５との各々のＮＭＯＳおよびＰＭＯＳの特性が同じになり、正確に各機能ブロック内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流Ｉ_dn，Ｉ_dpを求める事が可能になる。

制御回路２７は、各制御信号（イネーブル信号ＥＮ、リセット信号ＲＳＴ）を各モニタ回路１０Ａに出力して各モニタ回路１０Ａを制御して、発振周波数Ｎ₀および差分Ｎ_difを測定させる（矢印ｚ１）。また制御回路２７は、各モニタ回路１０Ａで測定された発振周波数Ｎ₀および差分Ｎ_difを取得し（矢印ｚ２）、その測定値Ｎ₀，Ｎ_difから、予め設定された関数または対応テーブルに基づき、各機能ブロック２１，２３，２５のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流Ｉ_dn，Ｉ_dpを求める。また制御回路２７は、求めた各電流Ｉ_dn，Ｉ_dpに基づき、各機能ブロック２１，２３，２５毎に、それら各機能ブロックのＮＭＯＳおよびＰＭＯＳの基板電圧を最適な値に制御する（矢印ｚ３）。

以上の様に構成された半導体装置１００Ｂによれば、半導体装置１００Ｂ内の制御回路２７により、モニタ回路１０Ａの測定値Ｎ₀，Ｎ_difに基づき、半導体装置１００Ｂ内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流Ｉ_dn，Ｉ_dpが求められ、それらソースドレイン間電流Ｉ_dn，Ｉ_dpに基づき、半導体装置１００Ｂ内のＮＭＯＳおよびＰＭＯＳの基板電圧が制御されるので、半導体装置１００Ｂの仕上がり状態や動作状況に応じて自動的に最適な基板制御ができる。

またモニタ回路１０Ａが各機能ブロック２１，２３，２５毎に配置されるので、各機能ブロック２１，２３，２５毎に最適な基板制御が行える。

尚この実施の形態では、各機能ブロック２１，２３，２５毎に個別に基板電圧を制御したが、図７の様に、各機能ブロック２１，２３，２５に対して同じ基板電圧の制御を行っても良い。即ち、各機能ブロック２１，２３，２５のうち、最も条件の厳しい（クリティカルな）ものに合わせて、各機能ブロック２１，２３，２５の基板電圧を同じ値で一括制御しても良い。この場合は、各機能ブロック毎に基板電圧の制御はできないが、この場合も、半導体装置の仕上がり状態や動作状況に応じて自動的に基板制御ができる効果がある。

尚この実施の形態では、実施の形態１のモニタ回路１０Ａを用いたが、後述の実施の形態のモニタ回路（例えば実施の形態４のモニタ回路１０Ｄ）を用いても良い。

実施の形態３．
この実施の形態に係る半導体装置１００Ｃは、図２５の様に、メモリ（例えばＳＲＡＭ）２１、プロセッサ（例えばＣＰＵ）２３およびロジック回路２５等の機能ブロックと、複数（図では３個）のモニタ回路１０Ａと、セレクタ３１と、基板電圧設定部３２と、制御回路３３と、外部入出力端子３４とを備えている。

外部入出力端子３４は、外部の検査装置（例えばロジックテスタ）３５が着脱自在に接続される端子（例えばＩ／Ｏパッドなど）である。

モニタ回路１０Ａは、実施の形態１のモニタ回路１０Ａであり、各機能ブロック２１，２３，２５の付近または内部に配置されており、各機能ブロック２１，２３，２５内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流Ｉ_dn，Ｉ_dpの測定に必要な発振周波数（カウンタ値）Ｎ₀および差分Ｎ_difを求める。

セレクタ３１は、外部入出力端子３４を介して検査装置３５から入力される制御信号に応じて、各モニタ回路１０Ａを選択的に外部入出力端子３４に接続するものである。

基板電圧設定部３２は、半導体装置１００Ｃ内のＮＭＯＳおよびＰＭＯＳの基板電圧を外部から設定するものであり、例えばヒューズ設定またはフラッシュメモリ等のメモリ設定により設定される。

制御回路３３は、基板電圧設定部３２に設定された基板電圧設定値に基づき、各機能ブロック２１，２３，２５内のＮＭＯＳおよびＰＭＯＳの基板電圧を例えば同じ値で一括して制御する。

次にこの半導体装置１００Ｃでの基板制御方法を説明する。

まず外部入出力端子３４に検査装置（例えばロジックテスタ）３５を接続し、検査装置３５からのセレクタ制御信号でセレクタ３１を制御して所望のモニタ回路１０Ａを選択する（矢印ｚ４）。そしてセレクタ３１を介して検査装置３５から、選択したモニタ回路１０Ａに各制御信号（イネーブル信号ＥＮ、リセット信号ＲＳＴ）を出力して発振周波数Ｎ₀および差分Ｎ_difを測定させ（矢印ｚ１）、その測定値Ｎ₀，Ｎ_difをセレクタ３１を介して検査装置３５に出力させる（矢印ｚ２）。この様にして、各モニタ回路１０Ａで発振周波数Ｎ₀および差分Ｎ_difの測定を行わせ、その測定値Ｎ₀，Ｎ_difを取得する。

そして検査装置３５において、各モニタ回路１０Ａの測定値Ｎ₀，Ｎ_difから、予め設定された関数または対応テーブルに基づき、各機能ブロック２１，２３，２５のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流Ｉ_dn，Ｉ_dpを求め、それら各電流Ｉ_dn，Ｉ_dpに基づき、半導体装置１００Ｃ内のＮＭＯＳおよびＰＭＯＳの基板電圧の設定値を求める。そしてその設定値を基板電圧設定部３２に設定する。そして基板電圧設定部３２に設定された設定値に基づき、制御回路３３により各機能ブロック２１，２３，２５内のＮＭＯＳおよびＰＭＯＳの基板電圧が同じ値に一括して制御される。

以上の様に構成された半導体装置１００Ｃによれば、外部入出力端子３４を介して外部の検査装置３５により各モニタ回路１０Ａを制御して発振周波数Ｎ₀および差分Ｎ_difを測定させ、その測定値Ｎ₀，Ｎ_difを取得できる。そして検査装置３５により、その測定値Ｎ₀，Ｎ_difに基づき、半導体装置１００Ｃ内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流Ｉ_dn，Ｉ_dpを求める事ができる。そして求めた電流Ｉ_dn，Ｉ_dpに応じて半導体装置１００Ｃ内のＮＭＯＳおよびＰＭＯＳの基板電圧を求め、その基板電圧の値を基板電圧設定部３２に設定することで、半導体装置１００Ｃ内のＮＭＯＳおよびＰＭＯＳの基板電圧を所望の値に設定できる。

尚この実施の形態では、各機能ブロック２１，２３，２５内のＮＭＯＳおよびＰＭＯＳの基板電圧を、基板電圧設定部３２に設定された設定値に基づき、同じ値に一括して制御したが、基板電圧設定部３２に各機能ブロック２１，２３，２５毎の基板電圧を設定し、各機能ブロック２１，２３，２５毎に個別に基板電圧を制御しても良い。

尚この実施の形態では、実施の形態１のモニタ回路１０Ａを用いたが、他の実施の形態のモニタ回路（例えば実施の形態４のモニタ回路１０Ｄ）を用いても良い。

実施の形態４．
この実施の形態に係る半導体装置１００Ｄは、上記（ii）（iii）の特徴を利用したものであり、図８の様に、ＰＮ電流比の異なる２つのリングオシレータの各々の発振周波数の差分Ｎ_difおよび和Ｎ_sumを出力するモニタ回路１０Ｄを備えている。

モニタ回路１０Ｄは、ＰＮ電流比の異なる２個のリングオシレータＲＯ１，ＲＯ２と、２個のカウンタＣＯ１，ＣＯ２と、減算器ＳＵＢと、加算器ＡＤＤとを備えている。

ここでは、リングオシレータＲＯ１，ＲＯ２によりリングオシレータ手段が構成され、カウンタＣＯ１，ＣＯ２によりカウンタ手段が構成され、減算器ＳＵＢおよび加算器ＡＤＤにより演算手段が構成されている。

各リングオシレータＲＯ１，ＲＯ２は、それらの入力部Ｓinが互いに接続され、且つそれらの出力部Ｓoutがそれぞれ各カウンタＲＯ１，ＲＯ２の一方の入力部Ｓin１に接続される様にして、配設されている。各リングオシレータＲＯ１，ＲＯ２はそれぞれ、例えば、その入力部Ｓinにイネーブル信号ＥＮ＝”０”が入力されると停止し、その入力部Ｓinにイネーブル信号ＥＮ＝”１”が入力されると作動する。

リングオシレータＲＯ１は、実施の形態１の場合と同様に、図２の様に、ｋ−１個のインバータＩＮＶ１と、１個のＮＡＮＤ回路３とを環状に接続したｋ段のインバータリングであり、インバータＩＮＶ１も、実施の形態１の場合と同様に、図３（ｂ）の様に構成されている。同様にリングオシレータＲＯ２も、図２の様に、ｋ−１個のインバータＩＮＶ２と、１個のＮＡＮＤ回路３とを環状に接続したｋ段のインバータリングであり、インバータＩＮＶ２も、図３（ｃ）の様に構成されている。これらの構成により、２個のリングオシレータＲＯ１，ＲＯ２のＰＮ電流比が全て異なる値になっている。

各カウンタＣＯ１，ＣＯ２はそれぞれ、各インバータＩＮＶ１，ＩＮＶ２の出力（発振周波数）をカウントするものである。各カウンタＣＯ１，ＣＯ２は、それらの一方の入力部Ｓin１にそれぞれ各リングオシレータＲＯ１，ＲＯ２の出力部Ｓoutが接続され、且つそれらの他方の入力部Ｓin２が互いに接続される様にして、配設されている。カウンタＣＯ１の出力部Ｓoutは、減算器ＳＵＢの一方の入力部Ｓin１および加算器ＡＤＤの一方の入力部Ｓin１に接続されている。カウンタＣＯ２の出力部Ｓoutは、減算器ＳＵＢの他方の入力部Ｓin２および加算器ＡＤＤの他方の入力部Ｓin２に接続されている。

各カウンタＣＯ１，ＣＯ２はそれぞれ、例えば、その入力部Ｓin２にリセット信号ＲＳＴ＝”１”が入力されると、リセットし、その入力部Ｓin２にリセット信号ＲＳＴ＝”０”が入力される間は、その入力部Ｓin１に入力するパルス信号をカウントする。

減算器ＳＵＢは、各カウンタＣＯ１，ＣＯ２の出力値Ｎ₁，Ｎ₂（即ち各リングオシレータＲＯ１，ＲＯ２の発振周波数）の差分Ｎ_difを演算するものである。減算器ＳＵＢは、その２つの入力部Ｓin１，Ｓin２に各カウンタＣＯ１，ＣＯ２の出力部Ｓoutが接続される様にして、配設されている。

加算器ＡＤＤは、各カウンタＣＯ１，ＣＯ２の出力値Ｎ₁，Ｎ₂の和Ｎ_sumを演算するものである。加算器ＡＤＤは、その２つの入力部Ｓin１，Ｓin２に各カウンタＣＯ１，ＣＯ２の出力部Ｓoutが接続される様にして、配設されている。

次にモニタ回路１０Ｄの動作を説明する。

まずイネーブル信号ＥＮを”０”にして各リングオシレータＲＯ１，ＲＯ２の発振を停止させ、この間に、リセット信号ＲＳＴを”１”にして各カウンタＣＯ１，ＣＯ２をリセットする。

次にリセット信号ＲＳＴを”０”に戻して各カウンタＣＯ１，ＣＯ２をカウント可能状態にして、その後、イネーブル信号ＥＮを”１”にして各リングオシレータＲＯ１，ＲＯ２を作動させる。これにより、各リングオシレータＲＯ１，ＲＯ２の出力部Ｓoutから発振クロックパルスが出力され、それら各出力はそれぞれカウンタＣＯ１，ＣＯ２でカウントされる。

そして一定期間の後、イネーブル信号ＥＮを”０”にして各リングオシレータＲＯ１，ＲＯ２を停止させて、各カウンタＣＯ１，ＣＯ２からそのカウンタ値Ｎ₁，Ｎ₂を出力させる。そして減算器ＳＵＢで各カウンタ値Ｎ₁，Ｎ₂の差分Ｎ_difが演算され、その演算結果Ｎ_difが減算器ＳＵＢから出力されると共に、加算器ＡＤＤで各カウンタ値Ｎ₁，Ｎ₂の和Ｎ_sumが演算され、その演算結果Ｎ_sumが加算器ＡＤＤから出力される。

この様にして、ＰＮ電流比の異なる２つのリングオシレータＲＯ１，ＲＯ２の発振周波数の差分Ｎ_difおよび和Ｎ_sumが測定される。

次に、発振周波数の差分Ｎ_difおよび和Ｎ_sumから、半導体装置１００Ｄ内のＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpを求める方法を説明する。

各リングオシレータＲＯ１，ＲＯ２の発振周期Ｔ₁，Ｔ₂の和Ｔ_sumを式２および式３を用いて計算すると、式５の様になる。

Ｔ_sum＝Ｔ₁＋Ｔ₂＝（１／Ｉ_dp＋１／Ｉ_dn）×ｋＣ₁Ｖ×（ｍ＋１）／ｍ
従って、
１／Ｉ_dp＝−１／Ｉ_dn＋ｍＴ_sum／ｋＣ₁Ｖ（ｍ＋１） ・・・・式５

この式５より、或る和Ｔ_sumの値に対する１／Ｉ_dpと１／Ｉ_dnとの関係は、図４の様に、傾きが”−１”の直線Ｌ３となる。また各リングオシレータＲＯ１，ＲＯ２の発振周期Ｔ₁，Ｔ₂の差分Ｔ_difは、実施の形態１と同様に式４の様になり、或る差分Ｔ_difの値に対する１／Ｉ_dpと１／Ｉ_dnとの関係も、図５の様に傾きが”１”の直線Ｌ２となる。

従って各直線Ｌ２，Ｌ３は互いに直交し、それらの交点が、或る差分Ｔ_difおよび和Ｔ_sumが得られたときの、求めるべきソースドレイン間電流Ｉ_dn，Ｉ_dpとなる。

そして実施の形態１と同様に、実際には、モニタ回路１０Ｄの出力である差分Ｎ_difと和Ｎ_sumとから、数値計算または対応テーブルの参照によって、ソースドレイン間電流Ｉ_dn，Ｉ_dpを求める。この実施の形態でも、この様な数値演算または対応テーブルの参照による各電流Ｉ_dn，Ｉ_dpの測定は、マイコンなどのオンチップの制御回路または外部のロジックテスタにより行われる。

以上の様に構成された半導体装置１００Ｄによれば、リングオシレータＲＯ１，ＲＯ２、カウンタＣＯ１，ＣＯ２，減算器ＳＵＢおよび加算器ＡＤＤで構成されるので、モニタ回路１０Ｄをロジック回路（即ちデジタル信号処理回路）として構成できると共に、ＮＭＯＳおよびＰＭＯＳの各々のソースドレイン間電流Ｉ_dn，Ｉ_dpの算出に必要なリングオシレータの発振周波数の差分Ｎ_difと和Ｎ_sumを求める事ができる。

また減算器ＳＵＢと加算器ＡＤＤとを備えるので、１個の演算器の演算を減算と和算に時分割で切り換える必要がなく、制御が容易である。

またＰＮ電流比の異なる２個のリングオシレータを備えるので、１個のリングオシレータを時分割制御する必要がなく、リングオシレータの制御が容易である。

また各リングオシレータＲＯ１，ＲＯ２毎にカウンタＣＯ１，ＣＯ２を備えるので、１個のカウンタを時分割制御する必要がなく、制御が容易である。

実施の形態５．
この実施の形態に係る半導体装置１００Ｅのモニタ回路１０Ｅは、図９の様に、実施の形態４のモニタ回路１０Ｄにおいて、減算器ＳＵＢと加算器ＡＤＤとを１つの演算器ＡＲＩで代用したものである。

モニタ回路１０Ｅは、ＰＮ電流比の異なる２個のリングオシレータＲＯ１，ＲＯ２と、２個のカウンタＣＯ１，ＣＯ２と、演算器ＡＲＩと、切換信号生成回路ＧＥＮと、レジスタＲＥＧとを備えている。

ここでは、リングオシレータＲＯ１，ＲＯ２によりリングオシレータ手段が構成され、カウンタＣＯ１，ＣＯ２によりカウンタ手段が構成され、演算器ＡＲＩおよび切換信号生成回路ＧＥＮにより演算手段が構成されている。

各リングオシレータＲＯ１，ＲＯ２および各カウンタＣＯ１，ＣＯ２は、実施の形態４の場合と同様に構成されている。但しここでは、カウンタＣＯ１の出力部Ｓoutは、演算器ＡＲＩの一方の入力部Ｓin１に接続され、カウンタＣＯ２の出力部Ｓoutは、演算器ＡＲＩの他方の入力部Ｓin２に接続される。

切換信号生成回路ＧＥＮは、その入力部Ｓinが各リングオシレータＲＯ１，ＲＯ２の入力部Ｓinに接続され、且つその出力部Ｓoutが演算器ＡＲＩの切換信号入力部Ｓin３およびレジスタＲＥＧの切換信号入力部Ｓin２に接続される様にして、配設されている。

切換信号生成回路ＧＥＮは、その入力部Ｓinに入力されるイネーブル信号ＥＮに応じて少し遅延させたタイミングで演算器ＡＲＩおよびレジスタＲＥＧに切換信号ＳＷを出力し、その切換信号ＳＷにより、演算器ＡＲＩでの演算（加算または減算）の切換、およびレジスタＲＥＧでの入力信号の保持の許否および保持信号の出力を制御する。具体的には例えば、切換信号生成回路ＧＥＮは、イネーブル信号ＥＮ＝”１”の場合は、演算器ＡＲＩの演算を例えば加算に切り換えると共に、レジスタＲＥＧをその入力部Ｓin１に入力する信号を取り込む様に切り換える。また切換信号生成回路ＧＥＮは、イネーブル信号ＥＮ＝”０”の場合は、演算器ＡＲＩの演算を例えば減算に切り換えると共に、レジスタＲＥＧを、その入力部Ｓin１に入力する信号を取り込まず且つ既に保持している信号をその出力部Ｓoutから出力する様に切り換える。

演算器ＡＲＩは、その一方の入力部Ｓin１にカウンタＣＯ１の出力部Ｓoutが接続され、且つその他方の入力部Ｓin２にカウンタＣＯ２の出力部Ｓoutが接続され、且つその出力部ＳoutがレジスタＲＥＧの入力部Ｓin１に分岐接続され、且つその切換信号入力部Ｓin３に切換信号生成回路ＧＥＮの出力部Ｓoutが接続される様にして、配設されている。演算器ＡＲＩは、その切換信号入力部Ｓin３に入力される制御信号に応じて、その各入力部Ｓin１，Ｓin２に入力されるカウンタ値Ｎ₁，Ｎ₂の差分Ｎ_difと和Ｎ_sumを計算する。

レジスタＲＥＧは、その入力部Ｓin１に演算器ＡＲＩの出力部Ｓoutが接続され、且つその切換信号入力部Ｓin２に切換信号生成回路ＧＥＮの出力部Ｓoutが接続される様にして、配設されている。レジスタＲＥＧは、その切換信号入力部Ｓin２に入力される切換信号ＳＷに応じて、その入力部Ｓin１に入力される信号を保持し、またはその保持する信号を出力部Ｓoutから出力する。

次にモニタ回路１０Ｅの動作を説明する。

まず、イネーブル信号ＥＮを”０”にして各リングオシレータＲＯ１，ＲＯ２を停止させ、この間に、リセット信号ＲＳＴを”１”にして各カウンタＣＯ１，ＣＯ２をリセットする。

次に、リセット信号ＲＳＴを”０”に戻して各カウンタＣＯ１，ＣＯ２をカウント可能状態にし、その後、イネーブル信号ＥＮを”１”にして各リングオシレータＲＯ１，ＲＯ２を作動させる。これにより、各リングオシレータＲＯ１，ＲＯ２の出力部Ｓoutから発振クロックパルスが出力され、それら各出力がそれぞれカウンタＣＯ１，ＣＯ２でカウントされる。

各カウンタＣＯ１，ＣＯ２の出力であるカウンタ値Ｎ₁，Ｎ₂を演算器ＡＲＩに入力し、演算器ＡＲＩによりそれらの和Ｎ_sumが演算され、その演算結果Ｎ_sumがレジスタＲＥＧに取り込まれる。これらカウンタ値Ｎ₁，Ｎ₂とその和Ｎ_sumは、時々刻々と変化する。

そして一定期間の後、イネーブル信号ＥＮを”０”にして各リングオシレータＲＯ１，ＲＯ２を停止させる。またこのイネーブル信号ＥＮ＝”０”より少し遅延させたタイミングで、切換信号生成回路ＧＥＮにより、演算器ＡＲＩでの演算が加算から減算に切り換えられると共にレジスタＲＥＧがその入力部Ｓin１に入力する信号を取り込む状態から保持している信号を出力する様に切り換えられる。これにより、レジスタＲＥＧから保持している和Ｎ_sumが出力される。

一方、演算器ＡＲＩにより、各カウンタＣＯ１，ＣＯ２からのカウンタ値Ｎ₁，Ｎ₂の差分Ｎ_difが演算されその演算結果Ｎ_difが出力部Ｓoutから出力される。

この様にして、ＰＮ電流比の異なる２つのリングオシレータＲＯ１，ＲＯ２の各々の発振周波数の差分Ｎ_difおよび和Ｎ_sumが測定される。尚、これら各差分Ｎ_difおよび和Ｎ_sumからソースドレイン間電流Ｉ_dn，Ｉ_dpを求める方法および構成は、実施の形態４と同じである。

以上の様に構成された半導体装置１００Ｅによれば、切換信号生成回路ＧＥＮにより演算器ＡＲＩの演算を減算と加算に切り換えるので、１個の演算器ＡＲＩだけで、差分と和とを求める事ができ、回路の小型化に寄与できる。

尚、この実施の形態において更に、演算器ＡＲＩで計算された差分Ｎ_difを保持するためのレジスタを備えても良い。具体的には、当該レジスタは、レジスタＲＥＧと同様に構成されており、その入力部に演算器ＡＲＩの出力部Ｓoutが分岐接続され、且つその切換信号入力部に、切換信号生成回路ＧＥＮからの切換信号ＳＷをさらに遅延させる遅延回路を介して切換信号生成回路ＧＥＮの出力部Ｓoutが接続される様にして、配設される。

上記の遅延回路により、当該レジスタは、和Ｎ_sumを保持するレジスタＲＥＧより少し遅れたタイミングで入力する信号を取り込む状態から保持している信号を出力する様に切り換えられる。

実施の形態６．
この実施の形態に係る半導体装置１００Ｆは、実施の形態１において、リングオシレータＲＯ０のインバータＩＮＶ０は図１０（ａ）の様に変更せず、各リングオシレータＲＯ１，ＲＯ２のインバータＩＮＶ１，ＩＮＶ２をそれぞれ図１０（ｂ）（ｃ）の様に変更したものである。

即ち、この実施の形態のインバータＩＮＶ１は、図１０（ｂ）の様に、例えばｊ（ｊ：２以上の整数）個のＰＭＯＳ５₁と、例えば１個のＮＭＯＳ６₁と、入力部Ｕinと、出力部Ｕoutとを備えて構成される。ｊ個のＰＭＯＳ５₁の各々のソースドレイン間は、互いに直列接続されている。直列接続された各ＰＭＯＳ５₁と、ＮＭＯＳ６₁との各々のソースドレイン間は、互いに直列接続された状態で、電源Ｖ_DDと接地点との間に接続されている。各ＰＭＯＳ５₁とＮＭＯＳ６₁との各々のゲートは、互いに接続されている。入力部Ｕinは、ＰＭＯＳ５₁および各ＮＭＯＳ６₁の相互接続されたゲートに接続されており、出力部Ｕoutは、直列接続された最下段のＰＭＯＳ５₁と、ＮＭＯＳ６₁の相互接続されたドレインに接続されている。

またこの実施の形態のインバータＩＮＶ２は、図１０（ｃ）の様に、例えば１個のＰＭＯＳ５₂と、例えばｊ個のＮＭＯＳ６₂と、入力部Ｕinと、出力部Ｕoutとを備えて構成される。ｊ個のＮＭＯＳ６₂の各々のソースドレイン間は、互いに直列接続されている。ＰＭＯＳ５₂と、直列接続された各ＮＭＯＳ６₂との各々のソースドレイン間は、互いに直列接続された状態で、電源Ｖ_DDと接地点との間に接続されている。ＰＭＯＳ５₂と各ＮＭＯＳ６₂との各々のゲートは、互いに接続されている。入力部Ｕinは、ＰＭＯＳ５₂および各ＮＭＯＳ６₂の共通接続されたゲートに接続されており、出力部Ｕoutは、ＰＭＯＳ５₂と、直列接続された最上段のＮＭＯＳ６₂の相互接続されたドレインに接続されている。

この様な構成（即ち、各インバータＩＮＶ０〜ＩＮＶ２のＮＭＯＳおよびＰＭＯＳの個数比を異ならせる構成）により、インバータＩＮＶ０のＮＭＯＳ６₀およびＰＭＯＳ５₀のソースドレイン間電流をＩ_dn，Ｉ_dpとすると、インバータＩＮＶ１のＮＭＯＳ６₁およびＰＭＯＳ５₁のソースドレイン間電流はＩ_dn，（１／ｊ）×Ｉ_dpとなり、インバータＩＮＶ２のＮＭＯＳ６₂およびＰＭＯＳ５₂のソースドレイン間電流は（１／ｊ）×Ｉ_dn，Ｉ_dpとなり、３個のリングオシレータＲＯ０〜ＲＯ２のＰＮ電流比が全て異なる値になっている。

尚、リングオシレータＲＯ１のＰＭＯＳ５₁の個数およびリングオシレータＲＯ２のＮＭＯＳ６₂の個数を共にｊ個としたが、同じ値でなくても類似のＰＮ比が得られれば、同様の効果が得られる。

尚、この実施の形態に係る半導体装置１００Ｆの他の構成は、実施の形態１と同様に構成されている。

以上の様に構成された半導体装置１００Ｆによれば、各リングオシレータＲＯ０〜ＲＯ２のインバータＩＮＶ０〜ＩＮＶ２は、互いに、ＰＭＯＳとＮＭＯＳの個数比が異なるので、簡単な手法で、各リングオシレータＲＯ０〜ＲＯ２の発振周波数を、異なるＰＮ電流比に対応させる事ができる。

尚、この実施の形態では、実施の形態１に適用する場合で説明したが、他の実施の形態（例えば４，５など）に適用しても構わない。

実施の形態７．
この実施の形態に係る半導体装置１００Ｇは、実施の形態１において、リングオシレータＲＯ０は図１１（ａ）の様に変更せず、各リングオシレータＲＯ１，ＲＯ２をそれぞれ図１１（ｂ）（ｃ）の様に変更したものである。

この実施の形態のリングオシレータＲＯ１は、図１１（ｂ）の様に、ｋ−１個のＮＯＲ回路７と、１個のＮＡＮＤ回路３とを環状に接続したものである。即ちリングオシレータＲＯ１は、ＮＡＮＤ回路３の出力部Ｕoutにｋ−１個の各ＮＯＲ回路７の一方の入力部Ｕin１・出力部Ｕout間を直列接続し、且つｋ−１個の各ＮＯＲ回路７の他方の入力部Ｕin２を互いに接続して接地（第２の電位源）し、且つ最後のＮＯＲ回路７の出力部Ｕoutを、ＮＡＮＤ回路３の一方の入力部Ｕin１に分岐接続すると共にリングオシレータＲＯ１の出力部Ｓoutとし、且つＮＡＮＤ回路３の他方の入力部Ｕin２をリングオシレータＲＯ０の入力部Ｓinとする様に構成されている。

またこの実施の形態のリングオシレータＲＯ２は、図１１（ｃ）の様に、ｋ個のＮＡＮＤ回路３を環状に接続したものである。即ちリングオシレータＲＯ１は、ｋ個のＮＡＮＤ回路３の一方の入力部Ｕin１・出力部Ｕout間を直列接続し、且つ２段目からｋ段目（最後）の各ＮＡＮＤ回路３の他方の入力部Ｕin２を互いに接続して電源（第１の電位源）Ｖ_DDに接続し、且つｋ段目のＮＡＮＤ回路３の出力部Ｕoutを１段目（最初）のＮＡＮＤ回路３の一方の入力部Ｕin１に分岐接続すると共にリングオシレータＲＯ２の出力部Ｓoutとし、且つ１段目のＮＡＮＤ回路３の他方の入力部Ｕin２をリングオシレータＲＯ０の入力部Ｓinとする様に構成されている。

この様な構成により、リングオシレータＲＯ１の各ＮＯＲ回路７内のＰＭＯＳのソースドレイン間電流Ｉ_dpは、リングオシレータＲＯ０のインバータＩＮＶ０内のＰＭＯＳのソースドレイン間電流Ｉ_dpよりも小さくなり、またリングオシレータＲＯ２の２段目からｋ段目の各ＮＡＮＤ回路３内のＮＭＯＳのソースドレイン間電流Ｉ_dnは、リングオシレータＲＯ０のインバータＩＮＶ０内のＮＭＯＳのソースドレイン間電流Ｉ_dnよりも小さくなり、３個のリングオシレータＲＯ０〜ＲＯ２のＰＮ電流比が全て異なる値になる。

尚、この実施の形態に係る半導体装置１００Ｇの他の構成は、実施の形態１と同様に構成されている。

以上の様に構成された半導体装置１００Ｅによれば、３個のリングオシレータＲＯ０〜ＲＯ２は、ＮＡＮＤ回路３と１個以上のインバータＩＮＶ０とを環状に接続して構成されたリングオシレータＲＯ０と、複数のＮＡＮＤ回路３を環状に接続して構成されたリングオシレータＲＯ２と、ＮＡＮＤ回路３と１個以上のＮＯＲ回路７とを環状に接続して構成されたリングオシレータＲＯ１とであるので、既存の論理回路（ＮＡＮＤ回路、ＮＯＲ回路やＩＮＶ回路）のライブラリを用いて、ＰＮ電流比の異なる３個のリングオシレータＲＯ０〜ＲＯ２を構成できる。

尚、この実施の形態では、実施の形態１に適用する場合で説明したが、他の実施の形態（例えば実施の形態４，５のリングオシレータＲＯ１，ＲＯ２）に適用しても構わない。

実施の形態８．
この実施の形態に係る半導体装置１００Ｈは、実施の形態１において、リングオシレータＲＯ０のインバータＩＮＶ０は図１２（ａ）の様に変更せず、各リングオシレータＲＯ１，ＲＯ２のインバータＩＮＶ１，ＩＮＶ２をそれぞれ図１２（ｂ）（ｃ）の様に変更したものである。

即ちこの実施の形態のインバータＩＮＶ１は、図１２（ｂ）の様に、ＮＭＯＳ６₁のゲート長Ｌ_n1がインバータＩＮＶ０のそれ（Ｌ_n0）と同じ長さに形成され、ＰＭＯＳ５₁のゲート長Ｌ_p1がインバータＩＮＶ０のそれ（Ｌ_p0）よりも長くなる様に形成されている。

またこの実施の形態のインバータＩＮＶ２は、図１２（ｃ）の様に、ＰＭＯＳ５₂のゲート長Ｌ_p2がインバータＩＮＶ０のそれ（Ｌ_p0）と同じ長さに形成され、ＮＭＯＳ６₂のゲート長Ｌ_n2がインバータＩＮＶ０のそれ（Ｌ_n0）よりも長くなる様に形成されている。

この様な構成（即ち、各インバータＩＮＶ０〜ＩＮＶ２のＮＭＯＳおよびＰＭＯＳのゲート長の比を異ならせた構成）により、リングオシレータＲＯ１内のＰＭＯＳ５₁のソースドレイン間電流Ｉ_dpは、リングオシレータＲＯ０内のＰＭＯＳ５₀のソースドレイン間電流Ｉ_dpよりも小さくなり、またリングオシレータＲＯ２内のＮＭＯＳ６₂のソースドレイン間電流Ｉ_dnは、リングオシレータＲＯ０内のＮＭＯＳ６₀のソースドレイン間電流Ｉ_dnよりも小さくなり、３個のリングオシレータＲＯ０〜ＲＯ２のＰＮ電流比が全て異なる値になる。

尚、この実施の形態に係る半導体装置１００Ｈの他の構成は、実施の形態１と同様に構成されている。

以上の様に構成された半導体装置１００Ｈによれば、各リングオシレータＲＯ０〜ＲＯ２のインバータＩＮＶ０〜ＩＮＶ２は、互いに、ＰＭＯＳとＮＭＯＳの各々のゲート長の比が異なるので、簡単な手法で、各リングオシレータＩＮＶ０〜ＩＮＶ２の発振周波数を、異なるＰＮ電流比に対応させる事ができる。

尚、この実施の形態では、実施の形態１に適用する場合で説明したが、他の実施の形態（例えば４，５など）に適用しても構わない。

実施の形態９．
この実施の形態に係る半導体装置１００Ｉは、実施の形態１において、リングオシレータＲＯ０のインバータＩＮＶ０は図１３（ａ）の様に変更せず、各リングオシレータＲＯ１，ＲＯ２のインバータＩＮＶ１，ＩＮＶ２をそれぞれ図１３（ｂ）（ｃ）の様に変更したものである。

即ちこの実施の形態のインバータＩＮＶ０は、図１３（ａ）の様に、実施の形態１のインバータＩＮＶ０と同様に構成されており、ＰＭＯＳ５₀およびＮＭＯＳ６₀の各々の基板には、逆バイアスとなる基板電圧は印加されていない。

またこの実施の形態のインバータＩＮＶ１は、図１３（ｂ）の様に、インバータＩＮＶ０と比べて、ＮＭＯＳ６₁の基板には逆バイアスとなる基板電圧が印加されず、ＰＭＯＳ５₁の基板には逆バイアスとなる基板電圧Ｖ_BPが印加されている。

またこの実施の形態のインバータＩＮＶ２では、図１３（ｃ）の様に、インバータＩＮＶ０と比べて、ＰＭＯＳ５₂の基板には逆バイアスとなる基板電圧が印加されず、ＮＭＯＳ６₂の基板には逆バイアスとなる基板電圧Ｖ_BNが印加されている。

この様な構成（即ち、各インバータＩＮＶ０〜ＩＮＶ２のＮＭＯＳおよびＰＭＯＳの基板電圧の組み合わせを異ならせた構成）により、リングオシレータＲＯ１内のＰＭＯＳ５₁のソースドレイン間電流Ｉ_dpは、リングオシレータＲＯ０内のＰＭＯＳ５₀のソースドレイン間電流Ｉ_dpよりも小さくなり、またリングオシレータＲＯ２内のＮＭＯＳ６₂のソースドレイン間電流Ｉ_dnは、リングオシレータＲＯ０内のＮＭＯＳ６₀のソースドレイン間電流Ｉ_dnよりも小さくなり、３個のリングオシレータＲＯ０〜ＲＯ２のＰＮ電流比が全て異なる値になる。

尚、この実施の形態に係る半導体装置１００Ｉの他の構成は、実施の形態１と同様に構成されている。

以上の様に構成された半導体装置１００Ｉによれば、各リングオシレータＲＯ０〜ＲＯ２のインバータＩＮＶ０〜ＩＮＶ２は、互いに、ＰＭＯＳとＮＭＯＳの各々の基板電圧の組み合わせが異なるので、簡単な手法で、各リングオシレータＲＯ０〜ＲＯ２の発振周波数を、異なるＰＮ電流比に対応させる事ができる。

尚、この実施の形態では、実施の形態１に適用する場合で説明したが、他の実施の形態（例えば４，５など）に適用しても構わない。

実施の形態１０．
この実施の形態に係る半導体装置１００Ｊは、実施の形態９において、ＰＭＯＳまたはＮＭＯＳの基板電圧が異なる３個のリングオシレータＲＯ０〜ＲＯ２を用いる代わりに、それらの機能を、１個のリングオシレータＲＯのＰＭＯＳおよびＮＭＯＳの基板電圧を時分割制御することで実現したものである。

この実施の形態のモニタ回路１０Ｊは、図１４の様に、リングオシレータＲＯと、カウンタＣＯと、減算器ＳＵＢと、セレクタＳＥＬ１，ＳＥＬ２と、レジスタＲＥＧ１，ＲＥＧ２とを備えている。

リングオシレータＲＯは、その基板電圧入力部Ｓin１がセレクタＳＥＬ１の出力部Ｓoutに接続され、その基板電圧入力部Ｓin２がセレクタＳＥＬ２の出力部Ｓoutに接続され、その出力部ＳoutがカウンタＣＯの入力部Ｓin１に接続される様にして、配設されている。

リングオシレータＲＯは、図１５の様に、実施の形態１と同様図２参照）に、ｋ−１個のインバータＩＮＶと１個のＮＡＮＤ回路３とを環状に接続して、ｋ段のインバータリングとして構成される。各インバータＩＮＶは、図１６の様に、実施の形態１のインバータＩＮＶ０（図３（ａ））と同様に構成されるが、ここでは更に、それらの各ＰＭＯＳ５の基板が互いに接続されて基板電圧入力部Ｓin１を介してセレクタＳＥＬ１の出力部Ｓoutに接続され、且つそれらの各ＮＭＯＳ６の基板が互いに接続されて基板電圧入力部Ｓin２を介してセレクタＳＥＬ２の出力部Ｓoutに接続されている。

リングオシレータＲＯは、例えば、その入力部Ｓin３にイネーブル信号ＥＮ＝”０”が入力されると停止し、その入力部Ｓin３にイネーブル信号ＥＮ＝”１”が入力されると作動して、その出力部Ｓoutから発振クロックパルスを出力する。またリングオシレータＲＯは、各基板電圧入力部Ｓin１，Ｓin２に入力される電圧ＰＢ，ＮＢが時分割制御される事で、リングオシレータＲＯ内のＰＭＯＳ５およびＮＭＯＳ６の各々の基板電圧ＰＢ，ＮＢが時分割制御されて、３種類の異なるＰＮ電流比を時分割で実現する。

セレクタＳＥＬ１は、その一方の入力部「１」に所定の電圧Ｖ_BPが入力され、その他方の入力部「０」に電源電圧Ｖ_DDが入力され、その制御信号入力部Ｓinに制御信号ＳＰが入力され、その出力部ＳoutがリングオシレータＲＯの入力部Ｓin１に接続される様に、配設される。セレクタＳＥＬ１は、制御信号ＳＰが”０”の場合に、その入力部「０」に入力される電源電圧Ｖ_DDをその出力部Ｓoutから出力し、制御信号ＳＰが”１”の場合に、その入力部「１」に入力される所定の電圧Ｖ_BPをその出力部Ｓoutから出力する。

セレクタＳＥＬ２は、その一方の入力部「１」に所定の電圧Ｖ_BNが入力され、その他方の入力部「０」に接地電圧Ｖａが入力され、その制御信号入力部Ｓinに制御信号ＳＮが入力され、その出力部ＳoutがリングオシレータＲＯの入力部Ｓin２に接続される様に、配設される。セレクタＳＥＬ２は、制御信号ＳＮが”０”の場合に、その入力部「０」に入力される接地電圧Ｖａをその出力部Ｓoutから出力し、制御信号ＳＮが”１”の場合に、その入力部「１」に入力される所定の電圧Ｖ_BNをその出力部Ｓoutから出力する。

これら各ＲＯ，ＳＥＬ１，ＳＥＬ２の構成により、各制御信号ＳＰ，ＳＮの組が（ＳＰ，ＳＮ）＝（０，０）の場合は、リングオシレータＲＯは、そのＰＭＯＳ５の基板電圧ＰＢが電源電圧Ｖ_DDにされ、そのＮＭＯＳの基板電圧ＮＢが接地されるので、実施の形態７のリングオシレータＲＯ０（図１３（ａ））として機能する。また各制御信号ＳＰ，ＳＮの組が（ＳＰ，ＳＮ）＝（１，０）の場合は、リングオシレータＲＯは、そのＰＭＯＳ５の基板電圧ＰＢが所定の電圧Ｖ_BPにされ、そのＮＭＯＳの基板電圧ＮＢが接地されるので、実施の形態７のリングオシレータＲＯ１（図１３（ｂ））として機能する。また各制御信号ＳＰ，ＳＮの組が（ＳＰ，ＳＮ）＝（０，１）の場合は、リングオシレータＲＯは、そのＰＭＯＳ５の基板電圧ＰＢが電源電圧Ｖ_DDにされ、そのＮＭＯＳの基板電圧ＮＢが所定の電圧Ｖ_BNにされるので、実施の形態７のリングオシレータＲＯ２（図１３（ｃ））として機能する。

カウンタＣＯは、その入力部Ｓin１にリングオシレータＲＯの出力部Ｓoutが接続され、そのリセット信号入力部Ｓin２にリセット信号ＲＳＴが入力され、その出力部Ｓoutが各レジスタＲＥＧの入力部Ｓin１に分岐接続されると共に外部に分岐接続される様に、配設される。カウンタＣＯは、例えば、リセット信号ＲＳＴが”１”の場合は、そのカウンタ値をリセットし、リセット信号ＲＳＴが”０”の場合は、その入力部Ｓin１に入力するパルス信号をカウントとする。

レジスタＲＥＧ１は、その入力部Ｓin１にカウンタＣＯの出力部Ｓoutが接続され、その制御信号入力部Ｓin２がセレクタＳＥＬ１の制御信号入力部Ｓinに共通接続され、その出力部Ｓoutが減算器ＳＵＢの一方の入力部Ｓin１に接続される様にして、配設される。レジスタＲＥＧ１は、制御信号ＳＰが”１”の場合に、その入力部Ｓin１に入力される信号を取り込み、制御信号ＳＰが”０”の場合に、その入力部Ｓin１に入力される信号を取り込まず、既に保持する信号をその出力部Ｓoutから出力する。

レジスタＲＥＧ２は、その入力部Ｓin１にカウンタＣＯの出力部Ｓoutが接続され、その制御信号入力部Ｓin２がセレクタＳＥＬ２の制御信号入力部Ｓinに共通接続され、その出力部Ｓoutが減算器ＳＵＢの一方の入力部Ｓin２に接続される様にして、配設される。レジスタＲＥＧ２は、制御信号ＳＮが”１”の場合に、その入力部Ｓin１に入力される信号を取り込み、制御信号ＳＮが”０”の場合に、その入力部Ｓin１に入力される信号を取り込まず、既に保持する信号をその出力部Ｓoutから出力する。

減算器ＳＵＢは、その各入力部Ｓin１，Ｓin２にそれぞれレジスタＲＥＧ１，ＲＥＧ２の出力部Ｓoutが接続される様にして配設される。減算器ＳＵＢは、その各入力部Ｓin１，Ｓin２に入力されるカウント値Ｎ₁，Ｎ₂の差分Ｎ_difを演算する。

次にこのモニタ回路１０Ｊの動作を説明する。

まず各制御信号ＳＰ，ＮＰの組を（ＳＰ，ＮＰ）＝（１，０）にして、リングオシレータＲＯを実施の形態７のリングオシレータＲＯ１として機能させ、且つレジスタＲＥＧ１を、その入力部Ｓin１に入力する信号を取り込む様に切り換えると共に、レジスタＲＥＧ２を、その入力部Ｓin１に入力する信号を取り込まない様に切り換える。

そしてイネーブル信号ＥＮを”０”にしてリングオシレータＲＯを停止させ、この間に、リセット信号ＲＳＴを”１”にしてカウンタＣＯをリセットする。そしてリセット信号ＲＳＴを”０”に戻してカウンタＣＯをカウント可能状態にし、その後、イネーブル信号ＥＮを”１”にしてリングオシレータＲＯを作動させる。これにより、リングオシレータＲＯ１として機能するリングオシレータＲＯの出力部Ｓoutから発振クロックパルスが出力され、その出力がカウンタＣＯでカウントされる。そして一定期間の後、イネーブル信号ＥＮを”０”して、リングオシレータＲＯを停止させる。そして、そのカウンタ値Ｎ₁をレジスタＲＥＧ１に取り込んで保持させる。その後、ＲＳＴを“１”にしてそのカウント値をリセットさせる。

次に各制御信号ＳＰ，ＮＰの組を（ＳＰ，ＮＰ）＝（０，１）にして、リングオシレータＲＯを実施の形態７のリングオシレータＲＯ２として機能させ、且つレジスタＲＥＧ１を、その入力部Ｓin１に入力する信号を取り込まず、既に保持する信号（カウンタ値Ｎ₁）を減算器ＳＵＢに出力させる様に切り換えると共に、レジスタＲＥＧ２を、その入力部Ｓin１に入力する信号を取り込む様に切り換える。

そしてリセット信号ＲＳＴを”０”に戻してカウンタＣＯをカウント可能状態にし、その後、イネーブル信号ＥＮを”１”にしてリングオシレータＲＯを作動させる。これにより、リングオシレータＲＯ２として機能するリングオシレータＲＯの出力部Ｓoutから発振クロックパルスが出力され、その出力がカウンタＣＯでカウントされる。そして一定期間の後、イネーブル信号ＥＮを”０”してリングオシレータＲＯを停止させる。そして、そのカウンタ値Ｎ₂をレジスタＲＥＧ２に取り込んで保持させる。その後、ＲＳＴを“１”にしてそのカウント値をリセットさせる。

次に各制御信号ＳＰ，ＮＰの組を（ＳＰ，ＮＰ）＝（０，０）にして、リングオシレータＲＯを実施の形態７のリングオシレータＲＯ０として機能させ、且つレジスタＲＥＧ１１，ＲＥＧ２をそれぞれ、その入力部Ｓin１に入力する信号を取り込まず、既に保持する信号（カウンタ値Ｎ₁，Ｎ₂）を減算器ＳＵＢに出力させる様に切り換える。これにより、減算器ＳＵＢにカウンタ値Ｎ₁，Ｎ₂が入力され、それらの差分Ｎ_difが演算され、その演算結果Ｎ_difが減算器ＳＵＢから出力される。

そしてリセット信号ＲＳＴを”０”に戻してカウンタＣＯをカウント可能状態にし、その後、イネーブル信号ＥＮを”１”にしてリングオシレータＲＯを作動させる。これにより、リングオシレータＲＯ０として機能するリングオシレータＲＯの出力部Ｓoutから発振クロックパルスが出力され、その出力がカウンタＣＯでカウントされる。そして一定期間の後、イネーブル信号ＥＮを”０”してリングオシレータＲＯを停止させる。そして、そのカウンタ値Ｎ₀を出力させる。

この様にして、リングオシレータＲＯ０の発振周波数Ｎ₀、およびＰＮ電流比の異なる２つのリングオシレータＲＯ１，ＲＯ２の発振周波数の差分Ｎ_difが測定される。尚、これら各値Ｎ₀，Ｎ_difからソースドレイン間電流Ｉ_dn，Ｉ_dpを求める方法および構成は、実施の形態７と同じである。

以上の様に構成された半導体装置１００Ｊによれば、セレクタＳＥＬ１，ＳＥＬ２によりリングオシレータＲＯのＰＭＯＳ５およびＮＭＯＳ６の各々の基板電圧ＰＢ，ＮＢを切り換えて、リングオシレータＲＯの発振周波数をＰＮ電流比の異なる３種類の発振周波数に切り換えるので、１個のリングオシレータＲＯだけで、ＰＮ電流比の異なる３種類の発振周波数を発振でき、回路の小型化に寄与できる。

実施の形態１１．
この実施の形態に係る半導体装置１００Ｋは、実施の形態２の半導体装置１００Ｂを、異なる複数の閾値Ｖthで構成された半導体装置に適用したものである。この半導体装置１００Ｋは、図１７の様に、複数のブロック３９ａ，３９ｂ，３９ｃと、複数のモニタ回路１０Ａと、制御回路２７とを備えている。

各ブロック３９ａ，３９ｂ，３９ｃのＮＭＯＳおよびＰＭＯＳは、それら各ブロック毎に異なる閾値Ｖthａ，Ｖthｂ，Ｖthｃで構成されている。

各モニタ回路１０Ａはそれぞれ、そのモニタ対象の各ブロック３９ａ，３９ｂ，３９ｃの付近または内部に配置されることで、その内部のＮＭＯＳおよびＰＭＯＳとそのモニタ対象のブロック内のＮＭＯＳおよびＰＭＯＳとの特性および閾値が同じにされている。

制御回路２７は、実施の形態２の制御回路２７と同じに構成されており、各モニタ回路１０Ａを制御して発振周波数Ｎ₀および差分Ｎ_difを測定させ、その測定値Ｎ₀，Ｎ_difに基づき、各ブロック３９ａ，３９ｂ，３９ｃのＮＭＯＳおよびＰＭＯＳのソースドレイン間電流Ｉ_dn，Ｉ_dpを求め、その各電流Ｉ_dn，Ｉ_dpに基づき、それら各ブロック毎に、それら各ブロックのＮＭＯＳおよびＰＭＯＳの基板電圧を最適な値に制御する。

以上の様に構成された半導体装置１００Ｋによれば、異なる複数の閾値で構成された半導体装置に対しても、実施の形態２と同様の効果を得る事ができる。またモニタ回路１０Ａが各ブロック３９ａ，３９ｂ，３９ｃ毎に配置されるので、それら各ブロック毎に最適な基板制御が行える。

尚この実施の形態では、各ブロック３９ａ，３９ｂ，３９ｃ毎に個別に基板電圧を制御したが、各ブロック３９ａ，３９ｂ，３９ｃに対して同じ基板電圧の制御を行っても良い。即ち、各ブロック３９ａ，３９ｂ，３９ｃのうち、最も条件の厳しい（クリティカルな）ものに合わせて、各ブロック３９ａ，３９ｂ，３９ｃの基板電圧を同じ値で一括制御しても良い。この場合は、各ブロック毎に基板電圧の制御はできないが、この場合も、半導体装置の仕上がり状態や動作状況に応じて自動的に基板制御ができる効果がある。

尚この実施の形態では、実施の形態１のモニタ回路１０Ａを用いたが、後述の実施の形態のモニタ回路（例えば実施の形態４のモニタ回路１０Ｄ）を用いても良い。

実施の形態１２．
この実施の形態に係る半導体装置１００Ｌは、実施の形態３の半導体装置１００Ｃを、異なる複数の閾値Ｖthで構成された半導体装置に適用したものである。この半導体装置１００Ｌは、図１８の様に、複数のブロック３９ａ，３９ｂ，３９ｃと、複数のモニタ回路１０Ａと、セレクタ３１と、基板電圧設定部３２と、制御回路３３と、外部入出力端子３４とを備えている。

各ブロック３９ａ，３９ｂ，３９ｃのＮＭＯＳおよびＰＭＯＳは、それら各ブロック毎に異なる閾値Ｖthａ，Ｖthｂ，Ｖthｃで構成されている。

各モニタ回路１０Ａはそれぞれ、そのモニタ対象の各ブロック３９ａ，３９ｂ，３９ｃの付近または内部に配置されることで、その内部のＮＭＯＳおよびＰＭＯＳとそのモニタ対象のブロック内のＮＭＯＳおよびＰＭＯＳとの特性および閾値が同じにされている。

セレクタ３１、制御回路３３および外部入出力端子３４は、実施の形態３のそれらと同じ構成されている。

以上の様に構成された半導体装置１００Ｌによれば、異なる複数の閾値で構成された半導体装置に対しても、実施の形態３と同様の効果を得る事ができる。

尚この実施の形態では、各ブロック３９ａ，３９ｂ，３９ｃ内のＮＭＯＳおよびＰＭＯＳの基板電圧を、基板電圧設定部３２に設定された設定値に基づき、同じ値に一括して制御したが、基板電圧設定部３２に各ブロック３９ａ，３９ｂ，３９ｃ毎の基板電圧を設定し、各ブロック３９ａ，３９ｂ，３９ｃ毎に個別に基板電圧を制御しても良い。

尚この実施の形態では、実施の形態１のモニタ回路１０Ａを用いたが、他の実施の形態のモニタ回路（例えば実施の形態４のモニタ回路１０Ｄ）を用いても良い。

実施の形態１３．
この実施の形態に係る半導体装置１００Ｍは、実施の形態１において、モニタ回路１０ＡをＩ／Ｏバッファの空き領域に搭載したものである。

この半導体装置１００Ｍは、例えば矩形状のチップ状に形成されており、図１９（ａ）（ｂ）の様に、そのチップ周縁に沿って、入力用，出力用，電源電圧用または接地用の各種のパッドＰ_IN，Ｐ_OUT，Ｐ_VDD，Ｐ_GNDが複数配置されている。入力用および出力用の各パッドＰ_IN，Ｐ_OUTの内側にはそれぞれ、そのパッド用のＩ／ＯバッファＢ_IN，Ｂ_OUTが配置されている。通常、電源電圧用および接地用の各パッドＰ_VDD，Ｐ_GNDの内側には、そのパッド用のＩ／Ｏバッファは配置されないので、それら各パッドＰ_VDD，Ｐ_GNDの内側は、空き領域になっている。

尚、図１９（ａ）は、チップの一片に沿って各種のパッドＰ_IN，Ｐ_OUT，Ｐ_VDDが配置された状態を示しており、パッドＰ_VDDの内側が空き領域となっている。図１９（ｂ）は、チップの角部に沿って各種のパッドＰ_IN，Ｐ_OUT，Ｐ_VDD，Ｐ_GNDが複数配置されており、チップの角部直近には、Ｉ／Ｏバッファの不要な電源電圧用および接地用の各パッドＰ_VDD，Ｐ_GNDが配置されており、チップの角部は空き領域になっている。

この実施の形態では、上記の空き領域にモニタ回路１０Ａが配置される。図１９（ａ）では、電源電圧用のパッドＰ_VDDの内側の空き領域にモニタ回路１０Ａが配置されている。また図１９（ｂ）では、チップの角部の空き領域にモニタ回路１０Ａが配置されている。

以上の様に構成された半導体装置１００Ｍによれば、モニタ回路１０Ａは、複数のパッドＰ_IN，Ｐ_OUT，Ｐ_VDD，Ｐ_GNDのうちの所定のパッド（Ｉ／Ｏバッファの必要なパッド）以外のパッドＰ_VDD，Ｐ_GNDの内側の空き領域に配設されるので、空き領域を利用してモニタ回路１０Ａを配置できる。

尚、この実施の形態では、各パッドＰ_IN，Ｐ_OUTの内側にそのパッド用のＩ／ＯバッファＢ_IN，Ｂ_OUTが配置される場合で説明したが、図１９（ｃ）の様に、各パッドＰ_IN，Ｐ_OUTの下層にそのパッド用のＩ／ＯバッファＢ_IN，Ｂ_OUTが配置される場合は、Ｉ／Ｏバッファの不要な電源電圧用および接地用の各パッドＰ_VDD，Ｐ_GNDの下層は空き領域になるので、それら各パッドＰ_VDD，Ｐ_GNDの下層の空き領域にモニタ回路１０Ａを配置しても良い。この場合も同様の効果を得る。

尚、この実施の形態では、実施の形態１に適用した場合で説明したが、他の実施の形態に適用しても構わない。

実施の形態１４．
この実施の形態に係る半導体装置１００Ｎは、実施の形態１をＳＲＡＭに適用したものである。

ＳＲＡＭは、複数のメモリセルアレイを有し、各メモリセルアレイは、一般に図２０の様な６トランジスタ構成のメモリセル１３を縦横に配列して構成される。メモリセル１３は、図２０の様に、ビット線ＢＬ、反転ビット線ＢＬＢおよびワード線ＷＬで囲まれた領域内に配置されており、６個のトランジスタＴ１〜Ｔ６を備えて構成される。各トランジスタＴ１，Ｔ４はＰＭＯＳであり、各トランジスタＴ２，Ｔ３，Ｔ５，Ｔ６はＮＭＯＳである。メモリセル１３は、ロードＰＭＯＳＴ１，Ｔ４、ドライバＮＭＯＳＴ２，Ｔ５およびアクセスＮＭＯＳＴ３，Ｔ６からなるラッチを左右対称に配置されて構成されている。

ビット線ＢＬおよび反転ビット線ＢＬＢは、互いに離間を空けて平行に配置されており、ワード線ＷＬは、それら各ＢＬ，ＢＬＢに直交する様に配置されている。

各トランジスタＴ１，Ｔ２は、各トランジスタＴ１，Ｔ２のソースドレイン間が直列接続された状態で、電源Ｖ_DDと接地点との間に接続されている。同様に、各トランジスタＴ４，Ｔ５も、各トランジスタＴ４，Ｔ５のソースドレイン間が直列接続された状態で、電源Ｖ_DDと接地点との間に接続されている。

各トランジスタＴ１，Ｔ２のゲートは、互いに接続されると共に、各トランジスタＴ４，Ｔ５の互いに接続されたドレインに接続されている。同様に、各トランジスタＴ４，Ｔ５のゲートは、互いに接続されると共に、各トランジスタＴ１，Ｔ２の互いに接続されたドレインに接続されている。

トランジスタＴ３は、そのゲートがワード線ＷＬに接続され、そのソースドレインがビット線ＢＬと各トランジスタＴ１，Ｔ２の互いに接続されたドレインとの間に接続される様にして、配設されている。またトランジスタＴ６は、そのゲートがワード線ＷＬに接続され、そのソースドレインが反転ビット線ＢＬと各トランジスタＴ４，Ｔ５の互いに接続されたドレインとの間に接続される様にして、配設されている。

この実施の形態のモニタ回路１０Ａは、実施の形態１のモニタ回路１０Ａと同じ回路構成であるが、その各インバータＩＮＶ０〜ＩＮＶ２はそれぞれ、ＳＲＡＭの何れかのメモリセル１３内の配線接続を変更して構成される。

即ちこの実施の形態のインバータＩＮＶ０は、例えば図２１（ａ）の様に、メモリセル１３において、各トランジスタＴ４，Ｔ５がそれぞれ実施の形態１のインバータＩＮＶ０（図３（ａ））のＰＭＯＳ５₀，ＮＭＯＳ６₀として機能し、他のトランジスタＴ１〜Ｔ３，Ｔ６が機能しない様に、配線接続を変更して構成される。

具体的には、図２１（ａ）では、トランジスタＴ１のドレインが各トランジスタＴ２，Ｔ３のドレインから分離されている。またトランジスタＴ３のソースドレインがビット線ＢＬから分離されている。またトランジスタＴ１，Ｔ２のゲートが各トランジスタＴ４，Ｔ５のドレインから分離されている。また各トランジスタＴ４，Ｔ５のゲートが各トランジスタＴ１，Ｔ２のドレインから分離されている。またトランジスタＴ６のソースドレインが反転ビット線ＢＬＢから分離されている。また各トランジスタＴ４，Ｔ５のゲートがインバータＩＮＶ０の入力部Ｕinに接続され、各トランジスタＴ４，Ｔ５のドレインがインバータＩＮＶ０の出力部Ｕoutに接続されている。この様にして、メモリセル１３からインバータＩＮＶ０が構成されている。

またこの実施の形態のインバータＩＮＶ１は、例えば図２１（ｂ）の様に、メモリセル１３において、トランジスタＴ４が実施の形態１のインバータＩＮＶ１（図３（ｂ））のＰＭＯＳ５₁として機能し、各トランジスタＴ２，Ｔ５が実施の形態１のインバータＩＮＶ１のｍ（ここではｍ＝２）個のＮＭＯＳ６₁として機能し、他のトランジスタＴ１，Ｔ３，Ｔ６が機能しない様に、配線接続を変更して構成される。

具体的には、図２１（ｂ）では、図２１（ａ）のメモリセル１３において更に、各トランジスタＴ２，Ｔ５のゲートが互いに接続され、且つ各トランジスタＴ２，Ｔ５のドレインが互いに接続されている。この様にして、メモリセル１３からインバータＩＮＶ１が構成されている。

またこの実施の形態のインバータＩＮＶ２は、例えば図２１（ｃ）の様に、メモリセル１３において、各トランジスタＴ１，Ｔ４が実施の形態１のインバータＩＮＶ１（図３（ｃ））のｍ（ここではｍ＝２）個のＰＭＯＳ５₂として機能し、トランジスタＴ５が実施の形態１のインバータＩＮＶ１のＮＭＯＳ６₂として機能し、他のトランジスタＴ２，Ｔ３，Ｔ６が機能しない様に、配線接続を変更して構成される。

具体的には、図２１（ｃ）では、図２１（ａ）のメモリセル１３において更に、各トランジスタＴ１，Ｔ４のゲートが互いに接続され、且つ各トランジスタＴ１，Ｔ４のドレインが互いに接続されている。この様にして、メモリセル１３からインバータＩＮＶ２が構成されている。

尚、配線接続の変更後のメモリセル１３のパターンの均一性を保つために、ソースドレイン拡散層およびゲートのパターンは変更しない事が望ましい。そこで、上記の配線接続の変更では、各トランジスタＴ１，Ｔ２（同様にＴ４，Ｔ５）の各々のゲートの相互接続、および各トランジスタＴ２，Ｔ３の各々のソースドレイン間の接続は残したまま、コンタクトおよびメタル配線の変更のみで、配線接続の変更が行われる事が望ましい。

尚、この実施の形態に係る半導体装置１００Ｎの他の構成は、実施の形態１と同様に構成されている。

以上の様に構成された半導体装置１００Ｎによれば、インバータＩＮＶ０（同様にＩＮＶ０，ＩＮＶ２も）は、１個のメモリセル１３において、その内部のＰＭＯＳおよびＮＭＯＳを用いて、その内部の配線接続を変更して構成されるので、メモリセル１３の配置スペースを利用してインバータＩＮＶ０を配置できる。

尚、この実施の形態では、実施の形態１に適用した場合で説明したが、他の実施の形態に適用しても構わない。

実施の形態１５．
実施の形態１４では、１個のメモリセル１３を用いてインバータＩＮＶ０〜ＩＮＶ２を構成したが、この実施の形態では、同一ビット線ＢＬに接続された隣接する２個のメモリセル１３（以後１３ａ，１３ｂと呼ぶ）を用いて、インバータＩＮＶ０〜ＩＮＶ２を構成する。尚、各メモリセル１３ａ，１３ｂはそれぞれ、図２０のメモリセル１３と同様に構成されている。

この実施の形態のインバータＩＮＶ０は、例えば図２２（ａ）の様に、２個のメモリセル１３ａ，１３ｂにおいて、一方のメモリセル１３ｂの各トランジスタＴ４，Ｔ５がそれぞれ実施の形態１のインバータＩＮＶ０（図３（ａ））のＰＭＯＳ５₀，ＮＭＯＳ６₀として機能し、一方のメモリセル１３ｂの他のトランジスタＴ１〜Ｔ３，Ｔ６および他方のメモリセル１３ａの全てのトランジスタＴ１〜Ｔ６が機能しない様に、配線接続を変更して構成される。

具体的には、図２２（ａ）では、メモリセル１３ｂは、トランジスタＴ１が電源Ｖ_DDから分離されると共にトランジスタＴ２が接地点から分離される点が異なる以外は、図２１（ａ）と同様に構成されている。またメモリセル１３ａは、図２０のメモリセル１３において、トランジスタＴ１が電源Ｖ_DDから分離されると共にトランジスタＴ２が接地点から分離され、またトランジスタＴ１のドレインが各トランジスタＴ２，Ｔ３のドレインから分離され、またトランジスタＴ３のソースドレインがビット線ＢＬから分離され、またトランジスタＴ１，Ｔ２のゲートがトランジスタＴ４，Ｔ５のドレインから分離され、またトランジスタＴ４のドレインが各トランジスタＴ５，Ｔ６のドレインから分離され、またトランジスタＴ６のソースドレインが反転ビット線ＢＬＢから分離され、またトランジスタＴ４，Ｔ５のゲートがトランジスタＴ１，Ｔ２のドレインから分離されて、構成されている。この様にして、２個のメモリセル１３ａ，１３ｂからインバータＩＮＶ０が構成されている。

またこの実施の形態のインバータＩＮＶ１は、例えば図２２（ｂ）の様に、２個のメモリセル１３ａ，１３ｂにおいて、一方のメモリセル１３ｂのトランジスタＴ４が実施の形態１のインバータＩＮＶ１（図３（ｂ））のＰＭＯＳ５₁として機能し、両方のメモリセル１３ａ，１３ｂのトランジスタＴ５が実施の形態１のインバータＩＮＶ１のｍ（ここではｍ＝２）個のＮＭＯＳ６₁として機能し、一方のメモリセル１３ｂの他のトランジスタＴ１〜Ｔ３，Ｔ６および他方のメモリセル１３ａのトランジスタＴ１〜Ｔ４，Ｔ６が機能しない様に、配線接続を変更して構成される。

具体的には、図２２（ｂ）では、図２２（ａ）において更に、例えば入力部Ｕinの接続がメモリセル１３ａのトランジスタＴ４、Ｔ５のゲートへも接続されることで、各メモリセル１３ａ，１３ｂのトランジスタＴ５のゲートが互いに接続されており、且つ各メモリセル１３ａ，１３ｂのトランジスタＴ５のドレインが互いに接続されている。この様にして、２個のメモリセル１３ａ，１３ｂからインバータＩＮＶ１が構成されている。

またこの実施の形態のインバータＩＮＶ２は、例えば図２２（ｃ）の様に、２個のメモリセル１３ａ，１３ｂにおいて、両方のメモリセル１３ａ，１３ｂのトランジスタＴ４が実施の形態１のｍ（ここではｍ＝２）個のインバータＩＮＶ１（図３（ｃ））のＰＭＯＳ５₂として機能し、他方のメモリセル１３ｂのトランジスタＴ５が実施の形態１のインバータＩＮＶ１のＮＭＯＳ６₂として機能し、一方のメモリセル１３ａの他のトランジスタＴ１〜Ｔ３，Ｔ５，Ｔ６および他方のメモリセル１３ｂのトランジスタＴ１〜Ｔ３，Ｔ６が機能しない様に、配線接続を変更して構成される。

具体的には、図２２（ｃ）では、図２２（ａ）において更に、例えば入力部Ｕinの接続がメモリセル１３ａのトランジスタＴ４、Ｔ５のゲートへも接続されることで、各メモリセル１３ａ，１３ｂのトランジスタＴ４のゲートが互いに接続されており、且つ各メモリセル１３ａ，１３ｂのトランジスタＴ４のドレインが互いに接続されている。この様にして、２個のメモリセル１３ａ，１３ｂからインバータＩＮＶ２が構成されている。

尚、この実施の形態に係る半導体装置１００Ｐの他の構成は、実施の形態１４と同様に構成されている。

以上の様に構成された半導体装置１００Ｐによれば、インバータＩＮＶ０（同様にＩＮＶ１，ＩＮＶ２も）は、同一ビット線ＢＬに接続された隣接する２個のメモリセル１３ａ，１３ｂにおいて、それら各メモリセル１３ａ，１３ｂの同じ側の一方（図２２では右側）のラッチのＰＭＯＳおよびＮＭＯＳを用いて、それら各メモリ１３ａ，１３ｂの内部の配線接続を変更して構成されるので、１個のメモリセル１３において、その左右両方のラッチのＰＭＯＳおよびＮＭＯＳを用いる事が配線接続の変更の観点から無理な場合に、有効にインバータを構成できる。

尚、この実施の形態では、実施の形態１に適用した場合で説明したが、他の実施の形態に適用しても構わない。

実施の形態１６．
実施の形態１４では、リングオシレータＲＯ０の各インバータＩＮＶ０をそれぞれ１個のメモリセル１３を用いて構成したが、この実施の形態では、それら各メモリセル１３として、メモリセルアレイの端の１列の各メモリセルを用いて構成する。同様に各リングオシレータＰＯ１，ＲＯ２の各インバータＩＮＶ１，ＩＮＶ２も、メモリセルアレイの他の端の１列の各メモリセルを用いて構成する。

具体的には、この実施の形態のリングオシレータＲＯ０は、図２の様に、ＮＡＮＤ回路３と、ｋ−１個のインバータＩＮＶ０とを備えるが、ここでは図２３の様に、ｋ−１個のインバータＩＮＶ０のうち、最後のインバータＩＮＶ０以外のインバータＩＮＶ０はそれぞれ、メモリセルアレイ１５の端の１列（図２３ではメモリセルアレイ１５ａの左端の１列）の各メモリセル１３を用いて図２１（ａ）の様に構成される。

ここでは、メモリセルアレイ１５の端の１列の各メモリセル１３のうち、１番上のものがＮＡＮＤ回路３と接続され、１番下のものが最後のインバータＩＮＶ０と接続されており、当該１列の各メモリセル１３は、その１番上のものから順に下に向かって信号が流れる様に接続されている。

またここでは、最後のインバータＩＮＶ０は、メモリセル１３を用いて構成されておらず、メモリセルアレイ１５の外に配置されている。これは、当該最後のインバータＩＮＶ０の出力をＮＡＮＤ回路３の一方の入力部に出力するための配線１７が長配線となるので、当該最後のインバータＩＮＶ０をメモリセルアレイの外に配置して、当該最後のインバータＩＮＶ０の駆動力で当該最後のインバータＩＮＶ０の出力をＮＡＮＤ回路３の一方の入力部に出力させるためである。

またこの実施の形態のリングオシレータＲＯ１も、リングオシレータＲＯ０と同様に、図２３の様に、ｋ−１個のインバータＩＮＶ１のうち、最後のインバータＩＮＶ１以外のインバータＩＮＶ１はそれぞれ、メモリセルアレイ１５の端の１列（図２３ではメモリセルアレイ１５ａの右端の１列）の各メモリセル１３を用いて、図２１（ｂ）の様に構成される。尚、図２３では、作図便宜上、リングオシレータＲＯ１のＮＡＮＤ回路３および最後のインバータＩＮＶ１は省略されている。

またこの実施の形態のリングオシレータＲＯ２も、リングオシレータＲＯ０と同様に、図２３の様に、ｋ−１個のインバータＩＮＶ１のうち、最後のインバータＩＮＶ１以外のインバータＩＮＶ１はそれぞれ、メモリセルアレイ１５の端の１列（図２３ではメモリセルアレイ１５ｂの右端の１列）の各メモリセル１３を用いて、図２１（ｃ）の様に構成される。尚、図２３では、作図便宜上、リングオシレータＲＯ２のＮＡＮＤ回路３および最後のインバータＩＮＶ２は省略されている。

尚、この実施の形態に係る半導体装置１００Ｑの他の構成は、実施の形態１４と同様に構成されている。

以上の様に構成された半導体装置１００Ｑによれば、モニタ回路１０Ａの各リングオシレータＲＯ０〜ＲＯ２の各インバータＩＮＶ０〜ＩＮＶ２はそれぞれ、複数のメモリセルアレイ１５の何れかのメモリセルアレイの端の１列の各メモリセル１３を用いて構成されるので、メモリセル１３の配置スペースを利用して各インバータＩＮＶ０〜ＩＮＶ２を配置できる。

尚、この実施の形態では、実施の形態１に適用した場合で説明したが、他の実施の形態に適用しても構わない。

実施の形態１７．
実施の形態１６では、メモリセルアレイ１５の端の１例の各メモリセル１３を用いて各リングオシレータＲＯ０〜ＰＯ２の各インバータＩＮＶ０〜ＩＮＶ２を構成したが、この実施の形態では、メモリセルアレイ１５の一端の２例の各メモリセル１３を用いて各リングオシレータＲＯ０〜ＰＯ２の各インバータＩＮＶ０を構成する。

具体的には、この実施の形態のリングオシレータＲＯ０は、図２の様に、ＮＡＮＤ回路３と、ｋ−１個のインバータＩＮＶ０とを備えるが、ここでは図２４の様に、ｋ−１個のインバータＩＮＶ０はそれぞれ、メモリセルアレイ１５の一端の２列（図２４ではメモリセルアレイ１５ａの左端の２列）の各メモリセル１３を用いて図２１（ａ）の様に構成される。

ここでは、図２４の様に、メモリセルアレイ１５の一端の２列のメモリセル１３のうち、一方の列の１番上のものがＮＡＮＤ回路３と接続され、当該一方の列の最後のものが他方の列の最後のものと接続され、当該他方の列の１番上のものが最後のインバータＩＮＶ０になっている。そして当該２列の各メモリセル１３は、当該一方の列の１番上のものから順に下に向かって信号が流れ、当該一方の列の１番下のものまで流れると、他方の列の１番下のものから順に上に向かって流れる様に接続されている。

またここでは、リングオシレータＲＯ０の出力を駆動するためのインバータ１９が、リングオシレータＲＯ０の出力部Ｓoutの後段に接続されている。

またこの実施の形態のリングオシレータＲＯ１も、リングオシレータＲＯ０と同様に、
図２４の様に、ｋ−１個のインバータＩＮＶ１はそれぞれ、メモリセルアレイ１５の端の２列（図２４ではメモリセルアレイ１５ａの右端の２列）の各メモリセル１３を用いて図２１（ｂ）の様に構成される。尚、図２４では、作図便宜上、リングオシレータＲＯ１のＮＡＮＤ回路３およびインバータ１９は省略されている。

またこの実施の形態のリングオシレータＲＯ２も、リングオシレータＲＯ０と同様に、図２４の様に、ｋ−１個のインバータＩＮＶ２はそれぞれ、メモリセルアレイ１５の一端の２列（図２４ではメモリセルアレイ１５ｂの右端の２列）の各メモリセル１３を用いて図２１（ｃ）の様に構成される。尚、図２４では、作図便宜上、リングオシレータＲＯ２のＮＡＮＤ回路３およびインバータ１９は省略されている。

尚、この実施の形態に係る半導体装置１００Ｒの他の構成は、実施の形態１６と同様に構成されている。

以上の様に構成された半導体装置１００Ｒによれば、モニタ回路１０Ａの各リングオシレータＲＯ０〜ＲＯ２の各インバータＩＮＶ０〜ＩＮＶ２はそれぞれ、複数のメモリセルアレイ１５の何れかのメモリセルの一端の２列の各メモリセル１３を用いて構成されるので、メモリセル１３の配置スペースを利用して各インバータＩＮＶ０〜ＩＮＶ２を配置できる。

尚、この実施の形態では、実施の形態１に適用した場合で説明したが、他の実施の形態に適用しても構わない。

実施の形態１８．
この実施の形態に係る半導体装置１００Ｓは、実施の形態１において、各リングオシレータＲＯ０〜ＲＯ２毎に備えられた各カウンタＣＯ０〜ＣＯ２を、１個のカウンタＣＯを時分割制御することで代用したものである。

この実施の形態のモニタ回路１０Ｓは、図２６の様に、３個のリングオシレータＲＯ０〜ＲＯ２と、１個のカウンタＣＯと、減算器ＳＵＢと、セレクタＳＥＬと、レジスタＲＯ０〜ＲＥＧ２とを備えている。尚ここでは、カウンタＣＯとセレクタＳＥＬによりカウンタ手段が構成されている。

各リングオシレータＲＯ０〜ＲＯ２は、実施の形態１の各リングオシレータＲＯ０〜ＲＯ２と同じものである。ここでは各リングオシレータＲＯ０〜ＲＯ２の出力部Ｓoutはそれぞれ、セレクタＳＥＬの各入力部Ｓin１，Ｓin２，Ｓin３に接続されている。各リングオシレータＲＯ０〜ＲＯ２はそれぞれ、例えば、その入力部Ｓinにイネーブル信号ＥＮ＝”０”が入力されると停止し、その入力部Ｓinにイネーブル信号ＥＮ＝”１”が入力されると作動して、その出力部Ｓoutから発振クロックパルスを出力する。

セレクタＳＥＬは、その各入力部Ｓin１，Ｓin２，Ｓin３にそれぞれ各リングオシレータＲＯ０，ＲＯ１，ＲＯ２の出力部Ｓoutが接続され、且つその制御信号入力部Ｓin４，Ｓin５，Ｓin６にそれぞれ各リングオシレータＲＯ０，ＲＯ１，ＲＯ２の入力部Ｓinが接続され、その出力部Ｓoutが各レジスタＲＥＧ０〜ＲＥＧ２に分岐接続される様にして、配設される。

セレクタＳＥＬは、その各入力部Ｓout１〜Ｓout３に入力するイネーブル信号ＥＮ０，ＥＮ１，ＥＮ２の組が（ＥＮ０，ＥＮ１，ＥＮ２）＝（１，０，０）の場合は、その入力部Ｓin１に入力する信号（即ちリングオシレータＲＯ０の出力）をその出力部Ｓoutから出力し、（ＥＮ０，ＥＮ１，ＥＮ２）＝（０，１，０）の場合は、その入力部Ｓin２に入力する信号（即ちリングオシレータＲＯ１の出力）をその出力部Ｓoutから出力し、（ＥＮ０，ＥＮ１，ＥＮ２）＝（０，０，１）の場合は、その入力部Ｓin３に入力する信号（即ちリングオシレータＲＯ２の出力）をその出力部Ｓoutから出力する。

カウンタＣＯは、その入力部Ｓin１にセレクタＳＥＬの出力部Ｓoutが接続され、そのリセット信号入力部Ｓin２にリセット信号ＲＳＴが入力され、その出力部Ｓoutが各レジスタＲＥＧ０〜ＲＥＧ２の入力部Ｓin１に分岐接続される様にして、配設される。カウンタＣＯは、例えば、リセット信号ＲＳＴが”１”の場合は、そのカウント値をリセットし、リセット信号ＲＳＴが”０”の場合は、その入力部Ｓin１に入力するパルス信号をカウントとする。

各レジスタＲＥＧ０〜ＲＥＧ２は、それらの入力部Ｓin１にカウンタＣＯの出力部Ｓoutが接続され、且つそれらの制御信号入力部Ｓin２がそれぞれ各リングオシレータＲＯ０〜ＲＯ２の入力部Ｓinに接続されて各リングオシレータＲＯ０〜ＲＯ２の発振を制御するイネーブル信号ＥＮ０〜ＥＮ１が入力される様にして、配設される。各レジスタＲＥＧ０〜ＲＥＧ２はそれぞれ、イネーブル信号ＥＮ０〜ＥＮ２が”１”の場合は、その入力部Ｓin１に入力される信号を取り込み、イネーブル信号ＥＮ０〜ＥＮ２が”０”の場合に、その入力部Ｓin１に入力される信号を取り込まず、既に保持する信号をその出力部Ｓoutから出力する。

減算器ＳＵＢは、その各入力部Ｓin１，Ｓin２にそれぞれ各レジスタＲＥＧ１，ＲＥＧ２の出力部が接続される様にして配設される。減算器ＳＵＢは、その各入力部Ｓin１，Ｓin２に入力されるカウント値Ｎ₁，Ｎ₂の差分Ｎ_difを演算する。

次にこのモニタ回路１０Ｓの動作を説明する。

まずイネーブル信号ＥＮ０〜ＥＮ２を”０”にして各リングオシレータＲＯ０〜ＲＯ２の発振を停止させ、この間に、リセット信号ＲＳＴを”１”にしてカウンタＣＯをリセットする。

次にリセット信号ＲＳＴを”０”に戻してカウンタＣＯをカウント可能状態する。その後、イネーブル信号ＥＮ０〜ＥＮ２を（ＥＮ０，ＥＮ１，ＥＮ２）＝（１，０，０）にして、リングオシレータＲＯ０のみを作動させ、且つセレクタＳＥＬの出力部ＳoutからリングオシレータＲＯ０の出力を出力させ、且つレジスタＲＥＧ０を、その入力部Ｓin１に入力される信号を取り込み、各レジスタＲＥＧ１，ＲＥＧ２を、その入力部Ｓin１に入力される信号を取り込まない様に切り換える。これにより、リングオシレータＲＯ０の出力部Ｓoutから発振クロックパルスが出力され、それがカウンタＣＯでカウントされる。

そして一定期間の後、イネーブル信号ＥＮ０を”０”にして、イングオシレータＲＯ０を停止させると共に、レジスタＲＥＧ０に取り込んだカウンタ値Ｎ₀を保持して出力させる。その後、ＲＳＴを“１”にして、カウント値をリセットする。

次にリセット信号ＲＳＴを”０”に戻してカウンタＣＯをカウント可能状態にする。その後、イネーブル信号ＥＮ０〜ＥＮ２を（ＥＮ０，ＥＮ１，ＥＮ２）＝（０，１，０）にして、リングオシレータＲＯ１のみを作動させ、且つセレクタＳＥＬの出力部ＳoutからリングオシレータＲＯ１の出力を出力させ、且つレジスタＲＥＧ１を、その入力部Ｓin１に入力される信号を取り込み、各レジスタＲＥＧ０，ＲＥＧ２を、その入力部Ｓin１に入力される信号を取り込まない様に切り換える。これにより、リングオシレータＲＯ１の出力部Ｓoutから発振クロックパルスが出力され、それがカウンタＣＯでカウントされる。

そして一定期間の後、イネーブル信号ＥＮ１を”０”にして、イングオシレータＲＯ１を停止させると共に、レジスタＲＥＧ１に取り込んだカウンタ値Ｎ₁を保持して減算器ＳＵＢに出力させる。その後、ＲＳＴを“１”にして、カウント値をリセットする。

次にリセット信号ＲＳＴを”０”に戻してカウンタＣＯをカウント可能状態にする。その後、イネーブル信号ＥＮ０〜ＥＮ２を（ＥＮ０，ＥＮ１，ＥＮ２）＝（０，０，１）にして、リングオシレータＲＯ２のみを作動させ、且つセレクタＳＥＬの出力部ＳoutからリングオシレータＲＯ２の出力を出力させ、且つレジスタＲＥＧ２を、その入力部Ｓin１に入力される信号を取り込み、各レジスタＲＥＧ０，ＲＥＧ１を、その入力部Ｓin１に入力される信号を取り込まず、その保持する信号Ｎ₀，Ｎ₁を出力する様に切り換える。これにより、リングオシレータＲＯ２の出力部Ｓoutから発振クロックパルスが出力され、それがカウンタＣＯでカウントされる。

そして一定期間の後、イネーブル信号ＥＮ２を”０”にして、イングオシレータＲＯ２を停止させると共に、レジスタＲＥＧ２に取り込んだカウンタ値Ｎ₂を保持して減算器ＳＵＢに出力させる。そして減算器ＳＵＢで各カウンタ値Ｎ₁，Ｎ₂の差分Ｎ_difが演算され、その演算結果Ｎ_difが減算器ＳＵＢから出力される。

この様にして、リングオシレータＲＯ０の発振周波数Ｎ₀、およびＰＮ電流比の異なる２つのリングオシレータＲＯ１，ＲＯ２の各々の発振周波数の差分Ｎ_difが測定される。尚、これら各値Ｎ₀，Ｎ_difからソースドレイン間電流Ｉ_dn，Ｉ_dpを求める方法および構成は、実施の形態１と同じである。

以上の様に構成された半導体装置１００Ｓによれば、各リングオシレータＲＯ０〜ＲＯ２の出力をセレクタＳＥＬで選択的にカウンタＣＯに出力させ、カウンタＣＯを時分割制御するので、カウンタＣＯの個数を１個に制限でき、回路の小型化に寄与できる。

尚、この実施の形態では、実施の形態１に適用した場合で説明したが、実施の形態４，５に適用しても良い。

動作速度スペックと電力スペックが厳しい製品への適用に適している。また半導体デバイスの微細化が進んでデバイス特性のばらつきが増大してきた９０ｎｍ以降の製品への適用にも適している。適用可能な製品としては、ＣＰＵ、ＤＰＳ、ロジック回路、ＳＲＡＭなどが搭載されたチップであれば、特に用途はない。

実施の形態１に係る半導体装置１００Ａの構成図である。 図１のリングオシレータＲＯ０，ＲＯ１，ＲＯ２の構成図である。 （ａ）（ｂ）（ｃ）はそれぞれ図２のインバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２の構成図である。 或る発振周波数Ｔ₀の値に対する１／Ｉ_dpと１／Ｉ_dnとの関係を示した図である。 或る発振周波数差分Ｔ_difの値に対する１／Ｉ_dpと１／Ｉ_dnとの関係を示した図である。 実施の形態２に係る半導体装置１００Ｂの構成概略図（オンチップの制御回路で各電流Ｉ_dp，Ｉ_dnを演算する場合の構成概略図）である。 実施の形態２の変形例の構成概略図（各機能ブロックの基板電圧を一括制御する場合の構成概略図）である。 実施の形態４に係る半導体装置１００Ｄの構成図である。 実施の形態５に係る半導体装置１００Ｅの構成図である。 実施の形態６に係る半導体装置１００ＦのインバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２の回路図である。 実施の形態７に係る半導体装置１００ＧのリングオシレータＲＯ０，ＲＯ１，ＲＯ２の構成図である。 実施の形態８に係る半導体装置１００ＨのインバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２の回路図である。 実施の形態９に係る半導体装置１００ＩのインバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２の構成図である。 実施の形態１０に係る半導体装置１００Ｊの構成概略図である。 図１４のリングオシレータＲＯの構成図である。 図１５のインバータＩＮＶの構成図である。 実施の形態１１に係る半導体装置１００Ｋの構成概略図（オンチップの制御回路で各電流Ｉ_dp，Ｉ_dnを演算する場合の構成概略図）である。 実施の形態１２に係る半導体装置１００Ｌの構成概略図（外部のロジックテスタで各電流Ｉ_dp，Ｉ_dnを演算する場合の構成概略図）である。 実施の形態１３に係る半導体装置１００Ｍの構成概略図（Ｉ／Ｏバッファの空き領域にモニタ回路１０Ａを配置する場合の構成概略図）である。 一般的な６トランジスタ構成のメモリセルの構成図である。 実施の形態１４に係る半導体装置１００ＮのインバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２の構成図である。 実施の形態１５に係る半導体装置１００ＰのインバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２の構成図である。 実施の形態１６に係る半導体装置１００ＱのリングオシレータＲＯ０，ＲＯ１，ＲＯ２の構成図である。 実施の形態１７に係る半導体装置１００ＲのリングオシレータＲＯ０，ＲＯ１，ＲＯ２の構成図である。 実施の形態３に係る半導体装置１００Ｃの構成概略図（外部のロジックテスタで各電流Ｉ_dp，Ｉ_dnを演算する場合の構成概略図）である。 実施の形態１８に係る半導体装置１００Ｓの構成概略図である。

符号の説明

３ ＮＡＮＤ回路、５，５₀，５₁，５₂ ＰＭＯＳ、６，６₀，６₁，６₂ ＮＭＯＳ、７ ＮＯＲ回路、１０Ａ，１０Ｄ，１０Ｅ，１０Ｊ，１０Ｓ モニタ回路、１３，１３ａ，１３ｂ メモリセル、１５，１５ａ，１５ｂ メモリセルアレイ、１７ 配線、１９ 出力の駆動用のインバータ、２１ メモリ、２３ プロセッサ、２５ ロジック回路、２７，３３ 制御回路、３１ セレクタ、３２ 基板電圧設定部、３４ 外部入出力端子、３５ 検査装置、３９ａ，３９ｂ，３９ｃ ブロック、１００Ａ〜１００Ｓ 半導体装置、ＩＮＶ０〜ＩＮＶ２ インバータ、ＢＴ ビット線、ＢＬＢ 反転ビット線、ＷＬ ワード線、Ｐ_IN，Ｐ_OUT，Ｐ_VDD，Ｐ_GND パッド、Ｂ_IN，Ｂ_OUT Ｉ／Ｏバッファ、Ｔ１〜Ｔ６ トランジスタ、Ｕin，Ｔin，Ｔin１〜Ｔin３ 入力部、Ｕout，Ｔout，Ｔout１〜Ｔout３ 出力部。

Claims (26)

1. 異なるＰＮ電流比に対応する複数の発振周波数を発振するリングオシレータ手段と、
   前記リングオシレータ手段の前記複数の発振周波数をカウントするカウンタ手段と、
   前記カウンタ手段のカウンタ値を用いて前記複数の発振周波数のうちの２つの発振周波数の差分と和または差分のみを演算する演算手段と、
   を備えることを特徴とするオンチップ型のモニタ回路。
2. 請求項１に記載のオンチップ型のモニタ回路であって、
   前記リングオシレータ手段は、異なるＰＮ電流比に対応する３つの発振周波数を発振し、
   前記演算手段は、前記カウンタ手段のカウンタ値を用いて前記３つの発振周波数のうちの２つの発振周波数の差分を演算する減算器であることを特徴とするオンチップ型のモニタ回路。
3. 請求項２に記載のオンチップ型のモニタ回路であって、
   前記リングオシレータ手段は、ＰＮ電流比の異なる３個のリングオシレータからなることを特徴とするオンチップ型のモニタ回路。
4. 請求項３に記載のオンチップ型のモニタ回路であって、
   前記３個のリングオシレータは、
   ＮＡＮＤ回路と１個以上のインバータとを環状に接続して構成されたリングオシレータと、
   複数のＮＡＮＤ回路の各々の一方の入力部・出力部間を環状に接続すると共に、２段目以降の前記ＮＡＮＤ回路の各々の他方の入力部を第１の電位源に接続して構成されたリングオシレータと、
   ＮＡＮＤ回路の一方の入力部・出力部間と１個以上のＮＯＲ回路の各々の一方の入力部・出力部間とを環状に接続すると共に、前記１個以上のＮＯＲ回路の各々の他方の入力部を第２の電位源に接続して構成されたリングオシレータとであることを特徴とすることを特徴とするオンチップ型のモニタ回路。
5. 請求項２に記載のオンチップ型のモニタ回路であって、
   前記リングオシレータ手段は、
   １個のリングオシレータと、
   前記リングオシレータのＰＭＯＳおよびＮＭＯＳの各々の基板電圧を切り換えて、前記リングオシレータの発振周波数をＰＮ電流比の異なる３つの発振周波数に切り換えるセレクタと、
   を備えることを特徴とするオンチップ型のモニタ回路。
6. 請求項３に記載のオンチップ型のモニタ回路であって、
   前記カウンタ手段は、
   前記各リングオシレータ毎に配設された３個のカウンタからなることを特徴とするオンチップ型のモニタ回路。
7. 請求項３に記載のオンチップ型のモニタ回路であって、
   前記カウンタ手段は、
   前記各リングオシレータの出力を選択的に出力するセレクタと、
   前記セレクタの出力をカウントする１個のカウンタと、
   を備えることを特徴とするオンチップ型のモニタ回路。
8. 請求項１に記載のオンチップ型のモニタ回路であって、
   前記リングオシレータ手段は、異なるＰＮ電流比に対応する２つの発振周波数を発振し、
   前記演算手段は、前記カウンタ手段のカウンタ値を用いて前記２つの発振周波数の差分と和を演算することを特徴とするオンチップ型のモニタ回路。
9. 請求項８に記載のオンチップ型のモニタ回路であって、
   前記演算手段は、
   前記カウンタ手段のカウンタ値を用いて前記２つの発振周波数の差分を演算する減算器と、
   前記カウンタ手段のカウンタ値を用いて前記２つの発振周波数の和を演算する加算器とからなることを特徴とするオンチップ型のモニタ回路。
10. 請求項８に記載のオンチップ型のモニタ回路であって、
    前記演算手段は、
    前記カウンタ手段のカウンタ値を用いて前記２つの発振周波数の差分と和とを演算する演算器と、
    前記演算器の前記差分と前記和の演算を切換制御する切換信号生成回路と、
    を備えることを特徴とするオンチップ型のモニタ回路。
11. 請求項８に記載のオンチップ型のモニタ回路であって、
    前記リングオシレータ手段は、ＰＮ電流比の異なる２個のリングオシレータからなることを特徴とするオンチップ型のモニタ回路。
12. 請求項１１に記載のオンチップ型のモニタ回路であって、
    前記２個のリングオシレータは、
    複数のＮＡＮＤ回路の各々の一方の入力部・出力部間を環状に接続すると共に、２段目以降の前記ＮＡＮＤ回路の各々の他方の入力部を第１の電位源に接続して構成されたリングオシレータと、
    ＮＡＮＤ回路の一方の入力部・出力部間と１個以上のＮＯＲ回路の各々の一方の入力部・出力部間とを環状に接続すると共に、前記１個以上のＮＯＲ回路の各々の他方の入力部を第２の電位源に接続して構成されたリングオシレータとであることを特徴とすることを特徴とするオンチップ型のモニタ回路。
13. 請求項１１に記載のオンチップ型のモニタ回路であって、
    前記カウンタ手段は、
    前記各リングオシレータ毎に配設された２個のカウンタからなることを特徴とするオンチップ型のモニタ回路。
14. 請求項３または請求項１１に記載のオンチップ型のモニタ回路であって、
    前記各リングオシレータは、ＮＡＮＤ回路と１個以上のインバータとを環状に接続して構成され、
    前記各リングオシレータの前記インバータは、互いに、ＰＭＯＳとＮＭＯＳの個数比が異なることを特徴とするオンチップ型のモニタ回路。
15. 請求項３または請求項１１に記載のオンチップ型のモニタ回路であって、
    前記各リングオシレータはそれぞれ、ＮＡＮＤ回路と１個以上のインバータとを環状に接続して構成され、
    前記各リングオシレータの前記インバータは、互いに、ＰＭＯＳとＮＭＯＳの各々のゲート長の比が異なることを特徴とするオンチップ型のモニタ回路。
16. 請求項３または請求項１１に記載のオンチップ型のモニタ回路であって、
    前記各リングオシレータはそれぞれ、ＮＡＮＤ回路と１個以上のインバータとを環状に接続して構成され、
    前記各リングオシレータの前記インバータは、互いに、ＰＭＯＳとＮＭＯＳの各々の基板電圧の組み合わせが異なることを特徴とするオンチップ型のモニタ回路。
17. 請求項４、請求項１４，請求項１５の何れかに記載のオンチップ型のモニタ回路であって、
    前記インバータは、１個のメモリセルにおいて、その内部のＰＭＯＳおよびＮＭＯＳを用いて、その内部の配線接続を変更して構成されることを特徴とするオンチップ型のモニタ回路。
18. 請求項４、請求項１４，請求項１５の何れかに記載のオンチップ型のモニタ回路であって、
    メモリセルは、ロードＰＭＯＳ、ドライバＮＭＯＳおよびアクセスＮＭＯＳからなるラッチを左右対称に配置されて構成され、
    前記インバータは、同一ビット線に接続された隣接する２個の前記メモリセルにおいて、それら各メモリセルの同じ側の一方のラッチのＰＭＯＳおよびＮＭＯＳを用いて、それら各メモリの内部の配線接続を変更して構成されることを特徴とするオンチップ型のモニタ回路。
19. 請求項１７または請求項１８に記載のオンチップ型のモニタ回路を備えた半導体装置であって、
    複数のメモリセルアレイと、前記モニタ回路とを備え、
    前記モニタ回路の前記各リングオシレータの前記各インバータはそれぞれ、前記複数のメモリセルアレイの何れかのメモリセルアレイの端の１列の各メモリセルを用いて構成され、
    前記１列の各メモリセルは、その一端のメモリセルから順にその他端のメモリセルに信号が流れる様に接続されることを特徴とする半導体装置。
20. 請求項１７または請求項１８に記載のオンチップ型のモニタ回路を備えた半導体装置であって、
    複数のメモリセルアレイと、前記モニタ回路とを備え、
    前記モニタ回路の前記各リングオシレータの前記各インバータはそれぞれ、前記複数のメモリセルアレイの何れかのメモリセルアレイの一端の２列の各メモリセルを用いて構成され、
    前記２列の各メモリセルは、一方の列においてその上端のメモリセルから順にその下端のメモリセルに信号が流れ、前記他方の列においてその下端のメモリセルから順にその上端のメモリセルに信号が流れる様に接続されることを特徴とする半導体装置。
21. 請求項１〜請求項１６の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
    チップ周縁に沿って配設された複数のパッドと、
    前記複数のパッドのうちの所定のパッドの内側に配設されたＩ／Ｏバッファと、
    前記モニタ回路と、
    を備え、
    前記モニタ回路は、前記複数のパッドのうちの前記所定のパッド以外のパッドの内側の空き領域に配設されることを特徴とする半導体装置。
22. 請求項１〜請求項１６の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
    チップ周縁に沿って配設された複数のパッドと、
    前記複数のパッドのうちの所定のパッドの下層に配設されたＩ／Ｏバッファと、
    前記モニタ回路と、
    を備え、
    前記モニタ回路は、前記複数のパッドのうちの前記所定のパッド以外のパッドの下層の空き領域に配設されることを特徴とする半導体装置。
23. 請求項２〜請求項７の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
    １個以上の前記モニタ回路と、
    前記モニタ回路で求めた前記カウンタ値と前記差分とに基づき、当該半導体装置内のＮＭＯＳとＰＭＯＳの各々のソースドレイン間電流を求め、それらソースドレイン間電流に基づき、当該半導体装置内のＮＭＯＳとＰＭＯＳの各々の基板電圧を制御する制御回路と、
    を備えることを特徴とする半導体装置。
24. 請求項２〜請求項７の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
    複数の前記モニタ回路と、
    外部入出力端子と、
    前記複数のモニタ回路を選択的に前記外部入出力端子と接続するセレクタと、
    基板電圧設定部と、
    前記基板電圧設定部に設定された基板電圧に基づき当該半導体装置内のＮＭＯＳとＰＭＯＳの各々の基板電圧を制御する制御回路と、
    を備え、
    前記外部入出力端子に入力される外部制御信号により前記セレクタが制御されて所望のモニタ回路が選択され、その選択されたモニタ回路で測定された前記カウンタ値および前記差分が前記外部入出力端子から出力可能であることを特徴とする半導体装置。
25. 請求項８〜請求項１３の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
    前記モニタ回路と、
    前記モニタ回路で求めた前記差分と前記和に基づき、当該半導体装置内のＮＭＯＳとＰＭＯＳの各々のソースドレイン間電流を求め、それらソースドレイン間電流に基づき、当該半導体装置内のＮＭＯＳとＰＭＯＳの各々の基板電圧を制御する制御回路と、
    を備えることを特徴とする半導体装置。
26. 請求項８〜請求項１３の何れかに記載のオンチップ型のモニタ回路を備えた半導体装置であって、
    複数の前記モニタ回路と、
    外部入出力端子と、
    前記複数のモニタ回路を選択的に前記外部入出力端子と接続するセレクタと、
    基板電圧設定部と、
    前記基板電圧設定部に設定された基板電圧に基づき当該半導体装置内のＮＭＯＳとＰＭＯＳの各々の基板電圧を制御する制御回路と、
    を備え、
    前記外部入出力端子に入力される外部制御信号により前記セレクタが制御されて所望のモニタ回路が選択され、その選択されたモニタ回路で測定された前記差分および前記和が前記外部入出力端子から出力可能であることを特徴とする半導体装置。

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