CN111095528B - 半导体集成电路 - Google Patents

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Abstract

该半导体集成电路简化了其中布线的一对信号线的布线形状。输出电路从正侧输出端和负侧输出端输出规定的差分信号。逻辑电路设置有多个正侧晶体管和多个负侧晶体管，多个正侧晶体管的每个栅极在规定方向排列，多个负侧晶体管的每个栅极在规定方向排列。正侧信号线从正侧输出端沿着规定方向布线，并且将多个正侧晶体管的每个栅极与正侧输出端连接。负侧信号线从负侧输出端沿着规定方向布线，并且将多个负侧晶体管的每个栅极与负侧输出端连接。

Description

半导体集成电路
技术领域
本技术涉及一种半导体集成电路。具体地，本技术涉及一种通过差分信号操作的半导体集成电路。
背景技术
在半导体集成电路中，传统上一直使用与包括时钟信号和反相时钟信号的差分信号同步地操作的同步电路。例如，已经提出了一种其中主锁存器和从锁存器在预定方向排列的半导体集成电路。主锁存器和从锁存器与差分信号同步地操作(例如，参见专利文献1)。在该半导体集成电路中，多个晶体管的栅极在主锁存器和从锁存器中在不同于锁存器排列方向的方向上排列成一条线。
引用列表
专利文献
专利文献1：日本专利申请公开第2013-175633号
发明内容
本发明要解决的问题
由于在上述传统技术中，多个晶体管的栅极排列成一条线，因此用于将差分信号提供给栅极的一对时钟信号线可以沿着该线线性地布线。然而，差分信号需要被分配给在不同于栅极排列方向的预定方向上排列的主锁存器和从锁存器。为此，在栅极排列方向上布线的时钟信号线需要在不同于该方向的预定方向上弯曲或分开。不幸的是，时钟信号线的布线形状复杂。复杂的布线形状会导致诸如寄生电容和制造偏差增加的有害影响。因此，期望信号线具有简单的布线形状。
鉴于这种情况，已经提出了本技术，并且其目的是简化其中布线了一对信号线的半导体集成电路中的信号线的布线形状。
问题的解决方案
为了解决上述问题而做出本技术，并且其第一方面是一种半导体集成电路，包括：输出电路，其从正输出端和负输出端输出预定的差分信号；逻辑电路，在逻辑电路中，设置多个正晶体管和多个负晶体管，多个正晶体管的栅极在预定方向排列，多个负晶体管的栅极在预定方向排列；正信号线，其从正输出端沿着预定方向布线，并且连接多个正晶体管的每个栅极和正输出端；以及负信号线，其从负输出端沿着预定方向布线，并且连接多个负晶体管的每个栅极和负输出端。这产生了正信号线和负信号线沿着预定方向布线的效果。
此外，在第一方面，差分信号可以包括时钟信号和通过将时钟信号反相而获得的信号，输出电路可以包括将时钟信号反相的反相器，并且逻辑电路可以包括：主锁存器，其与差分信号同步地保持并输出数据；以及从锁存器，其与差分信号同步地保持输出的数据。这产生了数据与差分信号同步地保持在主锁存器和从锁存器中的效果。
此外，在第一方面，主锁存器和从锁存器可以在预定方向上排列。这产生了正信号线和负信号线在预定方向排列的主锁存器和从锁存器中沿着预定方向布线的效果。
此外，在第一方面，主锁存器和从锁存器可以在垂直于预定方向的方向上排列。这产生了正信号线和负信号线在垂直于预定方向的方向排列的主锁存器和从锁存器中沿着预定方向布线的效果。
此外，在第一方面，电源线和接地线可以沿着垂直于预定方向的方向布线，并且电源线和接地线可以在预定方向上交替布线。这产生了经由在垂直于预定方向的方向上布线的电源线和接地线提供电力的效果。
此外，在第一方面，差分信号可以包括选择信号和通过将选择信号反相而获得的信号，输出电路可以包括将选择信号反相的反相器，并且逻辑电路可以包括根据差分信号选择多个数据中的一个的多路复用器。这产生了根据差分信号选择多个数据中的一个的效果。
此外，在第一方面，差分信号可以包括选择信号和通过将选择信号反相而获得的信号，输出电路可以包括第一多路复用器，其根据差分信号选择多个数据中的一个，并且逻辑电路可以包括第二多路复用器，其根据差分信号选择多个数据中的一个。这产生了减少反相器的效果。
此外，在第一方面，差分信号可以包括第一差分信号和第二差分信号，逻辑电路可以包括在预定方向排列的第一电路和第二电路，并且输出电路可以包括：第一反相器，其生成第一差分信号并将所生成的第一差分信号输出到第一电路；以及第二反相器，其生成第二差分信号并将所生成的第二差分信号输出到第二电路。这产生了由多个反相器输出多个差分信号的效果。
此外，在第一方面，输出电路和逻辑电路可以在预定方向上具有不同的尺寸。这产生了正信号线和负信号线在具有不同尺寸的输出电路和逻辑电路中沿着预定方向布线的效果。
此外，在第一方面，逻辑电路可以包括以二维点阵模式排列的多个电路。这产生了正信号线和负信号线在以二维点阵模式排列的多个电路中沿着预定方向布线的效果。
此外，在第一方面，正信号线和负信号线可以在输出电路中在垂直于预定方向的方向弯曲。这产生了在预定方向弯曲的正信号线和负信号线布线的效果。
发明的效果
根据本技术，可以表现出在其中布线一对信号线的半导体集成电路中一对信号线的布线形状被简化的优异效果。注意，这里描述的效果不必受限，并且可以显示本公开中描述的任何一种效果。
附图说明
[图1]是示出本技术的第一实施方式中的电子装置的一个配置示例的框图；
[图2]是示出本技术的第一实施方式中的分配单元的一个配置示例的电路图；
[图3]是示出本技术的第一实施方式中的选择单元的一个配置示例的框图；
[图4]是示出本技术的第一实施方式中的多路复用器的一个配置示例的电路图；
[图5]是示出本技术的第一实施方式中的保持单元的一个配置示例的框图；
[图6]是示出本技术的第一实施方式中的前级触发器的一个配置示例的框图；
[图7]是示出本技术的第一实施方式中的主锁存器的一个配置示例的电路图；
[图8]是示出本技术的第一实施方式中的从锁存器的一个配置示例的电路图；
[图9]示出了本技术的第一实施方式中的半导体基板的堆叠结构；
[图10]是示出本技术的第一实施方式中的晶体管层的布线布局的一个示例的平面图；
[图11]是示出本技术的第一实施方式中的金属层的布线布局的一个示例的平面图；
[图12]是示出本技术的第一实施方式中的晶体管层和金属层的布线布局的一个示例的平面图；
[图13]是示出本技术的第一实施方式中的反相器和触发器的布线布局的一个示例的平面图；
[图14]是示出本技术的第一实施方式中的反相器和触发器的布线布局的一个示例的平面图，其中，电源线和接地线的垂直关系颠倒；
[图15]是示出本技术的第一实施方式中的反相器和多路复用器的布线布局的一个示例的平面图；
[图16]是示出本技术的第二实施方式中的电子装置的一个配置示例的框图；
[图17]是示出本技术的第二实施方式中的多路复用器的布线布局的一个示例的平面图；
[图18]是示出本技术的第三实施方式中的电子装置的一个配置示例的框图；
[图19]是示出本技术的第三实施方式中的分配单元的一个配置示例的电路图；
[图20]是示出本技术的第三实施方式中的选择单元的一个配置示例的框图；
[图21]是示出本技术的第三实施方式中的反相器和多路复用器的布线布局的一个示例的平面图；
[图22]是示出本技术的第三实施方式中的改变反相器的位置的布线布局的一个示例的平面图；
[图23]是示出本技术的第四实施方式中的反相器和多路复用器的布线布局的一个示例的平面图；
[图24]是示出本技术的第四实施方式中的改变多路复用器的高度的布线布局的一个示例的平面图；
[图25]是示出本技术的第五实施方式中的布线布局的一个示例的平面图；
[图26]是示出本技术的第五实施方式中的添加标准单元的布线布局的一个示例的平面图；
[图27]是示出本技术的第六实施方式中的分配单元的一个配置示例的电路图；
[图28]是示出本技术的第六实施方式中的选择单元的一个配置示例的框图；
[图29]是示出本技术的第六实施方式中的反相器和多路复用器的布线布局的一个示例的平面图；
[图30]是示出本技术的第七实施方式中的反相器和多路复用器的布线布局的一个示例的平面图；
[图31]是示出本技术的第八实施方式中的分配单元的一个配置示例的电路图；
[图32]是示出本技术的第八实施方式中的反相器和触发器的布线布局的一个示例的平面图；
[图33]示出了可以应用根据本公开的技术的IoT系统9000的示意性配置的一个示例。
具体实施方式
下面将描述用于实现本技术的实施方式(以下称为实施方式)。将按以下顺序给出描述。
1.第一实施方式(在电路排列方向上布线的信号线的示例)
2.第二实施方式(在锁存器排列方向上布线的信号线的示例)
3.第三实施方式(在多路复用器排列方向上布线的信号线的示例)
4.第四实施方式(在排列了具有不同高度的多个电路的方向上布线的信号线的示例)
5.第五实施方式(在以二维点阵模式排列的电路的列方向上布线的信号线的示例)
6.第六实施方式(在排列了多个反相器和多路复用器的方向上布线的信号线的示例)
7.第七实施方式(在电路排列方向上布线的信号线在不同于电路排列方向的方向上弯曲的示例)
8.第八实施方式(信号线在反相器和锁存器排列方向上布线并且多个锁存器在不同于反相器和锁存器排列方向的方向上排列的示例)
9.应用示例
<1.第一实施方式>
[电子装置的配置示例]
图1是示出本技术的实施方式中的电子装置100的一个配置示例的框图。电子装置100包括设置有半导体集成电路200的半导体基板101。诸如数码相机和智能手机的各种仪器和装置被假定为电子装置100。半导体集成电路200包括分配单元201、选择单元202和保持单元204。
分配单元201将差分信号分配给选择单元202和保持单元204中的电路。时钟信号CK和选择信号SEL被输入到分配单元201。分配单元201将时钟信号CK反相，以生成时钟信号CKB，并且进一步将时钟信号CKB反相，以生成时钟信号CKBB。此外，分配单元201将选择信号SEL反相，以生成选择信号SELB。然后，分配单元201将包括选择信号SEL和SELB的差分信号提供给选择单元202，并将包括时钟信号CKB和CKBB的差分信号提供给保持单元204。
选择单元202根据选择信号SEL和SELB选择多个数据中的一个。四位的输入数据被输入到选择单元202，并且从保持单元204输入四位中的一位。构成四位中的一位的每个输入数据被定义为IN1、IN2、IN3或IN4。从保持单元204输入输入数据IN1、IN2、IN3和IN4中的输入数据IN4。
选择单元202根据选择信号SEL和SELB选择输入数据IN1和IN2中的一个，并将所选择的输入数据作为输出数据Y1输出到保持单元204。此外，选择单元202根据选择信号SEL和SELB选择输入数据IN3和IN4中的一个，并将所选择的输入数据作为输出数据Y2输出到保持单元204。
保持单元204与时钟信号CKB和CKBB同步地保持两位数据。保持单元204与时钟信号CKB和CKBB同步地保持来自选择单元202的输出数据Y1。然后，保持单元204将所保持的数据作为输入数据IN4反馈给选择单元202，并且输出所保持的数据作为输出数据OUT1。此外，保持单元204与时钟信号CKB和CKBB同步地保持来自选择单元202的输出数据Y2，并且输出所保持的数据作为输出数据OUT2。
[分配单元的配置示例]
图2是示出本技术的第一实施方式中的分配单元201的一个配置示例的电路图。分配单元201包括P型晶体管211和213、N型晶体管212和214以及反相器215。P型晶体管211和213以及N型晶体管212和214是例如金属氧化物半导体(MOS)晶体管。
P型晶体管211和N型晶体管212串联连接在电源端与接地端之间。时钟信号CK被输入到P型晶体管211和N型晶体管212的栅极。此外，P型晶体管211与N型晶体管212之间的连接点连接到保持单元204以及P型晶体管213和N型晶体管214的栅极。来自连接点的信号对应于时钟信号CKB。
P型晶体管213和N型晶体管214串联连接在电源端与接地端之间。P型晶体管213和N型晶体管214的连接点连接到保持单元204。来自连接点的信号对应于时钟信号CKBB。
反相器215将选择信号SEL反相，以将所反相的选择信号SEL作为选择信号SELB输出到选择单元202。
[选择单元的配置示例]
图3是示出本技术的第一实施方式中的选择单元202的一个配置示例的框图。选择单元202包括2输入1输出多路复用器203和220。
多路复用器203根据选择信号SEL和SELB选择输入数据IN3和IN4中的一个，并将所选择的输入数据作为输出数据Y2输出到保持单元204。多路复用器220根据选择信号SEL和SELB选择输入数据IN1和IN2中的一个，并将所选择的输入数据作为输出数据Y1输出到保持单元204。
[多路复用器的配置示例]
图4是示出本技术的第一实施方式中的多路复用器220的一个配置示例的电路图。多路复用器220包括P型晶体管221、223、225和227、N型晶体管222、224、226和228以及反相器229。P型晶体管221、223、225和227以及N型晶体管222、224、226和228例如是MOS晶体管。
P型晶体管221和225以及N型晶体管226和222串联连接在电源端与接地端之间。输入数据IN1被输入到P型晶体管221和N型晶体管222的栅极。来自分配单元201的选择信号SEL被输入到P型晶体管225的栅极。来自分配单元201的选择信号SELB被输入到N型晶体管226的栅极。此外，P型晶体管225和N型晶体管226的连接点连接到反相器229的输入端。
P型晶体管223和227以及N型晶体管228和224串联连接在电源端与接地端之间。输入数据IN2被输入到P型晶体管223和N型晶体管224的栅极。来自分配单元201的选择信号SELB被输入到P型晶体管227的栅极。来自分配单元201的选择信号SEL被输入到N型晶体管228的栅极。此外，P型晶体管227和N型晶体管228的连接点连接到反相器229的输入端。
反相器229将输入到输入端的数据反相。反相器229将所反相的数据作为输出数据Y1输出到保持单元204。
上述连接配置使多路复用器220根据选择信号SEL和SELB选择输入数据IN1和IN2中的一个，并且输出所选择的输入数据作为输出数据Y1。
注意，多路复用器203的配置类似于多路复用器220的配置。
[保持单元的配置示例]
图5是示出本技术的第一实施方式中的保持单元204的一个配置示例的框图。保持单元204包括前级触发器205和后级触发器206。
前级触发器205与时钟信号CKB和CKBB同步地保持来自选择单元202的输出数据Y1。前级触发器205输出所保持的数据作为输出数据OUT1，并将所保持的数据作为输入数据IN4反馈给选择单元202。
后级触发器206与时钟信号CKB和CKBB同步地保持来自选择单元202的输出数据Y2。后级触发器206输出所保持的数据作为输出数据OUT2。
[触发器的配置示例]
图6是示出本技术的第一实施方式中的前级触发器205的一个配置示例的框图。前级触发器205包括主锁存器250和从锁存器260。
主锁存器250与时钟信号CKB和CKBB同步地反相并保持来自选择单元202的输出数据Y1。主锁存器250将所保持的数据输出到从锁存器260。
从锁存器260与时钟信号CKB和CKBB同步地保持来自主锁存器250的数据。从锁存器260输出所保持的数据作为输出数据OUT1，并将所保持的数据作为输入数据IN4反馈给选择单元202。
注意，除了从锁存器不向选择单元202输出数据之外，后级触发器206的配置类似于前级触发器205的配置。
[锁存器的配置示例]
图7是示出本技术的第一实施方式中的主锁存器250的一个配置示例的电路图。主锁存器250包括P型晶体管251、N型晶体管252、时钟反相器(clocked inverter)253和反相器254。P型晶体管251和N型晶体管252例如是MOS晶体管。
P型晶体管251和N型晶体管252并联连接在选择单元202和与反相器254的输入端之间。此外，时钟信号CKBB被输入到P型晶体管251的栅极，而时钟信号CKB被输入到N型晶体管252的栅极。此外，P型晶体管251和N型晶体管252经由数据线401连接到选择单元202。
反相器254将来自P型晶体管251和N型晶体管252的输入数据Y1或从时钟反相器253反馈的数据反相。反相器254将所反相的数据作为输入数据SIN输出到从锁存器260和时钟反相器253的输入端。
时钟反相器253根据时钟信号CKB和CKBB将来自反相器254的数据反相，并将所反相的数据反馈到反相器254的输入端。此外，反相器254经由数据线402连接到时钟反相器253。
上述连接配置使主锁存器250与时钟信号CKB和CKBB同步地反相、保持并输出输出数据Y1。
图8是示出本技术的第一实施方式中的从锁存器260的一个配置示例的电路图。从锁存器260包括P型晶体管261和263、N型晶体管262和264以及反相器265、266和267。P型晶体管261和263以及N型晶体管262和264例如是MOS晶体管。
P型晶体管261和N型晶体管262并联连接在主锁存器250与反相器265的输入端之间。此外，时钟信号CKB被输入到P型晶体管261的栅极，而时钟信号CKBB被输入到N型晶体管262的栅极。
反相器265将来自P型晶体管261和N型晶体管262的输入数据SIN或者从P型晶体管263和N型晶体管264反馈的数据反相。反相器265将所反相的数据输出到反相器266和267。
反相器266将来自反相器265的数据反相，并将所反相的数据反馈给P型晶体管263和N型晶体管264。此外，反相器266还将所反相的数据作为输入数据IN4反馈给选择单元202。
P型晶体管263和N型晶体管264并联连接在反相器266与反相器265之间。此外，时钟信号CKBB被输入到P型晶体管263的栅极，而时钟信号CKB被输入到N型晶体管264的栅极。
反相器267将来自反相器265的数据反相，并输出所反相的数据作为输出数据OUT1。
上述连接配置使从锁存器260与时钟信号CKB和CKBB同步地保持输入数据SIN，并输出输入数据SIN作为输出数据OUT1。
图9示出了本技术的第一实施方式中的半导体基板101的堆叠结构。半导体基板101包括堆叠的晶体管层102和金属层103。在下文中，平行于半导体基板101的基板平面的预定方向被定义为X方向，而垂直于X方向的方向被定义为Y方向。
[布线布局的示例]
图10是示出本技术的第一实施方式中的晶体管层102的布线布局的一个示例的平面图。晶体管层102沿着X方向包括诸如P层311的多个P层和诸如N层312的多个N层。此外，诸如时钟信号线301的多个时钟信号线在Y方向布线。
图11是示出本技术的第一实施方式中的金属层103的布线布局的一个示例的平面图。电源线341和343以及接地线342和344在金属层103上在X方向布线。此外，电源线和接地线在Y方向上交替布线。
图12是示出本技术的第一实施方式中的晶体管层102和金属层103的布线布局的一个示例的平面图。图12是通过堆叠晶体管层102和金属层103并放大图10和图11中未示出的部分而获得的。
时钟信号线302和时钟信号线303在Y方向线性布线。时钟信号线302传输时钟信号CKB。时钟信号线303传输时钟信号CKBB。相反，数据线401和数据线402没有线性布线。数据线401传输输出数据Y1。数据线402传输输入数据SIN。例如，数据线401连接到其栅极连接到时钟信号线302的晶体管和其栅极连接到时钟信号线303的晶体管两者。因此，数据线401分成两个分支。两个分支中的一个在Y方向上延伸，以连接到对应于时钟信号线302的晶体管。此外，另一分支绕过时钟信号线302和303的下部，以连接到对应于时钟信号线303的晶体管。
此外，数据线402也连接到其栅极连接到时钟信号线302的晶体管和其栅极连接到时钟信号线303的晶体管两者。为此，数据线402分成两个分支。两个分支中的一个绕过数据线401的外部，以连接到对应于时钟信号线303的晶体管。此外，另一分支绕过时钟信号线302和303的下部，以连接到对应于时钟信号线302的晶体管。
以这种方式，尽管数据线401和402具有复杂的布线形状，但是时钟信号线302和303具有简单的布线形状。通常，复杂的布线形状会增加触点的数量和寄生电容。其影响使信号的波形失真，这可能导致操作速度降低和功耗增加。
此外，复杂的布线形状增加了布线形状中的边和顶点的数量，这在改变布线层时增加了通孔的数量。这可能导致制造偏差的增加。这增加了电路特性的变化，并降低了产出(yield)。此外，由于设计规则，高级的小型化导致频繁禁止其中包括栅极电极的信号线弯曲的配置。复杂的布线形状难以处理。特别地，在其中一个大单元中安装多个逻辑电路的称为多位单元的设计方法中，要安装的电路的数量增加，因此上述问题更加严重。
然而，电子装置100中的时钟信号线302和303的简化布线形状可以抑制时钟信号线的寄生电容和制造偏差的增加，从而可以在操作速度和功耗方面实现优异的特性。相对照地，尽管数据线401和402的布线形状复杂，但是数据输入/输出的频率相对于时钟信号通常较小，因此复杂的布线形状对功耗的影响较小。为此，电子装置100可以总体上抑制寄生电容和制造偏差的影响。
图13是示出本技术的第一实施方式中的反相器和触发器的布线布局的一个示例的平面图。在半导体基板101的基板平面上，标准单元310、320和330在Y方向排列。这里，“标准单元”是指其在X方向上的尺寸(宽度)和在Y方向上的尺寸(高度)被标准化的单元。即，标准单元310、320和330具有大致相同的宽度和高度。
接地线342在标准单元310与320之间布线。此外，从标准单元330到标准单元310的方向被定义为向上的方向。电源线341在标准单元310的上侧布线。此外，电源线343在标准单元320与330之间布线，而接地线344在标准单元330的下侧布线。
在标准单元310中，形成在X方向上延伸的P层311和N层312，并且用于传输时钟信号CK的时钟信号线301在Y方向布线。P层311设置在N层312的上侧。此外，时钟信号线302和时钟信号线303在Y方向布线。时钟信号线302传输时钟信号CKB。时钟信号线303传输时钟信号CKBB。
此外，包括图2所示的P型晶体管211和N型晶体管212的反相器和包括P型晶体管213和N型晶体管214的反相器设置在标准单元310中。这些晶体管形成在P层311和N层312上。此外，触点501设置在时钟信号线302上。触点501是包括P型晶体管211和N型晶体管212的反相器的输出端。相对照地，触点502设置在时钟信号线303上。触点502是包括P型晶体管213和N型晶体管214的反相器的输出端。
注意，触点501是本公开中阐述的正输出端的一个示例，而触点502是本公开中阐述的负输出端的一个示例。此外，时钟信号线302是本公开中阐述的正信号线的一个示例，而时钟信号线303是本公开中阐述的负信号线的一个示例。
在标准单元320中，形成在X方向上延伸的N层321和P层322，并且时钟信号线302和303在Y方向上通过。N层321设置在P层322的上侧。此外，图7所示的主锁存器250设置在标准单元320中。
此外，形成在P层322中的N型晶体管的栅极电极514和形成在N层321中的P型晶体管的栅极电极512在Y方向排列。栅极电极512经由输出线511连接到触点501。栅极间布线513和515在栅极电极之间布线。例如，输出线511、栅极电极512、栅极间布线513、栅极电极514和栅极间布线515形成时钟信号线302。类似地，时钟信号线303也由例如输出线521、栅极电极522、栅极间布线523、栅极电极524和栅极间布线525形成。图13中的栅极电极512对应于图7中时钟反相器253中的P型晶体管的栅极电极。图13中的栅极电极514对应于图7中的N型晶体管252的栅极电极。图13中的栅极电极522对应于图7中的P型晶体管251的栅极电极。图13中的栅极电极524对应于图7中时钟反相器253中的N型晶体管的栅极电极。
在标准单元330中，形成在X方向上延伸的P层331和N层332，并且时钟信号线302和303在Y方向上布线。P层331设置在N层332的上侧。此外，图8所示的从锁存器260设置在标准单元330中。
注意，标准单元310是本公开中阐述的输出电路的一个示例，而标准单元320和330是本公开中阐述的逻辑电路的示例。此外，时钟反相器253中的P型晶体管和N型晶体管252是本公开中阐述的多个正晶体管的示例。此外，P型晶体管251和时钟反相器253中的N型晶体管是本公开中阐述的多个负晶体管的示例。
这里，假设一种配置，其中，反相器、主锁存器和从锁存器在X方向上排列，并且时钟信号线在这些锁存器中在Y方向上布线。在该配置中，时钟信号线需要在中间弯曲或分开，并且布线形状复杂。
相对照地，在电子装置100中，反相器、主锁存器和从锁存器在Y方向排列，并且时钟信号线302和303也在Y方向布线。这种配置可以简化时钟信号线的形状，并抑制寄生电容和制造偏差的增加。
即使反相器和锁存器没有在Y方向排列，堆叠结构中的布线层也可以简化布线形状。然而，多层增加了寄生电容，并导致诸如操作速度降低和功耗增加的有害影响。此外，如果通过增加标准单元的高度和宽度来确保布线资源，则可以稍微简化布线形状。然而，增加了安装面积。
在Y方向上排列反相器和锁存器可以简化时钟信号线的布线形状，而无需以堆叠结构制作布线层或增加单元尺寸。
注意，尽管设置了一个主锁存器和一个从锁存器，即一个触发器，但是也可以设置两个或更多个触发器。这可以实现例如移位寄存器。此外，尽管主锁存器设置在从锁存器上方，但是从锁存器可以相反地设置在主锁存器上方。
注意，尽管电源线341在接地线342的上侧布线，但是垂直关系可以颠倒，如图14所示。在这种情况下，接地线344和电源线343需要颠倒，并且每个标准单元310、320和330的P层和N层也需要颠倒。
图15是示出本技术的第一实施方式中的反相器和多路复用器的布线布局的一个示例的平面图。在半导体基板101的基板平面上，标准单元350、360和370在Y方向排列。
在标准单元350中，形成在X方向上延伸的P层351和N层352，并且选择信号线304和选择信号线305在Y方向布线。选择信号线304传输选择信号SEL。选择信号线305传输选择信号SELB。此外，图2所示的反相器215设置在标准单元350中。
注意，选择信号线304是本公开中阐述的正信号线的一个示例，而选择信号线305是本公开中阐述的负信号线的一个示例。
在标准单元360中，形成在X方向上延伸的N层361和P层362，并且选择信号线304和305在Y方向上通过。N层361设置在P层362的上侧。此外，图3所示的多路复用器203设置在标准单元360中。
在标准单元370中，形成在X方向上延伸的P层371和N层372，并且选择信号线304和305在Y方向布线。P层371设置在N层372的上侧。此外，图3所示的多路复用器220设置在标准单元370中。
注意，标准单元350是本公开中阐述的输出电路的一个示例，而标准单元360和370是本公开中阐述的逻辑电路的示例。
如上所述，在Y方向排列的反相器和多路复用器以及在Y方向布线的选择信号线304和305可以简化选择信号线的形状，并且抑制寄生电容和制造偏差的增加。
以这种方式，在本技术的第一实施方式中，反相器、锁存器和多路复用器在Y方向排列，并且用于传输差分信号的一对时钟信号线302和303在Y方向线性布线。因此，该配置可以简化形状。这种配置可以抑制寄生电容和制造偏差的增加。
<2.第二实施方式>
在上述第一实施方式中，选择信号SEL在半导体集成电路200中被反相。不幸的是，执行反相的反相器增加了半导体集成电路200中的电路规模。第二实施方式的电子装置100与第一实施方式的电子装置100的不同之处在于减少了反相器。
图16是示出本技术的第二实施方式中的电子装置100的一个配置示例的框图。第二实施方式的电子装置100与第一实施方式的电子装置100的不同之处在于，分配单元201和保持单元204没有设置在半导体集成电路200中。
图17是示出本技术的第二实施方式中的多路复用器的布线布局的一个示例的平面图。第二实施方式的半导体基板101与第一实施方式的半导体基板101的不同之处在于，不提供其上设置有反相器的标准单元350。此外，在其中设置有多路复用器的标准单元360中，在选择信号线304和305中的每一个的一端提供触点。
注意，标准单元360是本公开中的输出电路的一个示例，而标准单元370是本公开中的逻辑电路的一个示例。此外，设置在标准单元360中的多路复用器是本公开中阐述的第一多路复用器的一个示例，而设置在标准单元370中的多路复用器是本公开中阐述的第二多路复用器的一个示例。
注意，尽管在第二实施方式的半导体集成电路200中没有设置保持单元204，但是可以进一步设置保持单元204。在这种情况下，在图13所示的布线布局中，需要减少其上设置有反相器的标准单元310。
以这种方式，在本技术的第二实施方式中减少了反相器，并且因此可以减小半导体集成电路200的电路规模。
<3.第三实施方式>
在上述第一实施方式中，多路复用器203和220实现4输入2输出电路。不幸的是，在输入/输出数据的数量增加的情况下，两个多路复用器可能无法执行处理。第三实施方式的半导体集成电路200与第一实施方式的半导体集成电路200的不同之处在于增加了多路复用器的数量。
图18是示出本技术的第三实施方式中的电子装置100的一个配置示例的框图。第三实施方式的电子装置100与第一实施方式的电子装置100的不同之处在于，在半导体集成电路200中未设置保持单元204。
图19是示出本技术的第三实施方式中的分配单元201的一个配置示例的电路图。第三实施方式的分配单元201与第一实施方式的分配单元201的不同之处在于，分配单元201不包括P型晶体管211和213以及N型晶体管212和214。
图20是示出本技术的第三实施方式中的选择单元202的一个配置示例的框图。第三实施方式的选择单元202与第一实施方式的选择单元的不同之处在于，选择单元202还包括多路复用器207和208。
多路复用器207和208的电路配置类似于复用器220的电路配置。多路复用器207根据选择信号SEL和SELB选择输入数据IN5和IN6中的一个，并输出所选择的输入数据作为输出数据Y3。此外，多路复用器208根据选择信号SEL和SELB选择输入数据IN7和IN8中的一个，并输出所选择的输入数据作为输出数据Y4。
图21是示出本技术的第三实施方式中的反相器和多路复用器的布线布局的一个示例的平面图。标准单元380和390进一步设置在第三实施方式的半导体基板101上。注意，在图中，省略了P层、N层、电源线和接地线。
标准单元350、360、370、380和390按照从上面开始的顺序在Y方向排列。此外，多路复用器207设置在标准单元380中，而多路复用器208设置在标准单元390中。
尽管包括反相器的标准单元350设置在图21中的最上侧，但是反相器的位置不限于最上位置。例如，如图22所示，反相器可以设置在第二顶部上。
注意，尽管在电子装置100中设置了四个多路复用器，但是多路复用器的数量不限于四个。
以这种方式，在本技术的第三实施方式中，多路复用器的数量从两个增加到四个，使得输入/输出数据的数量可以从4输入2输出增加到8输入4输出。
<4.第四实施方式>
在上述第三实施方式中，标准单元具有均匀的尺寸。然而，如果某些标准单元中的电路复杂，则可能无法以规定的尺寸设置电路。第四实施方式的电子装置100与第三实施方式的电子装置的不同之处在于，扩展了一些标准单元的尺寸。
图23是示出本技术的第四实施方式中的反相器和多路复用器的布线布局的一个示例的平面图。第四实施方式的布线布局与第三实施方式的布线布局的不同之处在于，对应于反相器的标准单元350的高度是其他标准单元的高度的两倍。注意，标准单元350的高度可以是其他标准单元的高度的三倍或三倍以上。以这种方式，具有高于指定值的高度的标准单元被称为多高度标准单元。
注意，尽管其中设置有反相器的标准单元350被制成多高度，但是该配置不是限制性的。如图24所示，标准单元350的高度可以被设置为指定值，并且其中设置有多路复用器的标准单元360或370可以被制成多高度。此外，其中设置有锁存器的标准单元可以被制成多高度。
以这种方式，在本技术的第四实施方式中，标准单元350具有比其他标准单元更高的高度，使得比其他标准单元更复杂的电路可以设置在标准单元350中。
<5.第五实施方式>
在上述第三实施方式中，多路复用器仅在Y方向排列。增加多路复用器的数量增加了半导体集成电路200在Y方向上的尺寸。因此，半导体集成电路200可能无法留在半导体基板101中。第五实施方式的电子装置100与第三实施方式的电子装置100的不同之处在于，除了Y方向之外，多路复用器还在X方向排列。
图25是示出本技术的第五实施方式中的布线布局的一个示例的平面图。标准单元400、410、420、430、440、450、460和470还设置在第五实施方式的半导体基板101上。例如，多路复用器设置在这些增加的标准单元中。
例如，设置有反相器的标准单元350设置在第三顶部。此外，除了标准单元350之外的单元在X和Y方向排列。换句话说，该单元以二维点阵模式排列。例如，在标准单元350的上侧和下侧的每一侧，其他标准单元排列成2行×3列。
选择信号线304和305在包括标准单元350的列中在Y方向布线。此外，这些选择信号线在标准单元350中在X方向上分支，并且在不包括标准单元350的其他两列中在Y方向上进一步分支。
注意，尽管在设置有反相器的标准单元350的行中没有排列另一标准单元，但是如图26所示，还可以在标准单元350的两侧排列标准单元。
此外，除了多路复用器之外，设置有锁存器的标准单元可以在X和Y方向排列。将设置有锁存器的标准单元排列为二维点阵模式，可以实现例如保持多个位的多位触发器。
以这种方式，在本技术的第五实施方式中，标准单元以二维点阵模式排列。因此，即使标准单元的数量增加，也可以抑制半导体集成电路200在Y方向上的尺寸增加。
<6.第六实施方式>
在上述第三实施方式中，一个反相器生成一个差分信号来控制四个多路复用器。一个反相器不能通过使用多个差分信号来控制这些多路复用器。第六实施方式的电子装置100与第三实施方式的电子装置100的不同之处在于增加了反相器的数量。
图27是示出本技术的第六实施方式中的分配单元201的一个配置示例的电路图。第六实施方式中的分配单元201与第三实施方式的分配单元的不同之处在于，分配单元201还包括反相器216。
选择信号SEL1被输入到反相器215，而选择信号SEL2被输入到反相器216。反相器215将选择信号SEL1反相，以生成选择信号SEL1B，并将选择信号SEL1B提供给选择单元202。反相器216将选择信号SEL2反相，以生成选择信号SEL2B，并将选择信号SEL2B提供给选择单元202。
注意，包括选择信号SEL1和SEL1B的差分信号是本公开中阐述的第一差分信号的一个示例，而包括选择信号SEL2和SEL2B的差分信号是本公开中阐述的第二差分信号的一个示例。此外，反相器215是本公开中阐述的第一反相器的一个示例，而反相器216是本公开中阐述的第二反相器的一个示例。
图28是示出本技术的第六实施方式中的选择单元202的一个配置示例的框图。第六实施方式中的多路复用器203和220根据选择信号SEL1和SEL1B选择两个输入数据中的一个。此外，多路复用器207和208根据选择信号SEL2和SEL2B选择两个输入数据中的一个。
图29是示出本技术的第六实施方式中的反相器和多路复用器的布线布局的一个示例的平面图。在第六实施方式中，标准单元350设置在第三顶部。图27所示的反相器215和216设置在标准单元350中。
此外，选择信号线304和305从标准单元350沿着Y方向向上布线，而选择信号线306和307从标准单元350沿着Y方向向下布线。标准单元350经由选择信号线304和305将选择信号SEL1和SEL1B提供给标准单元360和370。此外，标准单元350经由选择信号线306和307将选择信号SEL2和SEL2B提供给标准单元380和390。
注意，标准单元360和370是本公开中阐述的第一电路的示例，而标准单元380和390是本公开中阐述的第二电路的示例。
注意，尽管标准单元350利用两个反相器提供两个差分信号，但是反相器的数量和差分信号的数量不限于两个。标准单元350可以利用三个或三个以上反相器提供三个或三个以上差分信号。
以这种方式，在本技术的第六实施方式中，反相器的数量从一个增加到两个，使得两个差分信号可以被提供给多个多路复用器。
<7.第七实施方式>
在上述第三实施方式中，反相器经由沿Y方向线性布线的选择信号线304和305将差分信号提供给排列在同一列中的多路复用器。然而，在除了多路复用器之外的电路或元件排列在与其中放置反相器的列相同的列中的情况下，由于例如电路的设置，一些多路复用器有时不能排列在同一列中。第七实施方式的电子装置100与第三实施方式的电子装置100的不同之处在于，选择信号线在X方向弯曲。
图30是示出本技术的第七实施方式中的反相器和多路复用器的布线布局的一个示例的平面图。在第七实施方式中，标准单元350设置在第三顶部。标准单元360和370设置在与其中放置标准单元350的列不同的列中。相对照地，标准单元380和390排列在与其中放置标准单元350的列相同的列中。
选择信号线304和305在同一列中的标准单元350、380和390中在Y方向布线。然而，标准单元360和370排列在另一列中。选择信号线304和305因此在例如设置有反相器的标准单元350中的触点的一部分处在X方向弯曲，并且布线到其中放置标准单元360和370的列。然后，选择信号线304和305在Y方向弯曲，并且布线到标准单元360和370。
注意，即使在主锁存器和从锁存器与反相器不在同一列的情况下，时钟信号线也可以类似地在反相器中在X方向弯曲和布线。
以这种方式，在本技术的第七实施方式中，在标准单元350中，在Y方向上线性布线的选择信号线在X方向弯曲和布线，使得一些多路复用器可以设置在与其中放置反相器的列不同的列中。这可以增加电路布局的自由度。
<8.第八实施方式>
在上述第一实施方式中，主锁存器和从锁存器在Y方向排列。然而，该布局增加了半导体集成电路200在Y方向的尺寸。第八实施方式的电子装置100与第一实施方式的电子装置的不同之处在于，主锁存器和从锁存器在X方向排列。
图31是示出本技术的第八实施方式中的分配单元201的一个配置示例的电路图。第八实施方式中的分配单元201还包括P型晶体管211-1和213-1以及N型晶体管212-1和214-1。P型晶体管211-1和213-1以及N型晶体管212-1和214-1的连接配置类似于P型晶体管211和213以及N型晶体管212和214的连接配置。P型晶体管211-1和213-1以及N型晶体管212-1和214-1例如是MOS晶体管。
包括P型晶体管211和N型晶体管212的反相器将时钟信号CK反相，以生成时钟信号CKBM。包括P型晶体管213和N型晶体管214的反相器将时钟信号CKBM反相，以生成时钟信号CKBBM。
此外，包括P型晶体管211-1和N型晶体管212-1的反相器将时钟信号CK反相，以生成时钟信号CKBS。包括P型晶体管213-1和N型晶体管214-1的反相器将时钟信号CKBS反相，以生成时钟信号CKBBS。
图32是示出本技术的第八实施方式中的反相器和触发器的布线布局的一个示例的平面图。其中设置主锁存器的标准单元320和其中设置从锁存器的标准单元330在X方向排列。此外，标准单元310和标准单元320或330在Y方向排列。此外，时钟信号线308和309进一步布线。
时钟信号线302和303在标准单元310和320中在Y方向布线。时钟信号线308和309在标准单元310和330中在Y方向布线。标准单元310从时钟信号CK生成时钟信号CKBM和CKBBM，并经由时钟信号线302和303将所生成的信号输出到主锁存器(标准单元320)。此外，标准单元310从时钟信号CK生成时钟信号CKBS和CKBBS，并经由时钟信号线308和309将所生成的信号输出到从锁存器(标准单元330)。
注意，标准单元310可以仅生成时钟信号CKB，而不生成时钟信号CKBM和CKBS。可以将时钟信号线302分支，并且所生成的时钟信号CKB不仅可以提供给主锁存器，还可以提供给从锁存器。在这种情况下，例如，包括图31中的P型晶体管211和N型晶体管212的反相器的输出需要被输入到P型晶体管213、N型晶体管214、P型晶体管213-1和N型晶体管214-1。
在Y方向排列的标准单元310和标准单元320或330使得时钟信号线302、303、308和309能够在Y方向线性布线。
注意，生成时钟信号CKBM和CKBBM的反相器中的晶体管的阈值电压、栅极长度和栅极宽度的值可以不同于生成时钟信号CKBS和CKBBS的反相器中的晶体管的阈值电压、栅极长度和栅极宽度的值。例如，通过使主锁存器的操作速度比从锁存器的操作速度慢，这使得能够在保证建立时间的同时，加快到从侧的数据传播的定时。
此外，尽管设置了包括主锁存器和从锁存器的一个触发器，但是也可以设置两个或两个以上触发器。在这种情况下，例如，需要在标准单元320下方在Y方向上排列设置有第二或后续主锁存器的标准单元，并且需要在标准单元330下方在Y方向上排列设置有第二或后续从锁存器的标准单元。以这种方式，通过在Y方向上延伸时钟信号线并添加标准单元，可以容易地增加要保持的位数。
以这种方式，在本技术的第八实施方式中，其中设置主锁存器的标准单元320和其中设置从锁存器的标准单元330在X方向排列，使得可以减小半导体集成电路200在Y方向上的尺寸。
<9.应用示例>
根据本公开的技术可以应用于称为“物联网(IoT)”的技术。IoT是一种机制，其中，作为“事物(thing)”的IoT装置9001连接到其他IoT装置9003、互联网、云9005等，并且通过交换信息来执行相互控制。IoT可以用于各种行业，诸如农业、家庭、汽车、制造、分配和能源。
图33示出了可以应用根据本公开的技术的IoT系统9000的示意性配置的一个示例。
IoT装置9001包括例如各种传感器，诸如温度传感器、湿度传感器、照度传感器、加速度传感器、距离传感器、图像传感器、气体传感器和人体传感器。此外，IoT装置9001可以包括终端，诸如智能手机、移动电话、可佩戴终端和游戏装置。IoT装置9001由例如AC电源、DC电源、电池、非接触电源和所谓的能量收集供电。IoT装置9001可以通过例如有线、无线或邻近无线通信进行通信。优选使用通信系统，诸如3G/LTE、WiFi、IEEE802.15.4、蓝牙、Zigbee(注册商标)和Z-Wave。IoT装置9001可以通过切换多种这样的通信方法来进行通信。
IoT装置9001可以形成一对一、星形、树形或网状网络。IoT装置9001可以直接或通过网关9002连接到外部云9005。通过例如IPv4、IPv6或6LoWPAN将地址赋予IoT装置9001。从IoT装置9001收集的数据传输给例如其他IoT装置9003、服务器9004和云9005。优选地调整IoT装置9001传输数据的定时和频率，并且可以压缩和传输数据。这种数据可以按原样使用。计算机9008可以通过诸如统计分析、机器学习、数据挖掘、聚类分析、判别分析、组合分析和时间序列分析的各种方法来分析数据。使用这种数据可以实现各种服务，诸如控制、警告、监控、可视化、自动化和优化。
根据本公开的技术也可以应用于与家庭相关的装置和服务。家庭中的IoT装置9001包括例如洗衣机、烘干机、干衣机、微波炉、洗碗机、冰箱、烤箱、电饭锅、烹饪用具、燃气器具、火灾报警器、恒温器、空调、电视、记录器、音频、照明设备、热水器、热水加热器、真空吸尘器、风扇、空气净化器、安全相机、锁、门/快门打开/关闭装置、洒水器、马桶、温度计、体重计以及血压监测仪。IoT装置9001可以还包括太阳能电池、燃料电池、蓄电池、燃气表、电能表和配电板。
家庭中的IoT装置9001优选地用于低功耗类型的通信系统中。此外，IoT装置9001可以在室内通过WiFi进行通信，而在室外通过3G/LTE进行通信。可以通过提供用于控制云9005上的IoT装置的外部服务器9006来控制IoT装置9001。IoT装置9001传输关于例如家庭装置的状态、温度、湿度、电力使用以及人/动物在房子内部/外部的存在/不存在的数据。从家用装置传输的数据通过云9005累积在外部服务器9006中。基于这种数据提供新的服务。可以通过使用语音识别技术由语音控制上述IoT装置9001。
此外，可以通过直接将信息从各种家用装置发送到电视来可视化各种家用装置的状态。此外，可以通过各种传感器确定居民的存在/不存在并将数据发送到空调和灯，来关闭例如空调和灯的电源。此外，可以通过互联网在各种家用装置上提供的显示器上显示广告。
上面已经描述了可以应用根据本公开的技术的IoT系统9000的一个示例。根据本公开的技术可以优选地应用于上述配置中的IoT装置9001。具体地，使用图1所示的电子装置100作为IoT装置9001，可以简化信号线的布线形状，并且抑制寄生电容和制造偏差的增加。
注意，上述实施方式是用于实现本技术的示例，并且实施方式中的内容和权利要求中的发明指定内容具有对应关系。类似地，权利要求中的发明指定内容和具有与该内容相同的名称的本技术的实施方式中的内容具有对应关系。然而，注意，本技术不限于实施方式，并且可以通过在不脱离其精神的情况下对实施方式进行各种修改来实现。
注意，本文描述的效果仅是说明性的而不是限制性的，并且可以显示其他效果。
注意，本技术也可以具有如下配置。
(1)一种半导体集成电路，包括：
输出电路，从正输出端和负输出端输出预定的差分信号；
逻辑电路，在逻辑电路中，设置多个正晶体管和多个负晶体管，多个正晶体管的栅极在预定方向排列，多个负晶体管的栅极在预定方向排列；
正信号线，从正输出端沿着预定方向布线，并且连接多个正晶体管的每个栅极和正输出端；以及
负信号线，从负输出端沿着预定方向布线，并且连接多个负晶体管的每个栅极和负输出端。
(2)根据(1)的半导体集成电路，
其中，差分信号包括时钟信号和通过将时钟信号反相而获得的信号，
输出电路包括将时钟信号反相的反相器，并且
逻辑电路包括：
主锁存器，与差分信号同步地保持并输出数据；以及
从锁存器，与差分信号同步地保持输出的数据。
(3)根据(2)的半导体集成电路，
其中，主锁存器和从锁存器在预定方向排列。
(4)根据(2)的半导体集成电路，
其中，主锁存器和从锁存器在垂直于预定方向的方向排列。
(5)根据(2)或(3)的半导体集成电路，
其中，电源线和接地线沿着垂直于预定方向的方向布线，并且电源线和接地线在预定方向上交替布线。
(6)根据(1)至(5)中任一项的半导体集成电路，
其中，差分信号包括选择信号和通过将选择信号反相而获得的信号，
输出电路包括将选择信号反相的反相器，并且
逻辑电路包括多路复用器，其根据差分信号选择多个数据中的一个。
(7)根据(1)至(5)中任一项的半导体集成电路，
其中，差分信号包括选择信号和通过将选择信号反相而获得的信号，
输出电路包括第一多路复用器，其根据差分信号选择多个数据中的一个，并且
逻辑电路包括第二多路复用器，其根据差分信号选择多个数据中的一个。
(8)根据(1)至(7)中任一项的半导体集成电路，
其中，差分信号包括第一差分信号和第二差分信号，
逻辑电路包括在预定方向排列的第一电路和第二电路，并且
输出电路包括：
第一反相器，其生成第一差分信号并将所生成的第一差分信号输出到第一电路；以及
第二反相器，其生成第二差分信号并将所生成的第二差分信号输出到第二电路。
(9)根据(1)至(8)中任一项的半导体集成电路，
其中，输出电路和逻辑电路在预定方向上具有不同的尺寸。
(10)根据(1)至(9)中任一项的半导体集成电路
其中，逻辑电路包括以二维点阵模式排列的多个电路。
(11)根据(1)至(10)中任一项的半导体集成电路，
其中，正信号线和负信号线在输出电路中在垂直于预定方向的方向弯曲。
参考标记列表
100 电子装置
101 半导体基板
102 晶体管层
103 金属层
200 半导体集成电路
201 分配单元
202 选择单元
203、207、208、220 多路复用器
204 保持单元
205 前级触发器
206 后级触发器
211、211-1、213、213-1、221、223、225、227、251、261、263 P型晶体管
212、212-2、214、214-1、222、224、226、228、252、262、264 N型晶体管
215、216、229、254、265、266、267 反相器
250 主锁存器
253 时钟反相器
260 从锁存器
301、302、303、308、309 时钟信号线
304、305、306、307 选择信号线
310、320、330、350、360、370、380、390、400、410、420、430、440、450、460、470、480、490 标准单元
311、322、331、351、362、371 P层
312、321、332、352、361、372 N层
341、343 电源线
342、344 接地线
401、402 数据线
501、502 输出端
511、521 输出线
512、514、522、524 栅极电极
513、515、523、525 栅极间布线
9001 IoT装置。

Claims (11)

1.一种半导体集成电路，包括：
输出电路，从正输出端和负输出端输出预定的差分信号，其中，所述输出电路包括第一多路复用器，所述第一多路复用器根据所述差分信号选择第一数据和第二数据中的一个并输出第一输出；
逻辑电路，在所述逻辑电路中，设置多个正晶体管和多个负晶体管，所述多个正晶体管的栅极在预定方向排列，所述多个负晶体管的栅极在所述预定方向排列，其中，所述逻辑电路包括第二多路复用器，所述第二多路复用器根据所述差分信号选择第三数据和第四数据中的一个并输出第二输出，并且所述第二输出被输入到一保持电路并且作为所述第二数据被反馈给所述第一多路复用器；
正信号线，从所述正输出端沿着在所述预定方向延伸的第一条线布线，并且沿着所述第一条线直接电连接至所述多个正晶体管的每个栅极和所述正输出端；以及
负信号线，从所述负输出端沿着在所述预定方向延伸的第二条线布线，并且沿着所述第二条线直接电连接至所述多个负晶体管的每个栅极和所述负输出端，其中，
所述正信号线和所述负信号线同层排列。
2.根据权利要求1所述的半导体集成电路，
其中，所述差分信号包括时钟信号和通过将所述时钟信号反相而获得的信号，
所述输出电路包括将所述时钟信号反相的反相器，并且
所述逻辑电路包括：
主锁存器，与所述差分信号同步地保持并输出数据；以及
从锁存器，与所述差分信号同步地保持输出的数据。
3.根据权利要求2所述的半导体集成电路，
其中，所述主锁存器和所述从锁存器在所述预定方向排列。
4.根据权利要求2所述的半导体集成电路，
其中，所述主锁存器和所述从锁存器在垂直于所述预定方向的方向排列。
5.根据权利要求2所述的半导体集成电路，
其中，电源线和接地线沿着垂直于所述预定方向的方向布线，并且
所述电源线和所述接地线在所述预定方向上交替布线。
6.根据权利要求1所述的半导体集成电路，
其中，所述差分信号包括选择信号和通过将所述选择信号反相而获得的信号，并且
所述输出电路包括将所述选择信号反相的反相器。
7.根据权利要求1所述的半导体集成电路，
其中，所述差分信号包括选择信号和通过将所述选择信号反相而获得的信号。
8.根据权利要求1所述的半导体集成电路，
其中，所述差分信号包括第一差分信号和第二差分信号，
所述逻辑电路包括在所述预定方向排列的第一电路和第二电路，并且
所述输出电路包括：
第一反相器，生成所述第一差分信号并将所生成的第一差分信号输出到所述第一电路；以及
第二反相器，生成所述第二差分信号并将所生成的第二差分信号输出到所述第二电路。
9.根据权利要求1所述的半导体集成电路，
其中，所述输出电路和所述逻辑电路在所述预定方向上具有不同的尺寸。
10.根据权利要求1所述的半导体集成电路，
其中，所述逻辑电路包括以二维点阵模式排列的多个电路。
11.根据权利要求1所述的半导体集成电路，
其中，所述正信号线和所述负信号线在所述输出电路中在垂直于所述预定方向的方向上弯曲。
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