JP6329024B2 - クロック生成回路 - Google Patents

Description

本発明は、クロック生成回路に関し、特に電圧制御発振回路に関する。

従来から、所定の周波数を有するクロックを生成するため、一般的に、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）を備えるクロック生成回路が用いられている。電圧制御発振回路は、外部から入力される電位に応じてクロックの発振周波数を制御する回路である。クロック生成回路は、特定の機能に特化された半導体集積回路（例えば、ＡＳＩＣ：Application Specific Integrated Circuitや、ＡＳＳＰ：Application Specific Standard Product）において用いられる場合、典型的には、クロックの位相を調整可能であることが求められることが多い。斯かる半導体集積回路は、情報家電や自動車エレクトロニクスといった多くの分野で必要とされるため、クロックの位相を調整可能なクロック生成回路が昨今の情報化社会において果たす役割は重大である。

クロックの位相を調整可能なクロック生成回路として、リング型電圧制御発振回路を備えるクロック生成回路が存在する。リング型電圧制御発振回路は、複数のインバータが環状に接続されることによって構成される。リング型電圧制御発振回路は、外部から与えられる電圧に基づく周波数で発振し、各差動インバータからそれぞれ位相の異なるクロックを出力する。このようなリング型電圧制御発振回路を備えるクロック生成回路は、各差動インバータ回路が出力するそれぞれ位相の異なるクロックのうちのいずれかをマルチプレクサで選択し出力することによって、任意の位相を有するクロックを出力する。

例えば、下記特許文献１は、スペクトラム拡散機能を備えるクロック発生器を開示する。下記特許文献１に開示されるクロック発生器は、基準クロック信号と帰還クロック信号との位相差に基づき多相のクロック信号を生成し、位相が隣り合う２つのクロック信号を出力する多相クロック発生手段と、周波数変調するための位相ステップが段階的に変化する変調波形データを記憶する変調波形データ記憶手段と、前記変調波形データの各位相ステップの位相を補正する位相補正データを出力する補正手段と、前記位相補正データ及び変調波形データに基づき前記２つのクロック信号間の位相を補間し、補間されたクロック信号を生成し、補間されたクロック信号を前記多相クロック発生手段に供給する位相補間手段と、を備えることを特徴とする。

また、例えば、下記特許文献２は、デジタルＤＬＬ（Delay Locked Loop）回路を開示する。下記特許文献２に開示されるデジタルＤＬＬ回路は、遅延目標値を保持するレジスタと、発振器と、測定周期を決めるために、外部の基準クロック又は上記発振器の発振出力をカウントする第１カウンタと、上記第１カウンタで決まる測定周期ごとに上記発振器の発振出力又は外部の基準クロックをカウントする第２カウンタと、デジタル制御の可変遅延回路と、上記第１カウンタのカウント値に基づいて、上記第１カウンタ及び上記第２カウンタのリセット、起動、さらに必要に応じて停止の制御を行い、上記第２カウンタのカウント値と上記レジスタの遅延目標値とをデジタル演算して、当該演算結果を上記可変遅延回路に遅延制御値として与える制御回路と、を備えることを特徴とする。

特開２０１０−２０６３４４号公報 特開２００７−２２８０４３号公報

上述した特許文献１に開示されるクロック発生器や、特許文献２に開示されるデジタルＤＬＬに含まれるクロック生成回路は、いずれも任意の位相を有するクロックを得るためにマルチプレクサを使用していた。従って、このような従前のクロック生成回路は、高速のクロックがマルチプレクサに入力されることによるチップ全体の消費電力の増大という課題を有していた。また、従前のクロック生成回路は、電圧制御発振回路の各出力段に接続される制御回路（即ち、マルチプレクサ）が、自身の寄生容量によって、電圧制御発振回路の発振周波数に悪影響を与えるという課題を有していた。さらに、従前のクロック生成回路は、電圧制御発振回路の各出力段が出力するクロックが有する位相よりもさらに細かく位相を調整するために、別途回路を必要とするため、高精度でクロックの位相を調整することが難しいという課題を有していた。

そこで、本発明は、低消費電力で、クロックの位相を調整することができるクロック生成回路を提供することを目的とする。

また、本発明は、高精度でクロックの位相を調整することができるクロック生成回路を提供することを目的とする。

また、本発明は、制御回路がクロックの発振周波数に与える影響を低減できるクロック生成回路を提供することを目的とする。

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

即ち、ある観点に従う本発明は、複数の差動インバータ回路が環状に接続されたリングオシレータを含む電圧制御発振回路と、前記複数の差動インバータ回路のうち、第１グループに属する差動インバータ回路以外の第２グループに属する差動インバータ回路の出力を、所定の期間、第１の状態又は第２の状態に制御する位相制御回路と、を備え、前記第２グループに属する差動インバータ回路は、前記第１の状態で、第１の差動出力端子から第１の論理信号を出力するとともに、第２の差動出力端子から第２の論理信号を出力し、前記第２グループに属する差動インバータ回路は、前記第２の状態で、前記第１の差動出力端子から前記第２の論理信号を出力するとともに、前記第２の差動出力端子から前記第１の論理信号を出力する、クロック生成回路である。

ここで、前記位相制御回路は、前記第１グループに属する差動インバータ回路の出力を、前記所定の期間、第３の状態に制御し、前記第１グループに属する差動インバータ回路は、前記第３の状態で、前段に接続される差動インバータ回路の出力に対して論理否定を行い、該論理否定の結果を次段の差動インバータ回路に出力しても良い。

さらに、前記複数の差動インバータ回路のそれぞれは、第１の差動入力端子に入力される差動クロックのうちの一方に対して論理否定を行い、該論理否定の結果を前記第２の差動出力端子から出力する第１のインバータ回路と、第２の差動入力端子に入力される差動クロックのうちの他方に対して論理否定を行い、該論理否定の結果を前記第１の差動出力端子から出力する第２のインバータ回路と、を備えても良い。

また、前記複数の差動インバータ回路のそれぞれは、前記第１の差動出力端子及び第１の電源線の間に接続される第１の電流経路と、前記第２の差動出力端子及び前記第１の電源線の間に接続される第２の電流経路とをさらに備え、前記第１の電流経路及び第２の電流経路は、対応する前記差動出力端子が前記第１の論理信号を出力する場合に導通しても良い。

また、前記複数の差動インバータ回路のそれぞれは、前記第１の差動出力端子及び第２の電源線の間に接続される第１の電流経路と、前記第２の差動出力端子及び前記第２の電源線の間に接続される第２の電流経路とをさらに備え、前記第１の電流経路及び第２の電流経路は、対応する前記差動出力端子が前記第２の論理信号を出力する場合に導通しても良い。

また、前記位相制御回路は、前記第２グループに属する差動インバータ回路の出力を、前記電圧制御発振回路が出力する第１の差動クロックの周期に比例する所定の周期で、前記所定の期間、前記第１の状態又は前記第２の状態に制御しても良い。

また、前記位相制御回路は、前記複数の差動インバータ回路のそれぞれと前記第１の状態及び前記第２の状態との対応関係の情報を有するコース位相制御信号と、前記所定の期間の情報を有するパルス波形のファイン位相制御信号とを前記電圧制御発振回路に出力し、前記電圧制御発振回路は、前記ファイン位相制御信号のパルス波形の立ち上がり又は立ち下がりで、前記ファイン位相制御信号のパルス幅に相当する前記所定の期間、前記対応関係に従う前記第１の状態又は前記第２の状態に、前記複数の差動インバータ回路の出力をそれぞれ決定しても良い。

さらに、前記位相制御回路は、外部より要求される、前記電圧制御発振回路が出力する第１の差動クロックの位相の調整角度に基づいて、前記複数の差動インバータ回路のそれぞれが出力する差動クロックの位相差に関するファイン位相設定を決定する位相設定回路と、前記ファイン位相設定に従う第１の遅延時間を第２の差動クロックに与え、第３の差動クロックとして出力する差動遅延制御回路と、前記第３の差動クロックに対して前記パルス幅に対応する第２の遅延時間を与え、第４の差動クロックとして出力する遅延回路と、前記第３の差動クロック及び前記第４の差動クロックに従う前記ファイン位相制御信号を生成し、前記ファイン位相制御信号を前記電圧制御発振回路に出力する論理回路と、を備えても良い。

さらに、また、前記位相設定回路は、前記調整角度に基づいて、前記ファイン位相設定が示す位相差よりも大きい位相差を示すコース位相設定を決定し、前記位相制御回路は、前記ファイン位相制御信号に同期して、前記コース位相設定を前記コース位相制御信号として前記電圧制御発振回路に出力しても良い。

また、前記論理回路は、前記第３の差動クロック及び前記第４の差動クロックに対して排他的論理和を行い、前記排他的論理和の結果を前記ファイン位相制御信号として前記電圧制御発振回路に出力しても良い。

また、前記位相設定回路は、前記複数の差動インバータ回路のうち、前記調整角度に対応する差動インバータ回路を前記第１グループに決定し、前記複数の差動インバータ回路のうち、前記第１グループに属する差動インバータ回路以外の差動インバータ回路を前記第２グループに決定し、前記第２グループに属する差動インバータ回路の出力を前記第１の状態又は前記第２の状態に決定し、前記決定した複数の差動インバータ回路の出力の状態をコース位相設定としても良い。

さらに、前記位相設定回路は、所定のカウント値を０として、前記位相設定回路は、前記調整角度が１８０°以上であるか否かを判断し、前記調整角度が１８０°以上であると判断する場合、前記所定のカウント値に１を加算し、前記位相設定回路は、前記第２グループに属する一の差動インバータ回路が前記リングオシレータにおいて前記第１グループに属する差動インバータ回路よりも後段であるか否かを判断し、前記一の差動インバータ回路が前記リングオシレータにおいて前記第１グループに属する差動インバータ回路よりも後段であると判断する場合、前記所定のカウント値に１を加算し、前記位相設定回路は、前記一の差動インバータ回路が前記リングオシレータにおいて前記第１グループに属する差動インバータ回路から数えて奇数の段であるか否かを判断し、前記一の差動インバータ回路が前記リングオシレータにおいて前記第１グループに対応する差動インバータ回路から数えて奇数の段であると判断する場合、前記所定のカウント値に１を加算し、前記位相設定回路は、前記所定のカウント値が奇数であるか否かを判断し、前記所定のカウント値が奇数であると判断する場合、前記一の差動インバータ回路の出力を前記第１の状態に決定し、前記所定のカウント値が奇数でないと判断する場合、前記一の差動インバータ回路の出力を前記第２の状態に決定しても良い。

また、前記クロック生成回路は、前記リングオシレータの発振周波数を制御するため、前記電圧制御発振回路の動作に対応する周波数制御回路をさらに備えても良い。

さらに、別の観点に従う本発明は、複数の差動インバータ回路が環状に接続されたリングオシレータを含む電圧制御発振回路が出力する差動クロックの位相の調整方法であって、前記複数の差動インバータ回路のうち、第１グループに属する差動インバータ回路以外の第２グループに属する差動インバータ回路の出力を、所定の期間、第１の状態又は第２の状態に制御することを含み、前記第２グループに属する差動インバータ回路は、前記第１の状態で、第１の差動出力端子から第１の論理信号を出力するとともに、第２の差動出力端子から第２の論理信号を出力し、前記第２グループに属する差動インバータ回路は、前記第２の状態で、前記第１の差動出力端子から前記第２の論理信号を出力するとともに、前記第２の差動出力端子から前記第１の論理信号を出力する、差動クロックの位相の調整方法である。

本発明によれば、クロック生成回路は、低消費電力でクロックの位相を調整できるようになる。

また、本発明によれば、クロック生成回路は、高精度でクロックの位相を調整できるようになる。

また、本発明によれば、クロック生成回路は、制御回路がクロックの発振周波数に与える影響を低減しながら差動クロックの位相を調整できるようになる。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係るクロック生成回路の概略構成の一例を示す図である。 本発明の一実施形態に係るクロック生成回路における差動インバータ回路の一例を示す図である。 本発明の一実施形態に係るクロック生成回路における差動インバータ回路のさらなる一例を示す図である。 本発明の一実施形態に係るクロック生成回路における各差動インバータ回路が出力する各差動クロックの位相を示す図である。 本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路における位相制御回路の一例を示す図である。 本発明の一実施形態に係るクロック生成回路における差動遅延制御回路の一例を示す図である。 本発明の一実施形態に係るクロック生成回路における差動遅延制御回路の各種の制御信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路における位相制御回路の各種の制御信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路におけるパルス生成回路の一例を示す図である。 本発明の一実施形態に係るクロック生成回路における位相制御回路の各種の制御信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路における位相制御回路の各種の制御信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路における位相制御回路の各種の制御信号のタイミングチャートである。 本発明の一実施形態に係るクロック生成回路における周波数制御回路の一例を示す図である。 本発明の一実施形態に係るクロック生成回路の位相制御回路の動作を概略的に説明するためのフローチャートである。 本発明の一実施形態に係るクロック生成回路の位相制御回路の動作を概略的に説明するためのフローチャートである。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

なお、本明細書においては、信号の状態について、正論理を“１”、負論理を“０”と定義する。また、正論理から負論理への遷移を“立ち下がり”、負論理から正論理への遷移を“立ち上がり”と定義する。なお、差動信号の状態（即ち、“０”及び“１”や、“立ち上がり”及び“立ち下がり”）については該差動信号のうち正側の信号の状態によって示すものとし、該差動信号のうち負側の信号の状態についてはその説明を省略する。

図１は、本発明の一実施形態に係るクロック生成回路の概略構成の一例を示す図である。同図に示すように、本実施形態に係るクロック生成回路１は、例えば、電圧制御発振回路１０と、位相制御回路２０と、周波数制御回路３０とを含む構成により実現される。

電圧制御発振回路１０は、複数の差動インバータ回路１２が環状に接続されたリングオシレータである。電圧制御発振回路１０は、例えば、複数の差動インバータ制御回路１１と、該差動インバータ制御回路１１にそれぞれ対応する複数の差動インバータ回路１２と、差動増幅回路１３とを含んで構成される。電圧制御発振回路１０は、位相制御回路２０によって決定される位相と、周波数制御回路３０によって決定される周波数とを有する差動クロックＣＬＫＰ及びＣＬＫＮを生成し、該差動クロックを外部に出力する。

具体的には、電圧制御発振回路１０は、位相制御回路２０からファイン端子ＦＩＮＥ及びコース端子ＣＲＳにそれぞれ入力されるコース位相制御信号ＣＲＳ＿ＣＴ及びファイン位相制御信号ＦＩＮＥ＿ＣＴに基づいて決定される位相と、周波数制御回路３０から周波数端子ＦＲＱに入力される周波数制御信号ＦＲＱ＿ＣＴに基づいて決定される周波数とを有する差動クロックＣＬＫＰ及びＣＬＫＮを生成し、該差動クロックＣＬＫＰ及びＣＬＫＮをそれぞれクロック端子ＣＰ及びＣＮから外部に出力する。

なお、本例においては、８個の差動インバータ制御回路１１及び差動インバータ回路１２（即ち、差動インバータ制御回路１１（１）乃至１１（８）、及び差動インバータ回路１２（１）乃至１２（８））が電圧制御発振回路１０に設けられているが、これに限られるものではなく、差動インバータ制御回路１１及び差動インバータ回路１２は、電圧制御発振回路１０において任意の数だけ設けられても良い。

差動インバータ制御回路１１は、位相制御回路２０から出力されるファイン位相制御信号ＦＩＮＥ＿ＣＴに基づくタイミングで、位相制御回路２０から出力されるコース位相制御信号ＣＲＳ＿ＣＴの状態のうち対応する差動インバータ回路１２に対する制御内容に従うスイッチ信号ＳＷＡ及びＳＷＢを生成し、該信号を対応する差動インバータ回路１２に出力する。

具体的には、差動インバータ制御回路１１は、位相制御回路２０から出力されるコース位相制御信号ＣＲＳ＿ＣＴの状態を確認する。差動インバータ制御回路１１は、コース位相制御信号ＣＲＳ＿ＣＴの状態のうち、対応する差動インバータ回路１２に対する制御内容が例えば“非制御”を示すと判断する場合、差動インバータ制御回路１１は、スイッチ信号ＳＷＡ及びＳＷＢの状態をいずれも例えば“１”として、該信号を出力端子ｏａ及びｏｂから対応する差動インバータ回路１２の入力端子ａ及びｂにそれぞれ出力する。

また、差動インバータ制御回路１１は、コース位相制御信号ＣＲＳ＿ＣＴの状態のうち、対応する差動インバータ回路１２に対する制御内容が例えば“正論理制御”を示すと判断する場合、差動インバータ制御回路１１は、スイッチ信号ＳＷＡ及びＳＷＢの状態をそれぞれ例えば“１”及び“０”として、該信号を出力端子ｏａ及びｏｂから対応する差動インバータ回路１２の入力端子ａ及びｂにそれぞれ出力する。

また、差動インバータ制御回路１１は、コース位相制御信号ＣＲＳ＿ＣＴの状態のうち、対応する差動インバータ回路１２に対する制御内容が例えば“負論理制御”を示すと判断する場合、差動インバータ制御回路１１は、スイッチ信号ＳＷＡ及びＳＷＢの状態をそれぞれ例えば“０”及び“１”として、該信号を出力端子ｏａ及びｏｂから対応する差動インバータ回路１２の入力端子ａ及びｂにそれぞれ出力する。

差動インバータ回路１２は、例えば、オペアンプであり、複数の該回路が環状に接続されることによってリングオシレータを構成する。該リングオシレータは、周波数制御回路３０から出力される周波数制御信号ＦＲＱ＿ＣＴに基づく周波数と、差動インバータ制御回路１１から対応する差動インバータ回路１２にそれぞれ出力されるスイッチ信号ＳＷＡ及びＳＷＢに基づく位相とを有する差動クロックを生成し、該クロックを差動増幅回路１３に出力する。

該リングオシレータにおける最前段の差動インバータ回路１２（１）は、前段（即ち、最終段）の差動インバータ回路１２（８）の正側の差動出力端子ｏｐ及び負側の差動出力端子ｏｎ（以降、単に差動出力端子と称する）から正側の差動入力端子ｉｐ及び負側の差動入力端子ｉｎ（以降、単に差動入力端子と称する）にそれぞれ入力される差動クロックと、差動インバータ制御回路１１（１）から入力端子ａ及びｂにそれぞれ入力されるスイッチ信号ＳＷＡ１及びＳＷＢ１とに基づいて、差動出力端子ｏｐ及びｏｎの状態を決定し、該状態をそれぞれ次段の差動インバータ回路１２（２）の差動入力端子ｉｎ及びｉｐに出力する。

該リングオシレータにおける最終段の差動インバータ回路１２（８）は、前段の差動インバータ回路１２（７）の差動出力端子ｏｎ及びｏｐから差動入力端子ｉｐ及びｉｎにそれぞれ入力される差動クロックと、差動インバータ制御回路１１（８）から入力端子ａ及びｂにそれぞれ入力されるスイッチ信号ＳＷＡ８及びＳＷＢ８とに基づいて、差動出力端子ｏｐ及びｏｎの状態を決定する。該差動インバータ回路１２（８）は、差動出力端子ｏｎの状態を差動増幅回路１３の差動入力端子ｉｐと、次段（即ち、最前段）の差動インバータ回路１２（１）の差動入力端子ｉｎとに、差動出力端子ｏｐの状態を差動増幅回路１３の差動入力端子ｉｎと、最前段の差動インバータ回路１２（１）の差動入力端子ｉｐとに、それぞれ出力する。

該リングオシレータにおける最前段の次段から最終段の前段までの差動インバータ回路１２（ｘ）は、前段の差動インバータ回路１２（ｘ−１）の差動出力端子ｏｐ及びｏｎから差動入力端子ｉｎ及びｉｐにそれぞれ出力される差動クロックと、差動インバータ制御回路１１（ｘ）から入力端子ａ及びｂにそれぞれ出力されるスイッチ信号ＳＷＡｘ及びＳＷＢｘとに基づいて、差動出力端子ｏｐ及びｏｎの状態を決定し、該状態をそれぞれ次段の差動インバータ回路１２（ｘ＋１）の差動入力端子ｉｎ及びｉｐに出力する。なお、差動インバータ回路１２の動作の詳細については下記表１を参照して説明される。また、差動インバータ回路１２の構成の詳細に関しては図２及び図３を参照して説明される。

表１は、差動インバータ制御回路１１が出力するスイッチ信号ＳＷＡ及びＳＷＢの状態と、差動インバータ回路１２の差動出力端子ｏｐ及びｏｎの状態との関係を示す表である。同表に示すように、差動インバータ回路１２は、スイッチ信号ＳＷＡ及びＳＷＢの状態に基づいて、差動出力端子ｏｐ及びｏｎの状態を決定する。

スイッチ信号ＳＷＡ及びＳＷＢの状態がいずれも“０”である場合、差動インバータ回路１２は禁止状態となる。禁止状態において、差動インバータ回路１２は正常に動作しないため、差動インバータ制御回路１１は、上述したように、差動インバータ回路１２が動作時に禁止状態とならないようにスイッチ信号ＳＷＡ及びＳＷＢの状態を決定する。

スイッチ信号ＳＷＡ及びＳＷＢの状態がそれぞれ“０”及び“１”である場合、差動インバータ回路１２は、差動出力端子ｏｐ及びｏｎの状態をそれぞれ“１”及び“０”（正論理制御状態）とする。また、スイッチ信号ＳＷＡ及びＳＷＢの状態がそれぞれ“１”及び“０”である場合、差動インバータ回路１２は、差動出力端子ｏｐ及びｏｎの状態をそれぞれ“０”及び“１”（負論理制御状態）とする。即ち、スイッチ信号ＳＷＡ及びＳＷＢの状態がそれぞれ異なる場合、差動インバータ回路１２は、差動入力端子ｉｐ及びｉｎの状態によらずに、差動出力端子ｏｐ及びｏｎの状態を決定する。

スイッチ信号ＳＷＡ及びＳＷＢの状態がいずれも“１”である場合、差動インバータ回路１２は、差動入力端子ｉｐ及びｉｎの状態に基づいて、差動出力端子ｏｎ及びｏｐの状態をそれぞれ決定する。斯かる場合において、差動インバータ回路１２は、前段の差動インバータ回路１２から差動入力端子ｉｐ及びｉｎに出力される差動クロックに対して論理否定を行い、該差動クロックを差動出力端子ｏｎ及びｏｐから次段の差動インバータ回路１２に出力する。なお、差動インバータ回路１２において、差動出力端子ｏｎ及びｏｐの状態が、それぞれ差動入力端子ｉｐ及びｉｎの状態に基づいて決定される状態を非制御状態と称する。

差動増幅回路１３は、例えば、オペアンプであり、リングオシレータによって生成される差動クロックを所定の倍率で増幅し、それぞれ差動クロックＣＬＫＰ及びＣＬＫＮとして出力する。具体的には、差動増幅回路１３は、リングオシレータによって生成される差動クロックを差動入力端子ｉｐ及びｉｎで受け、該クロックを所定の倍率で増幅し、差動クロックＣＬＫＰ及びＣＬＫＮとして差動出力端子ｏｎ及びｏｐから外部に出力する。

位相制御回路２０は、電圧制御発振回路１０が生成する差動クロックＣＬＫＰ及びＣＬＫＮの位相を制御する。具体的には、位相制御回路２０は、クロック生成回路１に要求される位相設定要求に基づいて、コース位相制御信号ＣＲＳ＿ＣＴ及びファイン位相制御信号ＦＩＮＥ＿ＣＴを生成し、該信号をそれぞれコース端子ＣＲＳ及びファイン端子ＦＩＮＥから電圧制御発振回路１０のコース端子ＣＲＳ及びファイン端子ＦＩＮＥに出力し、該信号によって電圧制御発振回路１０が出力する差動クロックＣＬＫＰ及びＣＬＫＮの位相を制御する。

周波数制御回路３０は、例えば、ＰＬＬ（Phase Locked Loop）回路であり、電圧制御発振回路１０が生成し出力する差動クロックＣＬＫＰ及びＣＬＫＮの周波数を制御する。具体的には、周波数制御回路３０は、クロック生成回路１に要求される発振周波数に基づいて、周波数制御信号ＦＲＱ＿ＣＴを生成し、該信号を電圧制御発振回路１０の周波数端子ＦＲＱに出力し、該信号によって電圧制御発振回路１０が生成する差動クロックＣＬＫＰ及びＣＬＫＮの周波数を制御する。

以上のように構成されるクロック生成回路１は、リングオシレータの各差動インバータ回路１２の出力端子ｏｐ及びｏｎにマルチプレクサを接続していないため、低消費電力で動作し、さらにマルチプレクサが電圧制御発振回路１０の発振周波数に与える影響を低減して差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整することができる。また、本実施形態に係るクロック生成回路１は、ファイン位相制御信号ＦＩＮＥ＿ＣＴに基づいて、コース位相制御信号ＣＲＳ＿ＣＴに従って各差動インバータ回路１２の出力を制御することによって、高精度で差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整することができる。

図２は、本発明の一実施形態に係るクロック生成回路における差動インバータ回路の一例を示す図である。同図が示すように、差動インバータ回路１２（ｘ）は、例えば、トランジスタＴＲ１乃至ＴＲ１２を含んで構成される。また、同図において、周波数制御信号線Ｗ＿ＦＲＱは、差動インバータ回路１２（ｘ）の正側の電源線として、バイアス線Ｗ＿ＶＢは、該回路の負側の電源線としてそれぞれ機能する。なお、本明細書において、スイッチ信号ＳＷＡｘ及びＳＷＢｘは、典型的には、差動信号である。本明細書において、スイッチ信号ＳＷＡｘの正側（正相）及び負側（逆相）の信号をそれぞれスイッチ信号ＳＷＡｘ（１）及びＳＷＡｘ（２）と定義する。また、本明細書において、スイッチ信号ＳＷＢｘの正側（正相）及び負側（逆相）の信号をそれぞれスイッチ信号ＳＷＢｘ（１）及びＳＷＢｘ（２）と定義する。

トランジスタＴＲ１は、例えば、Ｐ型トランジスタである。トランジスタＴＲ１は、前段の差動インバータ回路１２（ｘ−１）から出力される差動クロックの一方の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ１は、そのドレインは差動出力端子ｏｎと、トランジスタＴＲ２乃至ＴＲ４、及びＴＲ６のドレインと、トランジスタＴＲ１１のゲートとに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱを介して周波数端子ｆｒｑに接続され、さらにゲートは差動入力端子ｉｐと、トランジスタＴＲ３のゲートとに接続される。

トランジスタＴＲ２は、例えば、Ｐ型トランジスタである。トランジスタＴＲ２は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（１）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ２は、そのドレインは差動出力端子ｏｎと、トランジスタＴＲ１、ＴＲ３、ＴＲ４及びＴＲ６のドレインと、トランジスタＴＲ１１のゲートとに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱを介して周波数端子ｆｒｑに接続され、さらにゲートは入力端子ｂ（１）に接続される。

トランジスタＴＲ３は、例えば、Ｎ型トランジスタである。トランジスタＴＲ３は、前段の差動インバータ回路１２（ｘ−１）から出力される差動クロックの一方の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ３は、そのドレインは差動出力端子ｏｎと、トランジスタＴＲ１、ＴＲ２、ＴＲ４及びＴＲ６のドレインと、トランジスタＴＲ１１のゲートとに接続される一方、ソースはバイアス線Ｗ＿ＶＢに接続され、さらにゲートは、差動入力端子ｉｐと、トランジスタＴＲ１のゲートとに接続される。

トランジスタＴＲ４は、例えば、Ｎ型トランジスタである。トランジスタＴＲ４は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ４は、そのドレインは差動出力端子ｏｎと、トランジスタＴＲ１乃至ＴＲ３、及びＴＲ６のドレインと、トランジスタＴＲ１１のゲートとに接続される一方、ソースはバイアス線Ｗ＿ＶＢに接続され、さらにゲートは入力端子ａ（２）と、トランジスタＴＲ６のゲートとに接続される。

トランジスタＴＲ５は、例えば、Ｐ型トランジスタである。トランジスタＴＲ５は、差動出力端子ｏｐの電位に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの電位を決定する。また、トランジスタＴＲ５は、そのドレインはトランジスタＴＲ６のソースに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱを介して周波数端子ｆｒｑに接続され、さらにゲートは差動出力端子ｏｐと、トランジスタＴＲ７乃至ＴＲ１０、及びＴＲ１２のドレインとに接続される。

トランジスタＴＲ６は、例えば、Ｐ型トランジスタである。トランジスタＴＲ６は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）の電位に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ６は、そのドレインはトランジスタＴＲ１乃至ＴＲ４のドレインと、トランジスタＴＲ１１のゲートと、差動出力端子ｏｎとに接続される一方、ソースはトランジスタＴＲ５のドレインに接続され、さらにゲートは入力端子ａ（２）と、トランジスタＴＲ４のゲートとに接続される。

トランジスタＴＲ７は、例えば、Ｐ型トランジスタである。トランジスタＴＲ７は、前段の差動インバータ回路１２（ｘ−１）から出力される差動クロックの他方の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ７は、そのドレインは差動出力端子ｏｐと、トランジスタＴＲ８乃至ＴＲ１０、及びＴＲ１２のドレインと、トランジスタＴＲ５のゲートとに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱを介して周波数端子ｆｒｑに接続され、さらにゲートは差動入力端子ｉｎと、トランジスタＴＲ９のゲートとに接続される。

トランジスタＴＲ８は、例えば、Ｐ型トランジスタである。トランジスタＴＲ８は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ８は、そのドレインは差動出力端子ｏｐと、トランジスタＴＲ７、ＴＲ９、ＴＲ１０及びＴＲ１２のドレインと、トランジスタＴＲ５のゲートとに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱを介して周波数端子ｆｒｑに接続され、さらにゲートは入力端子ａ（１）に接続される。

トランジスタＴＲ９は、例えば、Ｎ型トランジスタである。トランジスタＴＲ９は、前段の差動インバータ回路１２（ｘ−１）から出力される差動クロックの他方の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ９は、そのドレインは差動出力端子ｏｐと、トランジスタＴＲ７、ＴＲ８、ＴＲ１０及びＴＲ１２のドレインと、トランジスタＴＲ５のゲートとに接続される一方、ソースはバイアス線Ｗ＿ＶＢに接続され、さらにゲートは、差動入力端子ｉｎと、トランジスタＴＲ７のゲートとに接続される。

トランジスタＴＲ１０は、例えば、Ｎ型トランジスタである。トランジスタＴＲ１０は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（２）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ１０は、そのドレインは差動出力端子ｏｐと、トランジスタＴＲ７乃至ＴＲ９、及びＴＲ１２のドレインと、トランジスタＴＲ５のゲートとに接続される一方、ソースはバイアス線Ｗ＿ＶＢに接続され、さらにゲートは入力端子ｂ（２）と、トランジスタＴＲ１２のゲートとに接続される。

トランジスタＴＲ１１は、例えば、Ｐ型トランジスタである。トランジスタＴＲ１１は、差動出力端子ｏｎの状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ１１は、そのドレインはトランジスタＴＲ１２のソースに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱを介して周波数端子ｆｒｑに接続され、さらにゲートは差動出力端子ｏｎと、トランジスタＴＲ１乃至ＴＲ４、及びＴＲ６のドレインとに接続される。

トランジスタＴＲ１２は、例えば、Ｐ型トランジスタである。トランジスタＴＲ１２は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（２）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ１２は、そのドレインはトランジスタＴＲ７乃至ＴＲ１０のドレインと、トランジスタＴＲ５のゲートと、差動出力端子ｏｐとに接続される一方、ソースはトランジスタＴＲ１１のドレインに接続され、さらにゲートは入力端子ｂ（２）と、トランジスタＴＲ１０のゲートとに接続される。

次に、差動インバータ回路１２（ｘ）の動作について説明する。

[スイッチ信号ＳＷＡｘ及びＳＷＢｘの状態がいずれも“１”である場合]
まず、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ及びＳＷＢｘの状態がいずれも“１”であると仮定する。斯かる場合において、トランジスタＴＲ２及びＴＲ８のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）及びＳＷＢｘ（１）の状態と同じ“１”となるため、トランジスタＴＲ２及びＴＲ８はオフとなる。

また、トランジスタＴＲ４及びＴＲ１０のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）及びＳＷＢｘ（２）の状態と同じ“０”となるため、トランジスタＴＲ４及びＴＲ１０はオフとなる。トランジスタＴＲ６及びＴＲ１２のゲートの状態は、トランジスタＴＲ４及びＴＲ１０の状態と同様に“０”となるため、トランジスタＴＲ６及びＴＲ１２はオンとなる。従って、差動出力端子ｏｐ及びｏｎの状態は、それぞれ差動入力端子ｉｎ及びｉｐの状態に基づいて決定される（非制御状態）。

ここで、差動入力端子ｉｐ及びｉｎにそれぞれ状態が“１”及び“０”である差動クロックが入力された場合、トランジスタＴＲ１及びＴＲ３で構成されるインバータ回路によって、差動出力端子ｏｎの状態は“０”となる一方で、トランジスタＴＲ７及びＴＲ９で構成されるインバータ回路によって、差動出力端子ｏｐの状態は“１”となる。トランジスタＴＲ１１は、そのゲートが差動出力端子ｏｎに接続されるため、差動出力端子ｏｎの状態“０”に基づいてオンとなる。上述したように、トランジスタＴＲ１２はオンであるため、トランジスタＴＲ１１及びＴＲ１２は、周波数端子ｆｒｑから自身を介して差動出力端子ｏｐに向かうさらなる電流経路を形成する。また、トランジスタＴＲ５は、そのゲートが差動出力端子ｏｐに接続されるため、差動出力端子ｏｐの状態“１”に基づいてオフとなる。

一方、差動入力端子ｉｐ及びｉｎにそれぞれ状態が“０”及び“１”である差動クロックが入力された場合、トランジスタＴＲ１及びＴＲ４で構成されるインバータ回路によって、差動出力端子ｏｎの状態は“１”となる一方で、トランジスタＴＲ７及びＴＲ９で構成されるインバータ回路によって、差動出力端子ｏｐの状態は“０”となる。トランジスタＴＲ５は、そのゲートが差動出力端子ｏｐに接続されるため、差動出力端子ｏｐの状態“０”に基づいてオンとなる。上述したように、トランジスタＴＲ６はオンであるため、トランジスタＴＲ５及びＴＲ６は、周波数端子ｆｒｑから自身を介して差動出力端子ｏｎに向かうさらなる電流経路を形成する。また、トランジスタＴＲ１１は、そのゲートが差動出力端子ｏｎに接続されるため、差動出力端子ｏｎの状態“１”に基づいてオフとなる。

これにより、差動出力端子ｏｐ及びｏｎの状態がそれぞれ異なる状態となる場合に、差動インバータ回路１２（ｘ）の電流駆動能力が最も大きくなるため、差動インバータ回路１２（ｘ）は、差動クロックがそれぞれ異なる状態となるように差動出力端子ｏｐ及びｏｎの状態を制御することとなる。

[スイッチ信号ＳＷＡｘ及びＳＷＢｘの状態が“１”及び“０”である場合]
差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ及びＳＷＢｘの状態がそれぞれ“１”及び“０”であると仮定する。斯かる場合において、トランジスタＴＲ２のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（１）の状態と同じ“０”となるため、トランジスタＴＲ２はオンとなる。トランジスタＴＲ８のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）の状態と同じ“１”となるため、トランジスタＴＲ８はオフとなる。

また、トランジスタＴＲ４及びＴＲ６のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）の状態と同じ“０”となるため、トランジスタＴＲ４及びＴＲ６はそれぞれオフ及びオンとなる。トランジスタＴＲ１０及びＴＲ１２のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（２）の状態と同じ“１”となるため、トランジスタＴＲ１０及びＴＲ１２はそれぞれオン及びオフとなる。

トランジスタＴＲ２、ＴＲ４、ＴＲ８及びＴＲ１０は、それぞれオン、オフ、オフ及びオンであるため、差動出力端子ｏｎの状態は、トランジスタＴＲ２を介して周波数端子ｆｒｑと短絡することによって“１”となる一方で、差動出力端子ｏｐの状態は、トランジスタＴＲ１０を介してバイアス線Ｗ＿ＶＢと短絡することによって“０”となる（正論理制御状態）。

[スイッチ信号ＳＷＡ及びＳＷＢの状態が“０”及び“１”である場合]
差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ及びＳＷＢｘの状態がそれぞれ“０”及び“１”であると仮定する。斯かる場合において、トランジスタＴＲ２のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（１）の状態と同じ“１”となるため、トランジスタＴＲ２はオフとなる。トランジスタＴＲ８のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）の状態と同じ“０”となるため、トランジスタＴＲ８はオンとなる。

また、トランジスタＴＲ４及びＴＲ６のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）の状態と同じ“１”となるため、トランジスタＴＲ４及びＴＲ６はそれぞれオン及びオフとなる。トランジスタＴＲ１０及びＴＲ１２のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（２）の状態と同じ“０”となるため、トランジスタＴＲ１０及びＴＲ１２はそれぞれオフ及びオンとなる。

トランジスタＴＲ２、ＴＲ４、ＴＲ８及びＴＲ１０は、それぞれオフ、オン、オン及びオフであるため、差動出力端子ｏｎの状態は、トランジスタＴＲ４を介してバイアス線Ｗ＿ＶＢと短絡することによって“０”となる一方で、差動出力端子ｏｐの状態は、トランジスタＴＲ８を介して周波数端子ｆｒｑと短絡することによって“１”となる（負論理制御状態）。

図３は、本発明の一実施形態に係るクロック生成回路における差動インバータ回路のさらなる一例を示す図である。同図が示すように、差動インバータ回路１２’（ｘ）は、例えば、トランジスタＴＲ１’乃至ＴＲ１２’を含んで構成される。また、同図において、周波数制御信号線Ｗ＿ＦＲＱ’は、差動インバータ回路１２’（ｘ）の正側の電源線として、バイアス線Ｗ＿ＶＢ’は、該回路の負側の電源線としてそれぞれ機能する。

トランジスタＴＲ１’は、例えば、Ｎ型トランジスタである。トランジスタＴＲ１’は、前段の差動インバータ回路１２’から出力される差動クロックの一方の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ１’は、そのドレインは差動出力端子ｏｎと、トランジスタＴＲ２’乃至ＴＲ４’、及びＴＲ６’のドレインと、トランジスタＴＲ１１’のゲートとに接続される一方、ソースはバイアス線Ｗ＿ＶＢ’に接続され、さらにゲートは差動入力端子ｉｐと、トランジスタＴＲ３’のゲートとに接続される。

トランジスタＴＲ２’は、例えば、Ｎ型トランジスタである。トランジスタＴＲ２’は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（２）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ２’は、そのドレインは差動出力端子ｏｎと、トランジスタＴＲ１’、ＴＲ３’、ＴＲ４’及びＴＲ６’のドレインと、トランジスタＴＲ１１’のゲートとに接続される一方、ソースはバイアス線Ｗ＿ＶＢ’に接続され、さらにゲートは入力端子ｂ（２）に接続される。

トランジスタＴＲ３’は、例えば、Ｐ型トランジスタである。トランジスタＴＲ３’は、前段の差動インバータ回路１２’（ｘ−１）から出力される差動クロックの一方の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ３’は、そのドレインは差動出力端子ｏｎと、トランジスタＴＲ１’、ＴＲ２’、ＴＲ４’及びＴＲ６’のドレインと、トランジスタＴＲ１１’のゲートとに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱ’を介して周波数端子ｆｒｑに接続され、さらにゲートは、差動入力端子ｉｐと、トランジスタＴＲ１’のゲートとに接続される。

トランジスタＴＲ４’は、例えば、Ｐ型トランジスタである。トランジスタＴＲ４’は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ４’は、そのドレインは差動出力端子ｏｎと、トランジスタＴＲ１’乃至ＴＲ３’、及びＴＲ６’のドレインと、トランジスタＴＲ１１’のゲートとに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱ’を介して周波数端子ｆｒｑに接続され、さらにゲートは入力端子ａ（１）と、トランジスタＴＲ６’のゲートとに接続される。

トランジスタＴＲ５’は、例えば、Ｎ型トランジスタである。トランジスタＴＲ５’は、差動出力端子ｏｐの状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ５’は、そのドレインはトランジスタＴＲ６’のソースに接続される一方、ソースはバイアス線Ｗ＿ＶＢ’に接続され、さらにゲートは差動出力端子ｏｐと、トランジスタＴＲ７’乃至ＴＲ１０’、及びＴＲ１２’のドレインとに接続される。

トランジスタＴＲ６’は、例えば、Ｎ型トランジスタである。トランジスタＴＲ６’は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｎの状態を決定する。また、トランジスタＴＲ６’は、そのドレインはトランジスタＴＲ１’乃至ＴＲ４’のドレインと、トランジスタＴＲ１１’のゲートと、差動出力端子ｏｎとに接続される一方、ソースはトランジスタＴＲ５’のドレインに接続され、さらにゲートは入力端子ａ（１）と、トランジスタＴＲ４’のゲートとに接続される。

トランジスタＴＲ７’は、例えば、Ｎ型トランジスタである。トランジスタＴＲ７’は、前段の差動インバータ回路１２’（ｘ−１）から出力される差動クロックの他方の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ７’は、そのドレインは差動出力端子ｏｐと、トランジスタＴＲ８’乃至ＴＲ１０’、及びＴＲ１２’のドレインと、トランジスタＴＲ５’のゲートとに接続される一方、ソースはバイアス線Ｗ＿ＶＢ’に接続され、さらにゲートは差動入力端子ｉｎと、トランジスタＴＲ９’のゲートとに接続される。

トランジスタＴＲ８’は、例えば、Ｎ型トランジスタである。トランジスタＴＲ８’は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ８’は、そのドレインは差動出力端子ｏｐと、トランジスタＴＲ７’、ＴＲ９’、ＴＲ１０’及びＴＲ１２’のドレインと、トランジスタＴＲ５’のゲートとに接続される一方、ソースはバイアス線Ｗ＿ＶＢ’に接続され、さらにゲートは入力端子ａ（２）に接続される。

トランジスタＴＲ９’は、例えば、Ｐ型トランジスタである。トランジスタＴＲ９’は、前段の差動インバータ回路１２’（ｘ−１）から出力される差動クロックの他方の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ９’は、そのドレインは差動出力端子ｏｐと、トランジスタＴＲ７’、ＴＲ８’、ＴＲ１０’及びＴＲ１２’のドレインと、トランジスタＴＲ５’のゲートとに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱ’を介して周波数端子ｆｒｑに接続され、さらにゲートは、差動入力端子ｉｎと、トランジスタＴＲ７’のゲートとに接続される。

トランジスタＴＲ１０’は、例えば、Ｐ型トランジスタである。トランジスタＴＲ１０’は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（１）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ１０’は、そのドレインは差動出力端子ｏｐと、トランジスタＴＲ７’乃至ＴＲ９’、及びＴＲ１２’のドレインと、トランジスタＴＲ５’のゲートとに接続される一方、ソースは周波数制御信号線Ｗ＿ＦＲＱ’を介して周波数端子ｆｒｑに接続され、さらにゲートは入力端子ｂ（１）と、トランジスタＴＲ１２’のゲートとに接続される。

トランジスタＴＲ１１’は、例えば、Ｎ型トランジスタである。トランジスタＴＲ１１’は、差動出力端子ｏｎの状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ１１’は、そのドレインはトランジスタＴＲ１２’のソースに接続される一方、ソースはバイアス線Ｗ＿ＶＢ’に接続され、さらにゲートは差動出力端子ｏｎと、トランジスタＴＲ１’乃至ＴＲ４’、及びＴＲ６’のドレインとに接続される。

トランジスタＴＲ１２’は、例えば、Ｎ型トランジスタである。トランジスタＴＲ１２’は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（１）の状態に基づいて自身のオン／オフを制御することによって、差動出力端子ｏｐの状態を決定する。また、トランジスタＴＲ１２’は、そのドレインはトランジスタＴＲ７’乃至ＴＲ１０’のドレインと、トランジスタＴＲ５’のゲートと、差動出力端子ｏｐとに接続される一方、ソースはトランジスタＴＲ１１’のドレインに接続され、さらにゲートは入力端子ｂ（１）と、トランジスタＴＲ１０’のゲートとに接続される。

次に、差動インバータ回路１２’（ｘ）の動作について説明する。

[スイッチ信号ＳＷＡｘ及びＳＷＢｘの状態がいずれも“１”である場合]
まず、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ及びＳＷＢｘの状態がいずれも“１”であると仮定する。斯かる場合において、トランジスタＴＲ２’及びＴＲ８’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）及びＳＷＢｘ（２）の状態と同じ“０”となるため、トランジスタＴＲ２’及びＴＲ８’はオフとなる。

また、トランジスタＴＲ４’及びＴＲ１０’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）及びＳＷＢｘ（１）の状態と同じ“１”となるため、トランジスタＴＲ４’及びＴＲ１０’はオフとなる。トランジスタＴＲ６’及びＴＲ１２’のゲートの状態は、トランジスタＴＲ４’及びＴＲ１０’の状態と同様に“１”となるため、トランジスタＴＲ６’及びＴＲ１２’はオンとなる。従って、差動出力端子ｏｐ及びｏｎの状態は、それぞれ差動入力端子ｉｎ及びｉｐの状態に基づいて決定される（非制御状態）。

ここで、差動入力端子ｉｐ及びｉｎにそれぞれ状態が“１”及び“０”である差動クロックが入力された場合、トランジスタＴＲ１’及びＴＲ３’で構成されるインバータ回路によって、差動出力端子ｏｎの状態は“０”となる一方で、トランジスタＴＲ７’及びＴＲ９’で構成されるインバータ回路によって、差動出力端子ｏｐの状態は“１”となる。トランジスタＴＲ５’は、そのゲートが差動出力端子ｏｐに接続されるため、差動出力端子ｏｐの状態“１”に基づいてオンとなる。上述したように、トランジスタＴＲ６’はオンであるため、トランジスタＴＲ５’及びＴＲ６’は、差動出力端子ｏｎから自身を介してバイアス線Ｗ＿ＶＢ’に向かうさらなる電流経路を形成する。また、トランジスタＴＲ１１’は、そのゲートが差動出力端子ｏｎに接続されるため、差動出力端子ｏｎの状態“０”に基づいてオフとなる。

一方、差動入力端子ｉｐ及びｉｎにそれぞれ状態が“０”及び“１”である差動クロックが入力された場合、トランジスタＴＲ１’及びＴＲ３’で構成されるインバータ回路によって、差動出力端子ｏｎの状態は“１”となる一方で、トランジスタＴＲ７’及びＴＲ９’で構成されるインバータ回路によって、差動出力端子ｏｐの状態は“０”となる。トランジスタＴＲ５’は、そのゲートが差動出力端子ｏｐに接続されるため、差動出力端子ｏｐの状態“０”に基づいてオフとなる。また、トランジスタＴＲ１１’は、そのゲートが差動出力端子ｏｎに接続されるため、差動出力端子ｏｎの状態“１”に基づいてオンとなる。上述したように、トランジスタＴＲ１２’はオンであるため、トランジスタＴＲ１１’及びＴＲ１２’は、差動出力端子ｏｐから自身を介してバイアス線Ｗ＿ＶＢ’に向かうさらなる電流経路を形成する。

これにより、差動出力端子ｏｐ及びｏｎの状態がそれぞれ異なる状態となる場合に、差動インバータ回路１２’（ｘ）の電流駆動能力が最も大きくなるため、差動インバータ回路１２’（ｘ）は、差動クロックがそれぞれ異なる状態となるように差動出力端子ｏｐ及びｏｎの状態を制御することとなる。

[スイッチ信号ＳＷＡｘ及びＳＷＢｘの状態が“１”及び“０”である場合]
差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ及びＳＷＢｘの状態がそれぞれ“１”及び“０”であると仮定する。斯かる場合において、トランジスタＴＲ２’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（２）の状態と同じ“１”となるため、トランジスタＴＲ２’はオンとなる。トランジスタＴＲ８’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）の状態と同じ“０”となるため、トランジスタＴＲ８’はオフとなる。

また、トランジスタＴＲ４’及びＴＲ６’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）の状態と同じ“１”となるため、トランジスタＴＲ４’及びＴＲ６’はそれぞれオフ及びオンとなる。トランジスタＴＲ１０’及びＴＲ１２’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（１）の状態と同じ“０”となるため、トランジスタＴＲ１０’及びＴＲ１２’はそれぞれオン及びオフとなる。

トランジスタＴＲ２’、ＴＲ４’、ＴＲ８’及びＴＲ１０’は、それぞれオン、オフ、オフ及びオンであるため、差動出力端子ｏｎの状態は、トランジスタＴＲ２’を介してバイアス線Ｗ＿ＶＢ’と短絡することによって“０”となる一方で、差動出力端子ｏｐの状態は、トランジスタＴＲ１０’を介して周波数端子ｆｒｑと短絡することによって“１”となる（正論理制御状態）。

[スイッチ信号ＳＷＡｘ及びＳＷＢｘの状態が“０”及び“１”である場合]
差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ及びＳＷＢｘの状態がそれぞれ“０”及び“１”であると仮定する。斯かる場合において、トランジスタＴＲ２’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（２）の状態と同じ“０”となるため、トランジスタＴＲ２’はオフとなる。トランジスタＴＲ８’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（２）の状態と同じ“１”となるため、トランジスタＴＲ８’はオンとなる。

また、トランジスタＴＲ４’及びＴＲ６’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＡｘ（１）の状態と同じ“０”となるため、トランジスタＴＲ４’及びＴＲ６’はそれぞれオン及びオフとなる。トランジスタＴＲ１０’及びＴＲ１２’のゲートの状態は、差動インバータ制御回路１１（ｘ）から出力されるスイッチ信号ＳＷＢｘ（１）の状態と同じ“１”となるため、トランジスタＴＲ１０’及びＴＲ１２’はそれぞれオフ及びオンとなる。

トランジスタＴＲ２’、ＴＲ４’、ＴＲ８’及びＴＲ１０’は、それぞれオフ、オン、オン及びオフであるため、差動出力端子ｏｎの状態は、トランジスタＴＲ４’を介して周波数端子ｆｒｑと短絡することによって“０”となる一方で、差動出力端子ｏｐの状態は、トランジスタＴＲ８’を介してバイアス線Ｗ＿ＶＢ’と短絡することによって“０”となる（負論理制御状態）。
及びＴＲ１２’はそれぞれオフ及びオンとなる。

図４は、本発明の一実施形態に係るクロック生成回路における各差動インバータ回路が出力する各差動クロックの位相を示す図である。同図において、横軸方向は差動クロックの位相を示し、縦軸方向は差動クロックの状態を示す。

電圧制御発振回路１０は、上述したように、８個の差動インバータ回路１２を有すると仮定する。また、差動インバータ制御回路１１は、いずれもスイッチ信号ＳＷＡ及びＳＷＢの状態を“１”として、該信号を差動インバータ回路１２に出力すると仮定する。斯かる場合、８個の差動インバータ回路１２によって構成されるリングオシレータにおいて、差動インバータ回路１２（ｘ）の差動出力端子ｏｐから出力されるクロックは、リングオシレータ内の信号線を伝搬して再び差動インバータ回路１２（ｘ）の差動出力端子ｏｐに戻ってくるまでに、差動インバータ回路１２を１６回経由する。

電圧制御発振回路１０の動作が安定している場合、リングオシレータにおける各差動インバータ回路１２が出力する差動クロックの位相は一定となるため、差動インバータ回路１２（ｘ）の差動出力端子ｏｐから出力されリングオシレータを伝搬するクロックの位相は、差動インバータ回路１２を経由するごとに回転する。斯かる位相の回転量は、差動インバータ回路１２（ｘ）の差動出力端子ｏｐに戻ってきた際に丁度３６０°（即ち、０°）となる。

従って、電圧制御発振回路１０は、リングオシレータにおける各差動インバータ回路１２でそれぞれ位相が異なる１６個のクロックを生成する。例えば、差動インバータ回路１２（１）が差動出力端子ｏｐから０°の位相を有するクロックを出力する場合、差動インバータ回路１２（２）乃至１２（８）は、差動出力端子ｏｐからそれぞれ３３７．５°、１３５°、２９２．５°、９０°、２４７．５°、４５°及び２０２．５°の位相を有するクロックを出力し、差動インバータ回路１２（１）乃至１２（８）は、差動出力端子ｏｎからそれぞれ１８０°、１５７．５°、３１５°、１１２．５°、２７０°、６７．５°、２２５°及び２２．５°の位相を有するクロックを出力することとなる。

ここで、位相制御回路２０が差動インバータ回路１２の差動出力端子ｏｐ及びｏｎの状態を制御する場合について説明する。例えば、差動インバータ回路１２（２）の差動出力端子ｏｐから０°の位相を有するクロックを出力するように制御する場合を考える。斯かる場合において、位相制御回路２０は、差動インバータ回路１２（１）、１２（３）、１２（５）及び１２（７）の差動出力端子ｏｐ及びｏｎの状態をそれぞれ“０”及び“１”に、差動インバータ回路１２（４）、１２（６）及び１２（８）の差動出力端子ｏｐ及びｏｎの状態をそれぞれ“１”及び“０”に、差動インバータ回路１２（２）の差動出力端子ｏｐ及びｏｎの状態が差動入力端子ｉｐ及びｉｎの状態に依存するように、コース位相制御信号ＣＲＳ＿ＣＴを生成し、該信号を差動インバータ制御回路１１（１）乃至１１（８）に出力する。

差動インバータ回路１２（２）を除く各差動インバータ回路１２の差動出力端子ｏｐ及びｏｎの状態は、上述した所定の状態に制御される。差動インバータ回路１２（２）の前段である差動インバータ回路１２（１）の差動出力端子ｏｐ及びｏｎの状態がそれぞれ“１”及び“０”であり、次段である差動インバータ回路１２（３）の差動出力端子ｏｐ及びｏｎの状態がそれぞれ“０”及び“１”であることから、差動インバータ回路１２（２）の差動出力端子ｏｐ及びｏｎの状態は、“０”及び“１”のいずれにも定まらない。差動インバータ回路１２（２）の差動出力端子ｏｐ及びｏｎの状態は、それぞれ“０”から“１”に遷移する状態（即ち、立ち上がり）と、“１”から“０”に遷移する状態（即ち、立ち下がり）となる。

斯かる状態で、位相制御回路２０は、各差動インバータ回路１２の差動出力端子ｏｐ及びｏｎの状態が差動入力端子ｉｐ及びｉｎの状態に依存するように、コース位相制御信号ＣＲＳ＿ＣＴの状態を変更する。これにより、電圧制御発振回路１０は、差動インバータ回路１２（２）が差動出力端子ｏｐ及びｏｎから出力するクロックの位相をそれぞれ０°及び１８０°として、差動インバータ回路１２（１）、１２（３）乃至１２（８）が出力するクロックの位相を調整することとなる。

このように、本発明の一実施形態に係るクロック生成回路１は、電圧制御発振回路１０のリングオシレータにおける各差動インバータ回路１２のうち、対象の差動インバータ回路１２の出力の状態が一意に定まらないように、対象の差動インバータ回路１２以外の差動インバータ回路１２の出力の状態を制御する。これにより、クロック生成回路１は、対象の差動インバータ回路１２が出力するクロックの位相を０°及び１８０°に制御し、該クロックの位相を基準として、他の差動インバータ回路１２が出力するクロックの位相を調整することによって、出力端子ＣＰ及びＣＮから出力する差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整することができる。なお、位相制御回路２０がどのようにコース位相制御信号ＣＲＳ＿ＣＴを生成するかに関しては、後述する。

図５は、本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。より具体的には、図５は、本発明の一実施形態に係るクロック生成回路１において、クロック生成回路１が差動クロックＣＬＫＰ及びＣＬＫＮの位相を９０°回転させる場合の各種の信号のタイミングチャートである。

なお、本明細書において、ファイン位相制御信号ＦＩＮＥ＿ＣＴの正側及び負側の信号をそれぞれファイン位相制御信号ＦＩＮＥ＿ＣＴ（１）及びＦＩＮＥ＿ＣＴ（２）と定義する。同図において、位相制御回路２０がコース位相制御信号ＣＲＳ＿ＣＴの状態をｄａｔａ（ｎ）からｄａｔａ（ｎ＋１）に変更する時刻を時刻ｔ１と定義する。また、時刻ｔ１以前で、位相制御回路２０が最後にパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングを時刻ｔ０と、時刻ｔ１以降で、位相制御回路２０が最初にパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングを時刻ｔ２と、時刻ｔ２以降で位相制御回路２０が最初にパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングを時刻ｔ３とそれぞれ定義する。

時刻ｔ０で、位相制御回路２０は、パルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力する。時刻ｔ０では、電圧制御発振回路１０から出力される差動クロックＣＬＫＰ及びＣＬＫＮの立ち上がり及び立ち下がりは、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルスの立ち上がりに同期している。

時刻ｔ１で、位相制御回路２０は、例えば外部からの制御指示に基づいて、コース位相制御信号ＣＲＳ＿ＣＴの状態をｄａｔａ（ｎ）からｄａｔａ（ｎ＋１）に変更する。各差動インバータ制御回路１１は、ファイン位相制御信号ＦＩＮＥ＿ＣＴの状態が“１”の間、差動インバータ回路１２の出力を制御するため、時刻ｔ１では電圧制御発振回路１０から出力される差動クロックＣＬＫＰ及びＣＬＫＮの位相に変化はない。

時刻ｔ２で、位相制御回路２０は、パルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力する。電圧制御発振回路１０の各差動インバータ制御回路１１は、ファイン位相制御信号ＦＩＮＥ＿ＣＴの状態が“１”の間、各スイッチ信号ＳＷＡ及びＳＷＢをコース位相制御信号ＣＲＳ＿ＣＴの状態ｄａｔａ（ｎ＋１）に従う状態に更新し、対応する各差動インバータ回路１２に出力する。そして、電圧制御発振回路１０の各差動インバータ回路１２は、ファイン位相制御信号ＦＩＮＥ＿ＣＴの状態が“１”の間、対応する各差動インバータ制御回路１１から出力される各スイッチ信号ＳＷＡ及びＳＷＢに従って、その出力の状態を制御し、ファイン位相制御信号ＦＩＮＥ＿ＣＴの状態が“０”となって以降、出力の状態の制御を解除する。

時刻ｔ３で、位相制御回路２０は、パルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力する。時刻ｔ３では、電圧制御発振回路１０から出力される差動クロックＣＬＫＰ及びＣＬＫＮの立ち上がりは、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルスの立ち上がりに対して９０°遅れた位相を有している。よって、電圧制御発振回路１０が出力する差動クロックＣＬＫＰ及びＣＬＫＮの位相の調整が完了する。

図６は、本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。より具体的には、図６は、本発明の一実施形態に係るクロック生成回路１において、クロック生成回路１が差動クロックＣＬＫＰ及びＣＬＫＮの位相を１８０°回転させる場合の各種の信号のタイミングチャートである。

同図において、時刻ｔ０乃至時刻ｔ３は、図５で説明したものと同じである。また、同図は、時刻ｔ０で差動クロックＣＬＫＰ及びＣＬＫＮがファイン位相制御信号ＦＩＮＥ＿ＣＴに対して９０°遅れた位相を有することと、差動クロックＣＬＫＰ及びＣＬＫＮに対する回転角が１８０°であることとを除いて、図５と同じである。

時刻ｔ１及び時刻ｔ２での各種の信号の状態の遷移は、図５で説明した通りであるため、その説明を省略する。時刻ｔ３で、位相制御回路２０は、パルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力する。また、時刻ｔ３で、電圧制御発振回路１０から出力される差動クロックＣＬＫＰ及びＣＬＫＮの立ち上がりは、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルスの立ち上がりに対して２７０°遅れた位相を有している。よって、電圧制御発振回路１０が出力する差動クロックＣＬＫＰ及びＣＬＫＮの位相の調整が完了する。

図７は、本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。より具体的には、図７は、本発明の一実施形態に係るクロック生成回路１において、クロック生成回路１が差動クロックＣＬＫＰ及びＣＬＫＮの位相を２７０°回転させる場合の各種の信号のタイミングチャートである。

同図において、時刻ｔ０乃至時刻ｔ３は、図５で説明したものと同じである。また、時刻ｔ４は、位相制御回路２０が時刻ｔ３以降で最初にパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングと定義する。同図は、時刻ｔ０で、差動クロックＣＬＫＰ及びＣＬＫＮがファイン位相制御信号ＦＩＮＥ＿ＣＴに対して２７０°遅れた位相を有することと、差動クロックＣＬＫＰ及びＣＬＫＮに対する回転角が２７０°であることと、時刻ｔ４が定義されていることとを除いて、図５と同じである。

時刻ｔ１及び時刻ｔ２での各種の信号の状態の遷移は、図５で説明した通りであるため、その説明を省略する。時刻ｔ３で、位相制御回路２０は、パルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力する。時刻ｔ３では、電圧制御発振回路１０から出力される差動クロックＣＬＫＰ及びＣＬＫＮの立ち上がりは、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルスの立ち上がりに対して、およそ２７０°遅れた位相を有している。

時刻ｔ４で、位相制御回路２０は、パルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力する。時刻ｔ４では、電圧制御発振回路１０から出力される差動クロックＣＬＫＰ及びＣＬＫＮの立ち上がりは、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルスの立ち上がりに対して２７０°遅れた位相を有している。時刻ｔ４での差動クロックＣＬＫＰ及びＣＬＫＮと、ファイン位相制御信号ＦＩＮＥ＿ＣＴとの位相差は、時刻ｔ３よりも精度が向上している。

即ち、本発明の一実施形態に係るクロック生成回路１は、差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整する際に、同じ設定で該位相の調整を行うことによって、該位相の調整の精度をより向上させることができる。

図８は、本発明の一実施形態に係るクロック生成回路における各種の信号のタイミングチャートである。より具体的には、図８は、本発明の一実施形態に係るクロック生成回路１において、位相制御回路２０がパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングを変更した場合の各種の信号のタイミングチャートである。

同図において、位相制御回路２０がパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングを遅くした場合のファイン位相制御信号をファイン位相制御信号ＦＩＮＥ＿ＣＴ’と定義する。また、ファイン位相制御信号ＦＩＮＥ＿ＣＴ’の正側及び負側の信号をそれぞれファイン位相制御信号ＦＩＮＥ＿ＣＴ’（１）及びＦＩＮＥ＿ＣＴ’（２）と定義する。また、位相制御回路２０がパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングを遅くした場合にクロック生成回路１が出力する差動クロックを差動クロックＣＬＫＰ’及びＣＬＫＮ’と定義する。

同図に示すように、位相制御回路２０がパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングを遅くした場合、クロック生成回路１が出力する差動クロックＣＬＫＰ及びＣＬＫＮの位相は、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルスの発生の遅れに従って遅くなる。

本発明の一実施形態に係るクロック生成回路１は、位相制御回路２０がパルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴを出力するタイミングを制御することによって、差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整することができる。また、上述したように、クロック生成回路１は、コース位相制御信号ＣＲＳ＿ＣＴで電圧制御発振回路１０の各差動インバータ回路１２の出力の状態を制御することによって、差動クロックＣＬＫＰ及びＣＬＫＮの位相を所望の位相に調整することができる。従って、本発明の一実施形態に係るクロック生成回路１は、コース位相制御信号ＣＲＳ＿ＣＴによる位相の調整方法と、ファイン位相制御信号ＦＩＮＥ＿ＣＴによる位相の調整方法とを組み合わせることによって、より高精度に差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整することができる。

図９は、本発明の一実施形態に係るクロック生成回路における位相制御回路の一例を示す図である。同図が示すように、位相制御回路２０は、位相設定回路２１と、差動遅延制御回路２２と、分周回路２３と、遅延回路２４及び２６と、出力制御回路２５と、パルス生成回路２７と、選択回路２８とを含んで構成される。

位相設定回路２１は、例えば、外部からの位相設定要求に基づいて、電圧制御発振回路１０が出力する差動クロックＣＬＫＰ及びＣＬＫＮの位相を設定し、該位相設定のうち、コース位相設定をコース位相設定信号ＣＲＳ＿ＳＴとして出力制御回路２５に、ファイン位相設定をファイン位相設定信号ＦＩＮＥ＿ＳＴとして差動遅延制御回路２２にそれぞれ出力する。

具体的には、位相設定回路２１は、例えば、外部からの位相設定要求に基づいて、各差動インバータ回路１２について、出力制御を行わないこと、差動出力端子ｏｐ及びｏｎの状態をそれぞれ“１”及び“０”に制御すること、及び差動出力端子ｏｐ及びｏｎの状態をそれぞれ“０”及び“１”に制御することのうちいずれか一つを選択する。位相設定回路２１は、該選択結果にそれぞれ対応する“非制御”、“正論理制御”及び“負論理制御”の状態を有するコース位相設定信号ＣＲＳ＿ＳＴを生成し、該信号を出力制御回路２５のデータ端子Ｄに出力する。コース位相設定信号ＣＲＳ＿ＳＴは、例えば、多ビット信号やパラレル信号であり、コース位相設定信号ＣＲＳ＿ＳＴの各ビット又は各信号は、出力の制御を行う各差動インバータ回路１２に対応するコース位相設定を示す。

なお、コース位相設定は、電圧制御発振回路１０における各差動インバータ回路１２が出力する各差動クロックに対応する位相設定である。コース位相設定によって設定できる位相は、ファイン位相設定よりも粗く、３６０°を（差動インバータ回路１２の数×２）で除した値のステップに対応する位相に設定され得る。また、ファイン位相設定は、該差動クロックに対して、コース位相設定に加えてさらなる微調整を行うための位相設定である。ファイン位相設定によって設定できる位相は、コース位相設定よりも細かく、所定のステップに対応する位相に設定され得る。

差動遅延制御回路２２は、例えば、入力信号に対する出力信号の遅延時間を制御可能な差動インバータ回路であり、所定の差動クロックＣＬＫに対して、位相設定回路２１から出力されるファイン位相設定信号ＦＩＮＥ＿ＳＴに対応する遅延時間を与え、該差動クロックをファイン位相差動クロックＣＬＫ＿ＦＩＮＥとして分周回路２３に出力する。

分周回路２３は、差動遅延制御回路２２から出力されるファイン位相差動クロックＣＬＫ＿ＦＩＮＥを受け、該ファイン位相差動クロックＣＬＫ＿ＦＩＮＥのうちファイン位相クロックＣＬＫ＿ＦＩＮＥ（１）及びＣＬＫ＿ＦＩＮＥ（２）に対して、それぞれ所定の分周比に従って分周を行うことによって、差動クロックＣＫＡ及びシフト差動クロックＣＫＡ＿ＳＦを生成する。分周回路２３は、差動クロックＣＫＡをパルス生成回路２７のクロック端子ＣＫと、遅延回路２６とに、シフト差動クロックＣＫＡ＿ＳＦを遅延回路２４にそれぞれ出力する。

遅延回路２４は、例えば、差動バッファであり、分周回路２３から出力されるシフト差動クロックＣＫＡ＿ＳＦから、コース位相制御信号ＣＲＳ＿ＣＴ及びファイン位相制御信号ＦＩＮＥ＿ＣＴを同期させるための遅延差動クロックＣＫＡ＿ＤＬを生成し、該クロックを出力制御回路２５及び選択回路２８に出力する。具体的には、遅延回路２４は、分周回路２３から出力されるシフト差動クロックＣＫＡ＿ＳＦに対して所定の遅延時間を与え、遅延差動クロックＣＫＡ＿ＤＬとして、出力制御回路２５のクロック端子ＣＫ及び選択回路２８の選択端子ＳＬに出力する。

出力制御回路２５は、例えば、Ｄ型フリップフロップであり、遅延差動クロックＣＫＡ＿ＤＬに基づいて、コース位相設定信号ＣＲＳ＿ＳＴをコース位相制御信号ＣＲＳ＿ＣＴとして電圧制御発振回路１０のコース端子ＣＲＳに出力する。具体的には、出力制御回路２５は、遅延回路２４からクロック端子ＣＫに出力される遅延差動クロックＣＫＡ＿ＤＬに基づいて、位相設定回路２１からデータ端子Ｄに出力されるコース位相設定信号ＣＲＳ＿ＳＴをコース位相制御信号ＣＲＳ＿ＣＴとして、該信号を出力端子Ｑから電圧制御発振回路１０のコース端子ＣＲＳに出力する。

遅延回路２６は、例えば、差動バッファであり、入力信号に対して、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルス幅に対応する遅延時間Δｄ１を与え、出力信号として出力する。具体的には、遅延回路２６は、分周回路２３から出力される差動クロックＣＫＡに対して、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルス幅に対応する遅延時間Δｄ１を与え、差動クロックＣＫＢとして、パルス生成回路２７のパルス幅端子ＷＩＤに出力する。

パルス生成回路２７及び選択回路２８は、差動排他的論理和回路を構成する。差動排他的論理和回路は、論理回路であって、分周回路２３から出力される差動クロックＣＫＡと、遅延回路２６から出力される差動クロックＣＫＢとの状態を判断する。差動排他的論理和回路は、差動クロックＣＫＡ及びＣＫＢの状態が一致すると判断する場合、その状態を“０”とするファイン位相制御信号ＦＩＮＥ＿ＣＴを生成する。一方、差動排他的論理和回路は、差動クロックＣＫＡ及びＣＫＢの状態が異なると判断する場合、その状態を“１”とするファイン位相制御信号ＦＩＮＥ＿ＣＴを生成する。そして、差動排他的論理和回路は、生成したファイン位相制御信号ＦＩＮＥ＿ＣＴを電圧制御発振回路１０に出力する。

パルス生成回路２７は、分周回路２３から出力される差動クロックＣＫＡと、遅延回路２６から出力される差動クロックＣＫＢとに基づいて、それぞれ位相の異なる差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄを生成し、該信号を選択回路２８に出力する。

具体的には、パルス生成回路２７は、分周回路２３からクロック端子ＣＫに出力される差動クロックＣＫＡと、遅延回路２６からパルス幅端子ＷＩＤに出力される差動クロックＣＫＢとに基づいて、差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄとを生成し、該信号をそれぞれ差動出力端子ＰＣ及びＰＤから選択回路２８の入力端子Ａ０及びＡ１に出力する。ここで、差動パルス信号ＰＬＳ＿Ｃは差動クロックＣＫＡの立ち上がりエッジに同期し、差動パルス信号ＰＬＳ＿Ｄは差動クロックＣＫＡの立ち下がりエッジに同期する。また、差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄのパルス幅は、遅延回路２６が差動クロックＣＫＡに対して与える遅延時間に基づいて決定される。

選択回路２８は、例えば、マルチプレクサであり、遅延差動クロックＣＫＡ＿ＤＬの状態に従って、差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄのうち、いずれか一方を選択し、該選択した信号をファイン位相制御信号ＦＩＮＥ＿ＣＴとして、電圧制御回路１０のファイン位相ＦＩＮＥに出力する。

具体的には、選択回路２８は、遅延回路２４から出力される遅延差動クロックＣＫＡ＿ＤＬの状態を判断する。選択回路２８は、遅延差動クロックＣＫＡ＿ＤＬの状態が例えば“０”であると判断する場合、パルス生成回路２７から入力端子Ａ０に出力される差動パルス信号ＰＬＳ＿Ｃをファイン位相制御信号ＦＩＮＥ＿ＣＴとして選択し、該選択した信号を出力端子Ｙから電圧制御発振回路１０のファイン位相ＦＩＮＥに出力する。一方、選択回路２８は、遅延差動クロックＣＫＡ＿ＤＬの状態が例えば“１”であると判断する場合、パルス生成回路２７から入力端子Ａ１に出力される差動パルス信号ＰＬＳ＿Ｄをファイン位相制御信号ＦＩＮＥ＿ＣＴとして選択し、該選択した信号を出力端子Ｙから電圧制御発振回路１０のファイン位相ＦＩＮＥに出力する。

図１０は、本発明の一実施形態に係るクロック生成回路における差動遅延制御回路の一例を示す図である。同図が示すように、差動遅延制御回路２２は、遅延制御回路２２１及び２２１’を含んで構成される。なお、本明細書において、ファイン位相差動クロックＣＬＫ＿ＦＩＮＥの正側及び負側のクロックをそれぞれファイン位相クロックＣＬＫ＿ＦＩＮＥ（１）及びＣＬＫ＿ＦＩＮＥ（２）と、差動クロックＣＬＫの正側及び負側のクロックをそれぞれクロックＣＬＫ（１）及びＣＬＫ（２）と定義する。

遅延制御回路２２１は、入力信号に対する出力信号の遅延時間を制御可能なインバータ回路であり、例えば、論理否定回路２２１１及び２２１２と、可変抵抗Ｒ１及びＲ２と、トランジスタＴＲ１５及びＴＲ１６とを含んで構成される。また、遅延制御回路２２１’は、例えば、論理否定回路２２１１’及び２２１２’と、可変抵抗Ｒ１’及びＲ２’と、トランジスタＴＲ１５’及びＴＲ１６’とを含んで構成される。上述したように、遅延制御回路２２１及び２２１’は、差動遅延制御回路２２を構成する。遅延制御回路２２１及び２２１’は、それぞれクロックＣＬＫ（１）及びＣＬＫ（２）に対して、ファイン位相設定信号ＦＩＮＥ＿ＳＴに対応する遅延時間を与え、さらに論理否定を行い、該クロックをそれぞれファイン位相クロックＣＬＫ＿ＦＩＮＥ（１）及びＣＬＫ＿ＦＩＮＥ（２）として分周回路２３に出力する。

論理否定回路２２１１及び２２１２は、例えば、インバータ回路であり、遅延制御回路２２１の前段及び次段に接続される回路からの遅延制御回路２２１に対する影響を低減する。具体的には、論理否定回路２２１１は、クロックＣＬＫ（１）に対して論理否定を行い、反転クロックＮＣＬＫとして該クロックをトランジスタＴＲ１５及びＴＲ１６のゲートに出力するとともに、前段に接続される回路からの遅延制御回路２２１に対する影響を低減する。また、論理否定回路２２１２は、反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（１）に対して論理否定を行い、ファイン位相クロックＣＬＫ＿ＦＩＮＥ（１）として、該クロックを分周回路２３に出力するとともに、分周回路２３からの遅延制御回路２２１に対する影響を低減する。

トランジスタＴＲ１５及びＴＲ１６は、インバータ回路を構成し、論理否定回路２２１１から出力される反転クロックＮＣＬＫ（１）に対して論理否定を行い、さらに、後述する可変抵抗Ｒ１及びＲ２に基づいて決定される遅延時間を与えることによって、反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（１）を生成し、該クロックをトランジスタＴＲ１５及びＴＲ１６のドレインから論理否定回路２２１２に出力する。

トランジスタＴＲ１５は、例えば、Ｐ型トランジスタである。具体的には、トランジスタＴＲ１５は、反転クロックＮＣＬＫ（１）に基づいて、電源線ＶＤＤから可変抵抗Ｒ１及びトランジスタＴＲ１５を流れる電流のオン／オフを切り替える。トランジスタＴＲ１５は、そのドレインは論理否定回路２２１２の入力端子及びトランジスタＴＲ１６のドレインに接続される一方、そのソースは可変抵抗Ｒ１に接続され、そのゲートは論理否定回路２２１１の出力端子及びトランジスタＴＲ１６のゲートに接続される。

トランジスタＴＲ１６は、例えば、Ｎ型トランジスタである。具体的には、トランジスタＴＲ１６は、反転クロックＮＣＬＫ（１）に基づいて、可変抵抗Ｒ２及びトランジスタＴＲ１６から接地線ＧＮＤに流れる電流のオン／オフを切り替える。トランジスタＴＲ１６は、そのドレインは論理否定回路２２１２の入力端子及びトランジスタＴＲ１５のドレインに接続される一方、そのソースは可変抵抗Ｒ２に接続され、そのゲートは論理否定回路２２１１の出力端子及びトランジスタＴＲ１５のゲートに接続される。

可変抵抗Ｒ１及びＲ２は、例えば、ポリシリコン抵抗や拡散抵抗であり、ファイン位相設定信号ＦＩＮＥ＿ＳＴに基づいて、その抵抗値が制御されることによって、反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（１）のデューティ比を制御する。具体的には、可変抵抗Ｒ１は、その一端は電源線ＶＤＤに接続され、その他端はトランジスタＴＲ１５のソースに接続される。また、可変抵抗Ｒ２は、その一端は接地線ＧＮＤに接続され、その他端はトランジスタＴＲ１６のソースに接続される。遅延制御回路２２１が反転クロックＮＣＬＫ（１）に与える遅延時間のうち、立ち上がり時の遅延時間は、可変抵抗Ｒ１の抵抗値が大きい程大きくなり、可変抵抗Ｒ１の値抵抗が小さい程小さくなる。一方、遅延制御回路２２１が反転クロックＮＣＬＫ（１）に与える遅延時間のうち、立ち下がり時の遅延時間は、可変抵抗Ｒ２の抵抗値が大きい程大きくなり、可変抵抗Ｒ２の値抵抗が小さい程小さくなる。

可変抵抗Ｒ１及びＲ２の抵抗値の合計は、ファイン位相設定信号ＦＩＮＥ＿ＳＴによって、常に一定（例えば５［ｋΩ］）となるように制御される。即ち、可変抵抗Ｒ１の抵抗値が上昇すると可変抵抗Ｒ２の抵抗値は下降する一方で、可変抵抗Ｒ１の抵抗値が下降すると可変抵抗Ｒ２の抵抗値は上昇する。

遅延制御回路２２１’は、遅延制御回路２２１において可変抵抗Ｒ１及びＲ２がそれぞれ入れ替わることによって構成される。これは、遅延制御回路２２１及び２２１’に入力されるクロックＣＬＫ（１）及びＣＬＫ（２）がそれぞれ逆位相であることにより、ファイン位相クロックＣＬＫ＿ＦＩＮＥ（１）の立ち上がり時及び立ち下がり時の遅延時間と、ファイン位相クロックＣＬＫ＿ＣＬＫの立ち下がり時及び立ち上がり時の遅延時間とがそれぞれ一致することが望ましいためである。なお、遅延制御回路２２１’の動作については、遅延制御回路２２１と同じであるため、その説明を省略する。

可変抵抗Ｒ１及びＲ２が例えば、６４段階（６ｂｉｔ）でその抵抗値を可変できると仮定する。斯かる場合、遅延制御回路２２１は、可変抵抗Ｒ１及びＲ２によって、ファイン位相クロックＣＬＫのデューティ比をおよそ±１５％変更することができるように、可変抵抗Ｒ１及びＲ２の抵抗値は決定される。ファイン位相差動クロックＣＬＫ＿ＦＩＮＥは、分周回路２３で２分周され、遅延回路２４で遅延されて遅延差動クロックＣＫＡ＿ＤＬとなる。よって、遅延制御回路２２１は、ファイン位相差動クロックＣＬＫ＿ＦＩＮＥのデューティ比を±１５％の範囲で変更することによって、遅延差動クロックＣＫＡ＿ＤＬの位相を±２７°変更することとなる。

遅延制御回路２２１によって遅延差動クロックＣＫＡ＿ＤＬの位相が±２７°変更される場合、クロック生成回路１は、ファイン位相制御信号ＦＩＮＥ＿ＣＴによって、差動クロックＣＬＫＰ及びＣＬＫＮの位相を２７°×２により５４°の範囲を６４階調（即ち、線形近似すると略１°のステップ）で制御可能となる。斯かる場合、電圧制御発振回路１０のリングオシレータの差動インバータ回路１２の数を４個として、各差動インバータ回路１２から位相がそれぞれ４５°毎に異なる差動クロックを出力させることによって、クロック生成回路１は、差動クロックＣＬＫＰ及びＣＬＫＮの位相を１°乃至３６０°まで１°毎に調整することが可能となる。

本例では、マージンを考慮して、電圧制御発振回路１０のリングオシレータの差動インバータ回路１２の数は８個としており、各差動インバータ回路１２は位相がそれぞれ２２．５°毎に異なる差動クロックを出力する。本例におけるクロック生成回路１は、差動クロックＣＬＫＰ及びＣＬＫＮの位相を１°乃至３６０°まで１°毎に調整することができる。なお、上述したように、差動インバータ回路１２の数はこれに限られるものではなく、任意の数を設けても良い。

図１１は、本発明の一実施形態に係るクロック生成回路における差動遅延制御回路の各種の制御信号のタイミングチャートである。同図に示すような反転クロックＮＣＬＫ（１）がトランジスタＴＲ１５及びＴＲ１６のゲートに入力された場合、トランジスタＴＲ１５及びＴＲ１６は、可変抵抗Ｒ１及びＲ２の抵抗値に従う遅延時間を反転クロックＮＣＬＫ（１）に与え、反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（１）として、論理否定回路２２１２に出力する。

可変抵抗Ｒ１の抵抗値が大きく、可変抵抗Ｒ２の抵抗値が小さい場合、トランジスタＴＲ１５及びＴＲ１６は、同図の破線で示される反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（１）を生成し、該信号を論理否定回路２２１２に出力する。そして、論理否定回路２２１２は、破線で示される反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（１）に従い、破線で示されるファイン位相クロックＣＬＫ＿ＦＩＮＥ（１）を生成し、分周回路２３に出力する。

一方、可変抵抗Ｒ１の抵抗値が小さく、可変抵抗Ｒ２の抵抗値が大きい場合、トランジスタＴＲ１５及びＴＲ１６は、同図の実線で示される反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（１）を生成し、該信号を論理否定回路２２１２に出力する。そして、論理否定回路２２１２は、実線で示される反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（１）に従い、実線で示されるファイン位相クロックＣＬＫ＿ＦＩＮＥ（１）を生成し、分周回路２３に出力する。

また、反転クロックＮＣＬＫ（２）がトランジスタＴＲ１５’及びＴＲ１６’のゲートに入力された場合、トランジスタＴＲ１５’及びＴＲ１６’は、可変抵抗Ｒ１’及びＲ２’の抵抗値に従う遅延時間を反転クロックＮＣＬＫ（２）に与え、反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（２）として、論理否定回路２２１２’に出力する。

可変抵抗Ｒ１の抵抗値が大きく、可変抵抗Ｒ２の抵抗値が小さい場合、トランジスタＴＲ１５’及びＴＲ１６’は、同図の実線で示される反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（２）を生成し論理否定回路２２１２’に出力する。そして、論理否定回路２２１２’は、実線で示される反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（２）に従い、実線で示されるファイン位相クロックＣＬＫ＿ＦＩＮＥ（２）を生成し、分周回路２３に出力する。

一方、可変抵抗Ｒ１’の抵抗値が小さく、可変抵抗Ｒ２’の抵抗値が大きい場合、トランジスタＴＲ１５’及びＴＲ１６’は、同図の破線で示される反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（２）を生成し論理否定回路２２１２’に出力する。そして、論理否定回路２２１２’は、破線で示される反転ファイン位相クロックＮＣＬＫ＿ＦＩＮＥ（２）に従い、破線で示されるファイン位相クロックＣＬＫ＿ＦＩＮＥ（２）を生成し、分周回路２３に出力する。

図１２は、本発明の一実施形態に係るクロック生成回路における位相制御回路の各種の制御信号のタイミングチャートである。より具体的には、図１２は、本発明の一実施形態に係るクロック生成回路１の位相制御回路２０において、分周回路２３に入力されるファイン位相差動クロックＣＬＫ＿ＦＩＮＥと、分周回路２３から出力されるシフト差動クロックＣＫＡ＿ＳＦ及び差動クロックＣＫＡと、遅延回路２６から出力される差動クロックＣＫＢとの関係を示すタイミングチャートである。

なお、本明細書において、差動クロックＣＫＡの正側及び負側のクロックをそれぞれクロックＣＫＡ（１）及びＣＫＡ（２）と定義する。また、差動クロックＣＫＢの正側及び負側のクロックをそれぞれクロックＣＫＢ（１）及びＣＫＢ（２）と定義する。また、シフト差動クロックＣＫＡ＿ＳＦの正側及び負側のクロックをそれぞれシフトクロックＣＫＡ＿ＳＦ（１）及びＣＫＡ＿ＳＦ（２）と定義する。

同図を参照して、所定の周波数で交番するファイン位相差動クロックＣＬＫ＿ＦＩＮＥが分周回路２３に入力されると、分周回路２３は、正側であるファイン位相クロックＣＬＫ＿ＦＩＮＥ（１）の立ち上がりエッジに基づいて交番する差動クロックＣＫＡを生成する。また、分周回路２３は、負側であるファイン位相クロックＣＬＫ＿ＦＩＮＥ（２）の立ち上がりエッジに基づいて交番するシフト差動クロックＣＫＡ＿ＳＦを生成する。

即ち、分周回路２３は、ファイン位相差動クロックＣＬＫ＿ＦＩＮＥを２分周することによって、差動クロックＣＫＡと、差動クロックＣＫＡの位相に対して９０°だけ遅れた位相を有するシフト差動クロックＣＫＡ＿ＳＦとを生成することとなる。

また、遅延回路２６は、上述したように、分周回路２３によって生成された差動クロックＣＫＡに対して、ファイン位相制御信号ＦＩＮＥ＿ＣＴのパルス幅に対応する所定の遅延時間Δｄ１と、最大で差動クロックＣＫＡの半周期に相当する時間である遅延時間Δｄ２とを与え、差動クロックＣＫＢを生成する。即ち、遅延回路２６は、差動クロックＣＫＡに遅延時間Δｄ１を与えることによって、差動クロックＣＫＡの位相に対して遅延時間Δｄ１だけ遅れた位相を有する差動クロックＣＫＢを生成することとなる。

図１３は、本発明の一実施形態に係るクロック生成回路におけるパルス生成回路の一例を示す図である。同図に示すように、パルス生成回路２７は、例えば、正側パルス生成回路２７１及び負側パルス生成回路２７１’を含んで構成される。

なお、本明細書において、差動パルス信号ＰＬＳ＿Ｃの正側及び負側の信号をそれぞれパルス信号ＰＬＳ＿Ｃ（１）及びＰＬＳ＿Ｃ（２）と定義する。また、差動パルス信号ＰＬＳ＿Ｄの正側及び負側の信号をそれぞれパルス信号ＰＬＳ＿Ｄ（１）及びＰＬＳ＿Ｄ（２）と定義する。また、パルス生成回路２７のパルス幅端子ＷＩＤ（１）及びＷＩＤ（２）にはそれぞれクロックＣＫＢ（１）及びＣＫＢ（２）が、差動入力端子ＣＫ（１）及びＣＫ（２）にはそれぞれクロックＣＫＡ（１）及びＣＫＡ（２）が入力される。また、パルス生成回路２７は、差動出力端子ＰＣ（１）及びＰＣ（２）からそれぞれパルス信号ＰＬＳ＿Ｃ（１）及びＰＬＳ＿Ｃ（２）を、差動出力端子ＰＤ（１）及びＰＤ（２）からそれぞれパルス信号ＰＬＳ＿Ｄ（１）及びＰＬＳ＿Ｄ（２）を出力する。

正側パルス生成回路２７１は、差動入力端子Ａ（１）に入力されるクロックＣＫＡ（１）と、差動入力端子Ｂ（１）に入力されるクロックＣＫＢ（１）とに対して否定論理積を行うとともに、差動入力端子Ａ（２）に入力されるクロックＣＫＡ（２）と、差動入力端子Ｂ（２）に入力されるクロックＣＫＢ（２）とに対して否定論理和を行い、該否定論理積及び該否定論理和の結果を差動パルス信号ＰＬＳ＿Ｃとして差動出力端子ＰＣから出力する。正側パルス生成回路２７１は、例えば、トランジスタＴＲ２１乃至ＴＲ３０を含んで構成される。

具体的には、正側パルス生成回路２７１は、分周回路２３から差動入力端子Ａ（１）に出力されるクロックＣＫＡ（１）と、遅延回路２４から差動入力端子Ｂ（１）に出力されるクロックＣＫＢ（１）とに対して否定論理積を行い、該否定論理積の結果をパルス信号ＰＬＳ＿Ｃ（１）として、差動出力端子Ｙ（１）から選択回路２８の入力端子Ａ０に出力する。また、正側パルス生成回路２７１は、分周回路２３から差動入力端子Ａ（２）に出力されるクロックＣＫＡ（２）と、遅延回路２４から差動入力端子Ｂ（２）に出力されるクロックＣＫＢ（２）とに対して否定論理和を行い、該否定論理和の結果をパルス信号ＰＬＳ＿Ｃ（２）として、差動出力端子Ｙ（２）から選択端子２８の入力端子Ａ０に出力する。

これにより、正側パルス生成回路２７１は、差動クロックＣＫＡ及びＣＫＢの状態がいずれも“１”である場合、その状態を “０”とする差動パルス信号ＰＬＳ＿Ｃを生成し出力する。一方、正側パルス生成回路２７１は、差動クロックＣＫＡ及びＣＫＢの状態のうち少なくともいずれか１つが“０”である場合、その状態を“１”とする差動パルス信号ＰＬＳ＿Ｃを生成し出力する。

また、負側パルス生成回路２７１’は、差動入力端子Ａ（１）に入力されるクロックＣＫＡ（２）と、差動入力端子Ｂ（１）に入力されるクロックＣＫＢ（２）とに対して否定論理積を行うとともに、差動入力端子Ａ（２）に入力されるクロックＣＫＡ（１）と、差動入力端子Ｂ（２）に入力されるクロックＣＫＢ（１）に対して否定論理和を行い、該否定論理積及び否定論理和の結果を差動パルス信号ＰＬＳ＿Ｄとして差動出力端子ＰＤから出力する。負側パルス生成回路２７１’は、例えば、トランジスタＴＲ２１’乃至ＴＲ３０’を含んで構成される。

具体的には、負側パルス生成回路２７１’は、分周回路２３から差動入力端子Ａ（１）に出力されるクロックＣＫＡ（２）と、遅延回路２４から差動入力端子Ｂ（１）に出力されるクロックＣＫＢ（２）とに対して否定論理積を行い、該否定論理積の結果をパルス信号ＰＬＳ＿Ｄ（１）として、差動出力端子Ｙ（１）から選択回路２８の入力端子Ａ１に出力する。また、負側パルス生成回路２７１’は、分周回路２３から差動入力端子Ａ（２）に出力されるクロックＣＫＡ（１）と、遅延回路２４から差動入力端子Ｂ（２）に出力されるクロックＣＫＢ（１）とに対して否定論理和を行い、該否定論理和の結果をパルス信号ＰＬＳ＿Ｄ（２）として差動出力端子Ｙ（２）から選択回路２８の入力端子Ａ１に出力する。

これにより、負側パルス生成回路２７１’は、差動クロックＣＫＡ及びＣＫＢの状態がいずれも“０”である場合、その状態を “０”とする差動パルス信号ＰＬＳ＿Ｄを生成し出力する。一方、負側パルス生成回路２７１’は、差動クロックＣＫＡ及びＣＫＢの状態のうち少なくともいずれか１つが“１”である場合、その状態を“１”とする差動パルス信号ＰＬＳ＿Ｄを生成し出力することとなる。

次に、正側パルス生成回路２７１の構成及びトランジスタＴＲ２１乃至ＴＲ３０の動作の詳細について説明する。なお、負側パルス生成回路２７１’の構成及びトランジスタＴＲ２１’乃至ＴＲ３０’の動作の詳細に関しては、入力される差動クロック、及び出力する差動パルス信号が正側パルス生成回路２７１と異なることを除いて、正側パルス生成回路２７１と同じであるため、その説明を省略する。

トランジスタＴＲ２１は、例えば、Ｐ型トランジスタである。具体的には、トランジスタＴＲ２１は、クロックＣＫＡ（１）に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（１）の電位を決定する。また、トランジスタＴＲ２１は、そのドレインは差動出力端子Ｙ（１）と、トランジスタＴＲ２２、ＴＲ２４及びＴＲ２５のドレインと、トランジスタＴＲ２６のゲートとに接続される一方、ソースは電源線ＶＤＤに接続され、さらにゲートは差動入力端子Ａ（１）と、トランジスタＴＲ２３のゲートとに接続される。

トランジスタＴＲ２２は、例えば、Ｎ型トランジスタである。具体的には、トランジスタＴＲ２２は、クロックＣＫＢ（１）に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（１）の電位を決定する。また、トランジスタＴＲ２２は、そのドレインは差動出力端子Ｙ（１）と、トランジスタＴＲ２１、ＴＲ２４及びＴＲ２５のドレインと、トランジスタＴＲ２６のゲートとに接続される一方、ソースはトランジスタＴＲ２３のドレインに接続され、さらにゲートは差動入力端子Ｂ（１）に接続される。

トランジスタＴＲ２３は、例えば、Ｎ型トランジスタである。具体的には、トランジスタＴＲ２３は、クロックＣＫＡ（１）に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（１）の電位を決定する。また、トランジスタＴＲ２３は、そのドレインはトランジスタＴＲ２２のソースに接続される一方、ソースは接地線ＧＮＤに接続され、さらにゲートは差動入力端子Ａ（１）と、トランジスタＴＲ２１のゲートとに接続される。

トランジスタＴＲ２４は、例えば、Ｐ型トランジスタである。具体的には、トランジスタＴＲ２４は、クロックＣＫＢ（１）に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（１）の電位を決定する。また、トランジスタＴＲ２４は、そのドレインは差動出力端子Ｙ（１）と、トランジスタＴＲ２１、ＴＲ２２及びＴＲ２５のドレインと、トランジスタＴＲ２６のゲートとに接続される一方、ソースは電源線ＶＤＤに接続され、さらにゲートは差動入力端子Ｂ（１）に接続される。

トランジスタＴＲ２５は、例えば、Ｎ型トランジスタである。具体的には、トランジスタＴＲ２５は、差動出力端子Ｙ（２）の状態に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（１）の電位を決定する。また、トランジスタＴＲ２５は、そのドレインは差動出力端子Ｙ（１）と、トランジスタＴＲ２１、ＴＲ２２及びＴＲ２４のドレインと、トランジスタＴＲ２６のゲートとに接続される一方、ソースは接地線ＧＮＤに接続され、さらにゲートは差動出力端子Ｙ（２）と、トランジスタＴＲ２６、ＴＲ２７、ＴＲ２９及びＴＲ３０のドレインとに接続される。

トランジスタＴＲ２６は、例えば、Ｐ型トランジスタである。具体的には、トランジスタＴＲ２６は、差動出力端子Ｙ（１）の状態に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（２）の電位を決定する。また、トランジスタＴＲ２６は、そのドレインは差動出力端子Ｙ（２）と、トランジスタＴＲ２７、ＴＲ２９及びＴＲ３０のドレインと、トランジスタＴＲ２５のゲートとに接続される一方、ソースは電源線ＶＤＤに接続され、さらにゲートは差動出力端子Ｙ（１）に接続される。

トランジスタＴＲ２７は、例えば、Ｎ型トランジスタである。具体的には、トランジスタＴＲ２７は、クロックＣＫＡ（２）に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（２）の電位を決定する。また、トランジスタＴＲ２７は、そのドレインは差動出力端子Ｙ（２）と、トランジスタＴＲ２６、ＴＲ２９及びＴＲ３０のドレインと、トランジスタＴＲ２５のゲートとに接続される一方、ソースは接地線ＧＮＤに接続され、さらにゲートは差動入力端子Ａ（２）に接続される。

トランジスタＴＲ２８は、例えば、Ｐ型トランジスタである。具体的には、トランジスタＴＲ２８は、クロックＣＫＡ（２）に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（２）の電位を決定する。また、トランジスタＴＲ２８は、そのドレインはトランジスタＴＲ２９のソースに接続される一方、ソースは電源線ＶＤＤに接続され、さらにゲートは差動入力端子Ａ（２）に接続される。

トランジスタＴＲ２９は、例えば、Ｐ型トランジスタである。具体的には、トランジスタＴＲ２９は、クロックＣＫＢ（２）に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（２）の電位を決定する。また、トランジスタＴＲ２９は、そのドレインは差動出力端子Ｙ（２）と、トランジスタＴＲ２６、ＴＲ２７及びＴＲ３０のドレインと、トランジスタＴＲ２５のゲートとに接続される一方、ソースはトランジスタＴＲ２８のドレインに接続され、さらにゲートは差動入力端子Ｂ（２）に接続される。

トランジスタＴＲ３０は、例えば、Ｎ型トランジスタである。具体的には、トランジスタＴＲ３０は、クロックＣＫＢ（２）に基づいて、自身のオン／オフを制御することによって、差動出力端子Ｙ（２）の電位を決定する。また、トランジスタＴＲ３０は、そのドレインは差動出力端子Ｙ（２）と、トランジスタＴＲ２６、ＴＲ２７及びＴＲ２９のドレインと、トランジスタＴＲ２５のゲートとに接続される一方、ソースは接地線ＧＮＤに接続され、さらにゲートは差動入力端子Ｂ（２）に接続される。

また、正側パルス生成回路２７１では、差動出力端子Ｙ（１）の状態に基づいてトランジスタＴＲ２６が、差動出力端子Ｙ（２）の状態に基づいてトランジスタＴＲ２５がそれぞれ制御される。これにより、正側パルス生成回路２７１の電流駆動能力は、差動出力端子Ｙ（１）及びＹ（２）の状態がそれぞれ異なる状態である場合に最も多くなるため、正側パルス生成回路２７１は、パルス信号ＰＬＳ＿Ｃ（１）及びＰＬＳ＿Ｃ（２）の位相の関係が逆位相に近づくように該信号の位相の関係を制御することとなる。

図１４は、本発明の一実施形態に係るクロック生成回路における位相制御回路の各種の制御信号のタイミングチャートである。より具体的には、図１４は、本発明の一実施形態に係るクロック生成回路１の位相制御回路２０において、パルス生成回路２７に入力される差動クロックＣＫＡ及びＣＫＢと、パルス生成回路２７から出力される差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄとの関係を示すタイミングチャートである。

同図を参照して、分周回路２３及び遅延回路２６によって、所定の周波数で交番する差動クロックＣＫＡと、差動クロックＣＫＡに対して遅延時間Δｄ１だけ遅れた位相を有する差動クロックＣＫＢとがパルス生成回路２７に入力されると仮定する。斯かる場合において、差動クロックＣＫＡの最初の立ち上がり及び立ち下がりタイミングをそれぞれ時刻ｔ１０及び時刻ｔ１２と定義する。また、差動クロックＣＫＢの最初の立ち下がり及び立ち上がりタイミングをそれぞれ時刻ｔ１１及び時刻ｔ１３と定義する。

時刻ｔ１０から時刻ｔ１１までの期間において、分周回路２３は、差動クロックＣＫＡの状態を“１”として該差動クロックを出力する。また、遅延回路２６は、差動クロックＣＫＢの状態を“１”として該差動クロックを出力する。そして、パルス生成回路２７は、分周回路２３から出力される差動クロックＣＫＡの状態“１”と、遅延回路２６から出力される差動クロックＣＫＢの状態“１”とに基づいて、それぞれその状態を“０”及び“１”とする差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄを生成し、該信号を選択回路２８に出力する。

時刻ｔ１１から時刻ｔ１２までの期間において、分周回路２３は、差動クロックＣＫＡの状態を“１”として該差動クロックを出力する。また、遅延回路２６は、差動クロックＣＫＢの状態を“０”として該差動クロックを出力する。そして、パルス生成回路２７は、分周回路２３から出力される差動クロックＣＫＡの状態“１”と、遅延回路２６から出力される差動クロックＣＫＢの状態“０”とに基づいて、その状態を“１”とする差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄを生成し、該信号を選択回路２８に出力する。

時刻ｔ１２から時刻ｔ１３までの期間において、分周回路２３は、差動クロックＣＫＡの状態を“０”として該差動クロックを出力する。また、遅延回路２６は、差動クロックＣＫＢの状態を“０”として該差動クロックを出力する。そして、パルス生成回路２７は、分周回路２３から出力される差動クロックＣＫＡの状態“０”と、遅延回路２６から出力される差動クロックＣＫＢの状態“０”とに基づいて、それぞれその状態を“１”及び“０”とする差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄを生成し、該信号を選択回路２８に出力する。

時刻ｔ１３から時刻ｔ１４までの期間において、分周回路２３は、差動クロックＣＫＡの状態を“０”として該差動クロックを出力する。また、遅延回路２６は、差動クロックＣＫＢの状態を“１”として該差動クロックを出力する。そして、パルス生成回路２７は、分周回路２３から出力される差動クロックＣＫＡの状態“０”と、遅延回路２６から出力される差動クロックＣＫＢの状態“１”とに基づいて、その状態を“１”とする差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄを生成し、該信号を選択回路２８に出力する。

上述したように、パルス生成回路２７は、差動クロックＣＫＡの立ち上がりのタイミングから、差動クロックＣＫＢの立ち下がりのタイミングまでの期間（即ち、Δｄ１［ｓ］）でその状態を“０”として、それ以外の期間でその状態を“１”とする差動パルス信号ＰＬＳ＿Ｃを生成し、該信号を選択回路２８に出力する。また、パルス生成回路２７は、差動クロックＣＫＡの立ち下がりのタイミングから、差動クロックＣＫＢの立ち上がりのタイミングまでの期間（即ちΔｄ１［ｓ］）でその状態を“０”として、それ以外の期間でその状態を“１”とする差動パルス信号ＰＬＳ＿Ｄを生成し、該信号を選択回路２８に出力する。従って、パルス生成回路２７が生成する差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄの関係は、差動パルス信号ＰＬＳ＿Ｄの位相が差動パルス信号ＰＬＳ＿Ｃの位相に対して９０°遅れた位相を有するという関係となる。

図１５は、本発明の一実施形態に係るクロック生成回路における位相制御回路の各種の制御信号のタイミングチャートである。より具体的には、図１５は、本発明の一実施形態に係るクロック生成回路１の位相制御回路２０において、選択回路２８に入力される差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄと、遅延差動クロックＣＫＡ＿ＤＬと、選択回路２８から出力されるファイン位相制御信号ＦＩＮＥ＿ＣＴとの関係を示すタイミングチャートである。

なお、本明細書において、遅延差動クロックＣＫＡ＿ＤＬの正側及び負側のクロックをそれぞれ遅延クロックＣＫＡ＿ＤＬ（１）及びＣＫＡ＿ＤＬ（２）と定義する。また、ファイン位相制御信号ＦＩＮＥ＿ＣＴの正側及び負側の信号をそれぞれファイン位相制御信号ＦＩＮＥ＿ＣＴ（１）及びＦＩＮＥ＿ＣＴ（２）と定義する。

同図を参照して、パルス生成回路２７によって、所定の間隔で発生するパルスを有する差動パルス信号ＰＬＳ＿Ｃと、差動パルス信号ＰＬＳ＿Ｃに対して９０°遅れた位相を有する差動パルス信号ＰＬＳ＿Ｄとが選択回路２８に入力され、遅延回路２４によって、差動パルス信号ＰＬＳ＿Ｃ及びＰＬＳ＿Ｄの２倍の周波数で交番する遅延差動クロックＣＫＡ＿ＤＬが選択回路２８に入力されると仮定する。斯かる場合において、遅延差動クロックＣＫＡ＿ＤＬの最初の立ち上がり及び立下りタイミングをそれぞれ時刻ｔ２０及び時刻ｔ２１と定義する。また、時刻ｔ２１以降で遅延クロックＣＫＡ＿ＤＬが最初に立ち上るタイミングを時刻ｔ２２と定義する。

時刻ｔ２０から時刻ｔ２１までの期間において、遅延回路２４は、その状態を“１”とする遅延差動クロックＣＫＡ＿ＤＬを選択回路２８の選択端子ＳＬに出力する。パルス生成回路２７は、その状態を“１”とする差動パルス信号ＰＬＳ＿Ｃを選択回路２８の入力端子Ａ０に出力するとともに、該期間において、その状態が“１”から“０”となった後に“０”から“１”となるパルスを有する差動パルス信号ＰＬＳ＿Ｄを選択回路２８の入力端子Ａ１に出力する。選択回路２８は、選択端子ＳＬに入力される遅延差動クロックＣＫＡ＿ＤＬの状態“１”に従って、入力端子Ａ１に入力される差動パルス信号ＰＬＳ＿Ｄを選択し、該選択した信号をファイン位相制御信号ＦＩＮＥ＿ＣＴとして出力端子Ｙから電圧制御発振回路１０に出力する。

時刻ｔ２１から時刻ｔ２２までの期間において、遅延回路２４は、その状態を“０”とする遅延差動クロックＣＫＡ＿ＤＬを選択回路２８の選択端子ＳＬに出力する。パルス生成回路２７は、該期間において、その状態が“１”から“０”となった後に“０”から“１”となるパルスを有する差動パルス信号ＰＬＳ＿Ｃを選択回路２８の入力端子Ａ０に出力するとともに、その状態を“１”とする差動パルス信号ＰＬＳ＿Ｄを選択回路２８の入力端子Ａ１に出力する。選択回路２８は、選択端子ＳＬに入力される遅延差動クロックＣＫＡ＿ＤＬの状態“０”に従って、入力端子Ａ０に入力される差動パルス信号ＰＬＳ＿Ｃを選択し、該選択した信号をファイン位相制御信号ＦＩＮＥ＿ＣＴとして出力端子Ｙから電圧制御発振回路１０に出力する。

これにより、選択回路２８は、遅延差動クロックＣＫＡ＿ＤＬの状態が“０”である場合、その状態が“１”から“０” となった後に“０”から“１”となるパルスを有する差動パルス信号ＰＬＳ＿Ｃを選択する一方で、遅延差動クロックＣＫＡ＿ＤＬの状態が“１”である場合、その状態が“１”から“０” となった後に“０”から“１”となるパルスを有する差動パルス信号ＰＬＳ＿Ｄを選択する。選択回路２８は、遅延差動クロックＣＫＡ＿ＤＬの周期の半分の周期でパルスが発生するファイン位相制御信号ＦＩＮＥ＿ＣＴを生成し、該信号を電圧制御発振回路１０に出力することとなる。

上述したように、パルス生成回路２７及び選択回路２８は、差動排他的論理和回路を構成する。図１４及び図１５に示すように、ファイン位相制御信号ＦＩＮＥ＿ＣＴの状態は、差動クロックＣＫＡ及びＣＫＢの排他的論理和となっていることが分かる。

図１６は、本発明の一実施形態に係るクロック生成回路における位相制御回路の各種の信号のタイミングチャートである。具体的には、図１６は、本発明の一実施形態に係るクロック生成回路１が差動出力クロックＣＬＫＰ及びＣＬＫＮの位相の調整に要する時間を見積もるためのクロック生成回路１における位相制御回路２０の各種の信号のタイミングチャートである。

なお、同図において、時刻ｔ１乃至ｔ４、及び時刻ｔ２０は、それぞれ図７及び１５のものと同じであるため、その説明を省略する。また、同図において、位相制御回路２０がコース位相制御信号ＣＲＳ＿ＣＴの状態を変更するために必要な時間を時間ｃｒｓ＿ｓｅｔと定義する。また、コース位相制御信号ＣＲＳ＿ＣＴの状態が変更されてからファイン位相制御信号ＦＩＮＥ＿ＣＴにパルスが発生するまでの期間を期間ｍａｒと定義する。また、位相制御回路２０が電圧制御発振回路１０から出力される差動クロックＣＬＫＰ及びＣＬＫＮの位相の調整に要する時間を変更時間ｃｈｇ＿ｔｉｍｅと定義する。また、同図において、差動クロックＣＬＫ（図９を参照）の周波数は、１．２５［ＧＨｚ］であると仮定する。

上述したように、遅延差動クロックＣＫＡ＿ＤＬは、差動クロックＣＬＫに対して差動遅延制御回路２２が遅延を与え、分周回路２３が２分周し、さらに遅延回路２４が遅延を与えることによって生成される。よって、遅延差動クロックＣＫＡ＿ＤＬの周波数は、差動クロックＣＬＫの周波数の半分である６２５［ＭＨｚ］となり、遅延差動クロックＣＫＡ＿ＤＬの周期は１．６［ｎｓ］となる。

出力制御回路２５は、遅延差動クロックＣＫＡ＿ＤＬに基づいて、コース位相設定信号ＣＲＳ＿ＳＴをコース位相制御信号ＣＲＳ＿ＣＴとして電圧制御発振回路１０に出力するため、コース位相制御信号ＣＳＲ＿ＣＴの状態の変更に必要な時間ｃｒｓ＿ｓｅｔは、遅延差動クロックＣＫＡ＿ＤＬの周期である１．６［ｎｓ］となる。

選択回路２８は、遅延差動クロックＣＫＡ＿ＤＬの半分の周期で、パルス波形のファイン位相制御信号ＦＩＮＥ＿ＣＴをして出力するため、ファイン位相制御信号ＦＩＮＥ＿ＣＴの周期は８００［ｐｓ］となる。また、ファイン位相制御信号ＦＩＮＥ＿ＣＴは、遅延差動クロックＣＫＡ＿ＤＬに対して、最大で９０°遅れた位相を有することから、期間ｍａｒの長さは、最大で４００［ｐｓ］となる。

上述したように、電圧制御発振回路１０は、ファイン位相制御信号ＦＩＮＥ＿ＣＴにパルスが発生するタイミングで差動クロックＣＬＫＰ及びＣＬＫＮの位相の調整を行う。また、電圧制御発振回路１０は、多くとも２回の差動クロックＣＬＫＰ及びＣＬＫＮの調整で所望の位相に差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整することができる（図７を参照）。

マージンを考慮して、電圧制御発振回路１０が差動クロックＣＬＫＰ及びＣＬＫＮの位相の調整に３回のクロックを要すると仮定する。斯かる場合、差動クロックＣＬＫＰ及びＣＬＫＮの位相の調整に必要な時間は、（時間ｃｒｓ＿ｓｅｔ）＋（期間ｍａｒ）＋（ファイン位相制御信号ＦＩＮＥ＿ＣＴに３回パルスが発生する期間）より、１．６［ｎｓ］＋４００［ｐｓ］＋１．６［ｎｓ］＝３．６［ｎｓ］となるため、クロック生成回路１は、差動クロックＣＬＫＰ及びＣＬＫＮの位相の調整を開始してから、最大で３．６［ｎｓ］で該位相の調整を完了することができる。

図１７は、本発明の一実施形態に係るクロック生成回路における周波数制御回路の一例を示す図である。同図が示すように、周波数制御回路３０は、例えば、位相比較器３１と、チャージポンプ回路３２と、ループフィルタ３３と、電圧制御発振回路３４と、分周回路３５とを含んで構成される。

位相比較器３１は、外部から供給される参照クロックＣＬＫ＿ＲＥＦと、分周回路３５から供給される帰還クロックＣＬＫ＿ＦＥＢとの位相を比較し、比較結果に応じて該クロックの間の位相差を一対の位相誤差信号ＵＰ及びＤＮとして、チャージポンプ回路３２に出力する。

チャージポンプ回路３２は、位相比較回路３１から出力される位相誤差信号ＵＰ及びＤＮを信号電流に変換し、該信号電流を駆動信号ＩＣＰとして、ループフィルタ３３に出力する。

ループフィルタ３３は、チャージポンプ回路３２から出力される駆動信号ＩＣＰを受け、該信号に対して平滑化を行い信号電位に変換し、信号電位に変換した該信号を周波数制御信号ＦＲＱ＿ＣＴとして電圧制御発振回路３４と、出力端子ＯＵＴを介して電圧制御発振回路１０の周波数端子ＦＲＱとに出力する。

電圧制御発振回路３４は、ループフィルタ３３から出力される周波数制御信号ＦＲＱ＿ＣＴを受け、該信号の電位に応じた周波数で発振することによって、クロックＣＬＫ＿ＶＣＯを生成し、該信号を分周回路３５に出力する。なお、電圧制御発振回路３４は、電圧制御発振回路１０を自身の周波数と同じ周波数で発振させるために、電圧制御発振回路１０と同じ回路構成、回路トポロジー及び／又は回路配置であっても良い。斯かる場合において、電圧制御発振回路３４のファイン端子ＦＩＮＥ及びコース端子ＣＲＳは、それぞれ所定の状態に固定され、電圧制御発振回路３４は、ループフィルタ３３から出力される周波数制御信号ＦＲＱ＿ＣＴを周波数端子ＦＲＱで受け、クロック端子ＣＰ及びＣＮから分周回路３５にクロックＣＬＫ＿ＶＣＯを出力する。

分周回路３５は、電圧制御発振回路３４から出力されるクロックＣＬＫ＿ＶＣＯを受け、該クロックＣＬＫ＿ＶＣＯを所定の分周比に従って分周を行うことで帰還クロックＣＬＫ＿ＦＥＢを生成し、該生成した帰還クロックＣＬＫ＿ＦＥＢを位相比較器３１に出力する。

図１８は、本発明の一実施形態に係るクロック生成回路の位相制御回路の動作を概略的に説明するためのフローチャートである。同図を参照して、位相制御回路２０は、まず、例えば、外部からの位相設定要求に基づいて、該位相設定要求に従う電圧制御発振回路１０が出力する差動クロックＣＬＫＰ及びＣＬＫＮの位相の調整角度を決定する（Ｓ１８０１）。

次に、位相制御回路２０は、ステップＳ１８０１の処理で決定した差動クロックＣＬＫＰ及びＣＬＫＮの調整角度に基づいて、コース位相設定及びファイン位相設定を決定する（Ｓ１８０２）。コース位相設定及びファイン位相設定はそれぞれコース位相及びファイン位相に基づいて決定される。コース位相は、コース位相制御信号ＣＲＳ＿ＣＴによって調整される位相であり、以下の式１によって算出される。また、ファイン位相は、ファイン位相制御信号ＦＩＮＥ＿ＣＴによって調整される位相であり、調整角度からコース位相を減じることによって算出される。
（コース位相）＝１８０×ＲＯＵＮＤＵＰ（（調整角度）／１８０） …＜式１＞
ただし、式１のＲＯＵＮＤＵＰ（）は、括弧内の値に対して小数点以下を切り上げる演算を行うことを意味する。

位相制御回路２０は、ステップＳ１８０２の処理で決定したコース位相に基づいて、コース位相制御信号ＣＲＳ＿ＳＴを生成する（Ｓ１８０３）。ステップＳ１８０３の処理の詳細については、図１９を参照して説明される。次に、位相制御回路２０は、ステップＳ１８０２の処理で決定したファイン位相に基づいて、ファイン位相制御信号ＦＩＮＥ＿ＣＴを生成する。具体的には、位相制御回路２０は、差動遅延制御回路２２（図９及び１０を参照）の遅延時間がステップＳ１８０２の処理で算出したファイン位相に対応する遅延時間となるように、位相設定回路２１でファイン位相設定信号ＦＩＮＥ＿ＳＴを生成し、該信号を差動遅延制御回路２２に出力することによって、ファイン位相制御信号ＦＩＮＥ＿ＣＴを生成する（Ｓ１８０４）。

位相制御回路２０は、ステップＳ１８０３及びＳ１８０４の処理で生成したコース位相制御信号ＣＲＳ＿ＣＴ及びファイン位相制御信号ＦＩＮＥ＿ＣＴを電圧制御発振回路１０に出力する（Ｓ１８０５）。位相制御回路２０は、ファイン位相制御信号ＦＩＮＥ＿ＣＴに基づいて、各差動インバータ回路１２の出力に対して、対応するコース位相制御信号ＣＲＳ＿ＣＴに従う制御を行う（Ｓ１８０６）。そして、位相制御回路２０は、ファイン位相制御信号ＦＩＮＥ＿ＣＴ及びコース位相制御信号ＣＲＳ＿ＣＴによる各差動インバータ回路１２の出力の制御を解除することと、該制御を再び実行することとを継続的に繰り返す（リピートする）ことによって（Ｓ１８０７）、電圧制御発振回路１０が出力する差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整し、該位相の調整を終了する。

図１９は、本発明の一実施形態に係るクロック生成回路の位相制御回路の動作を概略的に説明するためのフローチャートであり、図１８におけるステップＳ１８０３の処理の詳細を示している。

まず、位相制御回路２０は、ステップＳ１８０２の処理で決定したコース位相に基づいて、出力する差動クロックの位相が０°及び１８０°となる差動インバータ回路１２の段（即ち、基準段）を決定する（Ｓ１９０１）。なお、差動インバータ回路１２の段は、リングオシレータにおける最前段の差動インバータ回路１２の段を１として、差動クロックの伝搬方向に向かって増加するものとする（図１を参照）。基準段は、例えば、以下の式２によって算出される。
（基準段）＝ＭＯＤ（（コース位相）×（Ｍ／１８０）−１，Ｍ）＋１ ＜式２＞
ただし、式２のＭＯＤ（ｘ，ｙ）は、値ｘを値ｙで除した場合の剰余を求める演算を行うことを意味する。また、値Ｍは、電圧制御発振回路１０における差動インバータ回路１２の数を示す。

次に、位相制御回路２０は、カウント値Ｎを初期化し、各差動インバータ回路１２に対するコース位相の設定を開始する。まず、位相制御回路２０は、設定対象の差動インバータ回路１２が基準段であるか否かを判断する（Ｓ１９０２）。位相制御回路２０は、設定対象の差動インバータ回路１２が基準段であると判断する場合（Ｓ１９０２のＹｅｓ）、設定対象の差動インバータ回路１２の出力の制御を行わないように、コース位相設定信号ＣＲＳ＿ＳＴの対応するビット又は信号の状態を“非制御”に設定し（Ｓ１９０３）、ステップＳ１９１３の処理に進む。

一方、位相制御回路２０は、設定対象の差動インバータ回路１２が基準段でないと判断する場合（Ｓ１９０２のＮｏ）、設定対象の差動インバータ回路１２は基準段より後段であるか否かを判断する（Ｓ１９０４）。位相制御回路２０は、設定対象の差動インバータ回路１２が基準段より後段であると判断する場合（Ｓ１９０４のＹｅｓ）、カウント値Ｎに１を加算し（Ｓ１９０５）、ステップＳ１９０６の処理に進む。一方、位相制御回路２０は、設定対象の差動インバータ回路１２が基準段より後段でないと判断する場合（Ｓ１９０４のＮｏ）、ステップＳ１９０６の処理に進む。

位相制御回路２０は、設定対象の差動インバータ回路１２が基準段から数えて奇数の段であるか否かを判断する（Ｓ１９０６）。位相制御回路２０は、設定対象の差動インバータ回路１２が基準段から数えて奇数の段であると判断する場合（Ｓ１９０６のＹｅｓ）、カウント値Ｎに１を加算して（Ｓ１９０７）、ステップＳ１９０８の処理に進む。一方、位相制御回路２０は、設定対象の差動インバータ回路１２が基準段から数えて奇数の段でないと判断する場合（Ｓ１９０６のＮｏ）、ステップＳ１９０８の処理に進む。

位相制御回路２０は、コース位相が１８０°よりも大きいか否かを判断する（Ｓ１９０８）。位相制御回路２０は、コース位相が１８０°よりも大きいと判断する場合（Ｓ１９０８のＹｅｓ）、カウント値Ｎに１を加算し（Ｓ１９０９）、ステップＳ１９１０の処理に進む。一方、位相制御回路２０は、コース位相が１８０°よりも大きくないと判断する場合（Ｓ１９０８のＮｏ）、ステップＳ１９１０の処理に進む。

位相制御回路２０は、カウント値Ｎが奇数であるか否かを判断する（Ｓ１９１０）。位相制御回路２０は、カウント値Ｎが奇数であると判断する場合（Ｓ１９１０のＹｅｓ）、対象の差動インバータ回路１２の差動出力端子ｏｐ及びｏｎの状態をそれぞれ“１”及び“０”に制御するように、コース位相設定信号ＣＲＳ＿ＳＴの対応するビット又は信号の状態を“正論理制御”に設定し（Ｓ１９１１）、ステップＳ１９１３の処理に進む。一方、位相制御回路２０は、カウント値Ｎが奇数でないと判断する場合（Ｓ１９１０のＮｏ）、対象の差動インバータ回路１２の差動出力端子ｏｐ及びｏｎの状態をそれぞれ“０”及び“１”に制御するように、コース位相設定信号ＣＲＳ＿ＳＴの対応するビット又は信号の状態を“負論理制御”に設定し（Ｓ１９１２）、ステップＳ１９１３の処理に進む。

位相制御回路２０は、全ての差動インバータ回路１２の出力の制御の設定が終了したか否かを判断する（Ｓ１９１３）。位相制御回路２０は、全ての差動インバータ回路１２の出力の制御の設定が終了していないと判断する場合（Ｓ１９１３のＮｏ）、ステップＳ１９０２の処理に進む。一方で、位相制御回路２０は、全ての差動インバータ回路１２の出力の制御の設定が終了したと判断する場合（Ｓ１９１３のＹｅｓ）、コース位相制御信号ＣＲＳ＿ＣＴの生成の処理を終了する。

上述したように、本実施形態に係るクロック生成回路１は、リングオシレータの各差動インバータ回路１２の出力にマルチプレクサを接続していないため、低消費電力で動作し、さらに、マルチプレクサが電圧制御発振回路１０の発振周波数に与える影響を低減して差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整することができる。また、本実施形態に係るクロック生成回路１は、任意に制御可能なファイン位相制御信号ＦＩＮＥ＿ＣＴにパルス波形が発生するタイミングで、コース位相制御信号ＣＲＳ＿ＣＴに従って各差動インバータ回路１２の出力を制御することによって、高精度で差動クロックＣＬＫＰ及びＣＬＫＮの位相を調整することができる。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、半導体集積回路の分野に広く利用することができる。

１…クロック生成回路
１０…電圧制御発振回路
１１…差動インバータ制御回路
１２…差動インバータ回路
１２１，１２２…論理否定回路
１３…差動増幅回路
２０…位相制御回路
２１…位相設定回路
２２…差動遅延制御回路
２２１…遅延制御回路
２２１１，２２１２…論理否定回路
２３…分周回路
２４，２６…遅延回路
２５…出力制御回路
２７…パルス生成回路
２７１…正側パルス生成回路
２７１’…負側パルス生成回路
２８…選択回路
３０…周波数制御回路
３１…位相比較器
３２…チャージポンプ回路
３３…ループフィルタ
３４…電圧制御発振回路
３５…分周回路

Claims (14)

1. 複数の差動インバータ回路が環状に接続されたリングオシレータを含む電圧制御発振回路と、
   前記複数の差動インバータ回路のうち、第１グループに属する差動インバータ回路以外の第２グループに属する差動インバータ回路の出力を、所定の期間、第１の状態又は第２の状態のいずれかに制御するとともに前記第１グループに属する差動インバータ回路の出力を、前記所定の期間、第３の状態に制御する位相制御回路と、を備え、
   前記第２グループに属する差動インバータ回路は、前記第１の状態で、第１の差動出力端子から第１の論理信号を出力するとともに、第２の差動出力端子から第２の論理信号を出力し、
   前記第２グループに属する差動インバータ回路は、前記第２の状態で、前記第１の差動出力端子から前記第２の論理信号を出力するとともに、前記第２の差動出力端子から前記第１の論理信号を出力する、
   クロック生成回路。
2. 前記第１グループに属する差動インバータ回路は、前記第３の状態で、前段に接続される差動インバータ回路からの入力に対して論理否定を行い、該論理否定の結果を示す論理信号を次段に接続される差動インバータ回路に出力する、
   請求項１記載のクロック生成回路。
3. 前記複数の差動インバータ回路のそれぞれは、
   第１の差動入力端子に入力される差動クロックのうちの一方に対して論理否定を行い、該論理否定の結果を前記第２の差動出力端子から出力する第１のインバータ回路と、
   第２の差動入力端子に入力される差動クロックのうちの他方に対して論理否定を行い、該論理否定の結果を前記第１の差動出力端子から出力する第２のインバータ回路と、をさらに備える、
   請求項２記載のクロック生成回路。
4. 前記複数の差動インバータ回路のそれぞれは、前記第１の差動出力端子及び第１の電源線の間に接続される第１の電流経路と、前記第２の差動出力端子及び前記第１の電源線の間に接続される第２の電流経路とをさらに備え、
   前記第１の電流経路及び第２の電流経路は、対応する前記差動出力端子が前記第１の論理信号を出力する場合に導通する、
   請求項２記載のクロック生成回路。
5. 前記複数の差動インバータ回路のそれぞれは、前記第１の差動出力端子及び第２の電源線の間に接続される第１の電流経路と、前記第２の差動出力端子及び前記第２の電源線の間に接続される第２の電流経路とをさらに備え、
   前記第１の電流経路及び第２の電流経路は、対応する前記差動出力端子が前記第２の論理信号を出力する場合に導通する、
   請求項２記載のクロック生成回路。
6. 前記位相制御回路は、前記第２グループに属する差動インバータ回路の出力を、前記電圧制御発振回路が出力する第１の差動クロックの周期に比例する所定の周期で、前記所定の期間、前記第１の状態又は前記第２の状態に制御する、
   請求項１記載のクロック生成回路。
7. 前記位相制御回路は、前記複数の差動インバータ回路のそれぞれと前記第１の状態及び前記第２の状態との対応関係の情報を有するコース位相制御信号と、前記所定の期間の情報を有するパルス波形のファイン位相制御信号とを前記電圧制御発振回路に出力し、
   前記電圧制御発振回路は、前記ファイン位相制御信号のパルス波形の立ち上がり又は立ち下がりで、前記ファイン位相制御信号のパルス幅に相当する前記所定の期間、前記対応関係に従う前記第１の状態又は前記第２の状態に、前記複数の差動インバータ回路の出力をそれぞれ決定する、
   請求項１記載のクロック生成回路。
8. 前記位相制御回路は、
   外部より要求される、前記電圧制御発振回路が出力する第１の差動クロックの位相の調整角度に基づいて、前記複数の差動インバータ回路のそれぞれが出力する差動クロックの位相差に関するファイン位相設定を決定する位相設定回路と、
   前記ファイン位相設定に従う第１の遅延時間を第２の差動クロックに与え、第３の差動クロックとして出力する差動遅延制御回路と、
   前記第３の差動クロックに対して前記パルス幅に対応する第２の遅延時間を与え、第４の差動クロックとして出力する遅延回路と、
   前記第３の差動クロック及び前記第４の差動クロックに従う前記ファイン位相制御信号を生成し、前記ファイン位相制御信号を前記電圧制御発振回路に出力する論理回路と、を備える、
   請求項７記載のクロック生成回路。
9. 前記位相設定回路は、前記調整角度に基づいて、前記ファイン位相設定が示す位相差よりも大きい位相差を示すコース位相設定を決定し、
   前記位相制御回路は、前記ファイン位相制御信号に同期して、前記コース位相設定を前記コース位相制御信号として前記電圧制御発振回路に出力する、
   請求項８記載のクロック生成回路。
10. 前記論理回路は、前記第３の差動クロック及び前記第４の差動クロックに対して排他的論理和を行い、前記排他的論理和の結果を前記ファイン位相制御信号として前記電圧制御発振回路に出力する、請求項８記載のクロック生成回路。
11. 前記位相設定回路は、
    前記複数の差動インバータ回路のうち、前記調整角度に対応する差動インバータ回路を前記第１グループに決定し、
    前記複数の差動インバータ回路のうち、前記第１グループに属する差動インバータ回路以外の差動インバータ回路を前記第２グループに決定し、
    前記第２グループに属する差動インバータ回路の出力を前記第１の状態又は前記第２の状態に決定し、
    前記決定した複数の差動インバータ回路の出力の状態をコース位相設定とする、
    請求項９記載のクロック生成回路。
12. 前記位相設定回路は、所定のカウント値を０として、
    前記位相設定回路は、前記調整角度が１８０°以上であるか否かを判断し、前記調整角度が１８０°以上であると判断する場合、前記所定のカウント値に１を加算し、
    前記位相設定回路は、前記第２グループに属する一の差動インバータ回路が前記リングオシレータにおいて前記第１グループに属する差動インバータ回路よりも後段であるか否かを判断し、前記一の差動インバータ回路が前記リングオシレータにおいて前記第１グループに属する差動インバータ回路よりも後段であると判断する場合、前記所定のカウント値に１を加算し、
    前記位相設定回路は、前記一の差動インバータ回路が前記リングオシレータにおいて前記第１グループに属する差動インバータ回路から数えて奇数の段であるか否かを判断し、前記一の差動インバータ回路が前記リングオシレータにおいて前記第１グループに対応する差動インバータ回路から数えて奇数の段であると判断する場合、前記所定のカウント値に１を加算し、
    前記位相設定回路は、前記所定のカウント値が奇数であるか否かを判断し、前記所定のカウント値が奇数であると判断する場合、前記一の差動インバータ回路の出力を前記第１の状態に決定し、前記所定のカウント値が奇数でないと判断する場合、前記一の差動インバータ回路の出力を前記第２の状態に決定する、
    請求項１１記載のクロック生成回路。
13. 前記リングオシレータの発振周波数を制御するため、前記電圧制御発振回路の動作に対応する周波数制御回路をさらに備える、
    請求項１記載のクロック生成回路。
14. 複数の差動インバータ回路が環状に接続されたリングオシレータを含む電圧制御発振回路が出力する差動クロックの位相の調整方法であって、
    前記複数の差動インバータ回路のうち、第１グループに属する差動インバータ回路以外の第２グループに属する差動インバータ回路の出力を、所定の期間、第１の状態又は第２の状態に制御するとともに前記第１グループに属する差動インバータ回路の出力を、前記所定の期間、第３の状態に制御することを含み、
    前記第２グループに属する差動インバータ回路は、前記第１の状態で、第１の差動出力端子から第１の論理信号を出力するとともに、第２の差動出力端子から第２の論理信号を出力し、
    前記第２グループに属する差動インバータ回路は、前記第２の状態で、前記第１の差動出力端子から前記第２の論理信号を出力するとともに、前記第２の差動出力端子から前記第１の論理信号を出力する、
    差動クロックの位相の調整方法。