JP2000068276A - ＶＬＳＩ（ｖｅｒｙｌａｒｇｅｓｃａｌｅｉｎｔｅｇｒａｔｉｏｎ）回路及びその製造方法 - Google Patents
ＶＬＳＩ（ｖｅｒｙｌａｒｇｅｓｃａｌｅｉｎｔｅｇｒａｔｉｏｎ）回路及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＶＬＳＩ（very large scale integration）
回路の金属面の間、及び金属面内のクロス・トークを減
少させるＶＬＳＩ回路及びその製造方法を得る。 【解決手段】 ＶＬＳＩチップの一つの金属面i+1は、
このチップの設計にしたがって配置された配線１と、金
属線路の間の配線が存在しない空の領域３を有す。空領
域３の使われていないチャネルは、近接面（不図示）に
接続された電圧／接地線路７により埋められている。こ
れらのセグメントは、近接面i上の電圧／接地バス９に
接続される。この付加した電圧トラックと接地トラック
により、同一の方向を向く配線は遮蔽されて、面内線路
間結合やクロス・トークが急激に減少する。さらに、垂
直面の間での線路間結合は、ほぼゼロにまで減少する。
回路の金属面の間、及び金属面内のクロス・トークを減
少させるＶＬＳＩ回路及びその製造方法を得る。 【解決手段】 ＶＬＳＩチップの一つの金属面i+1は、
このチップの設計にしたがって配置された配線１と、金
属線路の間の配線が存在しない空の領域３を有す。空領
域３の使われていないチャネルは、近接面（不図示）に
接続された電圧／接地線路７により埋められている。こ
れらのセグメントは、近接面i上の電圧／接地バス９に
接続される。この付加した電圧トラックと接地トラック
により、同一の方向を向く配線は遮蔽されて、面内線路
間結合やクロス・トークが急激に減少する。さらに、垂
直面の間での線路間結合は、ほぼゼロにまで減少する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＶＬＳＩ（very
large scale integration）回路及びその製造方法に関
するものであり、特に、ＶＬＳＩ回路の金属面の間、及
び金属面内のクロス・トークを減少させるＶＬＳＩ回路
及びその製造方法に関するものである。
large scale integration）回路及びその製造方法に関
するものであり、特に、ＶＬＳＩ回路の金属面の間、及
び金属面内のクロス・トークを減少させるＶＬＳＩ回路
及びその製造方法に関するものである。
【０００２】
【従来の技術】集積回路は絶えず生産され続け、ますま
す高密度で複雑なパッケージ内で相互接続されている。
これらの回路は、ハイテク電子応用技術を処理するため
に使用され、しばしば高周波や比較的ハイパワーなレベ
ルで動作するように設計された回路を含む。たとえば、
多くの高性能ディジタル・コンピュータにＶＬＳＩ（ve
ry large scale integration）回路が実装されている。
比較的高密度な電子パッケージにおいて使用される場合
に、このタイプの回路は正確に規定された電子的、機械
的特性を備えていなければならない。これらの特性に
は、線路インピーダンス、導通性、そして最小限度のノ
イズとクロス・トーク（クロス・カップリング）妨害が
含まれる。
す高密度で複雑なパッケージ内で相互接続されている。
これらの回路は、ハイテク電子応用技術を処理するため
に使用され、しばしば高周波や比較的ハイパワーなレベ
ルで動作するように設計された回路を含む。たとえば、
多くの高性能ディジタル・コンピュータにＶＬＳＩ（ve
ry large scale integration）回路が実装されている。
比較的高密度な電子パッケージにおいて使用される場合
に、このタイプの回路は正確に規定された電子的、機械
的特性を備えていなければならない。これらの特性に
は、線路インピーダンス、導通性、そして最小限度のノ
イズとクロス・トーク（クロス・カップリング）妨害が
含まれる。
【０００３】装置の集積度が上がるに従い、近接した金
属線路間の空間が減少する。そのため、サブミクロン技
術において、同じ配線面上の平行な配線の間や面の間で
のクロス・トークが、ますます重要になってきている。
金属線路は相互にますます近づけて設けられるので、金
属線路間の容量、誘導妨害の可能性が増加する。この妨
害は特に、それぞれの信号チャネルにおいて高周波信号
が近接した線路にまで伝播する場合に厄介である。クロ
ス・トークがノイズ源として働き、通信においてエラー
を誘発するので、電気的通信の信頼性が低くなる。典型
的には、隣接配線面は配線方向が平行ではないことが好
ましい。これにより、クロス・トークを無視しうるほど
に減少させることができる。しかし、面iとi+2、つま
り、ある面とその隣の隣の面は、典型的には平行な方向
を向いており、クロス・カップリングを引き起こし得
る。
属線路間の空間が減少する。そのため、サブミクロン技
術において、同じ配線面上の平行な配線の間や面の間で
のクロス・トークが、ますます重要になってきている。
金属線路は相互にますます近づけて設けられるので、金
属線路間の容量、誘導妨害の可能性が増加する。この妨
害は特に、それぞれの信号チャネルにおいて高周波信号
が近接した線路にまで伝播する場合に厄介である。クロ
ス・トークがノイズ源として働き、通信においてエラー
を誘発するので、電気的通信の信頼性が低くなる。典型
的には、隣接配線面は配線方向が平行ではないことが好
ましい。これにより、クロス・トークを無視しうるほど
に減少させることができる。しかし、面iとi+2、つま
り、ある面とその隣の隣の面は、典型的には平行な方向
を向いており、クロス・カップリングを引き起こし得
る。
【０００４】従来技術においては、この問題を処理する
ために、金属線路を囲む金属構造体によって部分的ある
いは全体的に遮蔽された金属線路を作る。様々な信号が
金属線路に沿って伝播し、金属構造体は接地されてい
る。この取り合わせにより、２つの線路は無視しうるほ
どの外部電磁場しか作り出さず、近接する線路により外
部に作られた場に対しても、無視しうるほどの磁化率し
かない。これらの従来技術の例は、ＵＳＰ−３５６０８
９３、４５７５７００、３３７０１８４、４５８１２９
１、３３５１８１６に記載されている。
ために、金属線路を囲む金属構造体によって部分的ある
いは全体的に遮蔽された金属線路を作る。様々な信号が
金属線路に沿って伝播し、金属構造体は接地されてい
る。この取り合わせにより、２つの線路は無視しうるほ
どの外部電磁場しか作り出さず、近接する線路により外
部に作られた場に対しても、無視しうるほどの磁化率し
かない。これらの従来技術の例は、ＵＳＰ−３５６０８
９３、４５７５７００、３３７０１８４、４５８１２９
１、３３５１８１６に記載されている。
【０００５】他の従来技術は、高性能のデジタル・コン
ピュータの構成部品を相互接続するためのもので、ポリ
マー・マトリックス内に配置された導体から構成される
多重層を含む。これらの従来技術における構造体は誘電
性を有し、そのため、高速なパルス伝播が可能になる。
しかし、高密度電子パッケージにおける高速信号のクロ
ス・トークを減少させることができない。さらに、従来
技術における他のタイプの構造体では、形、材質、幅そ
して厚さを選択することにより、この構造体を有する様
々な面を実装できるようにしている。しかし、これらの
従来技術における構造体では、十分な高周波で、制御さ
れたインピーダンスでの動作を行いながら、同時に十分
にクロストークを最小化することはできなかった。
ピュータの構成部品を相互接続するためのもので、ポリ
マー・マトリックス内に配置された導体から構成される
多重層を含む。これらの従来技術における構造体は誘電
性を有し、そのため、高速なパルス伝播が可能になる。
しかし、高密度電子パッケージにおける高速信号のクロ
ス・トークを減少させることができない。さらに、従来
技術における他のタイプの構造体では、形、材質、幅そ
して厚さを選択することにより、この構造体を有する様
々な面を実装できるようにしている。しかし、これらの
従来技術における構造体では、十分な高周波で、制御さ
れたインピーダンスでの動作を行いながら、同時に十分
にクロストークを最小化することはできなかった。
【０００６】ＵＳＰ−５１８４２１０において、少なく
とも３層を有する集積回路の高密度信号を相互接続する
ための装置が開示されている。これらの層は、電子回路
で信号を運ぶための信号層、信号層に隣接して配置され
た有機物質の付着した誘電層、そして金属の基準層であ
る。これらの層は、誘電層が信号層と金属基準層の間に
配置されうように重ねられている。線路インピーダンス
を制御し、電子回路内を伝達される信号の間のクロスト
ークを減少させるために、金属基準層は均一に間隔をお
いて配置されたアパーチャを有し、このアパーチャは傾
斜グリッド配置で設けられている。この構造により、ク
ロス・トークを減少させることができるが、この解決方
法は高価であり、不利なことには、付加的な配線のため
に多くの領域を必要とする。
とも３層を有する集積回路の高密度信号を相互接続する
ための装置が開示されている。これらの層は、電子回路
で信号を運ぶための信号層、信号層に隣接して配置され
た有機物質の付着した誘電層、そして金属の基準層であ
る。これらの層は、誘電層が信号層と金属基準層の間に
配置されうように重ねられている。線路インピーダンス
を制御し、電子回路内を伝達される信号の間のクロスト
ークを減少させるために、金属基準層は均一に間隔をお
いて配置されたアパーチャを有し、このアパーチャは傾
斜グリッド配置で設けられている。この構造により、ク
ロス・トークを減少させることができるが、この解決方
法は高価であり、不利なことには、付加的な配線のため
に多くの領域を必要とする。
【０００７】
【発明が解決しようとする課題】この発明の目的は、Ｖ
ＬＳＩ（very large scale integration）チップにおけ
る同一面上の平行な配線間と、面と面の間におけるクロ
ス・トークを減少させる構造体を有するＶＬＳＩ回路を
提供することである。さらに、他の目的は、付加的な配
線のために空間を無駄にすることがない、上記のような
構造体を有するＶＬＳＩ回路提供することである。又他
の目的は、後で設計に従い配線する必要がある付加的な
パワールートを形成することである。そして、他の目的
は、上記の構造体を有するＶＬＳＩ回路を製造する方法
を提供することである。
ＬＳＩ（very large scale integration）チップにおけ
る同一面上の平行な配線間と、面と面の間におけるクロ
ス・トークを減少させる構造体を有するＶＬＳＩ回路を
提供することである。さらに、他の目的は、付加的な配
線のために空間を無駄にすることがない、上記のような
構造体を有するＶＬＳＩ回路提供することである。又他
の目的は、後で設計に従い配線する必要がある付加的な
パワールートを形成することである。そして、他の目的
は、上記の構造体を有するＶＬＳＩ回路を製造する方法
を提供することである。
【０００８】
【課題を解決するための手段】以上説明したように、Ｖ
ＬＳＩ（very large scale integration）チップにおい
て、面i、i+2は、典型的には、同一方向を向いており、
クロス・カップリングが起こりうる。面iと面i+2との間
のこのクロス・カップリングは、層i+1の配線で遮蔽す
ることにより、無視することができる。チップ上には密
集領域があり、ここでは、中間層による遮蔽は常に確実
なものであるが、チップの縁部に隣接する領域のような
場合は、必ずしも遮蔽が確実に行われるとは限らない。
ＬＳＩ（very large scale integration）チップにおい
て、面i、i+2は、典型的には、同一方向を向いており、
クロス・カップリングが起こりうる。面iと面i+2との間
のこのクロス・カップリングは、層i+1の配線で遮蔽す
ることにより、無視することができる。チップ上には密
集領域があり、ここでは、中間層による遮蔽は常に確実
なものであるが、チップの縁部に隣接する領域のような
場合は、必ずしも遮蔽が確実に行われるとは限らない。
【０００９】チップにカスタム・マクロやメモリ・マク
ロを組み込む場合、環境は前もってわからず、そして、
面iにおける内部マクロ配線が面i+2におけるチップ相互
接続に対して遮蔽されているか否かは、確かではない。
配線率のロスを最小限に抑え、同時に回路の電気的特性
を改善するために、本発明は電圧そして／あるいは接地
金属線路で、ＶＬＳＩの空いている不使用チャネルを埋
め、これらを有効に所定のパワー・ラインすなわち電圧
／接地線路に結合する。
ロを組み込む場合、環境は前もってわからず、そして、
面iにおける内部マクロ配線が面i+2におけるチップ相互
接続に対して遮蔽されているか否かは、確かではない。
配線率のロスを最小限に抑え、同時に回路の電気的特性
を改善するために、本発明は電圧そして／あるいは接地
金属線路で、ＶＬＳＩの空いている不使用チャネルを埋
め、これらを有効に所定のパワー・ラインすなわち電圧
／接地線路に結合する。
【００１０】配線層（金属面）i、i+2の間の垂直カップ
リングは、ほぼゼロにまで減少する。これは、内部マク
ロ配線の間のカップリングやチップ・レベル信号配線間
のカップリングにも当てはめられる。さらには、クロッ
ク配線に対する異なる近接性によりに起こるクロック・
スキューは減少する。これは、各近接チャネルは信号線
路あるいは接地線路により占められているので、クロッ
ク配線容量は一定であるからである。
リングは、ほぼゼロにまで減少する。これは、内部マク
ロ配線の間のカップリングやチップ・レベル信号配線間
のカップリングにも当てはめられる。さらには、クロッ
ク配線に対する異なる近接性によりに起こるクロック・
スキューは減少する。これは、各近接チャネルは信号線
路あるいは接地線路により占められているので、クロッ
ク配線容量は一定であるからである。
【００１１】
【発明の実施の形態】実施の形態１．図１は、ＶＬＳＩ
チップの第２の金属面である、金属面i+1を例示的に示
したものである。この面は、このチップの設計にしたが
って配置された配線１を有している。図からわかるよう
に、空の領域３が金属線路の間にあり、そこには配線が
存在しない。時間臨界ネット（a timing critical ne
t）５がこの層にある場合、つまり、サイクルタイムを
決める最長経路が存在する場合は、臨界ネットには高い
分離要求特性を有する、他とは異なる配線方式を使用し
て隣接線との間隔を大きくしてネット容量を減らし、こ
の配線方式により、時間臨界ネットの近接チャネルをブ
ロックするのが有効である。
チップの第２の金属面である、金属面i+1を例示的に示
したものである。この面は、このチップの設計にしたが
って配置された配線１を有している。図からわかるよう
に、空の領域３が金属線路の間にあり、そこには配線が
存在しない。時間臨界ネット（a timing critical ne
t）５がこの層にある場合、つまり、サイクルタイムを
決める最長経路が存在する場合は、臨界ネットには高い
分離要求特性を有する、他とは異なる配線方式を使用し
て隣接線との間隔を大きくしてネット容量を減らし、こ
の配線方式により、時間臨界ネットの近接チャネルをブ
ロックするのが有効である。
【００１２】次に、図２に示すように、各面の全ての空
領域３、つまり、全ての空トラックあるいは使われてい
ないチャネルは、近接面（不図示）に接続された接地接
続部７により埋められている。接地金属線路のみならず
電圧金属線路も、使用していないチャネルを埋めるため
に使用することができる。交互のパターンが接地と電圧
のネットワークを改善するためには好ましい。電圧／接
地セグメントが埋められた後に、これらのセグメント
は、標準的な電圧／接地線路に接続される。図３はこの
接続を、近接面i上の電圧／接地バス９を示すことによ
り、図示したものである。
領域３、つまり、全ての空トラックあるいは使われてい
ないチャネルは、近接面（不図示）に接続された接地接
続部７により埋められている。接地金属線路のみならず
電圧金属線路も、使用していないチャネルを埋めるため
に使用することができる。交互のパターンが接地と電圧
のネットワークを改善するためには好ましい。電圧／接
地セグメントが埋められた後に、これらのセグメント
は、標準的な電圧／接地線路に接続される。図３はこの
接続を、近接面i上の電圧／接地バス９を示すことによ
り、図示したものである。
【００１３】上下の面に所定のパワー・バスがないため
に近接面に接続することができない、いくつかの短い遮
蔽セグメントが常に残るだろう（図２の１１）。これら
の短く、接続されていないセグメントは、各面から取り
除かれ、浮動セグメントが残らないようにされる。この
ように作られた構造体では、付加した電圧トラックと接
地トラックにより、電気的特性が改善される。さらに、
同一の方向を向く配線は遮蔽されて、面内線路間結合や
クロス・トークが急激に減少する。さらには、垂直面の
間での線路間結合は、ほぼゼロにまで減少する。
に近接面に接続することができない、いくつかの短い遮
蔽セグメントが常に残るだろう（図２の１１）。これら
の短く、接続されていないセグメントは、各面から取り
除かれ、浮動セグメントが残らないようにされる。この
ように作られた構造体では、付加した電圧トラックと接
地トラックにより、電気的特性が改善される。さらに、
同一の方向を向く配線は遮蔽されて、面内線路間結合や
クロス・トークが急激に減少する。さらには、垂直面の
間での線路間結合は、ほぼゼロにまで減少する。
【００１４】さらには、上記の方法により、新たなＡＣ
−ＤＣ帰電流路が加えられ、チップ上のコンデンサの効
率が改善される。これにより、チップ上の電圧／接地破
壊が大きく減少する。チップ上のＣＬＫ線路容量（Ｃ／
ｍｍ）は、偶発的な配線の近接には依存しないので、Ｃ
ＬＫ線路容量は一定に保たれ、ＣＬＫスキューも減少す
る。本実施形態の方法を使用することにより、金属密度
（metal density）は個々の金属面において５０％に達
し、チップの生産能力が改善される。
−ＤＣ帰電流路が加えられ、チップ上のコンデンサの効
率が改善される。これにより、チップ上の電圧／接地破
壊が大きく減少する。チップ上のＣＬＫ線路容量（Ｃ／
ｍｍ）は、偶発的な配線の近接には依存しないので、Ｃ
ＬＫ線路容量は一定に保たれ、ＣＬＫスキューも減少す
る。本実施形態の方法を使用することにより、金属密度
（metal density）は個々の金属面において５０％に達
し、チップの生産能力が改善される。
【００１５】上記の方法は、それぞれのコンピュータ・
プログラムによって自動的に行うことができる。このプ
ログラムは以下の入力から始まる必要がある。 ・配置及び配線の設計 ・時間臨界ネット（timing critical nets）のリスト ・埋める面と近接規則（adjacency rule）のリスト チップ上の配線構造は、まったくの非対称であり、典型
的には、電圧帰路または接地帰路あるいは基準面も含ま
ないものである。チップ上の基準面は、配線層を無駄に
するので設けることができない。従って、現代のマイク
ロ・プロセッサにおいては、全ての金属面が論理配線を
有することが必要とされる。
プログラムによって自動的に行うことができる。このプ
ログラムは以下の入力から始まる必要がある。 ・配置及び配線の設計 ・時間臨界ネット（timing critical nets）のリスト ・埋める面と近接規則（adjacency rule）のリスト チップ上の配線構造は、まったくの非対称であり、典型
的には、電圧帰路または接地帰路あるいは基準面も含ま
ないものである。チップ上の基準面は、配線層を無駄に
するので設けることができない。従って、現代のマイク
ロ・プロセッサにおいては、全ての金属面が論理配線を
有することが必要とされる。
【００１６】通常、各配線面内において、電圧線路そし
て接地線路は基準として用いられ、帰電流が流れる。そ
のため、マイクロ・ストリップや３板（triplate）配線
構造もチップ上では用いることができない。このため、
垂直線路間結合（クロストーク）と水平線路間結合（ク
ロストーク）はとても大きく、特に長い線路の場合に顕
著となる。図４は、シリコン基板１２上に設けられた、
チップ金属面の断面図である。水平結合と垂直結合を示
している。静的（quiet）な信号線路１３は、金属面の
一つに設けられている（Ｍ３）。同じ面内に、活動的
（active）な信号線路１５、１７、１９が存在し、それ
ぞれ順番に、線路１３に１番近い線路、２番目に近い線
路、そして３番目に近い線路を構成する。付加的信号線
路２１ａと２１ｂは、近接金属面Ｍ１とＭ５に配置され
ている。図４における矢印は、線路１３がさらされてい
る水平結合と垂直結合を示している。、金属面Ｍ２、Ｍ
１あるいはＭ０が第３の金属面である。
て接地線路は基準として用いられ、帰電流が流れる。そ
のため、マイクロ・ストリップや３板（triplate）配線
構造もチップ上では用いることができない。このため、
垂直線路間結合（クロストーク）と水平線路間結合（ク
ロストーク）はとても大きく、特に長い線路の場合に顕
著となる。図４は、シリコン基板１２上に設けられた、
チップ金属面の断面図である。水平結合と垂直結合を示
している。静的（quiet）な信号線路１３は、金属面の
一つに設けられている（Ｍ３）。同じ面内に、活動的
（active）な信号線路１５、１７、１９が存在し、それ
ぞれ順番に、線路１３に１番近い線路、２番目に近い線
路、そして３番目に近い線路を構成する。付加的信号線
路２１ａと２１ｂは、近接金属面Ｍ１とＭ５に配置され
ている。図４における矢印は、線路１３がさらされてい
る水平結合と垂直結合を示している。、金属面Ｍ２、Ｍ
１あるいはＭ０が第３の金属面である。
【００１７】活動的なスイッチング線路である全ての水
平、垂直の作用的（agressor）線路１５、１７、１９、
２１ａ、２１ｂからの結合に、線路１３はさらされる。
本実施形態の構造により、図４に示された垂直結合は完
全に抑えられる。これは、直交面が遮蔽層として働き、
線路間のわずかなギャップは無視しうるほどのクロス・
トークしか許さないからである。これは、遮蔽が十全な
固体遮蔽層と同じ程度に機能していることを意味する。
平、垂直の作用的（agressor）線路１５、１７、１９、
２１ａ、２１ｂからの結合に、線路１３はさらされる。
本実施形態の構造により、図４に示された垂直結合は完
全に抑えられる。これは、直交面が遮蔽層として働き、
線路間のわずかなギャップは無視しうるほどのクロス・
トークしか許さないからである。これは、遮蔽が十全な
固体遮蔽層と同じ程度に機能していることを意味する。
【００１８】さらには、一つの面内における近隣線路１
５、１７、１９からの結合も、急激に減少される。これ
は、信号線路と垂直交差線路の間の容量Ｃ０が、増加す
るからである。結合係数ＫＬとＫＣは減少し、遠い端部
における線路１３への結合電圧Ｖｆｅと、近い端部にお
ける線路１３への結合電圧Ｖｎｅは大きく減少する。こ
れらのパラメータ間の関係は、以下の式に示される。
５、１７、１９からの結合も、急激に減少される。これ
は、信号線路と垂直交差線路の間の容量Ｃ０が、増加す
るからである。結合係数ＫＬとＫＣは減少し、遠い端部
における線路１３への結合電圧Ｖｆｅと、近い端部にお
ける線路１３への結合電圧Ｖｎｅは大きく減少する。こ
れらのパラメータ間の関係は、以下の式に示される。
【００１９】ＫＣ＝Ｃ１２／（Ｃ１２＋Ｃ０） ＫＬ＝Ｌ１２／（Ｌ１２＋Ｌ０） Ｖｆｅ＝const.１（ＫＬ−ＫＣ） Ｖｎｅ＝const.２（ＫＬ＋ＫＣ）
【００２０】ここで、Ｃ０は対地、対圧容量（接地、電
圧に対する容量）であり、Ｌ０は自己インダクタンス、
Ｌ１２は線路１と線路２の間の相互インダクタンス、そ
してＣ１２は線路１と線路２の間の相互容量である。図
４によれば、このことは、金属面Ｍ３における線路１５
から静的線路１３へのＬ／Ｃ結合が大きく減少し、近く
の線路１７から静的線路１３へのＬ／Ｃ結合が、ほぼ完
全にゼロであることを意味する。
圧に対する容量）であり、Ｌ０は自己インダクタンス、
Ｌ１２は線路１と線路２の間の相互インダクタンス、そ
してＣ１２は線路１と線路２の間の相互容量である。図
４によれば、このことは、金属面Ｍ３における線路１５
から静的線路１３へのＬ／Ｃ結合が大きく減少し、近く
の線路１７から静的線路１３へのＬ／Ｃ結合が、ほぼ完
全にゼロであることを意味する。
【００２１】さらに、チップ上の安定化コンデンサ（Ｃ
Ｏ）からの帰路（return path）においても改善が見ら
れる。このチップ上の安定化コンデンサは、多くの同時
にスイッチングする素子と装置（例：ラッチ、アレイ・
マクロ、ロジック・マクロ、一般的ロジック）が必要と
する電荷を供給する機能を持たなければならない。
Ｏ）からの帰路（return path）においても改善が見ら
れる。このチップ上の安定化コンデンサは、多くの同時
にスイッチングする素子と装置（例：ラッチ、アレイ・
マクロ、ロジック・マクロ、一般的ロジック）が必要と
する電荷を供給する機能を持たなければならない。
【００２２】図５は、スイッチング容量ＣＳとして示さ
れたスイッチング回路と、スイッチング容量Ｃ０として
示されたチップ上の安定化デカップリング・コンデンサ
との間の関係を図示したものである。安定化コンデンサ
は、オン・チップ寄生容量（例：Ｎ−ウェル）、静的
（quiet）回路の回路容量、そして特に最適化されて設
置されたオン・チップ容量から構成されうる。図２、３
に示されるように、多くの付加的な電圧線路、そして／
あるいは接地金属線路により埋めることができる。これ
らの付加的な線路は、多くの新たなＤＣそしてＡＣの帰
電流路を加える。これにより、ＤＣ抵抗（図５のＲ）と
電圧／接地ループインダクタンス（図５のＬ）は急激に
減少する。
れたスイッチング回路と、スイッチング容量Ｃ０として
示されたチップ上の安定化デカップリング・コンデンサ
との間の関係を図示したものである。安定化コンデンサ
は、オン・チップ寄生容量（例：Ｎ−ウェル）、静的
（quiet）回路の回路容量、そして特に最適化されて設
置されたオン・チップ容量から構成されうる。図２、３
に示されるように、多くの付加的な電圧線路、そして／
あるいは接地金属線路により埋めることができる。これ
らの付加的な線路は、多くの新たなＤＣそしてＡＣの帰
電流路を加える。これにより、ＤＣ抵抗（図５のＲ）と
電圧／接地ループインダクタンス（図５のＬ）は急激に
減少する。
【００２３】時間応答はチップ上のコンデンサの効率を
意味するが、この時間応答は、高い抵抗値と、電圧線路
と接地線路の高いループインダクタンスにより制限され
る。一般に、安定化コンデンサの効率の限界は数ミリ程
度である。これは、１−２ミリの範囲に設けられた安定
化コンデンサのみが有効であり、スイッチング・デバイ
スに必要な電荷を供給することができることを意味す
る。もし電荷が十分でなければ、チップ上の電圧、接地
が破壊する。このことは、以下の式から理解することが
できる。この式は、図５に示された等価回路モデルを基
準にした、チップ上の電圧／接地破壊ｄＶ０に対して妥
当なものである。 ｄＶ０ ＝ Ｖ０ ｘ （ＣＳ／（ＣＳ＋Ｃ０）） ここで、Ｖ０は供給電圧を意味する。
意味するが、この時間応答は、高い抵抗値と、電圧線路
と接地線路の高いループインダクタンスにより制限され
る。一般に、安定化コンデンサの効率の限界は数ミリ程
度である。これは、１−２ミリの範囲に設けられた安定
化コンデンサのみが有効であり、スイッチング・デバイ
スに必要な電荷を供給することができることを意味す
る。もし電荷が十分でなければ、チップ上の電圧、接地
が破壊する。このことは、以下の式から理解することが
できる。この式は、図５に示された等価回路モデルを基
準にした、チップ上の電圧／接地破壊ｄＶ０に対して妥
当なものである。 ｄＶ０ ＝ Ｖ０ ｘ （ＣＳ／（ＣＳ＋Ｃ０）） ここで、Ｖ０は供給電圧を意味する。
【００２４】本実施形態により、制限抵抗”Ｒ”は大き
く減少し、有効な安定化コンデンサの領域が大きく広が
る。これにより、より多くのチップ上のデバイスが自動
スイッチングデバイスに電荷を供給することが可能とな
り、チップ上の電圧／接地破壊が大きく改善される。
く減少し、有効な安定化コンデンサの領域が大きく広が
る。これにより、より多くのチップ上のデバイスが自動
スイッチングデバイスに電荷を供給することが可能とな
り、チップ上の電圧／接地破壊が大きく改善される。
【００２５】尚、まとめとして本発明の構成に関して以
下の事項を開示する。 （１）第１の金属面と、第２の金属面と、前記第１の及
び第２の金属面の間に設けられた第３の金属面と、前記
金属面に設けられた、信号を伝播する信号チャネルと、
前記第３の金属面上の不使用チャネルを埋めるように設
けられ、信号情報を伝送しない信号不伝送線路と、を有
するＶＬＳＩ（very large scale integration）回路。 （２）前記信号不伝送線路は、電圧金属線路もしくは接
地金属線路のいずれか一方、あるいはその双方を含むこ
とを特徴とする、請求項１に記載のＶＬＳＩ回路。 （３）前記信号不伝送線路は、前記ＶＬＳＩ回路の所定
の電圧／接地線路に接続されていることを特徴とする、
請求項１又は２に記載のＶＬＳＩ回路。 （４）前記ＶＬＳＩ回路は時間臨界ネット（ a time cr
itical net ）を有し、当該時間臨界ネットと前記信号
不伝送線路との距離は、他の信号線路と前記信号不伝送
線路との距離よりも大きいことを特徴とする、請求項
１、２又は３に記載のＶＬＳＩ回路。 （５）時間臨界ネットに近接する信号チャネルをブロッ
クする、ブロックステップと、面内の使用されていない
チャネルに、信号情報を伝送しない線路を設ける、敷設
ステップと、前記線路を所定の電圧／接地線路に接続す
る、接続ステップと、全ての接続されていないセグメン
トを取り除く、除去ステップと、を有するＶＬＳＩ回路
製造方法。
下の事項を開示する。 （１）第１の金属面と、第２の金属面と、前記第１の及
び第２の金属面の間に設けられた第３の金属面と、前記
金属面に設けられた、信号を伝播する信号チャネルと、
前記第３の金属面上の不使用チャネルを埋めるように設
けられ、信号情報を伝送しない信号不伝送線路と、を有
するＶＬＳＩ（very large scale integration）回路。 （２）前記信号不伝送線路は、電圧金属線路もしくは接
地金属線路のいずれか一方、あるいはその双方を含むこ
とを特徴とする、請求項１に記載のＶＬＳＩ回路。 （３）前記信号不伝送線路は、前記ＶＬＳＩ回路の所定
の電圧／接地線路に接続されていることを特徴とする、
請求項１又は２に記載のＶＬＳＩ回路。 （４）前記ＶＬＳＩ回路は時間臨界ネット（ a time cr
itical net ）を有し、当該時間臨界ネットと前記信号
不伝送線路との距離は、他の信号線路と前記信号不伝送
線路との距離よりも大きいことを特徴とする、請求項
１、２又は３に記載のＶＬＳＩ回路。 （５）時間臨界ネットに近接する信号チャネルをブロッ
クする、ブロックステップと、面内の使用されていない
チャネルに、信号情報を伝送しない線路を設ける、敷設
ステップと、前記線路を所定の電圧／接地線路に接続す
る、接続ステップと、全ての接続されていないセグメン
トを取り除く、除去ステップと、を有するＶＬＳＩ回路
製造方法。
【図１】 本発明に従い埋める前の配線層i+1を示す構
造図。
造図。
【図２】 本発明に従い、隣接面に接続された接地接続
により埋めた後の配線層i+1を示す構造図。
により埋めた後の配線層i+1を示す構造図。
【図３】 埋めた後、接続されたいない小さな遮蔽セグ
メントを除いた配線層i+1を示す構造図。
メントを除いた配線層i+1を示す構造図。
【図４】 クロス・カップリングを図示した、チップ金
属層の断面図
属層の断面図
【図５】 チップ上のスイッチングに対する、単純化さ
れた等価回路モデルを示す図。
れた等価回路モデルを示す図。
１ 配線 、３ 空領域、５ 時間臨界ネット、７ 接
地接続部、９ 電圧／接地バス、１３ 静的信号線路、
１５、１７、１９ 活動的信号線路、２１ａ、２１ｂ
付加的信号線路
地接続部、９ 電圧／接地バス、１３ 静的信号線路、
１５、１７、１９ 活動的信号線路、２１ａ、２１ｂ
付加的信号線路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アスウム・ヘッセル ドイツ連邦共和国 ディー12249 ベルリ ン、 ブランケンハイネル・シュトラーセ ８エー (72)発明者 エーリッヒ・クリンク ドイツ連邦共和国 ディー71101 ショー ナイッヒ、レッシングシュトラーセ16 (72)発明者 ユルゲン・ケール ドイツ連邦共和国 ディー71093 ヴァイ ル イン シェーンブッフ、ダンツィゲル シュトラーセ 18 (72)発明者 ディーター・ヴェンデル ドイツ連邦共和国 ディー71101 ショー ナイッヒ、リルケヴェーグ12 (72)発明者 パソタム・トリカム・パテル アメリカ合衆国テキサス州オースチン、ス ペースウッド・メサ9912
Claims (5)
- 【請求項１】 第１の金属面と、 第２の金属面と、 前記第１の及び第２の金属面の間に設けられた第３の金
属面と、 前記金属面に設けられた、信号を伝播する信号チャネル
と、 前記第３の金属面上の不使用チャネルを埋めるように設
けられ、信号情報を伝送しない信号不伝送線路と、 を有するＶＬＳＩ（very large scale integration）回
路。 - 【請求項２】 前記信号不伝送線路は、電圧金属線路も
しくは接地金属線路のいずれか一方、あるいはその双方
を含むことを特徴とする、請求項１に記載のＶＬＳＩ回
路。 - 【請求項３】 前記信号不伝送線路は、前記ＶＬＳＩ回
路の所定の電圧／接地線路に接続されていることを特徴
とする、請求項１又は２に記載のＶＬＳＩ回路。 - 【請求項４】 前記ＶＬＳＩ回路は時間臨界ネット（ a
time critical net）を有し、 当該時間臨界ネットと前記信号不伝送線路との距離は、
他の信号線路と前記信号不伝送線路との距離よりも大き
いことを特徴とする、請求項１、２又は３に記載のＶＬ
ＳＩ回路。 - 【請求項５】 時間臨界ネットに近接する信号チャネル
をブロックする、ブロックステップと、 面内の使用されていないチャネルに、信号情報を伝送し
ない線路を設ける、敷設ステップと、 前記線路を所定の電圧／接地線路に接続する、接続ステ
ップと、 全ての接続されていないセグメントを取り除く、除去ス
テップと、を有する、ＶＬＳＩ回路製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98108690.3 | 1998-05-13 | ||
| EP98108690 | 1998-05-13 |
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| Publication Number | Publication Date |
|---|---|
| JP2000068276A true JP2000068276A (ja) | 2000-03-03 |
| JP3105885B2 JP3105885B2 (ja) | 2000-11-06 |
Family
ID=8231926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11108585A Expired - Fee Related JP3105885B2 (ja) | 1998-05-13 | 1999-04-15 | Ｖｌｓｉ回路 |
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| Country | Link |
|---|---|
| US (1) | US6218631B1 (ja) |
| JP (1) | JP3105885B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002203905A (ja) * | 2000-12-28 | 2002-07-19 | Mitsubishi Electric Corp | レイアウト設計装置、レイアウト設計方法および半導体装置 |
| JP2005535118A (ja) * | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
| WO2006028066A1 (ja) * | 2004-09-08 | 2006-03-16 | Matsushita Electric Industrial Co., Ltd. | パターン生成方法 |
| US7339250B2 (en) | 2000-12-20 | 2008-03-04 | Fujitsu Limited | Semiconductor integrated circuit having reduced cross-talk noise |
| US8386979B2 (en) | 2002-07-29 | 2013-02-26 | Synopsys, Inc. | Method and apparatus to design an interconnection device in a multi-layer shielding mesh |
| JP2014072491A (ja) * | 2012-10-01 | 2014-04-21 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の設計方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06203958A (ja) * | 1992-12-28 | 1994-07-22 | Tokyo Kogyo Boeki Shokai:Kk | 面投影装置 |
| US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
| US6018448A (en) * | 1997-04-08 | 2000-01-25 | X2Y Attenuators, L.L.C. | Paired multi-layered dielectric independent passive component architecture resulting in differential and common mode filtering with surge protection in one integrated package |
| US7301748B2 (en) | 1997-04-08 | 2007-11-27 | Anthony Anthony A | Universal energy conditioning interposer with circuit architecture |
| US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US6518663B1 (en) * | 1999-08-30 | 2003-02-11 | Texas Instruments Incorporated | Constant impedance routing for high performance integrated circuit packaging |
| US6433286B1 (en) | 2000-09-29 | 2002-08-13 | Intel Corporation | Method of making higher impedance traces on a low impedance circuit board |
| US6703706B2 (en) * | 2002-01-08 | 2004-03-09 | International Business Machines Corporation | Concurrent electrical signal wiring optimization for an electronic package |
| US6630628B2 (en) * | 2002-02-07 | 2003-10-07 | Agilent Technologies, Inc. | High-performance laminate for integrated circuit interconnection |
| US6750403B2 (en) * | 2002-04-18 | 2004-06-15 | Hewlett-Packard Development Company, L.P. | Reconfigurable multilayer printed circuit board |
| US7176383B2 (en) * | 2003-12-22 | 2007-02-13 | Endicott Interconnect Technologies, Inc. | Printed circuit board with low cross-talk noise |
| CN1890854A (zh) | 2003-12-22 | 2007-01-03 | X2Y艾泰钮埃特有限责任公司 | 内屏蔽式能量调节装置 |
| WO2006104613A2 (en) | 2005-03-01 | 2006-10-05 | X2Y Attenuators, Llc | Conditioner with coplanar conductors |
| WO2006093831A2 (en) | 2005-03-01 | 2006-09-08 | X2Y Attenuators, Llc | Energy conditioner with tied through electrodes |
| KR101390426B1 (ko) | 2006-03-07 | 2014-04-30 | 엑스2와이 어테뉴에이터스, 엘.엘.씨 | 에너지 컨디셔너 구조물들 |
| US7739639B2 (en) * | 2006-04-28 | 2010-06-15 | Lsi Corporation | Method and apparatus of core timing prediction of core logic in the chip-level implementation process through an over-core window on a chip-level routing layer |
| JP2009188379A (ja) * | 2008-01-07 | 2009-08-20 | Nitto Denko Corp | 配線回路基板 |
| JP2011192709A (ja) | 2010-03-12 | 2011-09-29 | Renesas Electronics Corp | 半導体装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1079204A (en) | 1963-12-24 | 1967-08-16 | Hughes Aircraft Co | Improvements in and relating to thin film electrical devices |
| US3351816A (en) | 1965-02-04 | 1967-11-07 | Bunker Ramo | Planar coaxial circuitry |
| US3560893A (en) | 1968-12-27 | 1971-02-02 | Rca Corp | Surface strip transmission line and microwave devices using same |
| US3763306A (en) * | 1972-03-17 | 1973-10-02 | Thomas & Betts Corp | Flat multi-signal transmission line cable with plural insulation |
| US3876964A (en) * | 1973-08-23 | 1975-04-08 | Amp Inc | Flat flexible transmission cable |
| GB2060266B (en) * | 1979-10-05 | 1984-05-31 | Borrill P L | Multilayer printed circuit board |
| US4381420A (en) * | 1979-12-26 | 1983-04-26 | Western Electric Company, Inc. | Multi-conductor flat cable |
| US4498122A (en) * | 1982-12-29 | 1985-02-05 | At&T Bell Laboratories | High-speed, high pin-out LSI chip package |
| US4581291A (en) | 1983-12-29 | 1986-04-08 | Bongianni Wayne L | Microminiature coaxial cable and methods manufacture |
| US4575700A (en) | 1984-05-17 | 1986-03-11 | Cornell Research Foundation, Inc. | Parallel plate transmission lines integrated with coplanar waveguides or slot lines and method of making same |
| US5466893A (en) * | 1989-02-21 | 1995-11-14 | Tatsuta Electric Wire & Cable Co., Ltd. | Printed circuit board having enhanced EMI suppression |
| US5184210A (en) | 1990-03-20 | 1993-02-02 | Digital Equipment Corporation | Structure for controlling impedance and cross-talk in a printed circuit substrate |
| JPH0770837B2 (ja) | 1992-05-20 | 1995-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 多層配線を有する電子パッケージ基板及び方法 |
| US5764489A (en) * | 1996-07-18 | 1998-06-09 | Compaq Computer Corporation | Apparatus for controlling the impedance of high speed signals on a printed circuit board |
| US5912809A (en) * | 1997-01-21 | 1999-06-15 | Dell Usa, L.P. | Printed circuit board (PCB) including channeled capacitive plane structure |
-
1998
- 1998-07-14 US US09/115,365 patent/US6218631B1/en not_active Expired - Lifetime
-
1999
- 1999-04-15 JP JP11108585A patent/JP3105885B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339250B2 (en) | 2000-12-20 | 2008-03-04 | Fujitsu Limited | Semiconductor integrated circuit having reduced cross-talk noise |
| US7361975B2 (en) | 2000-12-20 | 2008-04-22 | Fujitsu Limited | Semiconductor integrated circuit having reduced cross-talk noise |
| US7913212B2 (en) | 2000-12-20 | 2011-03-22 | Fujitsu Semiconductor Limited | Method for determining a length of shielding of a semiconductor integrated circuit wiring |
| JP2002203905A (ja) * | 2000-12-28 | 2002-07-19 | Mitsubishi Electric Corp | レイアウト設計装置、レイアウト設計方法および半導体装置 |
| JP2005535118A (ja) * | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
| US8286118B2 (en) | 2002-07-29 | 2012-10-09 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
| US8386979B2 (en) | 2002-07-29 | 2013-02-26 | Synopsys, Inc. | Method and apparatus to design an interconnection device in a multi-layer shielding mesh |
| US8701068B2 (en) | 2002-07-29 | 2014-04-15 | Synopsys, Inc. | Interconnection device in a multi-layer shielding mesh |
| US8881086B2 (en) | 2002-07-29 | 2014-11-04 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
| WO2006028066A1 (ja) * | 2004-09-08 | 2006-03-16 | Matsushita Electric Industrial Co., Ltd. | パターン生成方法 |
| JP2014072491A (ja) * | 2012-10-01 | 2014-04-21 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6218631B1 (en) | 2001-04-17 |
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