JP4769741B2 - 信号供給構造及び半導体装置 - Google Patents

Description

本発明は、信号伝送線路の構造に関し、特に、高速信号の伝送に適用して好適な信号供給構造並びに該信号供給構造を有する半導体装置に関する。

近時、大規模集積回路（ＬＳＩ）におけるクロック周波数はＧＨｚ帯域に達している。ＬＳＩにおいて、クロック信号はクロック分配網（配線及びバッファ回路等を含む）を介して該クロックに同期する同期素子の全てに分配される。ＬＳＩ内のクロック同期素子のクロック端子での位相差を低減するクロック分配の代表的な手法として、従来より、ツリー型とグリッド型が用いられている。

ツリー（Ｈ−ツリー）型では、中心に置かれたクロックドライバから、クロック同期素子（負荷回路）へツリー状に分岐して供給され、信号分岐点にリピータ（バッファ）を設置する（図６（ａ）参照）。Ｈ−ツリー分配方式では、よくバランスしている場合には、クロックドライバと分岐端の負荷回路間の距離が均一である。

一方、グリッド型としては、クロック供給線路を行と列方向に延在し、格子点上に、負荷回路を置いた配線構造が用いられている（図６（ｂ）参照）。

なお、ツリー型、グリッド型を混合したツリー駆動型のグリッド等の構成も知られている。ＬＳＩ内の全同期素子へクロックを分配するグローバル・クロックディストリビューションとして、Ｈ−ツリー型とグリッド型の両方を組み合わせた構成については、例えば非特許文献１、２等の記載が参照される。

グローバル・クロックディストリビューションとしてツリー方式を用いた場合、ツリーの終端点及び配線が２つに分岐する分岐点にそれぞれバッファ（リピータ）が配置される。ＬＳＩのチップ内全体でのクロックスキューを抑えてＧＨｚ帯域のクロックをチップ内に分配するには、例えば最終段のリピータの遅延時間をｐｓ単位で調整することが必要とされる。このため、ＬＳＩにおいて、超高速クロックを大規模、多階層で分配する場合、最終段のリピータの遅延時間等が障害となり、実現は困難となる。そして、ツリー方式では、負荷の均等化のために、バランスした分岐形態とすることが必要とされるが、完璧なバランスを実現することは困難である。

また、ツリー型のクロック分配方式では、分岐の階層のレベル（段数）が浅い場合、ジッタは、小さく抑えることもできるが、階層のレベルが増大すると、ジッタは増大する。ツリー型のグローバル・クロックディストリビューションの場合、信号分配の規模は、前述したように、リピータの特性、性能（例えばジッタ、遅延、バラツキ、消費電力）に依存し、今後さらなる大規模化、高速化が進むＬＳＩへの適用は困難ともいえる。

このように、クロック周波数がＧＨｚ帯域のマイクロプロセッサの大規模クロック分配は、益々困難となりつつある。これは、スキューやジッタは、レイテンシに比例するが、このレイテンシは従来のツリー構造ではクロック周期の短縮とともにはスケールダウンしない。

さらに、ツリー型やグリッド型のクロック分配方式では、進行波（非定在波）を用いて、クロック伝播を行っており、クロックスキューの調整範囲は、高々１０ｐｓ程度である。

スキューあるいはジッタ量をクロック周期の５％以下に抑えるということが１つの指標とされ、Ｈ−ツリー方式の場合、５ＧＨｚが上限とされる。

非定在波に代わって、超高速ロジックで必要とされる１０ＧＨｚ以上の周波数のクロックの生成と分配のため、進行波を含まない定在波による、クロック分配方式が、従来より、提案されている（例えば非特許文献３、あるいは非特許文献４参照）。

非特許文献３に提案される構成の場合、図７に示すように、ツリー分岐点毎にタンク回路を構成し、分岐に配置したインダクタを個別に調整してスキュー低減を図っている。なお、特許文献１にも、図７に示す類の構成が開示されている。しかしながら、図７の方式の場合、調整箇所は、ツリー型等リピータを用いた方式の遅延時間の調整と同等の規模となる。したがって、大規模ＬＳＩのクロック分配には適さない。

また非特許文献４には、図８に示すように、信号配線系の定在波の周波数をクロック周波数に一致させ、チップ全体のクロックスキューを物理的配置位置で低減させ、０．１８μｍ標準ＣＭＯＳプロセスで１０ＧＨｚ等の超高速クロックの分配を可能とした構成が開示されている。定在波発振器（ＳＯＣ）は分散ゲイン（distributed gain）を用いて配線損失を除去し低スキューの定在波を維持している。ＮＭＯＳ交差接続対は配線損失を補償するに十分なゲインを提供する。差動伝送線路の両端は短絡され、１／２波長共鳴波を生成している。

しかしながら、図８の構成において、定在波の振幅は、位置とともに変わる。また、伝送線路長はλ／２に固定されており、スケーリングなどの物理的変化への対応性に欠ける。

特開２００５−１５９３５３号公報 P.Hofstee, N.Aoki, D.Boerstler, P.Coulman, S.Dhong, B.Flachs, N.Kojima, O.Kwon, K.Lee, D.Meltzer, K.Nowka, J.Park, J.Peter, S.Posluszny, M.Shapiro, J.Silberman, O.Takahashi, B.Weinberger, "A 1GHz Single-Issue 64b PowerPC Processor," IEEE International Solid-State Circuits Conference Digest of Technical Papers, 2000 T.McPherson, R.Averill, D.Balazich, K.Barkley, S.Carey, Y.Chan, Y.H.Chan, R.Crea, A.Dansky, R.Dwyer, A.Haen, D.Hoffman, A.Jatkowski, M.Mayo, D.Merrill, T.McNammara, G.Northrop, J.Rawlins, L.Sigal, T.Slegel, D.Webber, P.Williams, F.Yee, "760 MHz G6 S/390 Microprocessor Exploiting Multiple Vt and Copper Interconnects," IEEE International Solid-State Circuits Conference Digest of Technical Papers, 2000 Steven C.Chan, Kenneth L.Shepard, and Phillip J. Restle, "Uniform-Phase Uniform-Amplitude Resonant-Load Global Clock Distributions," IEEE Journal of Solid State Circuits, Vol.40, No.1 January 2005 Frank O'Mahony, C.Patrick Yue, Mark Horowitz, S.Simon Wong, 24-4 "10GHz Clock Distribution Using Coupled Standing-Wave Oscillators," IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp428-429 February 2003 Niraj Bindal, Timothy Kelly, Nicholas Velastegui, Keng L Wong, "Scalable Sub-10ps Skew Global Clock Distribution for a 90nm Multi-GHz IA Microprocessor," IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp 346-347 February 2003

非特許文献４等の従来の定在波によるグリッド型クロック分配網の問題点は、分配網上の定在波の振幅が、伝送線路上での空間的な位置によって大きく異なる、ということである。図９（ａ）は従来の伝送線路、図９（ｂ）は、伝送線路における定在波を示している。定在波は入射波と反射波を重畳することで生じる。図９（ｂ）に示すように、伝送線路上の位置によっては、クロック信号として振幅が不足するため、当該領域からの受信回路でのクロック信号の受信は困難となり、同期素子へのクロック供給は行えない。すなわち、グリッド網の各伝送線路のもつ定在波は伝送線路上での空間的位置によって大きく振幅が変わることから、被駆動回路の配置位置に制約が課せられる。

また、非特許文献４等の従来の定在波方式では、伝送線路の長さが一意的にλ／２に固定されており、典型的ＣＭＯＳテクノロジで２０ＧＨｚクロックで３．６ｍｍとなり、定在波クロック発振器を用いたメッシュ構造において、さらにグリッドピッチを狭めることは困難である。すなわち周波数制御が伝送線路長で一意的に決定されるため、スケーリングに対する制約事項となる。
また、定在波型信号生成系において、従来、定在波路交点に、自己インダクタンス及び発振回路が設置されている。このため、定在波の供給グリッド長は、一つの定在波路長で規定され、回路系が必要とするグリッド数に対応した路長の整数倍の占有面積が必要とされている。

したがって、本発明の目的は、上記課題を解消し、誘導性負荷による、全く新規な、定在波生成に基づく信号分配方式と半導体装置を提供することにある。

本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。

本発明は、伝送線路の両端部にインダクタ負荷を設け、定在波の低振幅部分を除去し、前記伝送線路にわたって位相が一定で振幅がほぼ一様な定在波が生成自在としてなる。

本発明に係るクロック分配網は、クロック信号を伝送するグリッド型のクロック分配網において、相補型伝送線路の端部同士をインダクタを介して接続し、前記インダクタの位相シフトにより低振幅部分を除去し、位相、振幅が実質的にほぼ一様の定在波がたつようにしてなる。本発明においては、前記相補型伝送線路の両端部を、インダクタを介して接続してなる。

本発明においては、前記相補型伝送線路の両端部に発振回路をそれぞれ備えている。

本発明においては、前記グリッド格子点に接続される伝送線路の線路の数を、前記グリッド格子点に関して同一としてなる。

本発明においては、前記クロック分配網を伝送されるクロック信号は、グリッドピッチによらない、周波数とされる。

本発明に係る信号配線構造は、格子状の相補型信号伝送線路と、前記相補型信号伝送線路の格子点において、相補型信号配線間に設けられた位相補正回路を備えている。

本発明において、前記相補型信号伝送線路の格子点に発振回路を備えている。

本発明において、前記位相補正回路がインダクタンスを含む。

本発明において、前記位相補正回路がインダクタンスと可変容量を含む。

本発明において、格子点に接続される線路数が全格子点で同一である。

本発明において、相補型信号配線線路の任意の位置から信号供給先回路へ信号の供給が可能とされる。

本発明においては、格子配線と発振回路が信号供給先回路群との層とは別の層に形成される３次元構造を有する。本発明において、格子間距離が同一である。
本発明の別の側面に係る回路は、位相補正のためのインダクタンスとして相互インダクタンスを用い、定在波路の配置は、その端部が他の定在波路と接すればよい構成としたことにより、グリッドピッチを任意に設定でき、回路系が必要とするグリッド数に対応する定在波供給系の占有面積を大幅に削減できる。

本発明によれば、グリッド網において、伝送線路上での定在波の振幅差を減少させ、任意の位置から信号の供給を可能とし、スケーリングに対応可能としている。

本発明によれば、伝送線路の長さを、従来の定在波手法よりも例えば１／１０以下に縮減させてマルチＧＨｚのクロック周波数を実現することができ、微細化に好適とされる。さらに、本発明によれば、低ジッタ、低スキュー、低消費電力化を実現している。すなわち、本発明によれば、超高速クロック信号を、チップ面積、消費電力の点で好適な形態で伝送可能としている。

本発明によれば、３次元ＬＳＩのクロック分配等に適用して好適とされる。
そして、本発明のさらに別の側面によれば、位相補正のためのインダクタンスとして相互インダクタンスを用い、定在波路の配置は、その端部が他の定在波路と接すれば良いため、グリッドピッチを任意に設定でき、回路系が必要とするグリッド数に対応する定在波供給系の占有面積を大幅に削減できる。本発明によれば、占有面積、消費電力の削減に貢献する。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、図１（ａ）に示すように、クロック分配網のグリッド格子点（伝送線路の両端）にインダクタンスを備え、クロック分配網上の定在波の位相を変更して伝送線路上での振幅の差異を抑え、クロック受信位置の自由度を確保している。すなわち、図１（ｂ）に示すように、本発明によれば、伝送線路上での定在波の振幅の差（振幅偏差）は、従来の伝送線路の図９（ｂ）よりも減少し、供給先への信号の供給は、伝送線路上の任意の位置から行うことができる。

次に、伝送線路上の定在波に対するインダクタンスの作用効果について説明する。図２（ａ）は、長い伝送線路の両端を短絡終端させた従来の構成を説明する図であり、伝送線路の長さを１／２波長とし、１／２波長の定在波が立っている状態を示しており、定在波共振モードを有し、第１の共鳴定在波が示されている。

図２（ｂ）は、本発明に従って、伝送線路の両端にインダクタンス負荷を接続した例である。

定在波は、入射波と反射波の重畳により発生し、図２（ａ）において、伝送線路上の位置Yにおける入射波と反射波の電圧をそれぞれV_ｒ（Y）、V_ｌ（Y）とする。定在波であるから、反射波V_ｌ（Y）の位相θ_ｌ（Y）と、入射波V_ｒ（Y）の位相θ_ｒ（Y）との関係は次式（１）と表される。

θ_ｌ（Y）= θ_ｒ（Y） + 2βｌ + ∠Γ_sh ・・・(1)

式（１）の∠Γ_shは短絡終端（図２（ａ）参照）での反射係数Γ_shの位相特性であり、Γ_shと∠Γ_shは次式で与えられる。

Γ_sh = -1,
∠Γ_sh = -π
・・・(2)

また、式（１）において、
βは伝送線路の位相定数（phase constant）、
ｌは位置Yと伝送線路端までの距離、
である。

図２（ｂ）の伝送線路端Xにおける反射波の位相θ_ｌ（X）と、入射波の位相θ_ｒ（X）との関係は次式（３）で表される。

θ_l（X） = θ_r（X） + ∠Γ_ind ・・・(3)

式（３）の∠Γ_indはインダクタンス負荷端での反射係数Γ_indの位相特性であり、Γ_indと∠Γ_indは次式で表される。

Γ_ind = （jωL-Z₀）/（jωL + Z₀）,
∠Γ_ind = π-2tan^-1(ωL/Z₀)
・・・(4)

ただし、
ωは共鳴角周波数、
Lはインダクタンス負荷の値、
Z₀は伝送線路の特性インピーダンス
である。

ここで、インダクタンス負荷が、
L = （Z₀/ω）tan(π-βｌ) ・・・(5)
を満たす場合、図２（ａ）、（ｂ）の各伝送線路における位置XとYでの入射波と反射波の位相差が同一となり、次式（６）が成り立つ。

∠Γ_ind = ２βｌ + ∠Γ_sh ・・・(6)

このとき、図２（ｂ）における定在波は、従来の定在波の低振幅部分（図２（ａ）)のｌで示す低振幅セグメントが除去された形となる。

しかも、図２（ｂ）の定在波は、短伝送線路であるにもかかわらず、図２（ａ）の伝送線路と同一の共鳴周波数を有する。

インダクタはインダクティブ負荷を実現し、反射波の位相を進める。集中インダクティブ負荷（lumped inductive load）を用いることで、従来方式の定在波から、低振幅部分(low-amplitude segment)をカット（cut away）することは、本発明の技術的思想の主たる特徴の１つをなしている。

図２（ｂ）の定在波は、図２（ａ）よりも遥かに短い伝送線路（例えば１０分の１以下）で、同じ周波数で発振が可能である。

すなわち、図２（ｂ）のように、両端にインダクタンス負荷を持つ伝送線路は、位相が一定で、振幅がほぼ一定の定在波を伝送線路上に供給することができ、非特許文献４等に記載された、グリッドによる定在波を用いたクロック供給方式よりも、稠密なグリッドによって、一様位相、且つ、ほぼ一様振幅のクロックを供給することができる。

定在波の共鳴周波数は、次式（７）で表される。

ω = (Z₀/L)tan{(π - βｌ_t)/2} ・・・(7)

ただし、l_tは、図２（ｂ）での伝送線路長である。

上式（７）は、共振周波数は伝送線路長のみならず、インダクタンス負荷Ｌの値によっても可変できることを示している。

このように、本発明によれば、信号配線を単純な容量とは考えず、特性インピーダンスが規定された伝送線路として扱い、伝送線路での遅延による位相遅れと、インダクタンス負荷による位相回りを組み合わせることで、定在波から大きな振幅の箇所の切り出しを実現している。上記した発明の原理を、実際の信号配線構造に適用した実施例に即して説明する。

図３（ａ）は、本発明の一実施例のクロック分配網の基本構成を示す図である。図３（ａ）には、簡単のため、６×６のグリッドのクロック分配網が示されている。なお、本発明は、６×６のグリッド構成に限定されるものでないことは勿論である。図３（ｂ）は、図３（ａ）のグリッド格子点間に配設される単位伝送線路の構成を拡大して示している。

図３（ａ）、（ｂ）を参照すると、このクロック分配網１０は、２次元グリッド構造であり、３６（６×６）個の伝送線路交差部を有する。相補型（差動型）信号配線１１_１、１１_２が、行、列方向にそれぞれ６組ずつ互いに平行に延在して配設され、グリッド型の分配網を構成している。相補型信号配線は相補型の伝送線路として扱われる。図３（ｂ）に示すように、各交差部（グリッド点）では、相補型信号配線をなす２本の平行伝送線路（インピーダンスZ₀）１１_１、１１_２はそれぞれインダクタ１２_１、１２_２を介して接続されている。相補型信号配線をなす２本の平行伝送線路１１_１、１１_２の間には、インダクタＬと並列に発振器１３_１、１３_２を備えている。発振器１３_１（１３_２）は、電源にソースが共通接続されドレインとゲートが交差接続されたトランジスタ対（Q1、Q2）と、共通接続されたソースがトランジスタQ5を介してグランドに接続されドレインとゲートが交差接続されたトランジスタ対（Q３、Q４）を備えている。

発振器１３_１、１３_２は、伝送線路の損失を補償するための負性抵抗として機能している。インダクタ１２_１、１２_２は、誘導性負荷を構成し、反射波の位相を進める。

上記したように、分布定数型のインダクティブ負荷を用いることで、定在波からその低振幅部分がカットされる。

かかる本実施例のクロック分配方式（clock distribution scheme）によれば、全チップ領域に、一様な位相、且つほぼ一様な振幅の大域的な定在波クロックを供給することができる。

本実施例によれば、十分なインダクタ負荷によって、グリッド・ピッチを、従来の定在波方式よりも、さらに微細化することができる。

また、本実施例によれば、クロック周波数をグリッドピッチによらずに設計することができる。

そして、微細ピッチのドライバ構造は、深いツリー駆動を必要としないことから、本実施例によれば、レイテンシ、スキュー・ジッタ、消費電力の低減を図ることができる。

なお、特に制限されないが、クロック分配網１０は、メタル配線層（Metal Interconnect）の２次元構造として実装されている。グリッド型のクロック分配網１０から、下層の又は基板上のクロック同期回路２０_１、２０_２にスルーホール／コンタクト（不図示）を介して差動クロック信号（CLK、/CLK）が供給される。

０．１８μｍデジタルＣＭＯＳテクノロジを用いて２０ＧＨｚのクロック分配網のテストチップを設計した（仕様は以下の通り）。

＜実施例１＞
6×6のグリッドサイズ；
面積：2.4mm×2.4mm；
周波数：20GHz；
プロセス：0.18μm；
消費電力：(6×6)×6(mA)×1.8V = 0.389W@20GHz [19.4mW/GHz]

以下、実施例１と比較例とを対比して説明する。

上記非特許文献４による定在波方式の仕様を比較例１として示す。

＜比較例１＞
クロスカップル発振回路：15個；
面積：3mm×1.5mm；
周波数：10GHz；
プロセス：0.18μm；
消費電力：0.43W@10GHz [43mW/GHz]

同一面積あたりで比較すると、本発明による実施例１は、ＧＨｚあたり比較例１の半分の消費電力を実現している。

ただし、比較例１では、クロックバッファの挿入可能な箇所が限定され、グリッドサイズも大きいため、バッファ段数が必要とされる。結果として、実施例１の方が低消費電力化を実現している。

また、比較例１のクロスカップル発振回路を考慮して比較すると、グリッド数３６に対してほぼ半分の１５個となり、実施例１では、ＧＨｚあたり、比較例１の１／４の消費電力でクロック分配を行うことができる。

非特許文献５によるＨ−ツリー方式を比較例２として示す。

＜比較例２＞
面積：10mm×10mm；
周波数：6.9GHzまで；
プロセス：90nm；
消費電力：11.2W@6.9GHz [(0.75 + 1.75 )/2=)1.625W/GHz]
（ただし、グローバルバッファとローカルバッファの消費電力の比を１：１と仮定）

実施例１では、グリッド間は４００μｍであるため、
比較例２の面積：１０ｍｍ×１０ｍｍでは、２５×２５のグリッド構造となる。

したがって、
25×25×6mA×1.8V = 6.75W@20GHz [0.338W/GHz]

本実施例によれば、比較例２と比べて、ＧＨｚあたり２０％程度の低消費電力（８０％程度削減）を実現している。ただし、比較例２では、６．９ＧＨｚと低い周波数との比較であり、９０ｎｍプロセスを用いているため、本実施例の２０ＧＨｚ、０．１８μｍ換算等により、比較例２の消費電力は増大する。よって、本発明が、さらなる低消費電力化を実現していることがわかる。

本発明の実施例１で作製したテストチップの設計例とシミュレーションについてさらに説明しておく。０．１８μｍデジタルＣＭＯＳテクノロジで伝送線路と、インダクタの設計が行われた。インダクタは、第４、第５メタル層のスパイラルインダクタとして実装された。相補型（差動）伝送線路は、第６メタル層でコプレーナ構造で作製し、電源（ＶＤＤ）線、グランド（ＧＮＤ）線は、伝送線路の下の第１、第２メタル層においた。インダクタの外径、内径は、７０μｍ、５０μｍであり、巻き数を１．７５とした。インダクタ間の伝送線路長は４００μｍとした。交差負性コンダクタ（cross-coupled negative conductor）を実現する発振器用のＭＯＳＦＥＴはインダクタ周辺に配置された。

上記６×６グリッド構造の回路シミュレーションを行った。インダクタ、差動伝送線路、ＶＤＤ−ＧＮＤ線は、時間領域解析のため、有理関数としてモデル化した。有理関数のパラメータは電磁界解法ソフト（electromagnetic field solver）で計算されたSパラメータから近似した。差動伝送線路の中央と両端でのシミュレートした２０ＧＨｚ発振波の振幅の差は、ピーク−ピーク振幅の２％の３２ｍＶよりも小さい。さらに、６×６グリッドの３６グリッドすべてのシミュレート発振波に関しても、インダクタが±１０％のバラツキを持っている場合、スキューは、クロック周期の１．３％の６７０ｆｓよりも小さい。消費電力は１．８Ｖ電源電圧で１０．８ｍＷ／グリッドである。

０．１８μｍ、６メタルＣＭＯＳテクノロジで作製した上記テストチップによる周波数１７．２ＧＨｚでのクロック発振をデモした。該テストチップの測定のため、Ｇ（グランド）−Ｓ（シグナル）−Ｇ（グランド）パッドは、伝送線路の中央に置かれ、信号パッドは発振周波数で−１７ｄＢの減衰で伝送線路に容量結合される。容量結合されたパッドの減衰特性を測定した。また測定周波数スペクトラムから４００μｍの伝送線路で１７．２ＧＨｚのクロック周波数が実現された。伝送線路の長さは、従来の（非特許文献３の）定在波発振器（ＳＷＯ）の伝送線路の長さの１／１０よりも短い。容量パッドでの−１７ｄＢの減衰のため、差動ピーク−ピーク電圧は０．２８Ｖｐ−ｐと見積もられた。１ＭＨオフセットでの位相ノイズは、−１０８ｄＢｃ／Ｈｚ、クロックジッタは、１１０ｆｓ（ｒｍｓ）であり、クロック周期の０．２％よりも小さい。消費電力は電源電圧１．８Ｖで１３ｍＷであった。

本発明のさらに別の実施例を説明する。本実施例においては、図４（ｂ）に示すように、各グリッドに接続される線路数を同一化させる構成としている。図４（ａ）のグリッド網の場合、各グリッド点に接続される線路の数は、６×６の格子点の正方形の４つの頂点では２つ、各辺上の４つの格子点では３つ、内部の１６個の格子点では４つとなる。これに対して、図４（ｂ）に示すように、６×６の格子点の正方形の４つの頂点と辺上の隣接点とを結ぶ線路を備え、辺上の中間の２つの格子点同士を２本の線路で接続し、各グリッド点に接続される線路（相補型伝送線路）の数を４に統一化して負荷条件を同一とし安定した発振を行う。

本発明によれば、図５に示すように、グリッド網による超高速クロックの均等分配層２１を備え、クロック均等分配層２１から他の複数の層（クロック供給先の層）２２乃至２５へ超高速クロックの分配を行う。すなわち３次元ＬＳＩにおいて特定層のクロック駆動層から他の層への超高速クロック分配を可能としている。なお、負荷として、誘導性負荷（インダクタ負荷）と可変容量素子を備えた構成としてもよい。

インダクティブ負荷を備えた定在波クロック分配方式によれば、インダクティブ負荷による位相シフトにより、従来の定在波から低振幅部分をカットしている。６×６グリッド構造の回路シミュレーションに示したように、０．１８μｍＣＭＯＳテクノロジで２０ＧＨｚのクロック分配網を設計し、全てのグリッド間のクロックスキューはクロック周期の１．３％より小であり、振幅偏差は３２ｍＶよりも小さく、消費電力は１０．８ｍＷ／グリッドという、高品質のクロック分配が確認された。

本発明のさらに別の側面の一例を説明する。本発明は、さらに別の側面において、定在波路の両端部に配設される発振回路が、位相補正のためのインダクタンスとして相互インダクタンスを含み、前記定在波路の配置は、前記定在波路の端部が他の定在波路と接すればよい構成とされている。すなわち、クロック信号を差動で伝送するグリッド型のクロック分配網に適用した場合、差動伝送線路の両端部にそれぞれ配設される発振回路が、位相補正のためのインダクタンスとして相互インダクタ（Ｍ）を含む。差動伝送線路は、前記線路にわたって定在波が生成される定在波路を構成し、前記定在波の端部が他の定在波路と接すればよい構成とされている。本発明において、前記相互インダクタンスは、発振回路の一のインダクタと、隣の差動伝送線路の発振回路の一のインダクタとの間の相互インダクタンスである。本発明において、線路両端の発振回路（図１０の１４）は、ソースが接地され、一方のトランジスタのドレインと他方のトランジスタのゲートとが互いに交差接続され、各交差接続点が、前記差動伝送線路の一端に接続された、第１、第２のトランジスタ（図１０のＱ１、Ｑ２）と、前記差動伝送線路の一端と電源間にそれぞれ接続された第１、第２のインダクタ（図１０の１２_１、１２_２）と、を備えている。本発明において、グリッドピッチは、線路長以下の任意の値に設定自在とされている。以下、別の側面の発明の実施例について説明する。

図１０は、本発明の別の側面の実施例の構成を示す図である。図１０（ａ）には、簡単のため、４×４のグリッドのクロック分配網が示されている。図１０（ａ）において、２０_１、２０_２はクロックの供給を受けるクロック同期回路である。なお、本発明は、４×４のグリッド構成に限定されるものでないことは勿論である。図１０（ｂ）は、図１０（ａ）のグリッド（定在波路）の両端に配設された発振回路（発振器）１４の構成を拡大して示している。本実施例においては、図１０（ａ）に示すように、定在波路の両端に発振回路１４を備え、相補信号（クロック）を発生させ、等長の信号線路系１１（クロック信号伝送線路）を８組をグリッド状に配置する。この配置は図３で示した配置に比べ、定在波路同士の交点には、発振回路は設置されていない。

図１０（ｂ）に示すように、各定在波路の両端に配置される発振回路（発振器）１４は、位相補正のためのインダクタンスとしして、各端部において別の線路との間に形成した相互インダクタンス（Ｍ）を用いている。より詳細には、図１０（ｂ）を参照すると、差動クロック伝送線路の一方の線路１１_１の端部（一端）は、ソースが接地されたトランジスタＱ１のドレインと、ソースが接地されたトランジスタＱ２のゲートとの共通接続点に接続されるとともにインダクタ１２_１の一端に接続され、他方の線路１１_２の端部は、トランジスタＱ２のドレインとトランジスタＱ１のゲートの共通接続点に接続されるとともにインダクタ１２_２の一端に接続されている。インダクタ１２_１、１２_２とトランジスタＱ１、Ｑ２は線路１１_１、１１_２の一端に設けられる発振回路１４_１を構成している。別の差動クロック伝送線路の一方の線路１１_３の端部は、ソースが接地されたトランジスタＱ３のドレインと、ソースが接地されたトランジスタＱ４のゲートとの共通接続点に接続されるとともに、インダクタ１２_３の一端に接続され、他方の線路１１_４の端部は、トランジスタＱ３のドレインとトランジスタＱ４のゲートの共通接続点に接続されるとともにインダクタ１２_４の一端に接続されている。インダクタ１２_３、１２_４とトランジスタＱ３、Ｑ４は線路１１_３、１１_４の一端に設けられる発振回路１４_２を構成している。定在波路の両端に配置する各発振回路における、インダクタ１２_０、１２_１の相互インダクタンス、インダクタ１２_２、１２_３の相互インダクタンス、インダクタ１２_４、１２_５の相互インダクタンスをＭとする。本実施例では、自己インダクタンスをグリッド交点に配置する場合に比して、線路配置の自由度、及び密度が増す。

図１１を参照して、本実施例の作用効果を説明する。図１１（ａ）は、自己インダクタンスを用いた線路長ＴＬ（グリッドピッチ＝ＴＬ）の定在波路を、４ｘ４のグリッド状に配置した例である。この場合、その占有面積は、（３ＴＬ）＾２となる。

これに対し、図１１（ｂ）に示すように、相互インダクタンスを用いた場合の４ｘ４のグリッド状のレイアウト（グリッドピッチ＜線路長ＴＬ）では、その占有面積は、概ねＴＬ＾２となる。したがって、同じグリッド数に対して、大幅に面積を削減することができる。あるいは、グリッドピッチの縮小を可能としている。

本実施例によれば、クロック周波数が要求する定在波路長に対して、相互インダクタンス（Ｍ）を用いることで、大幅に小さいグリッドピッチを形成することができる。

本実施例によれば、高密度なクロック供給網の形成が可能となるとともに、そのピッチの変更も可能となる（図１２参照）。図１２（ａ）と図１２（ｂ）は、グリッドピッチが均一で小と大の関係にある。また、本実施例においては、図１２（ｃ）に示したように、グリッドのピッチを不均一化（不等ピッチ化）してもよい。

図１３は、前記実施例と、本実施例の発振回路の構成を比較して示す図であり、図１３（ａ）は、図３に示した前記実施例の発振回路を示す図であり、図１３（ｂ）は、図１０に示した本実施例の発振回路の回路構成を示す図である。本実施例によれば、図１３（ｂ）に示すように、相互インダクタンスを負荷回路として取扱うことで、発振回路を、図１３（ａ）のＣＭＯＳ回路（図３（ｂ）参照）から、ｎ−ＭＯＳ回路による、倍電圧発振回路に変更可能である。図１３（ｂ）の構成は、トランジスタは２個であり、図１３（ａ）の構成（トランジスタＱ１〜Ｑ５の５個）と比較して、トランジスタ数を２／５とし、電源電圧を１／２とし、素子数の削減及び電源電圧の低減効果を奏することがわかる。

次に、本実施例における各定在波路からのクロックの取り出しに関して説明する。図１４は、本実施例における、定在波路からのクロック信号の取り出し手法を説明する図であり、図１４（ａ）に示す例は、定在波路の負荷を相互信号間でバランスさせるため、バッファ回路１５を差動クロック伝送線路（１１_１、１１_２）に等価負荷となるように接続している。両端に発振回路１４を備えた差動クロック伝送線路（１１_１、１１_２）の中央に、バッファ回路１５を備えている。

図１４（ｂ）は、クロック供給先の位置を任意にできるように、クロック取り出し用のバッファ回路１５を複数個線路に沿って一様に分散させて配置している。

図１０乃至図１４示した実施例を用いて、検証用試作を行い、5x5のグリッドレイアウトにおいて12GHzの発振を確認した。その際の
位相ノイズは、-103dBc/Hz(1MHzオフセット時)、
RMSクロックジッタが0.86ps
と優良な特性を確認した。

本実施例においては、前記実施例と比較した場合、
面積効率：グリッド本数で比較した場合、その占有面積は1/2〜1/4となる；
消費電力：同一発振周波数、同一グリッド本数で比較して、その消費電力は1/2〜1/4となる；
という具合に、占有面積、消費電力のいずれについても顕著な削減効果を奏する。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

（ａ）、（ｂ）は本発明の動作原理を説明するための図である。 （ａ）は従来の定在波、（ｂ）は本発明の定在波を説明するための図である。 （ａ）は本発明の一実施例のグリッド網と、（ｂ）はグリッド網の単位伝送線路の構成を示す図である。 （ａ）は、通常のグリッド網、（ｂ）は本発明の一実施例のグリッド網の構成を示す図である。 本発明による３次元ＬＳＩの構成を模式的に示す図である。 （ａ）は、従来のＨ−ツリー分配方式、（ｂ）は従来のグリッド方式の構成を示す図である。 従来のクロック分配方式の例を示す図である。 従来のクロック分配方式の例を示す図である。 （ａ）、（ｂ）は従来のグリッド型のクロック分配網の問題点を説明するための図である。 （ａ）は本発明の別の実施例のグリッド網を示す図であり、（ｂ）は定在波路の端部の発振回路の構成を示す図である。 （ａ）は図３の実施例の占有面積、（ｂ）は図１０の実施例の占有面積を示す図である。 （ａ）、（ｂ）、（ｃ）は、図１０の実施例のレイアウト例を示す図である。 （ａ）は図３の実施例の発振回路の構成、（ｂ）は図１０の実施例の発振回路の構成を示す図である。 （ａ）、（ｂ）は、図１０の実施例における各定在波路からのクロックの取り出しの手法を例示する図である。

符号の説明

１０ クロック分配網
１１、１１_１、１１_２、１１_３、１１_４ 差動型信号配線（相補型伝送線路、差動クロッ伝送線路）
１２_０、１２_１、１２_２、１２_３、１２_４ インダクタ
１３_１、１３_２ 発振器
１４、１４_１、１４_２ 発振器（発振回路）
１５ バッファ回路
２０_１、２０_２ クロック同期回路
２１ クロック均等分配層
２２〜２５ クロック供給先の層

Claims (25)

1. 格子状に配線された相補型信号伝送線路と、
   前記相補型信号伝送線路の格子点において、相補信号配線間に設けられた位相補正回路と、
   を備えている、ことを特徴とする信号配線構造。
2. 前記相補型信号伝送線路の格子点に発振回路を備えている、ことを特徴とする請求項１記載の信号配線構造。
3. 前記位相補正回路が、インダクタンスを含む、ことを特徴とする請求項１記載の信号配線構造。
4. 前記位相補正回路が、インダクタンスと可変容量とを含む、ことを特徴とする請求項１記載の信号配線構造。
5. 格子点に接続される線路数が全格子点で同一である、ことを特徴とする請求項１乃至４のいずれか一に記載の信号配線構造。
6. 前記相補型信号伝送線路の任意の位置から信号供給先回路へ信号の供給が可能とされる、ことを特徴とする請求項１乃至５のいずれか一に記載の信号配線構造。
7. 前記格子配線と前記発振回路が信号供給先回路群の層とは別の層に形成される３次元構造を有する、ことを特徴とする請求項２記載の信号配線構造。
8. 格子間の距離が同一である、ことを特徴とする請求項１記載の信号配線構造。
9. 請求項１乃至８のいずれか一に記載の信号配線構造を備えた半導体装置。
10. 伝送線路と、
    前記伝送線路の両端部に接続されるインダクタ負荷と、
    を備え、前記伝送線路にわたって位相が一定で振幅がほぼ一様な定在波を生成自在としてなる、ことを特徴とする信号分配回路。
11. 前記定在波の共鳴周波数は線路長及びインダクタンスによって決定され、
    定在波の低振幅部分が除去され、
    伝送線路の両端を短絡終端させた場合よりも短い伝送線路で、伝送線路の両端を短絡終端させた場合と同じ共鳴周波数で発振可能とされてなる、ことを特徴とする請求項１０記載の信号分配回路。
12. クロック信号を伝送するグリッド型のクロック分配網であって、
    相補型伝送線路の両端部の各端部同士をそれぞれインダクタを介して接続し、
    前記インダクタの位相シフトにより、低振幅部分を除去し、位相、振幅が実質的にほぼ一様の定在波がたつようにしてなる、ことを特徴とするクロック分配網。
13. グリッド格子点に発振回路を備えている、ことを特徴とする請求項１２記載のクロック分配網。
14. 前記グリッド格子点に接続される伝送線路の線路の数を、各前記グリッド格子点に関して同一としてなる、ことを特徴とする請求項１２記載のクロック分配網。
15. 前記クロック分配網を伝送されるクロック信号は、グリッドピッチによらない、周波数とされる、ことを特徴とする請求項１２記載のクロック分配網。
16. 請求項１２乃至１５のいずれか一記載のクロック分配網を用いて、チップ内のクロック同期素子へのグローバル・クロックディストリビューションを行う、ことを特徴とする半導体装置。
17. 定在波が生成される線路である定在波路の両端部に配設される発振回路が、位相補正のためのインダクタンスとして相互インダクタンスを含み、
    前記定在波路の配置は、前記定在波路の端部が他の定在波路と接すればよい構成とされてなる、ことを特徴とする信号分配回路。
18. 前記相互インダクタンスは、前記定在波路の前記発振回路のインダクタと、隣の定在波路の発振回路のインダクタとの間の相互インダクタンスである、ことを特徴とする請求項１７記載の信号分配回路。
19. クロック信号を差動で伝送するグリッド型のクロック分配網であって、
    差動伝送線路の両端部にそれぞれ配設される発振回路が、位相補正のためのインダクタンスとして相互インダクタを含み、
    前記差動伝送線路は、前記線路にわたって定在波が生成される定在波路を構成し、前記定在波の端部が他の定在波路と接すればよい構成とされている、ことを特徴とするクロック分配網。
20. 前記相互インダクタンスは、前記差動伝送線路の前記発振回路の一のインダクタと、隣の差動伝送線路の発振回路の一のインダクタとの間の相互インダクタンスである、ことを特徴とする請求項１９記載のクロック分配網。
21. 前記発振回路は、ソースが接地され、一方のトランジスタのドレインと他方のトランジスタのゲートとが互いに交差接続され、各交差接続点が、前記差動伝送線路の一端に接続された、第１、第２のトランジスタと、
    前記差動伝送線路の一端と電源間にそれぞれ接続された第１、第２のインダクタと、
    を備えている、ことを特徴とする請求項１９又は２０記載のクロック分配網。
22. 前記グリッドピッチは、線路長以下の任意の値に設定自在とされている、ことを特徴とする請求項１９乃至２１のいずれか一記載のクロック分配網。
23. 前記差動伝送線路には、定在波路の負荷を相互信号間でバランスさせるため、クロック取り出し用のバッファ回路を、前記差動伝送線路に等価負荷となるように接続してなる、ことを特徴とする請求項１９乃至２２のいずれか一記載のクロック分配網。
24. 前記差動伝送線路には、クロック供給先の位置を任意にできるように、クロック取り出し用のバッファ回路を複数個線路に沿って一様に分散させて配置してなる、ことを特徴とする請求項１９乃至２２のいずれか一記載のクロック分配網。
25. 請求項１９乃至２４のいずれか一記載のクロック分配網を用いて、チップ内のクロック同期素子へのグローバル・クロックディストリビューションを行う、ことを特徴とする半導体装置。