TWI497811B - 提供具固定特徵阻抗之晶片上可變延遲傳輸線的方法 - Google Patents

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Description

提供具固定特徵阻抗之晶片上可變延遲傳輸線的方法 【相關申請案參照】
本發明係有關於美國專利申請案第　　　 號，以及律師案號第BUR920080120US2號，其係於同一天申請並且目前審查中。
本發明係有關於一傳輸線，尤其有關於一種具固定特徵阻抗之晶片上可變延遲傳輸線的設計結構、結構、以及方法。
習知的晶片傳輸線結構一般具有固定的阻抗以及固定的延遲。通常，對一給定的傳輸線而言，無法任意選定延遲與阻抗。相反地，延遲以及阻抗係受到電容與電感的影響，後二者係彼此成反比，並受到信號線與接地回路線(ground return line)之間的距離影響。因此，雖然可能改變一傳輸線的延遲，但改變延遲伴隨著信號損耗的增加、改變特徵阻抗、及/或增加傳輸線裝置所需要的面積(例如佔板面積(footprint))。
然而，改變一傳輸線的延遲對於多種應用而言均有其效益。舉例而言，在信號處理操作中會應用到延遲線，以調整一信號相對於一第二信號而言的到達時間。此延遲線可以被製備於一數位電路或一類比電路中，且此延遲可以是固定或可變的。關於對一具有正弦波形的信號進行延遲(一種經常用於微波應用的情況)，延遲線的效應是致使一相位移轉(phase shift)的發生；因此，在此情況下，延遲線可被認為是一種相位移轉器。
在一相位陣列(phased array)中可使用複數條相位可調線。一般而言，一相位陣列係為一群天線，其中饋送至這些天線的各對應信號的相對相位，係經改變調整而使得此陣列在一理想方向的有效輻射圖形係被加強，而在一非理想方向的有效輻射圖形係被抑制。由各單一天線所發送的信號的相對幅度、以及建設性與或破壞性干涉，會決定此陣列的有效輻射圖形。相位陣列係被用以控制一接收器的最大敏感度方向，提供空間選擇性或等同較高的天線增益。相位陣列在許多無線應用中均被使用，包括但不限於，雷達以及數據傳輸。波束控制(beam steering)係先將每一所接收到的信號，以漸進量進行相位移轉，以補償在抵達相位間的後續差異。這些信號接著被結合，使得在理想方向的信號係建設性地加成，而在其他方向的信號則破壞性地加成。
一種用以控制一相位陣列中之每一元件之相位的習知方法，係對每一元件提供複數條傳輸線，每一傳輸線具有一已知延遲。在每一元件的信號路徑上的一開關則被用來為該元件選定一特定傳輸線，進而將一已知延遲傳至該元件。然而，此一系統有許多缺點。舉例而言，以使用空間(例如佔板面積)與製造成本而言，對每一元件提供複數條傳輸線是昂貴的。同時，每一元件的信號路徑上的開關會造成信號衰減，而信號衰減對某些應用而言並非理想。
此外，如上所述，習知的系統無法在不增加信號損耗、不改變特徵阻抗、及/或不增加傳輸線裝置所需面積(例如佔板面積)的情況下，改變一傳輸線的延遲。因此，該些使用到延遲的系統(例如相位陣列天線系統)則會受到這些缺點的影響。
因此，在此領域中有需要能克服上述缺點及限制的發明。
在本發明的第一面向中，係為一種用以製造一傳輸線結構的方法。此方法包括形成此傳輸線結構之一信號線；形成一第一接地回路(ground return)結構，其在傳輸線結構中引起一第一延遲以及一第一特徵阻抗(characteristic impedance)；以及形成一第二接地回路，其在傳輸線結構中引起一第二延遲以及一第二特徵阻抗。第一延遲係與第二延遲不同，且第一特徵阻抗係實質上與第二特徵阻抗相同。
在實施例中，信號線、第一接地回路結構以及第二接地回路結構係形成於一半導體結構中。此信號線可以形成於半導體結構之一第一佈線層中，第一接地回路結構可形成於半導體結構中之一第二佈線層中，且第二接地回路結構可形成於半導體結構中之一第三佈線層中。第一佈線層可以與第二佈線層不同，且第一接地回路結構的一部份亦可形成於第一佈線層中。在進一步的實施例中，信號線係形成於半導體結構中之一第一佈線層中，第一接地回路結構係形成於該第一佈線層中，且第二接地回路結構的部分係形成於半導體結構的第一佈線層及一第二佈線層中。
根據本發明的各面向，操作一開關以分別將第一與第二接地回路結構二者之一接地，並使第一與第二接地回路結構二者之另一者浮動(float)。此外(或者替代地)，第一接地回結構係包括一第一接地回路軌(rail)以及一第一電容結構，且第二接地回路結構係包括一第二接地回路軌以及一第二電容結構。同時，第一接地回路軌係比第二接地回路軌更遠離該信號線，且第一電容結構係比第二電容結構更靠近該信號線。
在各實施例中，第一與第二延遲係為在該信號線中之一信號之延遲。第一延遲係與第二延遲有約16%之差異，且第一特徵阻抗係與第二特徵阻抗有小於約5%之差異。此外，第一特徵阻抗係為約50歐姆(ohm)。
在本發明的第二面向中，係為一種用以製造一半導體結構的方法，包括：形成一信號線；形成一第一接地回路軌以及一第一電容結構；以及形成一第二接地回路軌以及一第二電容結構。第一接地回路軌係比第二接地回路軌更遠離該信號線，且第一電容結構係比第二電容結構更靠近該信號線。信號線的接地(grounding)係選擇性地在第一接地回路軌與第二接地回路軌之間切換。
在本發明的第三面向中，係為一種在一傳輸線結構中傳輸一信號之方法，包括：將一第一接地回路結構接地，該第一接地回路結構係在該傳輸線結構中引起一第一延遲與一第一特徵阻抗；將一第二接地回路結構浮動(float)，該第二接地回路結構係引起一第二延遲與一第二特徵阻抗，其中第二延遲係與該第一延遲不同，且第二特徵阻抗係實質上等於第一特徵阻抗；以及在傳輸線結構中之一信號線上傳輸一信號。
在本發明的第四面向中，係為一種方法，其包括：在下列二者間切換一傳輸線結構：(i)一第一接地回路結構其在該傳輸線結構中產生一第一延遲與一第一特徵阻抗，以及(ii)一第二接地回路結構其產生該傳輸線結構之一第二延遲與一第二特徵阻抗。第一延遲係實質上不同於該第二延遲，且該第一特徵阻抗係實質上等於該第二特徵阻抗。
本發明係有關於一傳輸線，並尤其有關於一種具固定特徵阻抗之晶片上可變延遲傳輸線的設計結構、結構、以及方法。在各實施例中，一傳輸線結構係提供有複數個可選擇的接地回路路徑。更詳細地，各接地回路路徑係以不同的幾何形狀形成，並且與信號線之間有不同的距離，使得每一接地回路路徑會使傳輸線結構有不同的延遲。此外，接地路徑係設計為無論使用哪一條路徑，傳輸線結構的特徵阻抗可維持實質上不變。經由此種方法，藉由控制哪一接地回路結構被接地、哪一為浮動(floating)，傳輸線結構的延遲可被變更而不會實質改變傳輸線結構的特徵阻抗。因此，本發明的實施可提供一單一微帶(microstrip)結構，其延遲可被變更，但仍維持相對穩定的特徵阻抗。
本發明之結構
圖1係繪示根據本發明各面向的結構。此結構包括一信號線10以及一接地回路線15，其可形成於一半導體裝置之佈線層中，如下所詳述。此半導體結構可包括如一傳輸線結構等。
在以下說明書中，相信不需額外解釋即能理解，一傳輸線結構之特徵阻抗可以電感(“L”,inductance)對電容(“C”)的比值的平方根而獲得近似值，例如SQRT(L/C)。此外，傳輸線結構的延遲可以為電感與電容的乘積的平方根而獲得近似值，例如SQRT(L*C)。此外，傳輸線結構的電容，大致上隨著信號線與接地回路線之間的距離而遞減，而傳輸線結構的電感則大致上隨著信號線與接地回路線之間的距離而遞增。
因此，若接地回路線15往靠近信號線10的方向移動，傳輸線結構的電容會增加，而傳輸線結構的電感則會降低。或者，當接地回路線15往遠離信號線10的方向移動，傳輸線結構的電容會降低，而傳輸線結構的電感則會增加。由於電感與電容之間的相反關係與信號線及接地回路線之間的距離有關，因此使用傳統結構改變傳輸線結構的延遲，也會改變傳輸線結構的特徵阻抗。
然而，根據本發明之面向，圖1所示的結構包括一電感屏障20，其可在不劇烈改變傳輸線結構之電感的情況下，選擇性地改變傳輸線結構之電容。如圖1所示，電容屏障20係形成於信號線10以及接地回路結構15之間，例如形成於信號線10與接地回路線15所屬的各佈線層之間的一佈線層之內。在圖1所示的實施例中，電容屏障20係由一跡軌(trace)25所形成，跡軌25係以迴紋(serpentine)方式形成，並且在各跡軌25部分之間有間隙30，跡軌25並與信號線10垂直。在此方式中，電容屏障20可以備用來影響傳輸線結構的電容，同時在電感方面實質上不造成影響。
請繼續參照圖1，其中電容屏障20係被接地至接地回路線15，而此傳輸線結構的電容將會是一第一數值，並且當電容屏障20為浮動時(亦即並未接地至接地回路線15)，此傳輸線結構的電容將會是與第一數值不同的第二數值。在此方式中，藉由利用在接地回路路徑中(例如在半導體的主動區域中)的一切換開關，電容屏障20可以在接地與浮動之間選擇性地切換，以選擇性地改變此傳輸線結構的電容值，而同時使此傳輸線結構的電感相對穩定。
電容屏障20在接地與浮動狀態的不同電容值會隨著不同參數而改變，而參數例如是：在信號線10與電容屏障20平面間的垂直距離、跡軌25的寬度、以及間隙30的寬度等。在各實施例中，任何適合的數值均可用於這些參數。舉例而言，表1顯示了二例示架構的電容與電感在接地與浮動狀態的比較。在第一種架構中，跡軌25的寬度約為1微米(micrometer)，且間隙30的寬度約1微米。在第二種架構中，跡軌25的寬度約為2微米，而間隙30的寬度約為2微米。
圖2顯示了根據本發明各面向的另一結構。如同圖1，此結構包括一信號線10、一接地回路線15、以及電容屏障20，其可由金屬形成於一半導體元件之佈線層中，例如一傳輸線。圖2的結構包括一第二電容屏障35，第二電容屏障35係位於第一電容屏障20以及接地回路線15之間。至少一開關(圖未顯示)係操作地連結至接地回路線15、第一電容屏障20、以及第二電容屏障35，使得該等屏障之一可以接地至接地回路線，而另一屏障則可維持浮動。
表2顯示了根據圖2之一傳輸線結構的電容與電感值。表2的數值係對應一傳輸線結構，其每一電容屏障20、35的跡軌25的寬度係為約2微米，且在跡軌各部分之間的間隙30的寬度約為2微米。如表2所明示，傳輸線結構的電容值可以藉由選擇性地將電容屏障20、35之一或二者均接地來進行調控，而仍將電感維持相對穩定。
圖3顯示了根據本發明各面向的另一傳輸線結構。此傳輸線結構包括一信號線50，此信號線50例如是一金屬線，並形成於一半導體裝置的一佈線層中，如下所詳述。此傳輸線結構也包括一接地回路結構55，其可包括如形成於一半導體裝置之一佈線層中的一金屬結構，而此金屬結構所屬佈線層係位於信號線50所屬層以下，如下所詳述。
在實施例中，接地回路結構55包括實質上平行於信號線50的接地回路軌60。此外，接地回路結構55包括電容柵元件65，而電容柵元件65係形成於各接地回路軌60之間，且係實質上與信號線50正交。在此一傳輸線結構中，傳輸線結構的電容值係等於從信號線到電容柵元件65平面之間的電容值，且傳輸線結構的電感係形成於信號線50與接地回路軌60的電流回路路徑中。
圖4繪示了根據本發明各面向的另一傳輸線結構。如同圖3的傳輸線結構，在圖4中的傳輸線結構包括了一信號線50以及一接地回路結構55(在此圖與其他圖中指稱為“G1”)，而接地回路結構55具有接地回路軌60以及柵元件65。此外，圖4中的傳輸線結構包括一第二接地回路結構75(在此圖與其他圖中指稱為“G2”)，而第二接地回路結構75具有接地回路軌80以及柵元件85。第二接地回路結構75可包括如形成於一半導體結構之一佈線層中的一金屬結構，而此金屬結構所屬佈線層係位在第一接地回路結構55所屬層底下，如下所詳述。至少一開關(圖未顯示)可被用以對第一與第二接地回路結構55、75在接地與浮動狀態間切換，使得傳輸線結構的接地回路路徑循著第一或第二接地回路結構前進。
在實施例中，電容柵元件65、85係與信號線50垂直，且其尺寸與形狀係使得該二者對於信號線50而言，實質上並不對電感產生影響。因此，此傳輸線結構的電感係形成於信號線50的電流回路路徑、以及任一被接地的接地回路結構的接地回路軌(60或80)之間，同時此浮動結構對於傳輸線結構的電感僅有極小的影響、甚至完全無影響。因此，舉例而言，當第一接地回路結構55係為浮動、且第二接地回路結構75係接地時，此傳輸線結構的電感係形成於信號線50的電流回路路徑以及接地回路軌80之間，而第一接地回路結構55對於此傳輸線結構的電感僅有極小的影響、甚至無影響。
相似地，在圖4中的傳輸線結構的電容值係主要由接地回路結構(例如55或75)之中被接地者所驅動。亦即，當第一接地回路結構55係為浮動且第二接地回路結構75被接地的情況下，此傳輸線結構的電容值係實質上等於從信號線到柵元件85之上表面的平面之間的電容值。然而，與電感值不同的是，浮動接地回路結構確實影響到此傳輸線結構的電容值，雖然此浮動結構的電容效應與被接地結構的電容值效應相較之下顯得微小。
在實施例中，第一與第二接地回路結構55、75係被形成為具有不同幾何形狀(geometry)以及與信號線50間的相異距離，使得隨著此二接地回路結構之一被接地時，此傳輸線結構會有不同的延遲(例如SQRT(L*C))。然而，第一與第二接地回路結構55、75的幾何形狀與相對位置也經過設計，而使得此傳輸線結構的特徵阻抗(例如SQRT(L/C))係為實質上平穩的，與此二接地回路結構中的何者接地無關。利用此方法，藉由控制哪一接地回路結構(例如55或75)接地、哪一為浮動，可以改變此傳輸線結構的延遲而不會實質上改變此傳輸線結構的特徵阻抗。因此，實施本發明提供了一單一微帶結構，其中其延遲可以被改變，但其特徵阻抗維持相對平穩。
舉例而言，仍參照至圖4所示的例示結構，在本發明的實施例中，接地回路軌60的尺寸經過調整，且比接地回路軌80更遠離信號線50。此調整使得第一接地回路結構55(例如G1)比第二接地回路結構75(例如G2)提供了更高的電感值。此外，柵元件65的尺寸經過調整，且比柵元件85更接近信號線50，使得第一接地回路結構55比第二接地回路結構75提供更高的電容值。藉由適當地選擇各特徵(例如50、60、65、80、85)的尺寸與位置，而可得到下列的關係：
t1=SQRT(L1*C1)>t2=SQRT(L2*C2)
Zo1=SQRT(L1/C1)≒Zo2=SQRT(L2/C2)
其中
t1≡當G1接地而G2浮動時，傳輸線結構的延遲
t2≡當G2接地而G1浮動時，傳輸線結構的延遲
Zo1≡當G1接地而G2浮動時，傳輸線結構的特徵阻抗
Zo2≡當G1接地而G2浮動時，傳輸線結構的特徵阻抗
L1≡當G1接地而G2浮動時，傳輸線結構的電感值
C1≡當G1接地而G2浮動時，傳輸線結構的電容值
L2≡當G2接地而G1浮動時，傳輸線結構的電感值
C2≡當G2接地而G1浮動時，傳輸線結構的電容值
圖5顯示了根據本發明各面向的另一結構。在圖5所示的結構係相似於圖4所示的結構，其包括一信號線50、第一接地回路結構55其具有接地回路軌60以及柵元件65、以及第二接地回路結構75其具有接地回路軌80以及柵元件85。
在圖5所示的例示結構中，信號線50係形成於一類比半導體結構的最上層佈線層中(例如層N)，並在x方向具有約10微米的寬度，在y方向具有約50微米的長度。在實施例中，第一接地回路結構55係形成於佈線層N-1層中，且在y方向的長度係與信號線50相同。每一柵元件65在x方向具有約為100微米的長度，且每一接地回路軌60在x方向具有約為8微米之寬度。同時，第二接地回路結構75係形成佈線層N-4層中，且在y方向具有與信號線50相同的長度。每一柵元件85在x方向具有約為50微米的長度，且每一接地回路軌80在x方向具有約為12微米的寬度。
表3顯示了圖5所示之例示結構的傳輸線結構電容值、傳輸線結構電感值、傳輸線結構特徵阻抗、以及傳輸線結構延遲。
如表3所示，在二狀態之間可達到約16.1%的傳輸線結構延遲改變，而在同樣二狀態之間的傳輸線結構特徵阻抗改變僅為約5.5%。雖然以上曾描述特定的大小、尺寸、以及幾何形狀，但本發明並不限於這些特定實例。相反地，藉由利用不同的半導體結構，可以達到約30%至40%的延遲差異，同時仍維持僅約5%的特徵阻抗差異。更詳細地，任何理想尺寸與形狀的結構(例如50、55、75)均可用於實施本發明。舉例而言，不同尺寸與形狀的結構(例如50、55、75)可以用於本發明的範疇中，以提供不同接地回路路徑(例如G1、G2)下具有不同延遲、但仍具有相同或實質相同之特徵阻抗的傳輸線結構。
圖6-8顯示了用以形成根據本發明各面向之傳輸線結構的中間結構以及對應製程步驟。特別地，圖6顯示了一例示半導體結構的剖面，包括一基板100以及形成於其上的佈線層105。基板100可以利用習知的製程技術形成，且可包括如其內形成有半導體元件(例如閘極、源極/汲極區域等)一矽基板。佈線層105可以利用習知技術形成，並且可以由任何適合材料製成，包括但不限於高介電常數介電質、低介電常數介電質、超低介電常數介電質等。
仍參見圖6，接地回路結構110係形成於佈線層105中。接地回路結構75可以包括任何合適的導電材料，包括但不限於：銅、鋁、合金等，並且可以利用習知製程形成。接地回路結構110可以與圖4、5所示之接地回路結構75有類似的外型，或可有不同外型。舉例而言，接地回路結構110可以包括接地回路軌部分115(例如，類似於接地回路軌80)以及柵部分120(例如，類似柵元件85)。
圖7繪示了圖6的結構，其上另外形成有佈線層130、135及140。在佈線層140中形成接地回路結構145，其可利用與接地回路結構110相似的材料與製程所形成。接地回路結構145可以與圖4、5所示之接地回路結構55有相似的外型，或可有不同外型。舉例而言，接地回路結構145可以包括接地回路軌部分150(例如，類似於接地回路軌60)以及柵部分155(例如，類似柵元件65)。
圖8繪示了圖7的結構，其上利用如習知的材料與技術而形成額外的佈線層160。此外，信號線165係形成於佈線層160之中。信號線165可與圖4、5中所描述之信號線50相似，或可有不同外型。信號線165可以由任何適合的導體材料所形成，包括但不限於，銅、鋁、合金等，並可利用習知製程所形成。
圖6-8的特徵(例如100、105、110、130、135、140、145、160、165)可以利用習知的技術所形成，例如標準後段製程(BEOL,back end of line)。舉例而言，這些特徵可以利用以下非限制性的製程步驟所形成：光微影遮罩與曝光、蝕刻(例如反應性離子蝕刻RIE等)、金屬化(例如化學氣相沈積CVD等)、以及平坦化與研磨(例如化學機械研磨CMP等)。此外，在圖6-8中所未顯示的額外特徵，亦可與本發明同時實施。舉例而言，阻障材料可以用為襯底、覆蓋層、等。此外，介層窗層亦可被插設於任何佈線層之間。
此外，這些佈線層亦可具有任何適合的厚度，並可彼此具有不同的厚度。舉例而言，佈線層105、130、135可具有約0.5至0.6微米之厚度，而佈線層140可為約3微米厚，且佈線層160可為約4微米厚。然而，本發明並不限於這些數值，並且可應用任何適合的厚度。此外，本發明並不限於所繪示的佈線層層數，反而本發明的各面向可以用於具有任何層數佈線層的半導體裝置(例如類比裝置、數位裝置等)。
更進一步，接地回路結構110、145以及信號線165可為任何適合的尺寸與外型。此外，接地回路結構110、145(例如G1,G2)並不限於單一對應佈線層，而可橫跨複數個佈線層(以及介層窗層，若有使用)，如圖9-12所詳述。此外，本發明並不限於圖8所示的二接地回路結構110、145。反而，可以用任何數目的接地回路結構110、145來提供傳輸線結構所需之任何數目的不同延遲。
在實施例中，至少一開關170可以用於基板100的裝置區域中。開關170可以被操作來選擇性地連接二接地回路結構之一(例如110或145)以接地，進而造成被接地的接地回路結構(例如110或145)作為信號線165的接地回路結構。此開關170可包括任何適合的切換裝置，例如一PIN二極體、FET等。在實施例中，開關170係被安排於傳輸線結構的接地回路路徑中，而非在信號路徑中，以避免在信號路徑中的信號衰減。
如上所述的方法係用於製造積體電路晶片。所生成的積體電路晶片可以由製造者以原始晶圓(亦即，具有複數個未封裝晶片的單一晶圓)形態分銷，例如以裸晶粒(bare die)，或封裝形態分銷。在後者中，晶片係裝設於一單晶片封裝(例如一塑膠載體，其具有接腳固定至一母板或其他更高階載體)或於一多晶片封裝(例如一陶瓷載體其具有表面內連接或埋入內連接二者之一、或二者均有)中。無論何種情形，此晶片接著與其他晶片、獨立電路元件、及/或信號處理裝置整合，作為(a)中間產品，例如一母板，或(b)終端產品的一部份。此終端產品可以為任何包括積體電路晶片的產品。
圖9與10顯示根據本發明各面向之替代傳輸線結構。特別地，圖9繪示的傳輸線結構包括一信號線200、第一接地回路結構205(例如G1)、以及第二接地回路結構225(例如G2)，其均可以上述之方式形成。第一接地回路結構205包括一單一接地回路軌210，其可與接地回路軌如60、80有相似的材料與製造程序。第一接地回路軌205也包括電容柵215，其中電容柵215係從接地回路軌210延伸向上穿過多層佈線層(圖未顯示)，並終結於電容元件220，電容元件220係與信號線200形成於同一佈線層中。
仍參見圖9，第二接地結構225包括一單一接地回路軌230，其可與接地回路軌如210相似。第二接地回路軌225也包括電容柵235，其中電容柵235係從接地回路軌230延伸向上穿過多層佈線層(圖未顯示)，並終結於電容元件240，電容元件240係與信號線200形成於同一佈線層中。提供至少一開關(圖未顯示)以作為選擇性將對應的接地回路結構205與225之一者設置於一接地狀態，而將另一設置為浮動。
圖10顯了圖9結構的剖面圖。第一接地回路結構205的電容貢獻，係主要來自元件220，在圖10中標示為“C1”。第二接地回路結構225的電容貢獻，係主要來自元件240，在圖10中標示為“C2”。在第一接地回路結構205中，主要的電感貢獻來自於接地回路軌210，在圖10中標示為“L1”。在第二接地回路結構225中，主要的電感貢獻來自於接地回路軌230，在圖10中標示為“L2”。
圖11與12繪示了根據本發明各面向之一替代傳輸線結構。特別地，圖11繪示了傳輸線結構，包括一信號線300、第一接地結構305(例如G1)，以及第二接地回路結構325(例如G2)，其均係以上述之方法所形成。第一接地回路結構305包括一單一接地回路軌310，其係類似於接地回路軌205(例如在圖9中)。第一接地回路結構305也包括柵元件315從接地回路軌310向上延伸穿過複數個佈線層(圖未顯示)，而到達與信號線300位於同一佈線層中的電容元件320。
仍參照至圖11，第二接地回路結構325包括二接地回路軌330，其可類似於接地回路軌310。這些接地回路軌330係與信號線300形成於同一佈線層中，構成一共平面傳輸線。第二接地回路結構325並不包括電容柵。其中可提供至少一開關(圖未顯示)，用於選擇性地將二接地回路結構305、325之一設置於接地狀態，而另一為浮動。
圖12繪示圖11結構之一剖面圖。第一接地回路結構305的電容貢獻，係主要來自元件320，在圖12中標示為“C1”。第二接地回路結構325的電容貢獻，係主要來自接地回路軌330，在圖12中標示為“C2”。在第一接地回路結構305中，主要的電感貢獻來自於接地回路軌310，在圖10中標示為“L1”。在第二接地回路結構325中，主要的電感貢獻來自於接地回路軌330，在圖10中標示為“L2”。
圖13與14繪示了根據本發明各面向之替代傳輸線結構。特別地，圖13顯示了傳輸線結構，其包括一信號線400，第一接地回路結構405(例如G1)、以及第二接地回路結構425(例如G2)，其均可由上述的方法所形成。第一接地回路結構405包括二平行之接地回路軌410，其係與信號線400形成於同一佈線層中。第一接地回路結構405也包括了柵元件(combs)415，其中柵元件415係在信號線400下方的佈線層中，在接地回路軌410之間延伸。
仍參照圖13，第二接地回路結構425包括了二平行之接地回路軌430，其係與信號線400形成於同一佈線層中。第二接地回路結構425也包括了柵元件435，其係在信號線400下方的佈線層中，在接地回路軌430之間延伸。可提供至少一開關(圖未顯示)，用於選擇性地將二接地回路結構405、425之一設置於接地狀態，而另一為浮動。
圖14繪示了圖13結構的剖面圖。第一接地回路結構405的電容貢獻，係主要來自柵元件415，在圖14中標示為“C1”。第二接地回路結構425的電容貢獻，係主要來自柵元件435，在圖14中標示為“C2”。在第一接地回路結構405中，主要的電感貢獻來自於接地回路軌410，在圖14中標示為“L1”。在第二接地回路結構425中，主要的電感貢獻來自於接地回路軌430，在圖14中標示為“L2”。
在實施例中，圖9-14中所繪示的各接地回路結構(例如G1與G2)的特徵可以任何適合的尺寸與外型形成，並與信號線(例如200、300、400)之間有任何合適的空間關係。特別地，可以形成各對應接地回路結構(例如G1與G2)的特徵，以致於傳輸線結構延遲係視接地回路結構(例如G1或G2)何者接地而不同，而傳輸線結構的特徵阻抗則無論哪一接地回路結構接地均維持實質穩定。在實施例中，特徵阻抗係設置於約50歐姆，雖然本發明並不限於此數值，且任何特徵阻抗均可用於本發明中。
至目前所述的傳輸線結構，各包括了二可切換之接地回路結構。但本發明並不限於僅含有二可切換接地回路結構的傳輸線結構。相反地，二個以上(例如三、四個等)的可切換接地回路結構係可用以提供傳輸線結構更高的可調變性。
在其他實施例中，可藉由形成複數個可調變延遲、固定阻抗的區段彼此沿著傳輸線串聯，而提供額外的可調變性。舉例而言，圖15繪示了根據本發明各面向之一區塊圖，其中傳輸線500在二點501、502之間延伸。傳輸線500包括有三個可調變延遲、固定阻抗區段510、515、520，其可利用與圖1-14中所述的相似結構來形成。
更詳細地，第一區段510可包括一傳輸線結構，其具有三個選擇性可控制之延遲數值t1、t2、t3，以及一相對穩定之特徵阻抗Zo。相似地，第二區段515可包括一傳輸線結構，其具有三個選擇性可控制之延遲數值t4、t5、t6，以及一相對穩定之特徵阻抗Zo。相似地，第三區段520可包括一傳輸線結構其具有三個選擇性可控制之延遲數值t7、t8、t9，以及一相對穩定之特徵阻抗Zo。
根據本發明之一面向，區段510、515、520係完全相同，使得t1=t4=t7,t2=t5=t8,t3=t6=t9。在此一實施例中，傳輸線500有十種不同的延遲排列組合，每一排列組合具有實質上相同的特徵阻抗Zo。根據本發明之另一面向，區段510、515、520係彼此不同，使得t1≠t2≠t3≠t4≠t5≠t6≠t7≠t8≠t9。在此一實施例中，傳輸線500有27種不同的排列組合，而每一排列組合具有實質上相同的特徵阻抗Zo。
圖16係為一流程圖，其實施了根據本發明各面向之實施步驟。此流程圖也同時代表本發明之一高階區塊圖。此流程圖各步驟的控制與執行，可以從一伺服器以一客戶端-伺服器端的關係，藉由一自組織分組網路(ad hoc network)內之計算元件來進行，或者可以在一使用者工作站執行、並將操作資訊傳達至該使用者工作站。此外，本發明可以利用一完全硬體實施例、一完全軟體實施例、或一同時包含有軟體與硬體元件之實施例來控制。在一實施例中，此軟體元件包括韌體、常駐軟體、微程式碼(microcode)等。
此外，本發明可以利用一電腦程式產品來控制，此電腦程式產品可以從一電腦可使用或電腦可讀媒介所提供之程式碼來存取，該程式碼係用於或與一電腦或其他指令執行系統有關。為達成本說明書的目的，一電腦可使用或一電腦可讀媒介可為任何裝置其可包含、儲存、傳輸(communicate)、傳播(propagate)、或傳送(transport)一程式，此程式係可用於或與該指令執行系統、裝置、或元件相關。此媒介可為電子、磁性、光學、電磁、紅外線、或半導體系統(或裝置或元件)或一可傳播媒介。一電腦可讀媒介的範例包括一半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、固態磁碟與光碟等。光碟的現時範例包括CD-唯讀記憶體(CD-ROM)、CD-可重複讀寫(CD-R/W)、以及DVD。
更詳細地，圖16繪示了一流程圖，其描繪一種用以調整一傳輸線結構之延遲之方法的控制步驟。在步驟610中，一傳輸線結構之一第一接地回路結構係電器連接至一接地電動勢(potential)。在實施例中，此傳輸線結構與接地回路結構可以與在圖4-15中所述者(例如G1)相似。在實施例中，此連接係由操作一開關而產生，此開關係整合於傳輸線結構之半導體元件區域中。此開關的操作可由任何適合方法進行，例如電腦控制。步驟610所產生的結果，第一接地回路結構係作為該傳輸線結構之信號線的一接地回路路徑。
在步驟620中，一整合於同一傳輸線結構中之第二接地回路結構係與該接地電位(ground potential)中斷電性連接。此第二接地回路結構可以與圖4-15中所述的第二接地回路結構相似(例如G2)，以使得延遲隨著哪一接地回路結構接地而改變，同時傳輸線結構的特徵組仍維持實質穩定、無論哪一接地回路結構接地。在實施例中，在步驟620的中斷連接可以與連接步驟610同時進行、或不同時進行。此外，步驟620的中斷連接可以利用與連接步驟610相同或不同的開關來進行。
在步驟630中，一信號係在此傳輸線結構的信號線上進行傳輸。在實施例中，此信號的傳輸可由任何適合的方式進行。由於連接步驟610的緣故，此傳輸會有主要由第一接地回路結構所決定的延遲。
在步驟640中，第一接地回路結構係與接地電位中斷連接，且第二接地回路結構係連接至該接地電位。此步驟可以由相似於步驟610與620的步驟來進行，而將第一接地回路結構以第二接地回路結構取代，且反之亦然。由於步驟640的緣故，第二接地回路結構係作為傳輸線結構之信號線的接地回路路徑，同時第一接地回路結構係為浮動。
在步驟650中，一信號係在此傳輸線結構的信號線上進行傳輸。此步驟可以由類似於步驟630的方式進行。由於步驟640的緣故，此傳輸會具有主要由第二接地回路結構所決定的延遲。在實施例中，步驟650的延遲係與步驟630的延遲不同，但在二傳輸步驟630與650中，傳輸線結構的特徵阻抗則為相同。
圖17繪示了一例示設計流程900的方塊圖，其係用於如半導體IC邏輯設計、模擬、測試、佈局、以及製造之中。設計流程900包括用以處理設計結構或裝置的流程與機制，以產生前述及圖1-5與8-15所示的設計結構/及或裝置的邏輯或其他功能等效表示。由設計流程900所處理及/或產生的設計結構，可以被編碼在一機器可讀之傳輸或儲存媒介中，以包含數據及/或指令，其在一數據處理系統上被執行或處理時，會產生一邏輯上、結構上、機械上、或其他功能性相同的硬體元件、電路、裝置、或系統的代表。設計流程900可隨著被設計的代表的類型而改變。舉例而言，用以建構一特殊用途IC(application specific IC,ASIC)的設計流程900，可能會不同於用以設計一標準元件的設計流程900，或者可能不同於用以將此設計實體化為一可程式化陣列的設計流程900，可程式化陣列可舉例如由Altera公司或Xilinx公司所提供之一可程式化閘陣列(PGA,programmable gate array)、或一場可程式化閘陣列(FPGA,field programmable gate arry)。
圖17繪示了多個設計結構，包括一輸入設計結構920，其較佳係由一設計程序910所處理。設計結構920可為一邏輯模擬設計結構，其係由設計程序910所產生並處理，以生成與一硬體裝置有邏輯相同功能的代表。設計結構920也可同時或替代地包括數據及/或程式指令，使得當被設計程序910處理時，產生一硬體裝置之物理結構的一功能性代表。無論代表的是功能性及/或結構性設計特徵，設計結構920可利用電子計算機輔助設計(ECAD,electronic computer-aided design)所產生，例如由一核心發展器/設計器所使用的ECAD。當被編碼在一機器可讀數據傳輸、閘陣列、或儲存媒介上時，設計結構920可以被位於設計程序910之內的一個或多個硬體及/或軟體模組所存取並處理，以模擬或功能性代表一電子元件、電路、電子或邏輯模組、裝置、元件或系統，例如圖1-5與8-15所示者。因此，設計結構920可以包括檔案或其他數據結構，包括人類及/或機器可讀來源碼、編譯結構(compiled structure)、以及電腦可執行碼結構，其在被一設計或模擬數據處理系統所處理時，可功能性地模擬或代表電路或其他階層的硬體邏輯設計。此數據結構可包括硬體描述語言(HDL,hardware-description language)設計本體、或其他與低階HDL設計語言(例如Verilog與VHDL)及/或高階設計語言(例如C或C++)符合及/或相容的數據結構。
設計程序910較佳地係使用並包含用以合成、翻譯、或處理一設計/模擬功能性相等物的硬體及/或軟體，以產生一網表(netlist)980，其可包括如設計結構920之設計結構，而上述功能性相等物可為圖1-5與8-15中的元件、電路、裝置、或邏輯結構的功能性相等物。網表980可包括如經編譯或經處理之數據結構，其代表電路、獨立元件、邏輯閘、控制電路、I/O裝置、模組等的列表，其描述在一積體電路設計中與其他元件與電路的連結關係。網表980可以利用一重複性程序來合成，而在此重複性程序中，網表980係被重複合成一次或多次，視設計規格與裝置的參數而定。如同其他在此所述的設計結構類型，網表980可以被紀錄在一機器可讀的數據儲存媒介中、或編碼於一可程式化閘陣列中。此媒介可為一非揮發性儲存媒介，例如一磁性或光學碟片、一可程式化閘陣列、一CF卡、或其他快閃記憶體。此外，或者替代地，此媒介可為一系統或快取記憶體、緩衝空間、或電器或光學導體元件及材料，使得數據封包可經由網際網路或其他適合的網路方式來傳輸並立即儲存。
設計程序910可包括用以處理多種輸入數據結構類型(包括網表980)的硬體與軟體模組。此數據結構類型可位於，舉例而言，程式庫元件(library element)930中，並且針對一給定的製造科技(例如不同的技術節點，32奈米、45奈米、90奈米等)包括一組共同使用的元件、電路、以及裝置，包括模型、佈局、以及符號性表示。此數據結構類型可進一步包括設計規格940、特徵化數據950、驗證數據960、設計規則970、以及測試數據檔985，測試數據檔985可包括輸入測試模式、輸出測試結果、以及其他測試資訊。設計程序910可更包括如標準機械劃設記程序，例如應力分析、熱分析、機械事件模擬、操作程序模擬(例如鑄成、磨造、以及晶粒按壓成型等)。熟悉機械設計領域之人可以瞭解在設計程序910中可能的機械設計工具以及應用，而不背離本發明之範疇與精神。設計程序910亦可包括用以執行標準電路設計程序的模組，例如時間點分析、驗證、設計規則確認、操作地點與路徑等。
設計程序910使用並包括邏輯與實體設計工具，例如HDL編譯器以及模擬模型建製工具，以共同處理設計結構920與所描繪之支援數據結構的部分或全部、以及任何額外的機械設計或數據(若符合)，以產生一第二設計結構990。設計結構990以一數據格式位於一儲存媒介或可程式化閘陣列中，此數據格式係用為機械裝置與結構之數據交換(例如儲存於一IGES、DXF、Parasolid XT,JT,DRG或任何其他適合格式以儲存或提供此機械設計結構)。與設計結構920相似，設計結構990較佳可包括一個或多個檔案、數據結構、或其他電腦編碼數據或指令，其位於傳輸或數據儲存媒介上，並且當被一ECAD系統處理時會產生在圖1-5與8-15所示之本發明實施例的一個或多個邏輯或功能性相等型態。在一實施例中，設計結構990可包括一經編譯、可執行的HDL模擬模型，其係功能性地模擬在圖1-15中所示的裝置。
設計結構990可同時使用一數據格式，此數據格式係用於積體電路之佈局數據及/或符號數據格式(例如儲存在GDSII(GDS2),GL1,OASIS,地圖檔、或任何其他適合儲存此設計數據結構的格式)的交換。設計結構990可包括的資料可舉例如符號數據、地圖檔、測試數據檔、設計內容檔、製造數據、佈局參數、佈線、金屬層數、介層窗(via)、外型、用以安排生產線程序的數據(data for routing through the manufacturing line)、以及任何生產者或其他設計者/發展者所需要用以製造如圖1-5與8-15所示與描述之裝置與結構的數據。設計結構990可接著進行至一階段995，其中，例如設計結構990：進行至晶片試產(tape-out)，係被釋放至製造、係被釋放至一光罩室、係被送至另一設計公司、係被送回至客戶等。
在此所使用的詞彙係用僅以描述特定實施例，且並非用於限制本發明。在本說明書中所使用者，單數格式的「一」與「該」亦包括複數格式，除非上下文明確排除。更進一步可以瞭解的是，在本說明書中，「包括」及/或「包含」係界定所述特徵、整數、步驟、操作、要素、及/或元件的存在，但並未排除一個或多個其他特徵、整數、步驟、操作、要素、元件、及/或其群組的存在或增加。
所有手段或步驟功能元件，若在申請專利範圍中出現，其對應的結構、材料、動作、以及相等物，係欲包括任何結構、材料、或動作，其係與其他所請求之要素共同以所特別請求之方式執行該功能。本發明之描述係用作為說明與描述，但並非用以耗盡或限制本發明於所揭露的形式中。許多變更或變體對於熟悉該項技藝者而言，可輕易思及而不至於脫離本發明之範疇與精神。各實施例係經選擇並以其順序描述，以最清楚地說明本發明之原則及實際應用，並使其他熟悉該項技藝者得以瞭解本發明之各種實施例及各種變更，而適用於所思及的特定應用。
10．．．信號線
15．．．接地回路線
20．．．電感屏障
25．．．跡軌
30．．．間隙
35．．．第二電容屏障
50．．．信號線
55．．．接地回路結構
60．．．接地回路軌
65．．．電容柵元件
75．．．第二接地回路結構
80．．．接地回路軌
85．．．柵元件
100．．．基板
105．．．佈線層
110．．．接地回路結構
115．．．接地回路軌部分
120．．．柵部分
130,135,140．．．佈線層
145．．．接地回路結構
150．．．接地回路軌部分
155．．．柵部分
160．．．佈線層
165．．．信號線
170．．．開關
200．．．信號線
205．．．第一接地回路結構
210．．．單一接地回路軌
215．．．電容柵
220．．．電容元件
225．．．第二接地回路結構
230．．．接地回路軌
235．．．電容柵
240．．．電容元件
300．．．信號線
305．．．第一接地回路結構
310．．．第一接地回路軌
315．．．柵元件
320．．．電容元件
325．．．第二接地回路結構
330．．．接地回路軌
400．．．信號線
405．．．第一接地回路結構
410．．．接地回路軌
415．．．柵元件
425．．．第二接地回路軌
430．．．接地回路軌
435．．．柵元件
500．．．傳輸線
510,515,520．．．可調變延遲、固定阻抗區段
910．．．設計程序
920．．．輸入設計結構
930．．．程式庫元件
940．．．設計規格
950．．．特徵化數據
960．．．驗證數據
970．．．設計規則
980．．．網表
985．．．測試數據檔
990．．．第二設計結構
為了立即瞭解本發明的優點，請參考如附圖所示的特定具體實施例，詳細說明上文簡短敘述的本發明。在瞭解這些圖示僅描繪本發明的典型具體實施例並因此不將其視為限制本發明範疇的情況下，參考附圖以額外的明確性及細節來說明本發明，圖式中：
圖1-5係繪示根據本發明各面向之結構。
圖6-8係繪示根據本發明各面向之中間結構以及製程步驟。
圖9-14係繪示根據本發明各面向之結構。
圖15係繪示根據本發明各面向之一方塊圖。
圖16係繪示一流程圖其說明根據本發明各面向之製程。
圖17係為一流程圖，其繪示一用於半導體設計、製造、及/或測試的設計流程。
50．．．信號線
55．．．接地回路結構
60．．．接地回路軌
65．．．電容柵元件
75．．．第二接地回路結構
80．．．接地回路軌
85．．．柵元件
S．．．信號線
G1．．．接地回路結構
G2．．．接地回路結構

Claims (24)

  1. 一種製造一傳輸線結構之方法，包括：形成該傳輸線結構之一信號線；形成一第一接地回路(ground return)結構，其在該傳輸線結構中引起一第一延遲以及一第一特徵阻抗(characteristic impedance)；以及形成一第二接地回路，其在該傳輸線結構中引起一第二延遲以及一第二特徵阻抗；其中該第一延遲係與該第二延遲不同，且該第一特徵阻抗係實質上與該第二特徵阻抗相同；以及相較於該第二接地回路，該第一接地回路結構提供一較高的電感(inductance)。
  2. 如申請專利範圍第1項所述之方法，其中該信號線、該第一接地回路結構以及該第二接地回路結構係形成於一半導體結構中。
  3. 如申請專利範圍第2項所述之方法，其中該信號線係形成於該半導體結構中之一第一佈線層中；該第一接地回路結構係形成於該半導體結構中之一第二佈線層中；以及該第二接地回路結構係形成於該半導體結構中之一第三佈線層中。
  4. 如申請專利範圍第3項所述之方法，其中：該第一佈線層係與該第二佈線層不同，以及該第一接地回路結構之一部分亦係形成於該第一佈線層中。
  5. 如申請專利範圍第4項所述之方法，其中：該信號線係形成於該半導體結構中之一第一佈線層中，該第一接地回路結構係形成於該第一佈線層中，以及該第二接地回路結構之部分係形成於該半導體結構中之該第一佈線層中以及一第二佈線層中。
  6. 如申請專利範圍第2項所述之方法，其中操作一開關以分別將該第一與該第二接地回路結構二者之一接地，並使該第一與該第二接地回路結構二者之另一者浮動(float)。
  7. 如申請專利範圍第2項所述之方法，其中：該第一接地回結構係包括一第一接地回路軌(rail)以及一第一電容結構；以及該第二接地回路結構係包括一第二接地回路軌以及一第二電容結構。
  8. 如申請專利範圍第7項所述之方法，其中：該第一接地回路軌係比該第二接地回路軌更遠離該信號線，以及該第一電容結構係比該第二電容結構更靠近該信號線。
  9. 如申請專利範圍第1項所述之方法，其中該第一與該第二延遲係為在該信號線中之一信號之延遲。
  10. 如申請專利範圍第1項所述之方法，其中：該第一接地回路結構包括多個第一接地回路軌(rail)以及多個第一電容梳構件連接至且延伸於該等第一接地回路軌之 間；以及該第二接地回路結構包括多個第二接地回路軌以及多個第二電容梳構件連接至且延伸於該等第二接地回路軌之間。
  11. 如申請專利範圍第10項所述之方法，更包括：形成該信號線於該半導體結構中之一第一佈線層中；形成該等第一接地回路軌與該等第一電容梳構件於該半導體結構中之一第二佈線層中；以及形成該等第二接地回路軌與該等第二電容梳構件於該半導體結構中之一第三佈線層中。
  12. 如申請專利範圍第10項所述之方法，其中相較於該等第二接地回路軌，該等第一接地回路軌的尺寸及間距更遠離該信號線，導致相較於該第二接地回路，該第一接地回路結構提供該較高的電感。
  13. 如申請專利範圍第12項所述之方法，其中相較於該等第二電容梳構件，該等第一電容梳構件的尺寸及間距更接近該信號線，導致相較於該該第二接地回路，第一接地回路結構提供一較高的電容。
  14. 一種製造一傳輸線結構之方法，包括：形成該傳輸線結構之一信號線；形成一第一接地回路(ground return)結構，其在該傳輸線結構中引起一第一延遲以及一第一特徵阻抗(characteristic impedance)；以及形成一第二接地回路，其在該傳輸線結構中引起一第二延遲以及一第二特徵阻抗； 其中該第一延遲係與該第二延遲不同，且該第一特徵阻抗係實質上與該第二特徵阻抗相同；以及該第一延遲係與該第二延遲大體上有16%之差異。
  15. 如申請專利範圍第14項所述之方法，其中該第一特徵阻抗係與該第二特徵阻抗大體上有小於5%之差異。
  16. 如申請專利範圍第15項所述之方法，其中該第一特徵阻抗係大體上為50歐姆(ohm)。
  17. 一種在一傳輸線結構中傳輸一信號之方法，包括：將一第一接地回路結構接地，該第一接地回路結構係在該傳輸線結構中引起一第一延遲與一第一特徵阻抗；使一第二接地回路結構浮動(float)，該第二接地回路結構係引起一第二延遲與一第二特徵阻抗，其中該第二延遲係與該第一延遲不同，且該第二特徵阻抗係實質上等於該第一特徵阻抗，其中相較於該第二接地回路。該第一接地回路結構提供一較高的電感；以及在該傳輸線結構中之一信號線上傳輸一信號。
  18. 如申請專利範圍第17項所述之方法，其中該信號線、該第一接地回路結構以及該第二接地回路結構係形成於一半導體結構中。
  19. 如申請專利範圍第18項所述之方法，其中該接地步驟以及該浮動步驟包括操作該半導體結構中之至少一開關。
  20. 如申請專利範圍第17項所述之方法，更包括： 使該第一接地回路結構浮動；將該第二接地回路結構接地；以及在該信號線上傳輸另一信號。
  21. 如申請專利範圍第17項所述之方法，其中該第一延遲係至少與該第二延遲有大體上16%之差異，以及該第一特徵阻抗係與該第二特徵阻抗大體上有小於5%之差異；以及該第一特徵阻抗係大體上為50歐姆。
  22. 一種操作一傳輸線結構的方法，包括：在下列二者間切換一傳輸線結構：(i)一第一接地回路結構，其在該傳輸線結構中產生一第一延遲與一第一特徵阻抗，以及(ii)一第二接地回路結構，其產生該傳輸線結構之一第二延遲與一第二特徵阻抗，其中該第一延遲係實質上不同於該第二延遲，且該第一特徵阻抗係實質上等於該第二特徵阻抗；以及相較於該第二接地回路，該第一接地回路結構提供一較高的電感。
  23. 如申請專利範圍第22項所述之方法，其中該第一接地回路結構與該第二接地回路結構係形成於一單一半導體結構中之佈線層中。
  24. 如申請專利範圍第22項所述之方法，其中該切換步驟係由一電腦程式產品以及一計算裝置二者之至少一者所執行。
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