JP2919249B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2919249B2 JP2919249B2 JP5280993A JP28099393A JP2919249B2 JP 2919249 B2 JP2919249 B2 JP 2919249B2 JP 5280993 A JP5280993 A JP 5280993A JP 28099393 A JP28099393 A JP 28099393A JP 2919249 B2 JP2919249 B2 JP 2919249B2
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- Japan
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- cell
- cells
- integrated circuit
- semiconductor integrated
- circuit device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にマルチチップモジュール上に搭載する半導体集
積回路装置に関する。
し、特にマルチチップモジュール上に搭載する半導体集
積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置のレイアウトにおい
て、保持機能セルの配置位置はチップ内部のタイミング
制約を保証できるよう決定される。例えばクロック信号
のディレイ最短化およびバラツキ低減に関するものとし
て、フリップフロップセル（以下Ｆ／Ｆセルと称す）に
分配されるクロック配線を最短にかつバラツキの少ない
ものとするためにクロックディストリビュータセル（以
下Ｃ／Ｄセルと称す）を有するＦ／Ｆセル列をチップ内
部に固定配置することにより超高速のチップ内部のタイ
ミング制約を保証したものがある（特開昭６３−３０４
６４１号公報を参照）。
て、保持機能セルの配置位置はチップ内部のタイミング
制約を保証できるよう決定される。例えばクロック信号
のディレイ最短化およびバラツキ低減に関するものとし
て、フリップフロップセル（以下Ｆ／Ｆセルと称す）に
分配されるクロック配線を最短にかつバラツキの少ない
ものとするためにクロックディストリビュータセル（以
下Ｃ／Ｄセルと称す）を有するＦ／Ｆセル列をチップ内
部に固定配置することにより超高速のチップ内部のタイ
ミング制約を保証したものがある（特開昭６３−３０４
６４１号公報を参照）。
【０００３】近年、システムの高速化を目的に半導体チ
ップ間の動作を高速化する手法として、複数のチップを
１つのモジュール上に搭載したマルチチップモジュール
（以下ＭＣＭと称す）技術が注目されるようになった。
このマルチチップモジュール上では半導体チップ間の配
線の配線長を従来に比べ格段に短くできるため半導体チ
ップ間動作の高速化が可能となってきた。
ップ間の動作を高速化する手法として、複数のチップを
１つのモジュール上に搭載したマルチチップモジュール
（以下ＭＣＭと称す）技術が注目されるようになった。
このマルチチップモジュール上では半導体チップ間の配
線の配線長を従来に比べ格段に短くできるため半導体チ
ップ間動作の高速化が可能となってきた。
【０００４】半導体集積回路装置の基本的なインターフ
ェイスの回路図である図４およびその平面配置構成を示
す図３のそれぞれを参照すると、従来のＦ／Ｆセルはイ
ンターフェイスセル（以下Ｉ／Ｏセルと称す）に対し任
意の位置に配置されているためＬＳＩ１内の配線Ｌ１
（ＦＦ１→ＢＦ０；Ｆ／Ｆセル、出力バッファ間配線）
およびＬＳＩ２内の配線Ｌ２（ＢＦＩ→２；入力バッフ
ァ、Ｆ／Ｆセル間配線）のそれぞれの配線長は、非常に
長くかつバラツキの大きいものであった。この配線（Ｌ
１，Ｌ２）は図３に記載される配線３４に対応してい
る。この冗長な配線Ｌ１およびＬ２の配線遅延のため、
半導体チップ間のタイミングが厳しく制約される。この
半導体チップ間のインターフェイスのタイミング制約は
Ｆ／Ｆのセットアップタイム（Ｔｓｅｔｕｐ）で規程さ
れるが、システムの動作周波数の上限を決定するのはセ
ットアップタイム（Ｔｓｅｔｕｐ）に関する制約であり
（１）式で表される。
ェイスの回路図である図４およびその平面配置構成を示
す図３のそれぞれを参照すると、従来のＦ／Ｆセルはイ
ンターフェイスセル（以下Ｉ／Ｏセルと称す）に対し任
意の位置に配置されているためＬＳＩ１内の配線Ｌ１
（ＦＦ１→ＢＦ０；Ｆ／Ｆセル、出力バッファ間配線）
およびＬＳＩ２内の配線Ｌ２（ＢＦＩ→２；入力バッフ
ァ、Ｆ／Ｆセル間配線）のそれぞれの配線長は、非常に
長くかつバラツキの大きいものであった。この配線（Ｌ
１，Ｌ２）は図３に記載される配線３４に対応してい
る。この冗長な配線Ｌ１およびＬ２の配線遅延のため、
半導体チップ間のタイミングが厳しく制約される。この
半導体チップ間のインターフェイスのタイミング制約は
Ｆ／Ｆのセットアップタイム（Ｔｓｅｔｕｐ）で規程さ
れるが、システムの動作周波数の上限を決定するのはセ
ットアップタイム（Ｔｓｅｔｕｐ）に関する制約であり
（１）式で表される。
【０００５】 Ｔｓｅｔｕｐ＜Ｔｓｙｓ＝（Ｔｃｉｒ＋ｔ１＋ｔｍｃｍ＋ｔｓｋｅｗ＋ｔｎｏ ｉｓｅ） （１） ここでＴｓｙｓはシステムの動作周期（１／動作周波
数）、ｔｃｉｒはインターフェイスセル（ＢＦＯ，ＢＦ
Ｉ）の回路遅延、ｔ１は配線Ｌ１，Ｌ２による配線遅
延、ｔｍｃｍはチップ間を配線するＭＣＭ上の配線によ
る配線遅延、ｔｓｋｅｗはＦＦ１，ＦＦ２間のクロック
スキュー、ｔｎｏｉｓｅは外来ノイズによる遅延であ
る。
数）、ｔｃｉｒはインターフェイスセル（ＢＦＯ，ＢＦ
Ｉ）の回路遅延、ｔ１は配線Ｌ１，Ｌ２による配線遅
延、ｔｍｃｍはチップ間を配線するＭＣＭ上の配線によ
る配線遅延、ｔｓｋｅｗはＦＦ１，ＦＦ２間のクロック
スキュー、ｔｎｏｉｓｅは外来ノイズによる遅延であ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路装置のレイアウトにおいては、半導体チ
ップ間動作のタイミング制約を考慮した機能セルの配置
が行われていないためにＩ／Ｏセルに対し機能セルが任
意に配置され、Ｉ／Ｏセルと機能セルを接続する配線が
長くかつバラツキのあるものとなるという問題があっ
た。
半導体集積回路装置のレイアウトにおいては、半導体チ
ップ間動作のタイミング制約を考慮した機能セルの配置
が行われていないためにＩ／Ｏセルに対し機能セルが任
意に配置され、Ｉ／Ｏセルと機能セルを接続する配線が
長くかつバラツキのあるものとなるという問題があっ
た。
【０００７】すなわち、（１）式から分かるようにＦ／
ＦセルおよびＩ／Ｏセル間配線による配線遅延が大きい
場合（１）式のタイミング制約を満たすためには、シス
テムの動作周期を大きくする、言い替えれば動作周波数
を下げざるを得ない。
ＦセルおよびＩ／Ｏセル間配線による配線遅延が大きい
場合（１）式のタイミング制約を満たすためには、シス
テムの動作周期を大きくする、言い替えれば動作周波数
を下げざるを得ない。
【０００８】つまりシステムの高速化の実現は、従来の
Ｆ／ＦセルをＩ／Ｏセルに対し任意に配置した手法では
実現不可能であった。
Ｆ／ＦセルをＩ／Ｏセルに対し任意に配置した手法では
実現不可能であった。
【０００９】
【発明が解決しようとする課題】本発明の半導体集積回
路装置は、複数のトランジスタ素子または複数の受動素
子を所定の配線接続をして所望の論理動作をする基本セ
ルおよび前記基本セルを複数個含み所望の論理機能動作
をする複数の機能ブロックセルならびに前記基本セルお
よび前記機能ブロックセルのそれぞれの出力信号を受け
外部信号として出力しまたは外部信号を受け前記基本セ
ルおよび前記機能ブロックのそれぞれへ信号伝達するイ
ンターフェイスセルのそれぞれを半導体基板上の一主面
上に配列して成る半導体集積回路装置において、前記基
本セルおよび前記機能ブロックのそれぞれが配置された
第１の配置領域と、前記第１の配置領域を囲むようおよ
び前記第１の配置領域の前記４辺のそれぞれに沿ってお
よび前記半導体集積回路装置のチップの４辺のそれぞれ
に沿って前記インターフェイスセルの複数が配置された
第２の配置領域と、前記第１の配置領域の周辺の４辺の
それぞれの外側と前記第２の配置領域の周辺の４辺のそ
れぞれの内側とに挟まれた第３の配置領域とを備え、前
記第３の配置領域内に保持機能セルの複数個が前記イン
ターフェイスセルと隣接配置される構成である。
路装置は、複数のトランジスタ素子または複数の受動素
子を所定の配線接続をして所望の論理動作をする基本セ
ルおよび前記基本セルを複数個含み所望の論理機能動作
をする複数の機能ブロックセルならびに前記基本セルお
よび前記機能ブロックセルのそれぞれの出力信号を受け
外部信号として出力しまたは外部信号を受け前記基本セ
ルおよび前記機能ブロックのそれぞれへ信号伝達するイ
ンターフェイスセルのそれぞれを半導体基板上の一主面
上に配列して成る半導体集積回路装置において、前記基
本セルおよび前記機能ブロックのそれぞれが配置された
第１の配置領域と、前記第１の配置領域を囲むようおよ
び前記第１の配置領域の前記４辺のそれぞれに沿ってお
よび前記半導体集積回路装置のチップの４辺のそれぞれ
に沿って前記インターフェイスセルの複数が配置された
第２の配置領域と、前記第１の配置領域の周辺の４辺の
それぞれの外側と前記第２の配置領域の周辺の４辺のそ
れぞれの内側とに挟まれた第３の配置領域とを備え、前
記第３の配置領域内に保持機能セルの複数個が前記イン
ターフェイスセルと隣接配置される構成である。
【００１０】また、本発明の他の半導体集積回路装置
は、複数のトランジスタ素子または複数の受動素子を所
定の配線接続をして所望の論理動作をする基本セルおよ
び前記基本セルを複数個含み所望の論理機能動作をする
複数の機能ブロックセルならびに前記基本セルおよび前
記機能ブロックセルのそれぞれの出力信号を受け外部信
号として出力しまたは外部信号を受け前記基本セルおよ
び前記機能ブロックのそれぞれへ信号伝達するインター
フェイスセルのそれぞれを半導体基板上の一主面上に配
列して成る半導体集積回路装置において、前記基本セル
および前記機能ブロックのそれぞれが配置された第１の
配置領域と前記第１の配置領域を囲むようおよび前記第
１の配置領域の前記４辺のそれぞれに沿って前記インタ
ーフェイスセルの複数が配置された第２の配置領域と前
記第１の配置領域の周辺の４辺のそれぞれの外側と前記
第２の配置領域の周辺の４辺のそれぞれの内側とに挟ま
れた領域に保持機能セルの複数個が前記インターフェイ
スセルと隣接配置される第３の配置領域とを具備するチ
ップマクロを備え、前記チップマクロが前記半導体集積
回路装置のチップ内にマトリックス状に配置される構成
である。
は、複数のトランジスタ素子または複数の受動素子を所
定の配線接続をして所望の論理動作をする基本セルおよ
び前記基本セルを複数個含み所望の論理機能動作をする
複数の機能ブロックセルならびに前記基本セルおよび前
記機能ブロックセルのそれぞれの出力信号を受け外部信
号として出力しまたは外部信号を受け前記基本セルおよ
び前記機能ブロックのそれぞれへ信号伝達するインター
フェイスセルのそれぞれを半導体基板上の一主面上に配
列して成る半導体集積回路装置において、前記基本セル
および前記機能ブロックのそれぞれが配置された第１の
配置領域と前記第１の配置領域を囲むようおよび前記第
１の配置領域の前記４辺のそれぞれに沿って前記インタ
ーフェイスセルの複数が配置された第２の配置領域と前
記第１の配置領域の周辺の４辺のそれぞれの外側と前記
第２の配置領域の周辺の４辺のそれぞれの内側とに挟ま
れた領域に保持機能セルの複数個が前記インターフェイ
スセルと隣接配置される第３の配置領域とを具備するチ
ップマクロを備え、前記チップマクロが前記半導体集積
回路装置のチップ内にマトリックス状に配置される構成
である。
【００１１】
【実施例】次に、図面を参照して本発明の詳細について
説明する。
説明する。
【００１２】図１は本発明の第１の実施例の半導体集積
回路装置の構成を示す模式図である。
回路装置の構成を示す模式図である。
【００１３】図１を参照すると、この実施例の半導体集
積回路装置は、所望の論理動作をする基本セル（図示し
ていない）およびこれら基本セルを複数個含み所望の論
理機能動作をする複数個の機能ブロックセル５と、Ｉ／
Ｏセル１と、これらの機能ブロックセル５が配置された
配置領域の４辺７の外側と複数のＩ／Ｏセル１が配置さ
れた配置領域６の周辺の４辺の内側とに挟まれた配置領
域２と、この配置領域２内に配置されるＦ／Ｆセル３
と、Ｉ／Ｏセル１とＦ／Ｆセル３間の配線４とを有す
る。
積回路装置は、所望の論理動作をする基本セル（図示し
ていない）およびこれら基本セルを複数個含み所望の論
理機能動作をする複数個の機能ブロックセル５と、Ｉ／
Ｏセル１と、これらの機能ブロックセル５が配置された
配置領域の４辺７の外側と複数のＩ／Ｏセル１が配置さ
れた配置領域６の周辺の４辺の内側とに挟まれた配置領
域２と、この配置領域２内に配置されるＦ／Ｆセル３
と、Ｉ／Ｏセル１とＦ／Ｆセル３間の配線４とを有す
る。
【００１４】本実施例はＩ／Ｏセル１がチップ周辺に配
置された標準的な半導体チップ構成である。本構成で
は、Ｆ／Ｆセル３はＩ／Ｏセル１に隣接するよう半導体
チップ周辺に配置される。
置された標準的な半導体チップ構成である。本構成で
は、Ｆ／Ｆセル３はＩ／Ｏセル１に隣接するよう半導体
チップ周辺に配置される。
【００１５】この実施例をチップサイズ１７．５ｍｍ
□，搭載ゲート数８０Ｋゲートの半導体集積回路装置に
適用した結果、従来例ではＦ／ＦセルおよびＩ／Ｏセル
間配線が最大４０００μｍ，最小２００μｍと長くかつ
バラツキがあったのに対し、本実施例ではともに１００
μｍ程度におさまっている。この結果より、システムの
動作周波数の上限は（１）式を用いて次のように計算さ
れる。
□，搭載ゲート数８０Ｋゲートの半導体集積回路装置に
適用した結果、従来例ではＦ／ＦセルおよびＩ／Ｏセル
間配線が最大４０００μｍ，最小２００μｍと長くかつ
バラツキがあったのに対し、本実施例ではともに１００
μｍ程度におさまっている。この結果より、システムの
動作周波数の上限は（１）式を用いて次のように計算さ
れる。
【００１６】すなわち、超高速の半導体集積回路装置の
場合、Ｔｓｅｔｕｐ＝５０ｐｓ，ｔｃｉｒ＝５５１ｐ
ｓ，ｔｍｃｍ＝７９２ｐｓ，ｔｎｏｉｓｅ＝４００ｐ
ｓ，ｔｓｋｅｗ＝２９０ｐｓ程度であり、またＦ／Ｆセ
ルおよびＩ／Ｏセル間の配線による配線遅延は５ｐｓ／
１００μｍ程度である。
場合、Ｔｓｅｔｕｐ＝５０ｐｓ，ｔｃｉｒ＝５５１ｐ
ｓ，ｔｍｃｍ＝７９２ｐｓ，ｔｎｏｉｓｅ＝４００ｐ
ｓ，ｔｓｋｅｗ＝２９０ｐｓ程度であり、またＦ／Ｆセ
ルおよびＩ／Ｏセル間の配線による配線遅延は５ｐｓ／
１００μｍ程度である。
【００１７】これより（１）式を見たすシステムの最大
動作周波数は、従来例では４３４ＭＨｚであるのに対し
本実施例では４７４ＭＨｚとなり、４０ＭＨｚものシス
テムの高速動作が実現できることがわかる。
動作周波数は、従来例では４３４ＭＨｚであるのに対し
本実施例では４７４ＭＨｚとなり、４０ＭＨｚものシス
テムの高速動作が実現できることがわかる。
【００１８】次に、本発明の第２の実施例の半導体装置
について説明する。
について説明する。
【００１９】図２を参照すると、この実施例は超多ピン
を有する半導体集積回路装置での例であり、この実施例
の半導体装置は、Ｉ／Ｏセル２１が半導体チップ周辺の
配置領域２６のみならず半導体チップ内部にも配置され
た構成となっている。本構成においても、Ｆ／Ｆセル２
３はＩ／Ｏセル２１に隣接するよう半導体チップ内部配
置領域２２に配置されている。
を有する半導体集積回路装置での例であり、この実施例
の半導体装置は、Ｉ／Ｏセル２１が半導体チップ周辺の
配置領域２６のみならず半導体チップ内部にも配置され
た構成となっている。本構成においても、Ｆ／Ｆセル２
３はＩ／Ｏセル２１に隣接するよう半導体チップ内部配
置領域２２に配置されている。
【００２０】この第２の実施例を第１の実施例と同様
に、チップサイズ１７．５ｍｍ□，搭載ゲート数８０Ｋ
ゲートの半導体集積回路装置に適用した結果、システム
の動作周波数の上限は（１）式を用いて次のように計算
される。
に、チップサイズ１７．５ｍｍ□，搭載ゲート数８０Ｋ
ゲートの半導体集積回路装置に適用した結果、システム
の動作周波数の上限は（１）式を用いて次のように計算
される。
【００２１】超高速の半導体集積回路装置の場合、Ｔｓ
ｅｔｕｐ＝５０ｐｓ，ｔｃｉｒ＝５５１ｐｓ，ｔｍｃｍ
＝７９２ｐｓ，ｔｎｏｉｓｅ＝４００ｐｓ，ｔｓｋｅｗ
＝２９０ｐｓ程度であり、またＦ／Ｆセル，Ｉ／Ｏセル
間の配線による配線遅延は５ｐｓ／１００μｍ程度であ
るので、（１）式を満たすシステムの最大動作周波数
は、第１の実施例と同様４７４ＭＨｚとなり、４０ＭＨ
ｚのシステムの動作改善ができる。
ｅｔｕｐ＝５０ｐｓ，ｔｃｉｒ＝５５１ｐｓ，ｔｍｃｍ
＝７９２ｐｓ，ｔｎｏｉｓｅ＝４００ｐｓ，ｔｓｋｅｗ
＝２９０ｐｓ程度であり、またＦ／Ｆセル，Ｉ／Ｏセル
間の配線による配線遅延は５ｐｓ／１００μｍ程度であ
るので、（１）式を満たすシステムの最大動作周波数
は、第１の実施例と同様４７４ＭＨｚとなり、４０ＭＨ
ｚのシステムの動作改善ができる。
【００２２】
【発明の効果】以上説明したように本発明では半導体集
積回路装置の配置および配線設計の工程において、機能
セルをＩ／Ｏセルに隣接するように配置したために、Ｆ
／ＦセルおよびＩ／Ｏセル間の配線長を短くかつバラツ
キの低減ができるという効果を有する。本発明によれ
ば、従来Ｆ／Ｆセル，Ｉ／Ｏセル間配線が最大４０００
μｍ，最小２００μｍと長くかつバラツキがあったのに
対し、本発明ではＦ／ＦセルをＩ／Ｏセルに隣接配置し
たため共に１００μｍ程度となり従来と比較し格段に短
くかつバラツキの少ないものとなるという効果を有す
る。
積回路装置の配置および配線設計の工程において、機能
セルをＩ／Ｏセルに隣接するように配置したために、Ｆ
／ＦセルおよびＩ／Ｏセル間の配線長を短くかつバラツ
キの低減ができるという効果を有する。本発明によれ
ば、従来Ｆ／Ｆセル，Ｉ／Ｏセル間配線が最大４０００
μｍ，最小２００μｍと長くかつバラツキがあったのに
対し、本発明ではＦ／ＦセルをＩ／Ｏセルに隣接配置し
たため共に１００μｍ程度となり従来と比較し格段に短
くかつバラツキの少ないものとなるという効果を有す
る。
【図１】本発明の第１の実施例の半導体集積回路装置の
構成を示す模式図である。
構成を示す模式図である。
【図２】本発明の第２の実施例の半導体集積回路装置の
構成を示す模式図である。
構成を示す模式図である。
【図３】従来の半導体集積回路装置の構成の一例を示す
模式図である。
模式図である。
【図４】半導体集積回路装置における基本的なインター
フェイスセルの回路図である。
フェイスセルの回路図である。
１，２１，３１ Ｉ／Ｏセル ２，６，２２，２６ 配置領域 ３，２３，３３ Ｆ／Ｆセル ４，２４，３４ Ｆ／ＦセルとＩ／Ｏセルを結ぶ配線 ５，２５，３５ 機能ブロックセル ＬＳＩ１，ＬＳＩ２ 半導体集積装置 ＦＦ１，ＦＦ２ Ｆ／Ｆセル ＣＤ１，ＣＤ２ クロックドライバセル ＢＦ１ 入力バッファ ＢＦＯ 出力バッファ ＬＯＧＩＣ１，ＬＯＧＩＣ２ 論理回路 Ｌ１ ＦＦ１−ＢＦＯ間配線 Ｌ２ ＢＦＩ−ＦＦ２間配線 ＣＬＫ クロック信号
Claims (2)
- 【請求項１】 複数のトランジスタ素子または複数の受
動素子を所定の配線接続をして所望の論理動作をする基
本セルおよび前記基本セルを複数個含み所望の論理機能
動作をする複数の機能ブロックセルならびに前記基本セ
ルおよび前記機能ブロックセルのそれぞれの出力信号を
受け外部信号として出力しまたは外部信号を受け前記基
本セルおよび前記機能ブロックのそれぞれへ信号伝達す
るインターフェイスセルのそれぞれを半導体基板上の一
主面上に配列して成る半導体集積回路装置において、前記基本セルおよび前記機能ブロックのそれぞれが配置
された第１の配置領域と、前記第１の配置領域を囲むよ
うおよび前記第１の配置領域の前記４辺のそれぞれに沿
っておよび前記半導体集積回路装置のチップの４辺のそ
れぞれに沿って前記インターフェイスセルの複数が配置
された第２の配置領域と、前記第１の配置領域の周辺の
４辺のそれぞれの外側と前記第２の配置領域の周辺の４
辺のそれぞれの内側とに挟まれた第３の配置領域とを備
え、前記第３の配置領域内に保持機能セルの複数個が前
記インターフェイスセルと隣接配置されること を特徴と
する半導体集積回路装置。 - 【請求項２】 複数のトランジスタ素子または複数の受
動素子を所定の配線接続をして所望の論理動作をする基
本セルおよび前記基本セルを複数個含み所望の論理機能
動作をする複数の機能ブロックセルならびに前記基本セ
ルおよび前記機能ブロックセルのそれぞれの出力信号を
受け外部信号として出力しまたは外部信号を受け前記基
本セルおよび前記機能ブロックのそれぞれへ信号伝達す
るインターフェイスセルのそれぞれを半導体基板上の一
主面上に配列して成る半導体集積回路装置において、 前記基本セルおよび前記機能ブロックのそれぞれが配置
された第１の配置領域と前記第１の配置領域を囲むよう
および前記第１の配置領域の前記４辺のそれぞれに沿っ
て前記インターフェイスセルの複数が配置された第２の
配置領域と前記第１の配置領域の周辺の４辺のそれぞれ
の外側と前記第２の配置領域の周辺の４辺のそれぞれの
内側とに挟まれた領域に保持機能セルの複数個が前記イ
ンターフェイスセルと隣接配置される第３の配置領域と
を具備するチップマクロを備え、前記チップマクロが前
記半導体集積回路装置のチップ内にマトリックス状に配
置されることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280993A JP2919249B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280993A JP2919249B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135295A JPH07135295A (ja) | 1995-05-23 |
| JP2919249B2 true JP2919249B2 (ja) | 1999-07-12 |
Family
ID=17632771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280993A Expired - Lifetime JP2919249B2 (ja) | 1993-11-10 | 1993-11-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919249B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005157631A (ja) * | 2003-11-25 | 2005-06-16 | Ricoh Co Ltd | 集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6423549A (en) * | 1987-07-20 | 1989-01-26 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1993
- 1993-11-10 JP JP5280993A patent/JP2919249B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07135295A (ja) | 1995-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |