JP2001035923A - 半導体集積回路装置およびクロック配線制御方法 - Google Patents
半導体集積回路装置およびクロック配線制御方法Info
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Abstract
(57)【要約】
【課題】 等長配線によりクロックのスキューを抑える
とともに、さらにクロックバッファの配置を可変として
クロックの配線長を短縮することにより同期制御を行う
各回路に最適なクロックを供給可能な半導体集積回路装
置を得ること。 【解決手段】 入出力バッファを任意の位置の配置する
コアＩ／Ｏ技術を用いることにより、クロックバッファ
２をチップの中央に配置し、さらに、クロックバッファ
２から最も遠く、かつ同期制御を必要とする、チップ内
の回路への配線を基準として、他の回路への配線を意図
的に迂回させ、すべての回路への配線が電気的に等長配
線となるようにクロックを配線する。
とともに、さらにクロックバッファの配置を可変として
クロックの配線長を短縮することにより同期制御を行う
各回路に最適なクロックを供給可能な半導体集積回路装
置を得ること。 【解決手段】 入出力バッファを任意の位置の配置する
コアＩ／Ｏ技術を用いることにより、クロックバッファ
２をチップの中央に配置し、さらに、クロックバッファ
２から最も遠く、かつ同期制御を必要とする、チップ内
の回路への配線を基準として、他の回路への配線を意図
的に迂回させ、すべての回路への配線が電気的に等長配
線となるようにクロックを配線する。
Description
【０００１】
【発明の属する技術分野】本発明は、同期設計を前提と
する半導体集積回路装置に関するものであり、特に、ク
ロックスキューを制御することにより最適なクロック供
給を実現する半導体集積回路装置およびクロック配線制
御方法に関するものである。
する半導体集積回路装置に関するものであり、特に、ク
ロックスキューを制御することにより最適なクロック供
給を実現する半導体集積回路装置およびクロック配線制
御方法に関するものである。
【０００２】
【従来の技術】以下、従来の半導体集積回路装置につい
て説明する。たとえば、ＬＳＩ（Large Scale Integrat
ion：大規模集積回路）等の半導体集積回路装置におい
ては、同期設計を前提としてチップ全体にレイアウトさ
れたフリップフロップ等のセルに、同期のとれたクロッ
クを供給する必要がある。これは、遅延による誤動作や
組み合わせ回路からのハザードによる影響を防止するた
めに必要であり、特に、回路の大規模化、および高速化
がすすむほど、同期の精度が重要視される。
て説明する。たとえば、ＬＳＩ（Large Scale Integrat
ion：大規模集積回路）等の半導体集積回路装置におい
ては、同期設計を前提としてチップ全体にレイアウトさ
れたフリップフロップ等のセルに、同期のとれたクロッ
クを供給する必要がある。これは、遅延による誤動作や
組み合わせ回路からのハザードによる影響を防止するた
めに必要であり、特に、回路の大規模化、および高速化
がすすむほど、同期の精度が重要視される。
【０００３】しかしながら、ＬＳＩ内部では、クロック
バッファと配線によりクロックを供給する場合、その後
に接続される回路の負荷や配線長に応じて、異なる伝搬
遅延が発生する場合がある。すなわち、図５のクロック
ドライバ回路の一例に示すように、クロックバッファ
（ＣＢ）によりバッファリングした単一のクロックを、
複数段のクロックバッファを介して、たとえば、図示の
複数のＦＦ（フリップフロップ）に分配する場合（図５
（ａ）参照）、そのクロックは、クロックバッファの段
数および配線長によるスキュー（クロックスキュー）を
持ってセルに到達することになる（図５（ｂ）参照）。
そして、クロックに過大なスキューがある場合、ＬＳＩ
では、それに伴う誤動作が発生する。
バッファと配線によりクロックを供給する場合、その後
に接続される回路の負荷や配線長に応じて、異なる伝搬
遅延が発生する場合がある。すなわち、図５のクロック
ドライバ回路の一例に示すように、クロックバッファ
（ＣＢ）によりバッファリングした単一のクロックを、
複数段のクロックバッファを介して、たとえば、図示の
複数のＦＦ（フリップフロップ）に分配する場合（図５
（ａ）参照）、そのクロックは、クロックバッファの段
数および配線長によるスキュー（クロックスキュー）を
持ってセルに到達することになる（図５（ｂ）参照）。
そして、クロックに過大なスキューがある場合、ＬＳＩ
では、それに伴う誤動作が発生する。
【０００４】そこで、ＬＳＩ設計においては、スキュー
を正確に動作する範囲内に抑えることが、上記誤動作を
防止し、さらに、回路の大規模化および高速化に対応す
るうえで、大変重要な技術となる。
を正確に動作する範囲内に抑えることが、上記誤動作を
防止し、さらに、回路の大規模化および高速化に対応す
るうえで、大変重要な技術となる。
【０００５】図６は、従来におけるＬＳＩの構成の一例
を示す図である。図６において、１０１はＬＳＩであ
り、２はクロックバッファであり、３はデータ入出力バ
ッファであり、４はクロック入力用ＰＡＤであり、５は
データ入出力用ＰＡＤであり、６はＣＰＵコア部であ
り、７はＦＰＵ部であり、８は第１のランダムロジック
部であり、９は第２のランダムロジック部であり、１０
はメモリ部である。
を示す図である。図６において、１０１はＬＳＩであ
り、２はクロックバッファであり、３はデータ入出力バ
ッファであり、４はクロック入力用ＰＡＤであり、５は
データ入出力用ＰＡＤであり、６はＣＰＵコア部であ
り、７はＦＰＵ部であり、８は第１のランダムロジック
部であり、９は第２のランダムロジック部であり、１０
はメモリ部である。
【０００６】このように構成されるＬＳＩ１０１では、
周辺部に配置されたクロック入力用ＰＡＤ４およびクロ
ックバッファ２を介してクロックが入力され、さらに、
スキューを抑える目的で、配線を意図的に迂回させ、す
べての構成部への配線が電気的に等長配線となるよう
に、クロックの配線制御を行うことにより、スキューの
少ないクロック供給を実現していた。
周辺部に配置されたクロック入力用ＰＡＤ４およびクロ
ックバッファ２を介してクロックが入力され、さらに、
スキューを抑える目的で、配線を意図的に迂回させ、す
べての構成部への配線が電気的に等長配線となるよう
に、クロックの配線制御を行うことにより、スキューの
少ないクロック供給を実現していた。
【０００７】また、図７は、上記図６とは異なる、従来
のＬＳＩにおけるクロック配線制御方法の一例を示す図
である。従来のＬＳＩにおいては、図７に示すように、
周辺部に配置されるクロック入力用ＰＡＤ４およびクロ
ックバッファ２を介してクロックが入力され、さらに、
メッシュ上に張られた配線によって各構成部にクロック
が分配されている。これにより、各構成部には、平均化
された均一な伝搬遅延を持つクロックが入力されること
になり、スキューが抑えられることになる。
のＬＳＩにおけるクロック配線制御方法の一例を示す図
である。従来のＬＳＩにおいては、図７に示すように、
周辺部に配置されるクロック入力用ＰＡＤ４およびクロ
ックバッファ２を介してクロックが入力され、さらに、
メッシュ上に張られた配線によって各構成部にクロック
が分配されている。これにより、各構成部には、平均化
された均一な伝搬遅延を持つクロックが入力されること
になり、スキューが抑えられることになる。
【０００８】このように、従来の半導体集積回路装置に
おいては、クロックバッファ２から各ブロックへの配線
を、最も遠くのブロックへの配線長にあわせる形で等長
配線とすることにより、スキューを抑え、クロックを各
構成部に供給している。
おいては、クロックバッファ２から各ブロックへの配線
を、最も遠くのブロックへの配線長にあわせる形で等長
配線とすることにより、スキューを抑え、クロックを各
構成部に供給している。
【０００９】
【発明が解決しようとする課題】しかしながら、上記、
従来の半導体集積回路装置におけるクロック配線制御方
法では、先に説明したように、クロックバッファから最
も遠いブロックへの配線が基準となるため、スキューは
少なくなるが、クロックバッファに近いブロックにおい
ても配線が長くなるため、回路全体としての伝搬遅延が
大きくなる、という問題があった。
従来の半導体集積回路装置におけるクロック配線制御方
法では、先に説明したように、クロックバッファから最
も遠いブロックへの配線が基準となるため、スキューは
少なくなるが、クロックバッファに近いブロックにおい
ても配線が長くなるため、回路全体としての伝搬遅延が
大きくなる、という問題があった。
【００１０】また、上記のように、クロックバッファか
ら最も遠いブロックへの配線が基準となるため、クロッ
ク配線のレイアウトが複雑化し、特に、クロックバッフ
ァから近いブロックへの配線経路が複雑となり、クロッ
クの配線制御が難しくなる、という問題があった。
ら最も遠いブロックへの配線が基準となるため、クロッ
ク配線のレイアウトが複雑化し、特に、クロックバッフ
ァから近いブロックへの配線経路が複雑となり、クロッ
クの配線制御が難しくなる、という問題があった。
【００１１】本発明は、上記に鑑みてなされたものであ
って、等長配線によりクロックのスキューを抑えるとと
もに、さらに、クロックバッファの配置を可変としてク
ロックの配線長を短縮することにより、同期制御を行う
各回路に、最適なクロックを供給可能な半導体集積回路
装置およびクロック配線制御方法を得ることを目的とす
る。
って、等長配線によりクロックのスキューを抑えるとと
もに、さらに、クロックバッファの配置を可変としてク
ロックの配線長を短縮することにより、同期制御を行う
各回路に、最適なクロックを供給可能な半導体集積回路
装置およびクロック配線制御方法を得ることを目的とす
る。
【００１２】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかる半導体集積回路
装置にあっては、入出力バッファを任意の位置の配置す
るコアＩ／Ｏ技術を用いることにより、クロックバッフ
ァをチップの中央に配置し、さらに、該クロックバッフ
ァから最も遠く、かつ同期制御を必要とする、チップ内
の回路への配線を基準として、他の回路への配線を意図
的に迂回させ、すべての回路への配線が電気的に等長配
線となるように、クロックを配線することを特徴とす
る。
目的を達成するために、本発明にかかる半導体集積回路
装置にあっては、入出力バッファを任意の位置の配置す
るコアＩ／Ｏ技術を用いることにより、クロックバッフ
ァをチップの中央に配置し、さらに、該クロックバッフ
ァから最も遠く、かつ同期制御を必要とする、チップ内
の回路への配線を基準として、他の回路への配線を意図
的に迂回させ、すべての回路への配線が電気的に等長配
線となるように、クロックを配線することを特徴とす
る。
【００１３】この発明によれば、バッファリング後のク
ロックが、チップの中央部からの配線となるため、クロ
ックバッファから最も遠い回路への配線を基準として、
残りのすべての回路に対して等長配線を行うような配線
制御を行った場合でも、各回路への配線の長さは、従来
の約１／２となる。また、各回路への配線長が従来の約
１／２となることにより、クロックバッファから比較的
近いブロックへの配線経路が従来と比較して大幅に単純
化されるされるため、無駄な配線のひきまわしが少なく
なり、クロックの配線制御が容易となる。
ロックが、チップの中央部からの配線となるため、クロ
ックバッファから最も遠い回路への配線を基準として、
残りのすべての回路に対して等長配線を行うような配線
制御を行った場合でも、各回路への配線の長さは、従来
の約１／２となる。また、各回路への配線長が従来の約
１／２となることにより、クロックバッファから比較的
近いブロックへの配線経路が従来と比較して大幅に単純
化されるされるため、無駄な配線のひきまわしが少なく
なり、クロックの配線制御が容易となる。
【００１４】つぎの発明にかかる半導体集積回路装置に
あっては、前記クロックバッファを中心に、同期制御を
行う回路の配置領域をｎ（ｎは２以上の整数）分割し、
分割された各領域の中心に、それぞれ第１のクロックド
ライバを配置し、前記各第１のクロックドライバを中心
に、再度回路の配置領域をｎ分割し、分割された各領域
の中心に、それぞれ第２のクロックドライバを配置し、
さらに、同様に手順で必要に応じて複数段構成にクロッ
クドライバを配置する構成とし、前記分割された領域の
中心にある複数段構成のすべてのクロックドライバの出
力をリング状に短絡することを特徴とする。
あっては、前記クロックバッファを中心に、同期制御を
行う回路の配置領域をｎ（ｎは２以上の整数）分割し、
分割された各領域の中心に、それぞれ第１のクロックド
ライバを配置し、前記各第１のクロックドライバを中心
に、再度回路の配置領域をｎ分割し、分割された各領域
の中心に、それぞれ第２のクロックドライバを配置し、
さらに、同様に手順で必要に応じて複数段構成にクロッ
クドライバを配置する構成とし、前記分割された領域の
中心にある複数段構成のすべてのクロックドライバの出
力をリング状に短絡することを特徴とする。
【００１５】この発明によれば、同期制御を必要とする
回路の配置領域を多段構成とすることにより、余分な配
線のひきまわしが少なくなることを利用して、従来より
少ない試行回数で、容易に等長配線によるレイアウトを
行う。また、同様に、余分な配線のひきまわしが少なく
なることを利用して、チップ面積の低減を実現する。さ
らに、すべてのクロックドライバを短絡することによ
り、精度よくクロックスキューを抑える。
回路の配置領域を多段構成とすることにより、余分な配
線のひきまわしが少なくなることを利用して、従来より
少ない試行回数で、容易に等長配線によるレイアウトを
行う。また、同様に、余分な配線のひきまわしが少なく
なることを利用して、チップ面積の低減を実現する。さ
らに、すべてのクロックドライバを短絡することによ
り、精度よくクロックスキューを抑える。
【００１６】つぎの発明にかかる半導体集積回路装置に
あっては、チップ内において同期制御を必要とする回路
の配置位置に偏りがある場合に、その配置情報に基づい
て入力負荷の重心を求め、入出力バッファを任意の位置
の配置するコアＩ／Ｏ技術を用いることにより、その重
心位置にクロックバッファを配置し、さらに、該クロッ
クバッファから最も遠く、かつ同期制御を必要とする、
チップ内の回路への配線を基準として、他の回路への配
線を意図的に迂回させ、すべての回路への配線が電気的
に等長配線となるように、クロックを配線することを特
徴とする。
あっては、チップ内において同期制御を必要とする回路
の配置位置に偏りがある場合に、その配置情報に基づい
て入力負荷の重心を求め、入出力バッファを任意の位置
の配置するコアＩ／Ｏ技術を用いることにより、その重
心位置にクロックバッファを配置し、さらに、該クロッ
クバッファから最も遠く、かつ同期制御を必要とする、
チップ内の回路への配線を基準として、他の回路への配
線を意図的に迂回させ、すべての回路への配線が電気的
に等長配線となるように、クロックを配線することを特
徴とする。
【００１７】この発明によれば、同期制御を必要とする
各回路に配分する、クロックドライバの出力を均等にす
ることにより、さらに精度よくクロックスキューを抑え
る。
各回路に配分する、クロックドライバの出力を均等にす
ることにより、さらに精度よくクロックスキューを抑え
る。
【００１８】つぎの発明にかかるクロック配線制御方法
にあっては、入出力バッファを任意の位置の配置するコ
アＩ／Ｏ技術を用いることにより、クロックバッファを
チップの中央に配置する第１の工程と、該クロックバッ
ファから最も遠く、かつ同期制御を必要とする、チップ
内の回路への配線を基準として、他の回路への配線を意
図的に迂回させ、すべての回路への配線が電気的に等長
配線となるように、クロックの配線制御を行う第２の工
程と、を含むことを特徴とする。
にあっては、入出力バッファを任意の位置の配置するコ
アＩ／Ｏ技術を用いることにより、クロックバッファを
チップの中央に配置する第１の工程と、該クロックバッ
ファから最も遠く、かつ同期制御を必要とする、チップ
内の回路への配線を基準として、他の回路への配線を意
図的に迂回させ、すべての回路への配線が電気的に等長
配線となるように、クロックの配線制御を行う第２の工
程と、を含むことを特徴とする。
【００１９】この発明によれば、第１の工程により、バ
ッファリング後のクロックが、チップの中央部からの配
線となるため、クロックバッファから最も遠い回路への
配線を基準として、残りのすべての回路に対して等長配
線を行うような配線制御を行った場合でも、各回路への
配線の長さは、従来の約１／２となる。また、各回路へ
の配線長が従来の約１／２となることにより、クロック
バッファから比較的近いブロックへの配線経路が従来と
比較して大幅に単純化されるされるため、無駄な配線の
ひきまわしが少なくなり、クロックの配線制御が容易と
なる。
ッファリング後のクロックが、チップの中央部からの配
線となるため、クロックバッファから最も遠い回路への
配線を基準として、残りのすべての回路に対して等長配
線を行うような配線制御を行った場合でも、各回路への
配線の長さは、従来の約１／２となる。また、各回路へ
の配線長が従来の約１／２となることにより、クロック
バッファから比較的近いブロックへの配線経路が従来と
比較して大幅に単純化されるされるため、無駄な配線の
ひきまわしが少なくなり、クロックの配線制御が容易と
なる。
【００２０】つぎの発明にかかるクロック配線制御方法
にあっては、前記第１の工程にて配置されたクロックバ
ッファを中心に、同期制御を行う回路の配置領域をｎ
（ｎは２以上の整数）分割し、分割された各領域の中心
に、それぞれ第１のクロックドライバを配置する第３の
工程と、前記各第１のクロックドライバを中心に、再度
セルの配置領域をｎ分割し、分割された各領域の中心
に、それぞれ第２のクロックドライバを配置する第４の
工程と、さらに、同様に手順で必要に応じて複数段構成
にクロックドライバを配置する第５の工程と、前記分割
された領域の中心にある複数段構成のすべてのクロック
ドライバの出力をリング状に短絡する第６の工程と、を
含むことを特徴とする。
にあっては、前記第１の工程にて配置されたクロックバ
ッファを中心に、同期制御を行う回路の配置領域をｎ
（ｎは２以上の整数）分割し、分割された各領域の中心
に、それぞれ第１のクロックドライバを配置する第３の
工程と、前記各第１のクロックドライバを中心に、再度
セルの配置領域をｎ分割し、分割された各領域の中心
に、それぞれ第２のクロックドライバを配置する第４の
工程と、さらに、同様に手順で必要に応じて複数段構成
にクロックドライバを配置する第５の工程と、前記分割
された領域の中心にある複数段構成のすべてのクロック
ドライバの出力をリング状に短絡する第６の工程と、を
含むことを特徴とする。
【００２１】この発明によれば、第３から第５の工程に
て、同期制御を必要とする回路の配置領域を多段構成と
することにより、余分な配線のひきまわしが少なくなる
ことを利用して、従来より少ない試行回数で、容易に等
長配線によるレイアウトを行う。また、同様に、余分な
配線のひきまわしが少なくなることを利用して、チップ
面積の低減を実現する。さらに、第６の工程にて、すべ
てのクロックドライバを短絡することにより、精度よく
クロックスキューを抑える。
て、同期制御を必要とする回路の配置領域を多段構成と
することにより、余分な配線のひきまわしが少なくなる
ことを利用して、従来より少ない試行回数で、容易に等
長配線によるレイアウトを行う。また、同様に、余分な
配線のひきまわしが少なくなることを利用して、チップ
面積の低減を実現する。さらに、第６の工程にて、すべ
てのクロックドライバを短絡することにより、精度よく
クロックスキューを抑える。
【００２２】つぎの発明にかかるクロック配線制御方法
にあっては、前記チップ内において同期制御を必要とす
る回路の配置位置に偏りがある場合に、その配置情報に
基づいて入力負荷の重心を求め、入出力バッファを任意
の位置の配置するコアＩ／Ｏ技術を用いることにより、
その重心位置にクロックバッファを配置する第１の工程
と、さらに、該クロックバッファから最も遠く、かつ同
期制御を必要とする、チップ内の回路への配線を基準と
して、他の回路への配線を意図的に迂回させ、すべての
回路への配線が電気的に等長配線となるように、クロッ
クの配線制御を行う第２の工程と、を含むことを特徴と
する。
にあっては、前記チップ内において同期制御を必要とす
る回路の配置位置に偏りがある場合に、その配置情報に
基づいて入力負荷の重心を求め、入出力バッファを任意
の位置の配置するコアＩ／Ｏ技術を用いることにより、
その重心位置にクロックバッファを配置する第１の工程
と、さらに、該クロックバッファから最も遠く、かつ同
期制御を必要とする、チップ内の回路への配線を基準と
して、他の回路への配線を意図的に迂回させ、すべての
回路への配線が電気的に等長配線となるように、クロッ
クの配線制御を行う第２の工程と、を含むことを特徴と
する。
【００２３】この発明によれば、第１の工程にて、同期
制御を必要とする各回路に配分する、クロックドライバ
の出力を均等にすることにより、さらに精度よくクロッ
クスキューを抑える。
制御を必要とする各回路に配分する、クロックドライバ
の出力を均等にすることにより、さらに精度よくクロッ
クスキューを抑える。
【００２４】
【発明の実施の形態】以下に、本発明にかかる半導体集
積回路装置およびクロック配線制御方法の実施の形態を
図面に基づいて詳細に説明する。なお、この実施の形態
によりこの発明が限定されるものではない。
積回路装置およびクロック配線制御方法の実施の形態を
図面に基づいて詳細に説明する。なお、この実施の形態
によりこの発明が限定されるものではない。
【００２５】実施の形態１．図１は、本発明にかかる半
導体集積回路装置の構成およびクロック配線制御方法の
一例を示す図である。図１において、１は、半導体集積
回路の具体例である、たとえば、ＬＳＩ（Large Scale
Integration：大規模集積回路）であり、２はクロック
バッファであり、３はデータ入出力バッファであり、４
はクロック入力用ＰＡＤであり、５はデータ入出力用Ｐ
ＡＤであり、６はＣＰＵコア部であり、７はＦＰＵ部で
あり、８は第１のランダムロジック部であり、９は第２
のランダムロジック部であり、１０はメモリ部である。
なお、ここでは、図示のＣＰＵコア部６、ＦＰＵ部７、
第１のランダムロジック部８、第２のランダムロジック
部９、およびメモリ部１０の各ブロックが、同期制御の
対象となる。
導体集積回路装置の構成およびクロック配線制御方法の
一例を示す図である。図１において、１は、半導体集積
回路の具体例である、たとえば、ＬＳＩ（Large Scale
Integration：大規模集積回路）であり、２はクロック
バッファであり、３はデータ入出力バッファであり、４
はクロック入力用ＰＡＤであり、５はデータ入出力用Ｐ
ＡＤであり、６はＣＰＵコア部であり、７はＦＰＵ部で
あり、８は第１のランダムロジック部であり、９は第２
のランダムロジック部であり、１０はメモリ部である。
なお、ここでは、図示のＣＰＵコア部６、ＦＰＵ部７、
第１のランダムロジック部８、第２のランダムロジック
部９、およびメモリ部１０の各ブロックが、同期制御の
対象となる。
【００２６】上記ように構成されるＬＳＩ１では、コア
Ｉ／Ｏ技術を利用することにより、クロックバッファ２
を任意の位置に配置する。具体的にいうと、本実施の形
態では、クロックバッファ２を、たとえば、チップの中
央に配置する。そのため、本実施の形態にかかるＬＳＩ
は、中央部に配置されたクロック入力用ＰＡＤ４および
クロックバッファ２を介して、クロックが各ブロックに
入力されることになる。
Ｉ／Ｏ技術を利用することにより、クロックバッファ２
を任意の位置に配置する。具体的にいうと、本実施の形
態では、クロックバッファ２を、たとえば、チップの中
央に配置する。そのため、本実施の形態にかかるＬＳＩ
は、中央部に配置されたクロック入力用ＰＡＤ４および
クロックバッファ２を介して、クロックが各ブロックに
入力されることになる。
【００２７】さらに、本実施の形態では、スキューを抑
える目的で、従来と同様に、配線を意図的に迂回させ、
上記すべてのブロックへの配線が電気的に等長配線とな
るように、クロックの配線制御を行う。しかしながら、
クロックバッファ２がチップの周辺部にある従来のＬＳ
Ｉ１０１とは異なり、本実施の形態におけるＬＳＩ１で
は、バッファリング後のクロックが、チップの中央部か
らの配線となる。そのため、最も遠いブロックへの配線
を基準として、残りのすべてのブロックに対して等長配
線を行うような配線制御を行った場合でも、各ブロック
への配線の長さは、従来の約１／２となる。
える目的で、従来と同様に、配線を意図的に迂回させ、
上記すべてのブロックへの配線が電気的に等長配線とな
るように、クロックの配線制御を行う。しかしながら、
クロックバッファ２がチップの周辺部にある従来のＬＳ
Ｉ１０１とは異なり、本実施の形態におけるＬＳＩ１で
は、バッファリング後のクロックが、チップの中央部か
らの配線となる。そのため、最も遠いブロックへの配線
を基準として、残りのすべてのブロックに対して等長配
線を行うような配線制御を行った場合でも、各ブロック
への配線の長さは、従来の約１／２となる。
【００２８】このように、本実施の形態にかかる半導体
集積回路装置におけるクロック配線制御方法において
は、チップの中央部に配置されたクロックバッファ２か
ら最も遠いブロックへの配線を基準として等長配線を行
うため、スキューが少なくなり、さらに、クロックバッ
ファ２に最も遠いブロックへの配線長が従来の約１／２
となるため、回路全体としての伝搬遅延も削減できる。
集積回路装置におけるクロック配線制御方法において
は、チップの中央部に配置されたクロックバッファ２か
ら最も遠いブロックへの配線を基準として等長配線を行
うため、スキューが少なくなり、さらに、クロックバッ
ファ２に最も遠いブロックへの配線長が従来の約１／２
となるため、回路全体としての伝搬遅延も削減できる。
【００２９】また、上記のように、クロックバッファに
最も遠いブロックへの配線長が従来の約１／２となるた
め、クロック配線のレイアウトが単純化し、すなわち、
クロックバッファから比較的近いブロックへの配線経路
が従来と比較して大幅に簡素化され、クロックの配線制
御が容易となる。
最も遠いブロックへの配線長が従来の約１／２となるた
め、クロック配線のレイアウトが単純化し、すなわち、
クロックバッファから比較的近いブロックへの配線経路
が従来と比較して大幅に簡素化され、クロックの配線制
御が容易となる。
【００３０】以上、本実施の形態によれば、等長配線に
よりクロックのスキューが抑えられるとともに、さら
に、クロックバッファの配置を可変としてクロックの配
線長を短縮することにより、同期制御を行う各回路に、
最適なクロックを供給することができる。
よりクロックのスキューが抑えられるとともに、さら
に、クロックバッファの配置を可変としてクロックの配
線長を短縮することにより、同期制御を行う各回路に、
最適なクロックを供給することができる。
【００３１】実施の形態２．図２は、本発明にかかるク
ロック配線制御方法の一例を示す図である。なお、半導
体集積回路装置を構成する各ブロックおよびクロックバ
ッファ２は、先に説明した図１と同様の構成を用いるこ
ととする。したがって、本実施の形態においても、前述
同様、クロックバッファ２をチップの中央部に配置する
ことを前提とする。
ロック配線制御方法の一例を示す図である。なお、半導
体集積回路装置を構成する各ブロックおよびクロックバ
ッファ２は、先に説明した図１と同様の構成を用いるこ
ととする。したがって、本実施の形態においても、前述
同様、クロックバッファ２をチップの中央部に配置する
ことを前提とする。
【００３２】たとえば、従来の手法で等長配線を行う場
合は、実施の形態１にて説明したように、クロックバッ
ファから最も遠いブロックへの配線長を基準として、配
線レイアウトを複数回にわたって試行後、最適と思われ
る配線経路を決定する。しかしながら、この配線長を基
準とした場合、クロックバッファから比較的近いブロッ
クへの配線については、レイアウトが複雑化し、すなわ
ち、余分な配線のひきまわしが発生し、クロックの配線
制御が難しくなる。
合は、実施の形態１にて説明したように、クロックバッ
ファから最も遠いブロックへの配線長を基準として、配
線レイアウトを複数回にわたって試行後、最適と思われ
る配線経路を決定する。しかしながら、この配線長を基
準とした場合、クロックバッファから比較的近いブロッ
クへの配線については、レイアウトが複雑化し、すなわ
ち、余分な配線のひきまわしが発生し、クロックの配線
制御が難しくなる。
【００３３】そこで、本実施の形態におけるクロック配
線制御方法では、まず、クロックバッファ２を中心に、
同期制御を行うセルの配置領域を均等に４分割し、分割
された各領域の中心に、それぞれ２段目に相当するクロ
ックドライバ２ａ，２ｂ，２ｃ，２ｄを配置する。つぎ
に、各クロックドライバ２ａ，２ｂ，２ｃ，２ｄを中心
に再度セルの配置領域を均等に４分割し、さらに分割さ
れた各領域の中心にそれぞれ３段目に相当するクロック
ドライバを配置する。以降、同様の方法で、４段目、５
段目、…に相当するクロックドライバを配置していく。
なお、ここでは、クロックバッファ２およびクロックド
ライバを中心にセルの配置領域を４分割する構成とした
が、これに限らず、たとえば、配置領域をｎ分割（ｎは
２以上の整数）する構成としてもよい。
線制御方法では、まず、クロックバッファ２を中心に、
同期制御を行うセルの配置領域を均等に４分割し、分割
された各領域の中心に、それぞれ２段目に相当するクロ
ックドライバ２ａ，２ｂ，２ｃ，２ｄを配置する。つぎ
に、各クロックドライバ２ａ，２ｂ，２ｃ，２ｄを中心
に再度セルの配置領域を均等に４分割し、さらに分割さ
れた各領域の中心にそれぞれ３段目に相当するクロック
ドライバを配置する。以降、同様の方法で、４段目、５
段目、…に相当するクロックドライバを配置していく。
なお、ここでは、クロックバッファ２およびクロックド
ライバを中心にセルの配置領域を４分割する構成とした
が、これに限らず、たとえば、配置領域をｎ分割（ｎは
２以上の整数）する構成としてもよい。
【００３４】このようなクロック配線制御方法を実行す
ることにより、本実施の形態では、同期制御を行うセル
の配置領域が予め分割され、さらに、等長配線を形成す
る領域を小さくできるため、余分な配線のひきまわしが
少なくなり、等長配線の容易性が増すことになる。
ることにより、本実施の形態では、同期制御を行うセル
の配置領域が予め分割され、さらに、等長配線を形成す
る領域を小さくできるため、余分な配線のひきまわしが
少なくなり、等長配線の容易性が増すことになる。
【００３５】また、本実施の形態では、上記のように、
クロックバッファまたはクロックドライバを中心に、セ
ルの配置領域をｎ分割する構成に加えて、さらに、分割
された領域の中心にある、複数段のクロックドライバの
出力を、図３に示すように、リング状に短絡する。な
お、図３は、図２に示すクロックドライバの出力を、リ
ング状に短絡した状態（以降、この状態をリング配線と
呼ぶ）を示す図である。
クロックバッファまたはクロックドライバを中心に、セ
ルの配置領域をｎ分割する構成に加えて、さらに、分割
された領域の中心にある、複数段のクロックドライバの
出力を、図３に示すように、リング状に短絡する。な
お、図３は、図２に示すクロックドライバの出力を、リ
ング状に短絡した状態（以降、この状態をリング配線と
呼ぶ）を示す図である。
【００３６】このようなクロック配線制御方法を実行す
ることにより、本実施の形態では、各クロックドライバ
の出力タイミングが平均化され、クロックドライバの段
数を重ねる毎に発生する可能性のあるクロックスキュー
を、精度よく抑えることができる。
ることにより、本実施の形態では、各クロックドライバ
の出力タイミングが平均化され、クロックドライバの段
数を重ねる毎に発生する可能性のあるクロックスキュー
を、精度よく抑えることができる。
【００３７】以上、本実施の形態によれば、実施の形態
１と同様に、コアＩ／Ｏ技術による効果が得られるとと
もに、さらに、セルの配置領域を多段構成に分割するこ
とにより等長配線を形成する領域を小さくできるため、
余分な配線のひきまわしが少なくなり、従来より少ない
試行回数で、容易に等長配線によるレイアウトを行うこ
とができる。また、余分な配線のひきまわしが少なくな
ることから、チップ面積の低減を実現することも可能と
なる。
１と同様に、コアＩ／Ｏ技術による効果が得られるとと
もに、さらに、セルの配置領域を多段構成に分割するこ
とにより等長配線を形成する領域を小さくできるため、
余分な配線のひきまわしが少なくなり、従来より少ない
試行回数で、容易に等長配線によるレイアウトを行うこ
とができる。また、余分な配線のひきまわしが少なくな
ることから、チップ面積の低減を実現することも可能と
なる。
【００３８】さらに、上記のように、クロックバッファ
および複数段のクロックドライバを短絡することによ
り、精度よくクロックスキューを抑えることができるた
め、同期制御を行う各回路に、最適なクロックを供給す
ることができる。
および複数段のクロックドライバを短絡することによ
り、精度よくクロックスキューを抑えることができるた
め、同期制御を行う各回路に、最適なクロックを供給す
ることができる。
【００３９】実施の形態３．図４は、本発明にかかるク
ロック配線制御方法の一例を示す図である。なお、半導
体集積回路装置を構成する各ブロックは、先に説明した
図１と同様の構成を用いることとする。本実施の形態に
おいては、特に、チップ内において、同期制御を必要と
する回路（セル）の配置位置に偏りがある場合の、クロ
ック配線制御方法について説明する。
ロック配線制御方法の一例を示す図である。なお、半導
体集積回路装置を構成する各ブロックは、先に説明した
図１と同様の構成を用いることとする。本実施の形態に
おいては、特に、チップ内において、同期制御を必要と
する回路（セル）の配置位置に偏りがある場合の、クロ
ック配線制御方法について説明する。
【００４０】たとえば、図４に示すように、ＦＦ等の同
期制御を必要とするセルが配置され、その位置に偏りが
ある場合、本実施の形態においては、予め各セルの配置
情報を収集しておく。そして、その配置情報に基づい
て、入力負荷の重心を求め、その重心位置にクロックバ
ッファを配置する。これにより、実施の形態１に示すよ
うに、チップが複数のブロックで構成される場合におい
ても、各セルにクロックを供給するクロックドライバの
出力（ファンアウト）を均等にすることができる。な
お、ここでも、実施の形態１と同様に、スキューを抑え
る目的で、配線を意図的に迂回させ、すべてのブロック
への配線が電気的に等長配線となるように、クロックの
配線制御を行う。
期制御を必要とするセルが配置され、その位置に偏りが
ある場合、本実施の形態においては、予め各セルの配置
情報を収集しておく。そして、その配置情報に基づい
て、入力負荷の重心を求め、その重心位置にクロックバ
ッファを配置する。これにより、実施の形態１に示すよ
うに、チップが複数のブロックで構成される場合におい
ても、各セルにクロックを供給するクロックドライバの
出力（ファンアウト）を均等にすることができる。な
お、ここでも、実施の形態１と同様に、スキューを抑え
る目的で、配線を意図的に迂回させ、すべてのブロック
への配線が電気的に等長配線となるように、クロックの
配線制御を行う。
【００４１】したがって、本実施の形態によれば、実施
の形態１と同様に、コアＩ／Ｏ技術による効果が得られ
るとともに、さらに、各セルにクロックを供給するクロ
ックドライバの出力を均等にすることにより、さらに精
度よくクロックスキューを抑えることができるため、各
セルに対してより同期精度の高いクロックを供給するこ
とができる。
の形態１と同様に、コアＩ／Ｏ技術による効果が得られ
るとともに、さらに、各セルにクロックを供給するクロ
ックドライバの出力を均等にすることにより、さらに精
度よくクロックスキューを抑えることができるため、各
セルに対してより同期精度の高いクロックを供給するこ
とができる。
【００４２】
【発明の効果】以上、説明したとおり、本発明によれ
ば、バッファリング後のクロックが、チップの中央部か
らの配線となるため、クロックバッファから最も遠い回
路への配線を基準として、残りのすべての回路に対して
等長配線を行うような配線制御を行った場合でも、各回
路への配線の長さは、従来の約１／２となる。また、各
回路への配線長が従来の約１／２となることにより、ク
ロックバッファから比較的近いブロックへの配線経路が
従来と比較して大幅に単純化されるされるため、無駄な
配線のひきまわしが少なくなり、クロックの配線制御が
容易となる。これにより、クロックスキューの削減、お
よび回路全体としての伝搬遅延の削減を実現でき、同期
制御を行う各回路に最適なクロックを供給可能な半導体
集積回路装置を得ることができる、という効果を奏す
る。
ば、バッファリング後のクロックが、チップの中央部か
らの配線となるため、クロックバッファから最も遠い回
路への配線を基準として、残りのすべての回路に対して
等長配線を行うような配線制御を行った場合でも、各回
路への配線の長さは、従来の約１／２となる。また、各
回路への配線長が従来の約１／２となることにより、ク
ロックバッファから比較的近いブロックへの配線経路が
従来と比較して大幅に単純化されるされるため、無駄な
配線のひきまわしが少なくなり、クロックの配線制御が
容易となる。これにより、クロックスキューの削減、お
よび回路全体としての伝搬遅延の削減を実現でき、同期
制御を行う各回路に最適なクロックを供給可能な半導体
集積回路装置を得ることができる、という効果を奏す
る。
【００４３】つぎの発明によれば、同期制御を必要とす
る回路の配置領域を多段構成とすることにより、等長配
線を形成する領域を小さくできるため、余分な配線のひ
きまわしが少なくなり、従来より少ない試行回数で、容
易に等長配線によるレイアウトを行うことができる、と
いう効果を奏する。また、余分な配線のひきまわしが少
なくなることから、チップ面積の低減を実現することも
可能となる、という効果を奏する。さらに、すべてのク
ロックドライバを短絡することにより、精度よくクロッ
クスキューを抑えることができるため、同期制御を行う
各回路に、最適なクロックを供給することができる、と
いう効果を奏する。
る回路の配置領域を多段構成とすることにより、等長配
線を形成する領域を小さくできるため、余分な配線のひ
きまわしが少なくなり、従来より少ない試行回数で、容
易に等長配線によるレイアウトを行うことができる、と
いう効果を奏する。また、余分な配線のひきまわしが少
なくなることから、チップ面積の低減を実現することも
可能となる、という効果を奏する。さらに、すべてのク
ロックドライバを短絡することにより、精度よくクロッ
クスキューを抑えることができるため、同期制御を行う
各回路に、最適なクロックを供給することができる、と
いう効果を奏する。
【００４４】つぎの発明によれば、同期制御を必要とす
る各回路に配分する、クロックドライバの出力を均等に
することにより、さらに精度よくクロックスキューを抑
えることができるため、各回路に対してより同期精度の
高いクロックを供給することができる、という効果を奏
する。
る各回路に配分する、クロックドライバの出力を均等に
することにより、さらに精度よくクロックスキューを抑
えることができるため、各回路に対してより同期精度の
高いクロックを供給することができる、という効果を奏
する。
【００４５】つぎの発明によれば、第１の工程により、
バッファリング後のクロックが、チップの中央部からの
配線となるため、クロックバッファから最も遠い回路へ
の配線を基準として、残りのすべての回路に対して等長
配線を行うような配線制御を行った場合でも、各回路へ
の配線の長さは、従来の約１／２となる。また、各回路
への配線長が従来の約１／２となることにより、クロッ
クバッファから比較的近いブロックへの配線経路が従来
と比較して大幅に単純化されるされるため、無駄な配線
のひきまわしが少なくなり、クロックの配線制御が容易
となる。これにより、クロックスキューの削減、および
回路全体としての伝搬遅延の削減を実現でき、同期制御
を行う各回路に最適なクロックを供給可能なクロック配
線制御方法を得ることができる、という効果を奏する。
バッファリング後のクロックが、チップの中央部からの
配線となるため、クロックバッファから最も遠い回路へ
の配線を基準として、残りのすべての回路に対して等長
配線を行うような配線制御を行った場合でも、各回路へ
の配線の長さは、従来の約１／２となる。また、各回路
への配線長が従来の約１／２となることにより、クロッ
クバッファから比較的近いブロックへの配線経路が従来
と比較して大幅に単純化されるされるため、無駄な配線
のひきまわしが少なくなり、クロックの配線制御が容易
となる。これにより、クロックスキューの削減、および
回路全体としての伝搬遅延の削減を実現でき、同期制御
を行う各回路に最適なクロックを供給可能なクロック配
線制御方法を得ることができる、という効果を奏する。
【００４６】つぎの発明によれば、第３から第５の工程
にて、同期制御を必要とする回路の配置領域を多段構成
とすることにより、等長配線を形成する領域を小さくで
きるため、余分な配線のひきまわしが少なくなり、従来
より少ない試行回数で、容易に等長配線によるレイアウ
トを行うことができる、という効果を奏する。また、余
分な配線のひきまわしが少なくなることから、チップ面
積の低減を実現することも可能となる、という効果を奏
する。さらに、第６の工程にて、すべてのクロックドラ
イバを短絡することにより、精度よくクロックスキュー
を抑えることができるため、同期制御を行う各回路に、
最適なクロックを供給することができる、という効果を
奏する。
にて、同期制御を必要とする回路の配置領域を多段構成
とすることにより、等長配線を形成する領域を小さくで
きるため、余分な配線のひきまわしが少なくなり、従来
より少ない試行回数で、容易に等長配線によるレイアウ
トを行うことができる、という効果を奏する。また、余
分な配線のひきまわしが少なくなることから、チップ面
積の低減を実現することも可能となる、という効果を奏
する。さらに、第６の工程にて、すべてのクロックドラ
イバを短絡することにより、精度よくクロックスキュー
を抑えることができるため、同期制御を行う各回路に、
最適なクロックを供給することができる、という効果を
奏する。
【００４７】つぎの発明によれば、第１の工程にて、同
期制御を必要とする各回路に配分する、クロックドライ
バの出力を均等にすることにより、さらに精度よくクロ
ックスキューを抑えることができるため、各回路に対し
てより同期精度の高いクロックを供給することができ
る、という効果を奏する。
期制御を必要とする各回路に配分する、クロックドライ
バの出力を均等にすることにより、さらに精度よくクロ
ックスキューを抑えることができるため、各回路に対し
てより同期精度の高いクロックを供給することができ
る、という効果を奏する。
【図１】 本発明にかかる半導体集積回路の構成および
クロック配線制御方法の一例を示す図である。
クロック配線制御方法の一例を示す図である。
【図２】 本発明にかかるクロック配線制御方法の一例
を示す図である。
を示す図である。
【図３】 図２に示すクロックドライバの出力をリング
状に短絡した状態を示す図である。
状に短絡した状態を示す図である。
【図４】 本発明にかかるクロック配線制御方法の一例
を示す図である。
を示す図である。
【図５】 従来におけるのクロックドライバ回路の一例
を示す図である。
を示す図である。
【図６】 従来におけるＬＳＩの構成の一例を示す図で
ある。
ある。
【図７】 従来のＬＳＩにおけるクロック配線制御方法
の一例を示す図である。
の一例を示す図である。
１ ＬＳＩ、２ クロックバッファ、３ データ入力バ
ッファ、４ クロック入力用ＰＡＤ、５ データ入力用
ＰＡＤ、６ ＣＰＵコア部、７ ＦＰＵ部、８第１のラ
ンダムロジック部、９ 第２のランダムロジック部、１
０ メモリ部。
ッファ、４ クロック入力用ＰＡＤ、５ データ入力用
ＰＡＤ、６ ＣＰＵコア部、７ ＦＰＵ部、８第１のラ
ンダムロジック部、９ 第２のランダムロジック部、１
０ メモリ部。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA06 5B079 CC01 CC04 CC14 DD08 DD12 DD13 5F038 CA03 CA05 CA06 CD06 CD08 CD09 DF14 EZ20 5F064 AA06 BB09 BB12 BB27 BB28 DD04 DD13 DD14 DD20 DD24 DD25 EE03 EE08 EE17 EE47 EE54
Claims (6)
- 【請求項１】 入出力バッファを任意の位置の配置する
コアＩ／Ｏ技術を用いることにより、クロックバッファ
をチップの中央に配置し、さらに、該クロックバッファ
から最も遠く、かつ同期制御を必要とする、チップ内の
回路への配線を基準として、他の回路への配線を意図的
に迂回させ、すべての回路への配線が電気的に等長配線
となるように、クロックを配線することを特徴とする半
導体集積回路装置。 - 【請求項２】 前記クロックバッファを中心に、同期制
御を行う回路の配置領域をｎ（ｎは２以上の整数）分割
し、分割された各領域の中心に、それぞれ第１のクロッ
クドライバを配置し、前記各第１のクロックドライバを
中心に、再度回路の配置領域をｎ分割し、分割された各
領域の中心に、それぞれ第２のクロックドライバを配置
し、さらに、同様に手順で必要に応じて複数段構成にク
ロックドライバを配置する構成とし、 前記分割された
領域の中心にある複数段構成のすべてのクロックドライ
バの出力をリング状に短絡することを特徴とする請求項
１に記載の半導体集積回路装置。 - 【請求項３】 チップ内において同期制御を必要とする
回路の配置位置に偏りがある場合に、その配置情報に基
づいて入力負荷の重心を求め、入出力バッファを任意の
位置の配置するコアＩ／Ｏ技術を用いることにより、そ
の重心位置にクロックバッファを配置し、さらに、該ク
ロックバッファから最も遠く、かつ同期制御を必要とす
る、チップ内の回路への配線を基準として、他の回路へ
の配線を意図的に迂回させ、すべての回路への配線が電
気的に等長配線となるように、クロックを配線すること
を特徴とする半導体集積回路装置。 - 【請求項４】 入出力バッファを任意の位置の配置する
コアＩ／Ｏ技術を用いることにより、クロックバッファ
をチップの中央に配置する第１の工程と、 該クロックバッファから最も遠く、かつ同期制御を必要
とする、チップ内の回路への配線を基準として、他の回
路への配線を意図的に迂回させ、すべての回路への配線
が電気的に等長配線となるように、クロックの配線制御
を行う第２の工程と、 を含むことを特徴とするクロック配線制御方法。 - 【請求項５】 前記第１の工程にて配置されたクロック
バッファを中心に、同期制御を行う回路の配置領域をｎ
（ｎは２以上の整数）分割し、分割された各領域の中心
に、それぞれ第１のクロックドライバを配置する第３の
工程と、 前記各第１のクロックドライバを中心に、再度セルの配
置領域をｎ分割し、分割された各領域の中心に、それぞ
れ第２のクロックドライバを配置する第４の工程と、 さらに、同様に手順で必要に応じて複数段構成にクロッ
クドライバを配置する第５の工程と、 前記分割された領域の中心にある複数段構成のすべての
クロックドライバの出力をリング状に短絡する第６の工
程と、 を含むことを特徴とする請求項４に記載のクロック配線
制御方法。 - 【請求項６】 前記チップ内において同期制御を必要と
する回路の配置位置に偏りがある場合に、その配置情報
に基づいて入力負荷の重心を求め、入出力バッファを任
意の位置の配置するコアＩ／Ｏ技術を用いることによ
り、その重心位置にクロックバッファを配置する第１の
工程と、 さらに、該クロックバッファから最も遠く、かつ同期制
御を必要とする、チップ内の回路への配線を基準とし
て、他の回路への配線を意図的に迂回させ、すべての回
路への配線が電気的に等長配線となるように、クロック
の配線制御を行う第２の工程と、 を含むことを特徴とするクロック配線制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204788A JP2001035923A (ja) | 1999-07-19 | 1999-07-19 | 半導体集積回路装置およびクロック配線制御方法 |
| US09/453,795 US6292043B1 (en) | 1999-07-19 | 1999-12-03 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11204788A JP2001035923A (ja) | 1999-07-19 | 1999-07-19 | 半導体集積回路装置およびクロック配線制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035923A true JP2001035923A (ja) | 2001-02-09 |
Family
ID=16496368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11204788A Pending JP2001035923A (ja) | 1999-07-19 | 1999-07-19 | 半導体集積回路装置およびクロック配線制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6292043B1 (ja) |
| JP (1) | JP2001035923A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004289030A (ja) * | 2003-03-25 | 2004-10-14 | Renesas Technology Corp | 半導体集積回路装置とクロック分配方法 |
| US7818706B2 (en) | 2005-05-20 | 2010-10-19 | Nec Electronics Corporation | Semiconductor integrated circuit device |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3510546A (en) | 1967-12-15 | 1970-05-05 | Homogeneous Metals | Methods for powdering metals |
| JPS51104533A (ja) | 1975-03-13 | 1976-09-16 | Yuasa Battery Co Ltd | Arukaridenchoaeninkyokunoseiho |
| US4372823A (en) | 1979-12-06 | 1983-02-08 | El-Chem Corporation | Rechargeable electrical storage battery with zinc anode and aqueous alkaline electrolyte |
| JPS57182972A (en) | 1981-05-06 | 1982-11-11 | Matsushita Electric Ind Co Ltd | Alkaline battery |
| US4487651A (en) | 1983-04-06 | 1984-12-11 | Duracell Inc. | Method for making irregular shaped single crystal particles and the use thereof in anodes for electrochemical cells |
| JPS61133560A (ja) | 1984-11-30 | 1986-06-20 | Matsushita Electric Ind Co Ltd | 亜鉛アルカリ電池 |
| US4722763A (en) | 1986-12-23 | 1988-02-02 | Duracell Inc. | Method for making irregular shaped single crystal particles for use in anodes for electrochemical cells |
| JPH01289155A (ja) | 1988-05-16 | 1989-11-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JPH0371559A (ja) | 1989-08-10 | 1991-03-27 | Sanyo Electric Co Ltd | 亜鉛アルカリ電池 |
| JPH05233092A (ja) | 1992-02-18 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | クロック信号分配方法および分配回路 |
| JPH06112205A (ja) | 1992-05-25 | 1994-04-22 | Matsushita Electron Corp | 半導体集積回路装置 |
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