JPH0756984A - 半導体集積回路のレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路内部でのクロック信号のスキ
ューの低減を図りながら、レイアウアト設計の能率を向
上する。 【構成】 クロック信号を入力する基本セル１８の個数
から、クロックドライバとして用いるクロックドライバ
用基本セル列１６a の列数を見積る。他の基本セル列１
６を用いて、クロック信号に関するもの以外の配置配線
設計を行った後、前記クロックドライバ用基本セル列１
６a を挿入配置し、クロックラインの配線設計を行う。
クロックドライバ用基本セル列１６a 中の多数の基本セ
ルを用いるので、又、該基本セル列を適所へと挿入配置
するので、クロック信号のにスキューが低減される。
又、特殊な基本セルを用いず、又基本セル列単位にクロ
ックドライバの配置配線を行うので、設計能率が向上さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路を構成するた
めの複数個の基本セルを配列した基本セル列が複数列設
けられ、各基本セル間を配線接続することで、所望の論
理回路を作り込むようにした半導体集積回路のレイアウ
ト設計方法に係り、特に、半導体集積回路の内部の各部
で用いるクロック信号のスキューの低減を図りながら、
より能率良く設計することができる半導体集積回路のレ
イアウト設計方法に関する。

【０００２】

【従来の技術】半導体集積回路に作り込まれるもの等、
論理回路は、非同期式順序回路と、同期式順序回路とに
分類することがある。この非同期式順序回路は、出力を
現在の入力のみでは定めず、その時点での入力や該順序
回路の過去の履歴に依存して定めると共に、その入力や
その順序回路の状態が変化した場合には、逐次その出力
を変化するというものである。このような非同期式順序
回路の設計時においては、競合条件やハザードに関して
注意が必要である。

【０００３】一方、前述の同期式順序回路は、その出力
の状態変化や、場合によってはその内部の状態変化を、
所定のクロック信号を用いて同期させている。このた
め、前述の非同期式順序回路の場合に比べて、同期式順
序回路とした場合の方が、論理回路の設計は一般的に容
易である。しかしながら、このような同期式順序回路に
おいて、クロック信号の分配時に、スキューが問題とな
るような場合がある。このような場合には、分配される
クロック信号の一部を遅延させて、スキュー調整が行わ
れる。又、前記クロック信号は、このような同期式順序
回路内部で多く用いられるものである。従って、論理回
路内の各部へと、前記クロック信号を出力し供給するた
めに、クロックバッファ等の出力の駆動能力を大きくす
る必要がある。

【０００４】図５は、従来の半導体集積回路チップの模
式的なレイアウト図である。

【０００５】この図５に示される従来の半導体集積回路
チップ１a においては、そのチップ周辺には、多数の入
力用基本セル２４や図示されない多数の出力用基本セル
が配置されている。又、それぞれの前記入力用基本セル
２４には、入力用ボンディングパッド２２及び図示され
ぬ入力バッファゲートが作り込まれている。

【０００６】又、前記半導体集積回路チップ１a の内部
には、内部ゲート領域３が設けられている。主として、
該内部ゲート領域３へと、組み込もうとする論理回路が
作り込まれる。例えばこの図５においては、該内部ゲー
ト領域３へと、合計７個のバッファゲート４２による所
定の論理回路、即ち、クロックツリーが作り込まれてい
る。

【０００７】このようなクロックツリーによれば、例え
ば最終的にクロック信号を入力する基本セルまでの前記
バッファゲート４２の段数を揃えることで、前述のよう
なクロックスキューの問題を低減することができる。
又、このようなクロックツリーでは、このように多数の
前記バッファゲート４２を用いることで、対象となる論
理回路各部のクロック信号を入力する多数の基本セルに
対して、安定してクロック信号を供給することができ
る。即ち、クロック信号を供給するための出力駆動能力
の不足を避けることができる。

【０００８】一方、特開昭６２−１５０８４４では、ゲ
ートアレイのようなマスタスライス方式の論理ＬＳＩ
（large scale integrated circuit ）等におい
て、その内部の一般的な基本セルとは別個に、これより
も大きな駆動能力を有する回路を構成可能な第２の基本
セルを配設した特殊基本セル列を設けるという技術が開
示されている。この特開昭６２−１５０８４４によれ
ば、クロックバッファを構成する際、特殊基本セル内の
ＭＯＳ（metal oxide semiconductor ）トランジス
タを複数個並列に使うことで、チップサイズが必要以上
に大きくなってしまったり、所望の動作速度が得られな
くなってしまうという問題を解決することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、前記図
５に示されるもの等、前述のクロックツリーを用いるも
のでは、クロックツリーを設計する必要があるため、設
計者の負担を増加させてしまうという問題がある。例え
ば、このようなクロックツリーを構成する多数のバッフ
ァゲートの半導体集積回路上での配置設計や、このよう
なクロックツリーに係る配線設計等の負担が生じてしま
う。

【００１０】又、前述の特開昭６２−１５０８４４にお
いても、一般的な基本セルより大きな駆動力を有する基
本セルを開発しておかなければならず、設計上の負担が
増加してしまうという問題がある。

【００１１】又、このような駆動能力を増加させた基本
セルが配設された前記特殊基本セル列は、当該特開昭６
２−１５０８４４では、定まった列数のものが、その半
導体集積回路中央部に予め配設されているものとされて
いる。このため、その半導体集積回路に作り込もうとす
る論理回路で多くのクロック信号を必要とする場合に
は、このような予め定められた列数の前記特殊基本セル
列だけでは、駆動能力が不足してしまう恐れがある。

【００１２】又、半導体集積回路に作り込む論理回路に
よっては、クロック信号を入力する基本セルの半導体集
積回路上での分布が偏ってしまう場合も少なくない。こ
の場合には、前記特殊基本セル列がその半導体集積回路
上の略中央に配設されてしまっていると、能率良くクロ
ック信号を分配することはできなくなってしまったり、
スキューが低減できなくなってしまう。

【００１３】本発明は、前記従来の問題点を解決するべ
くなされたもので、半導体集積回路の内部の各部で用い
るクロック信号のスキューの低減を図りながら、より能
率良く設計することができる半導体集積回路のレイアウ
ト設計方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、論理回路を構
成するための複数個の基本セルを配列した基本セル列が
複数列設けられ、各基本セル間を配線接続することで、
所望の論理回路を作り込むようにした半導体集積回路の
レイアウト設計方法において、クロックドライバからク
ロック信号を入力する負荷の大きさから、該クロックド
ライバとして用いるクロックドライバ用基本セル列とさ
れる、前記基本セル列の列数を見積り、前記クロックド
ライバ用基本セル列以外の、論理生成基本セル列とされ
る前記基本セル列を用いて、作り込む所望の論理回路の
うち、前記クロックドライバ以外及びこの出力に接続さ
れる各基本セルへのクロックライン以外の配置配線設計
を行い、前記クロック信号を入力する基本セルの半導体
集積回路上での分布を配慮しながら、複数の前記論理生
成基本セル列の列間に、前記クロックドライバ用基本セ
ル列を挿入配置し、挿入配置された該クロックドライバ
用基本セル列に対して、前記クロックラインの配線設計
を行うことにより、前記課題を達成したものである。

【００１５】

【作用】論理回路を構成するための複数個の基本セルを
配列した基本セル列が複数列設けられ、各基本セル間を
配線接続することで、所望の論理回路を作り込むように
した半導体集積回路（以降、マスタスライス半導体集積
回路と総称する）には、例えばゲートアレイがある。該
ゲートアレイは、配線層よりも下層は共通化され、一方
配線層以降の工程をカスタム化することで、半導体集積
回路のＴＡＴ（turn around time）の短縮や、設計又
製造に要するコストの低減等を図ったものである。この
ようなゲートアレイを含め、前記マスタスライス半導体
集積回路においては、このようにＴＡＴの短縮やコスト
の低減が可能とされており、比較的少量の生産しかされ
ない半導体集積回路に多く用いられている。

【００１６】本発明は、このような特徴を有するマスタ
スライス半導体集積回路において、前述の特開昭６２−
１５０８４４等のように特殊基本セル、又該特殊基本セ
ルが配列された前記特殊基本セル列を備えることが、設
計能率を低下させてしまう等の点で問題を有しているこ
とに着目してなされたものである。即ち、本発明は、前
記マスタスライス半導体集積回路が備える基本セルのみ
を用いながら、その半導体集積回路の内部の各部へクロ
ック信号を供給する際に、該クロック信号のスキューの
低減を図りながら、その設計能率をより向上できるレイ
アウト設計方法を見出してなされたものである。

【００１７】本発明の半導体集積回路のレイアウト設計
方法においては、特に、半導体集積回路の内部の各部で
用いるクロック信号を出力する回路（以降、クロックド
ライバと称する）として、そのマスタスライス半導体集
積回路が従来から有する基本セルをその基本セル列単位
で用いるようにしている。このように基本セルをその基
本セル列単位で用いることで、その駆動能力を増加させ
ることができる。又、このように基本セル列単位で用い
ることで、前述のようなクロックツリーを用いる場合の
ような、バッファゲートの配置に関する設計上の繁雑さ
をより低減することが可能となっている。例えば、基本
セル単位で用いることに比べ、設計上の繁雑さをより低
減することができる。

【００１８】更に、本発明においては、前記クロックド
ライバ用基本セル列の配置を、該クロックドライバ用基
本セル列以外の他の基本セル列（以降、論理生成基本セ
ルと称する）を用いて、その半導体集積回路に作り込も
うとする所望の論理回路のうち、前記クロックドライバ
及びこの出力に接続される各基本セルへのクロックライ
ン以外の配置配線設計を行うようにしている。

【００１９】又、このような前記論理生成基本セルを用
いた配置配線設計の後に、まず、複数の前記論理生成基
本セル列の列間へと、前記クロックドライバ用基本セル
列を挿入配置するようにしている。このような挿入配置
によって、該クロックドライバ用基本セル列の配置が定
まる。

【００２０】又、該クロックドライバ用基本セル列の挿
入配置の際には、前記クロック信号を入力基本セルの半
導体集積回路上での分布を配慮するようにする。例え
ば、前記クロック信号を入力する基本セルが半導体集積
回路上で偏った分布がされている場合、このような前記
クロック信号を入力する基本セルが集中している場所等
を配慮しながら、前記クロックドライバ用基本セル列を
挿入配置するようにする。

【００２１】このように挿入配置された後に、前記クロ
ックラインの配線設計等を行う。

【００２２】本発明においては、このように前記論理生
成基本セルを用いた配置配線設計の後に、前記クロック
ドライバ用基本セル列の挿入配置やこれに係る前記クロ
ックラインの配線設計を行うようにしているため、その
半導体集積回路の内部の各部への前記クロック信号の供
給という点で、より優れたより能率の良い設計を行うこ
とができる。

【００２３】即ち、前記クロックドライバ用基本セル列
の挿入配置の際には、前記クロック信号の供給先の多数
の基本セルの配置が既に定められているため、これら前
記クロック信号の供給先の基本セルの分布をより正確に
把握することが可能である。又、このような前記クロッ
ク信号の供給先の基本セルの分布を配慮しながら、前記
クロックドライバ用基本セル列を挿入配置することで、
スキューの低減等の点で、より優れた設計を行うことが
可能である。

【００２４】又、本発明においては、その設計が基本セ
ル列を単位として行われているため、例えば基本セル列
単位に設計する場合に比べても、より能率良く設計する
ことが可能となっている。

【００２５】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２６】図１は、本発明が適用された半導体集積回
路のレイアウト設計方法の実施例にて設計される一例の
半導体集積回路チップ全体のレイアウト前の平面図であ
る。

【００２７】この図１において、半導体集積回路チップ
１は、前記マスタスライス半導体集積回路の一種である
ゲーアレイである。前記半導体集積回路チップ１は、論
理回路を構成するための複数個の基本セルを配列した基
本セル列１６が合計１４列設けられ、各基本セル間を配
線接続することで、所望の論理回路を作り込むものであ
る。又、該半導体集積回路チップ１は、各基本セルが備
えるＭＯＳトランジスタ等の、配線層より下層のパター
ンが共通化され、一方、配線層はカスタム化されてい
る。

【００２８】又、この図１では、前記半導体集積回路チ
ップ１の４辺それぞれには、合計１４個のボンディング
パッド１２が設けられている。即ち、該ボンディングパ
ッド１２は合計（１４×４）個となっている。又、これ
らボンディングパッド１２の内側には、合計（１４×
４）個の入出力用基本セル１４が配列されている。

【００２９】該入出力用基本セル１４は、前記基本セル
列１６にて構成される論理回路が前記ボンディングパッ
ド１２を用いて当該半導体集積回路チップ１の外部に対
して信号を入力あるいは出力する際に用いられる。該入
出力用基本セル１４は、図示されない入力バッファゲー
トと、図示されない出力バッファゲートとにより構成さ
れている。

【００３０】本実施例の半導体集積回路のレイアウト設
計方法においては、次に示すような手順にて順次設計を
行う。

【００３１】ステップ１：クロックドライバからクロッ
ク信号を入力する負荷の大きさを見積る。本実施例にお
いては、これは、クロックドライバからクロック信号を
入力する基本セルのセル数から、負荷の大きさを見積る
というものである。本実施例においては全ての基本セル
のファン・インが同一となっているので、基本セルのセ
ル数から、クロック信号の負荷の大きさを見積ることが
できる。

【００３２】ステップ２：求められた前記クロック信号
の負荷の大きさから、前記クロックドライバとして用い
る前記基本セル列１６、即ち、クロックドライバ用基本
セル列（図２〜図４で符号１６a で示されるもの）の列
数を見積る。この際、前記クロックドライバ用基本セル
列の列数は、当然ながら、自然数となる。

【００３３】ステップ３：前記クロックドライバ以外及
びこの出力に接続される各基本セルへのクロックライン
以外の配置配線設計を行う。この設計の際には、前記ク
ロックドライバ用基本セル列以外の基本セル列（以降、
論理生成基本セル列と称する）を用いて設計する。即
ち、前記半導体集積回路チップ１上の全基本セル列１６
のうち、前記クロックドライバ用基本セル列として用い
られる列数だけ除いた列数の、前記基本セル列１６にて
設計を行う。前記クロックドライバ用基本セル列と前記
論理生成基本セルとは、その設計用途のみ異なるもので
あって、前記基本セル１６である点では同一物である。

【００３４】ステップ４：前記クロックドライバ用基本
セル列の挿入配置を行う。この時点では、前記クロック
ドライバ及びこの出力に接続される各基本セルへのクロ
ックライン以外の配置配線設計は終了している。従っ
て、この前記クロックドライバ用基本セル列の挿入配置
にあたっては、前記クロック信号を入力する基本セルの
前記半導体集積回路チップ１上での分布を配慮するよう
にする。

【００３５】ステップ５：挿入配置された前記クロック
ドライバ用基本セル列に対して、使用されていない配線
領域を用いてクロックラインの配線を行う。

【００３６】以下、図１〜図４を用いながら、前述のス
テップ１〜ステップ５を、より具体的に説明する。

【００３７】なお、ここで、前記半導体集積回路チップ
１に組み込まれる論理回路において、前記クロック信号
を入力する前記基本セルの個数が、合計４１個であるも
のとする。又、このような合計４１個の前記基本セルに
対して該クロック信号を出力するためには、少なくとも
合計２列の前記クロックドイラバ用基本セル列が必要と
されるものと仮定する。

【００３８】図２は、前記クロックドライバ及び前記ク
ロックライン以外の配置配線設計後の本実施例の半導体
集積回路チップの平面図である。

【００３９】この図２においては、前記ステップ３の終
了後に相当するものが示されている。又、この図２にお
いて、符号１８で示される網かけ部分は、それぞれ、前
記クロック信号を入力する基本セルである。該基本セル
１８は、合計４１個となっている。又、この図２におい
て、合計１４列の前記基本セル列１６のうち、破線で示
される下側の合計２列については、前記クロックドライ
バ用基本セル列１６aとされている。従って、上から合
計１２列が前記論理生成基本セル列とされている。

【００４０】これら論理生成基本セル列のみを用いて、
作り込む所望の論理回路のうち、この図２の段階では、
前記クロックドライバ及びこの出力に接続される各基本
セル１８へのクロックライン以外の配置配線設計が行わ
れている。このような配置配線設計に従って、前記クロ
ック信号を入力する前記基本セル１８も、前記半導体集
積回路１上に配置されている。

【００４１】なお、この図２においては、特に図示され
ていないが、このような前記論理生成基本セル列を用い
た配置配線設計によって、各基本セル間は、作り込む論
理回路に従った配線接続がなされている。

【００４２】図３は、前記クロックドライバ用基本セル
列の挿入配置後の本実施例の半導体集積回路チップの平
面図である。

【００４３】この図３においては、前記ステップ４の終
了後に相当するものが示されている。又、この図３にお
いて、斜線及び符号１６a で示される合計２列の前記ク
ロックドライバ用基本セル列が、それぞれ、上から第３
列目と、上から第１１列目とに挿入配置されている。こ
の挿入配置は、前記クロック信号を入力する前記基本セ
ル１８の前記半導体集積回路チップ１上での分布を配慮
し決定されたものである。

【００４４】例えば、上から第１列目から第５列目まで
の前記基本セル列１６については、それぞれ、１列中に
前記クロック信号を入力する前記基本セル１８を合計３
個から合計５個備えている。一方、第６列目から第８列
目までは、前記基本セル１８がゼロ個乃至１個となって
いる。従って、上から第３列目の前記クロックドライバ
用基本セル列１６a は、当該半導体集積回路チップ１の
上側において、前記基本セル１８が分布するその略中心
に挿入配置されている。

【００４５】同様に、第９列目から第１４列目までの前
記基本セル列１６は、いずれも、前記クロック信号を入
力する前記基本セル１６を合計３個から合計７個有して
いる。従って、上から第１１列目の前記クロックドライ
バ用基本セル列１６a についても、前記半導体集積回路
チップ１の下側で前記基本セル１８の分布の略中心に挿
入配置されている。

【００４６】なお、このような前記クロックドイラバ用
基本セル列１６の挿入配置において、前記クロック信号
を入力する前記基本セル１８の前記半導体集積回路チッ
プ１上での分布を配慮すると共に、他の条件をも配慮す
るようにしていもよい。本実施例においては、この点に
ついても、前記ステップ４中において更に配慮されてい
る。例えば、前記基本セル１８のうち、特に前記クロッ
ク信号の遅延が問題となるものについては、該基本セル
１８を含む前記基本セル列１６へとより接近するよう
に、前記クロックドライバ用基本セル列１６a を挿入配
置するようにされている。

【００４７】図４は、本実施例によるクロックライン設
計後の半導体集積回路チップの平面図である。

【００４８】この図４においては、前記ステップ５の終
了後に相当するものが示されている。又、この図４にお
いては、前記図３に示されるものに対して、合計２個の
前記クロックドライバ用基本セル列１６a に関して、ク
ロックラインの配線がなされている。これによって、多
数の前記ボンディングパッド１２のうち、符号１２aが
付されたものは、当該半導体集積回路チップ１へと外部
から前記クロック信号を入力するものとなっている。更
に、多数の前記入出力用基本セル１４のうち、符号１４
a が付されたものは、前記ボンディングパッド１２a か
ら入力される前記クロック信号に用いられている。又、
該入出力用基本セル１４a 中の入力バッファ１４b が、
このような前記クロック信号の入力に用いられている。

【００４９】該入力バッファ１４b の出力は、配線６０
を経て、合計２個の前記クロックドライバ用基本セル列
１６a が有する全ての前記基本セルへと入力される。即
ち、これらクロックドライバ用基本セル列１６a が備え
る全ての基本セルはクロックバッファとされ、これら全
てのクロックバッファの入力へは、前記配線６０を経て
前記入力バッファ１４b からのクロック信号が入力され
ている。又、これら多数のクロックバッファからは、符
号６２で示されるもの等、それぞれの配線にて前記基本
セル１８へと前記クロック信号が出力されている。

【００５０】以上説明したとおり、本実施例において
は、合計４１個の、前記クロック信号を入力する前記基
本セル１８に対して、合計２個の前記クロックドライバ
用基本セル列１６a が備える多数の前記基本セルを用い
て、スキューの低減を図りながら前記クロック信号の供
給を行うことが可能となっている。本実施例において
は、このような合計２個の前記クロックドライバ用基本
セル列１６a を主として前記クロックドライバが構成さ
れているが、このような基本セル列単位での設計及び挿
入配置によって、該クロックドライバ及びこれに関する
クロックラインの設計がより容易なものとなっている。

【００５１】又、本実施例においては、前記クロックド
ライバ用基本セル列１６a とされたものも、あるいは、
前記論理生成基本セル列とされたものにつても、いずれ
も同一の基本セル列であり、不必要な設計作業の増加が
避けられている。即ち、前記特開昭６２−１５０８４４
のような駆動能力を大きくされた特種基本セルの設計等
が不要となっている。

【００５２】

【発明の効果】以上説明したとおり、本発明によれば、
半導体集積回路の内部の各部で用いるクロック信号のス
キューの低減を図りながら、より能率良く設計すること
ができる半導体集積回路のレイアウト設計方法を提供す
ることができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明が適用された半導体集積回路のレイアウ
ト設計方法の対象となる半導体集積回路チップ全体のレ
イアウト設計前の平面図

【図２】前記半導体集積回路チップのクロックドライバ
以外及びクロックライン以外の配置配線設計後の平面図

【図３】前記半導体集積回路チップのクロックドライバ
用基本セル列の挿入配置後の平面図

【図４】前記半導体集積回路チップのクロックライン設
計後の平面図

【図５】従来のクロックツリーを備えた半導体集積回路
チップの模式的な平面図

【符号の説明】

１、１a …半導体集積回路チップ ３…内部ゲート領域 １２…ボンディングパッド １２a …ボンディングパッド（クロック信号の入力用） １４…入出力用基本セル １４a …入出力用基本セル（クロック信号の入力用） １４b …入力バッファゲート（クロック信号の入力用） １６…基本セル列 １６a …クロックドライバ用基本セル列 １８…クロック信号を入力する基本セル ２２、２２a …入力用ボンディングパッド ２４、２４a …入力用基本セル ４２…バッファゲート ６０、６２…クロックラインの配線

Claims (1)

【特許請求の範囲】
1. 【請求項１】論理回路を構成するための複数個の基本セ
   ルを配列した基本セル列が複数列設けられ、各基本セル
   間を配線接続することで、所望の論理回路を作り込むよ
   うにした半導体集積回路のレイアウト設計方法におい
   て、 クロックドライバからクロック信号を入力する負荷の大
   きさから、該クロックドライバとして用いるクロックド
   ライバ用基本セル列とされる、前記基本セル列の列数を
   見積り、 前記クロックドライバ用基本セル列以外の、論理生成基
   本セル列とされる前記基本セル列を用いて、作り込む所
   望の論理回路のうち、前記クロックドライバ以外及びこ
   の出力に接続される各基本セルへのクロックライン以外
   の配置配線設計を行い、 前記クロック信号を入力する基本セルの半導体集積回路
   上での分布を配慮しながら、複数の前記論理生成基本セ
   ル列の列間に、前記クロックドライバ用基本セル列を挿
   入配置し、 挿入配置された該クロックドライバ用基本セル列に対し
   て、前記クロックラインの配線設計を行うことを特徴と
   する半導体集積回路のレイアウト設計方法。